JPS62269247A - キヤツシユメモリ装置 - Google Patents
キヤツシユメモリ装置Info
- Publication number
- JPS62269247A JPS62269247A JP61112917A JP11291786A JPS62269247A JP S62269247 A JPS62269247 A JP S62269247A JP 61112917 A JP61112917 A JP 61112917A JP 11291786 A JP11291786 A JP 11291786A JP S62269247 A JPS62269247 A JP S62269247A
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- JP
- Japan
- Prior art keywords
- write
- data
- bit
- systems
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008014 freezing Effects 0.000 claims abstract 3
- 238000007710 freezing Methods 0.000 claims abstract 3
- 238000013500 data storage Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子計算機などの高速ローカルメモリとして用
いられるセソトアソシエイティプ方式のキャノ／ユメモ
リ装置に関する。
いられるセソトアソシエイティプ方式のキャノ／ユメモ
リ装置に関する。
従来の技術
従来のセノトアソ／エイティブ方式のキャッシュメモリ
装置は、第３図に示すようにデータ検索部１．データ蓄
積部２の全系統をまとめて書き込み禁止回路３で制御し
ていた。
装置は、第３図に示すようにデータ検索部１．データ蓄
積部２の全系統をまとめて書き込み禁止回路３で制御し
ていた。
発明が解決しようとする問題点
この方式では、キャッシュメモリ内に常駐しておきたい
データがある場合に、全系統をまとめて書き込み禁止と
することにより対処していた。このため、キャッシュメ
モリ容量に対して常駐しておきたいデータが少ない場合
でも余っている部分は活用できない。これは資源に無駄
が生じるという事のみならずキャッシュメモリ自身の全
体での性能を低下させることになる。
データがある場合に、全系統をまとめて書き込み禁止と
することにより対処していた。このため、キャッシュメ
モリ容量に対して常駐しておきたいデータが少ない場合
でも余っている部分は活用できない。これは資源に無駄
が生じるという事のみならずキャッシュメモリ自身の全
体での性能を低下させることになる。
本発明は、従来のキャッシュメモリ装置が持つ以上のよ
うな問題点を解消させるための、新たな方式を提供する
ものである。
うな問題点を解消させるための、新たな方式を提供する
ものである。
問題点を解決するための手段
本発明では書き込み制御レジスタ内に各系統毎に凍結制
御ビットを設けた。このビットはデータ検索部及びデー
タ蓄積部への書き込み禁止を意味する。このため常駐し
たいデータの記憶されている系統の凍結制御ビットを立
ててその系統を書き込み禁止としてＲＯＭのように用い
、残りの系統をセソトアソシエイティプ方式のキャッシ
ュメモリとして用いることが可能となる。
御ビットを設けた。このビットはデータ検索部及びデー
タ蓄積部への書き込み禁止を意味する。このため常駐し
たいデータの記憶されている系統の凍結制御ビットを立
ててその系統を書き込み禁止としてＲＯＭのように用い
、残りの系統をセソトアソシエイティプ方式のキャッシ
ュメモリとして用いることが可能となる。
作用
本発明の一実施例である第１図を用いて作用を説明する
。これは２ウ工イセソトアソシエイテイプ方式のキャッ
シュである。データ検索部１及びデータ蓄積部２にデー
タを書き込む必要が生じたとき、書き込み制御レジスタ
１３の指示により書き込み系統が決定される。凍結制御
ビット１４が立っている場合には、その系統は書き込み
禁止となる。一方の系統のみ立っている場合はもう一方
の系統に書き込まれ、両方の系統共立ってる場合は書き
込みは行なわれない。また両方の系統共立ってない場合
は、何らかのアルゴリズム、例えばＬＲＵとかランダム
とかにより書き込むべき系統が決定される。
。これは２ウ工イセソトアソシエイテイプ方式のキャッ
シュである。データ検索部１及びデータ蓄積部２にデー
タを書き込む必要が生じたとき、書き込み制御レジスタ
１３の指示により書き込み系統が決定される。凍結制御
ビット１４が立っている場合には、その系統は書き込み
禁止となる。一方の系統のみ立っている場合はもう一方
の系統に書き込まれ、両方の系統共立ってる場合は書き
込みは行なわれない。また両方の系統共立ってない場合
は、何らかのアルゴリズム、例えばＬＲＵとかランダム
とかにより書き込むべき系統が決定される。
セット数が３以上の場合は、書き込みの必要が生じたと
き、凍結制御ビットの立ってない系統間で何らかのアル
ゴリズムにより書き込むべき系統が決定される。
き、凍結制御ビットの立ってない系統間で何らかのアル
ゴリズムにより書き込むべき系統が決定される。
実施例
以下、本発明の一実施例について第２図を用いて説明す
る。
る。
アドレスバス５よりランチ６を介してアドレス上位２０
．下位２１がキャッシュメモリに入力される。アドレス
下位２１はアドレスデコーダ４でデコードされ、データ
検索部１．データ蓄積部２がアクセスされ、それぞれア
ドレス出力２２．データ出力２３が読み出される。アド
レス出力２２は比較器７でアドレス上位２ｏと比較され
、一致のとれた系統のゲート導通信号２６をイネーブル
としてゲート８を導通せしめデータ出力２３の一致のと
れた系統をデータバス１０にのせる。両系統共一致のと
れなかった場合はミスヒツト信号９が出力される。ミス
ヒツトの場合、データ検索部１にアドレス上位２０を、
データ蓄積部２に主記憶１２よりデータバス１０を介し
てデータ人力２４を書き込む必要が生じる。このとき、
書き込み制御レジスタ１３は凍結制御ビット１４の情報
をもとに作用項で記述したごとく書き込み信号２５を出
力する。第２図は２ウ工イセノトアソシエイテイプ方式
のキャッシュメモリの一実施例である。この場合、凍結
制御ビット１４が両方共Ｏ１すなわち書き込み可能のと
き２ウ工イセノトアソシエイテイブ方式、１ビツトが１
、もう１ビツトが００とき、ＦＩＯＭとダイレクトマツ
プ方式、両ビット共１のときＲＯＭとして動作する。
．下位２１がキャッシュメモリに入力される。アドレス
下位２１はアドレスデコーダ４でデコードされ、データ
検索部１．データ蓄積部２がアクセスされ、それぞれア
ドレス出力２２．データ出力２３が読み出される。アド
レス出力２２は比較器７でアドレス上位２ｏと比較され
、一致のとれた系統のゲート導通信号２６をイネーブル
としてゲート８を導通せしめデータ出力２３の一致のと
れた系統をデータバス１０にのせる。両系統共一致のと
れなかった場合はミスヒツト信号９が出力される。ミス
ヒツトの場合、データ検索部１にアドレス上位２０を、
データ蓄積部２に主記憶１２よりデータバス１０を介し
てデータ人力２４を書き込む必要が生じる。このとき、
書き込み制御レジスタ１３は凍結制御ビット１４の情報
をもとに作用項で記述したごとく書き込み信号２５を出
力する。第２図は２ウ工イセノトアソシエイテイプ方式
のキャッシュメモリの一実施例である。この場合、凍結
制御ビット１４が両方共Ｏ１すなわち書き込み可能のと
き２ウ工イセノトアソシエイテイブ方式、１ビツトが１
、もう１ビツトが００とき、ＦＩＯＭとダイレクトマツ
プ方式、両ビット共１のときＲＯＭとして動作する。
発明の効果
以上述べてきたように本発明はセノトアソシエイティブ
方式のキヤノンユメモリ装置を与えるものである。各系
統ごとに書き込みが禁止できる構成をとることにより非
常にフレキシブルな使い方ができるようになった。例え
ばオペレーティングシステムのプログラムを格納した系
統を書き込み禁止とし、残りの系統をユーザプログラム
に割当てる。これによりオペレーティング／ステム、ユ
ーザ間のタスク切換えが非常に高速に行なえる。
方式のキヤノンユメモリ装置を与えるものである。各系
統ごとに書き込みが禁止できる構成をとることにより非
常にフレキシブルな使い方ができるようになった。例え
ばオペレーティングシステムのプログラムを格納した系
統を書き込み禁止とし、残りの系統をユーザプログラム
に割当てる。これによりオペレーティング／ステム、ユ
ーザ間のタスク切換えが非常に高速に行なえる。
マイクロプロセッサ技術の発展と共にマルチタスクをス
ムーズにサポートすること、メモリの高速化は共に重要
な問題であり、本発明はこれらを実現する上で非常に有
用なものである。
ムーズにサポートすること、メモリの高速化は共に重要
な問題であり、本発明はこれらを実現する上で非常に有
用なものである。
第１図は本発明の一実施例におけるキャッシュメモリ装
置の原理的構成図、第２図はその見本的構成図、第３図
は従来のキヤノンユメモリ装置の原理的構成図である。 １・・・・・・データ検索部、２・・・・・・データ蓄
積部、３・・・・・・書き込み禁止回路、４・・・・・
・アドレスデコーダ、５・・・・・・アドレスバス、６
・・・・・・ラッチ、７・・・・・・比較器、８・・・
・・ゲート、９・・・・・・ミスヒツト信号、１０・・
・・・・データバス、１２・・・・・・主記憶、１３・
・・・・・書き込み制御レジスタ、１４・・・・・凍結
制御ビット、２０・・・・・アドレス上位、２１・・・
・・アドレス下位、２２・・・・・・アドレス出力、２
３・・・・・・データ出力、２４・・・・・・データ入
力、２５・・・・・・書き込み信号、２６・・・・・・
ゲート導通信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 テコーダ 第３図 アドレスデコータ−
置の原理的構成図、第２図はその見本的構成図、第３図
は従来のキヤノンユメモリ装置の原理的構成図である。 １・・・・・・データ検索部、２・・・・・・データ蓄
積部、３・・・・・・書き込み禁止回路、４・・・・・
・アドレスデコーダ、５・・・・・・アドレスバス、６
・・・・・・ラッチ、７・・・・・・比較器、８・・・
・・ゲート、９・・・・・・ミスヒツト信号、１０・・
・・・・データバス、１２・・・・・・主記憶、１３・
・・・・・書き込み制御レジスタ、１４・・・・・凍結
制御ビット、２０・・・・・アドレス上位、２１・・・
・・アドレス下位、２２・・・・・・アドレス出力、２
３・・・・・・データ出力、２４・・・・・・データ入
力、２５・・・・・・書き込み信号、２６・・・・・・
ゲート導通信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 テコーダ 第３図 アドレスデコータ−
Claims (1)
- 複数系統のデータ検索部、データ蓄積部及び書き込み制
御レジスタより構成されるセットアソシエィティブ方式
のキャッシュメモリ装置であって、前記書き込み制御レ
ジスタがその内部に各系統に独立に対応する凍結制御ビ
ットを有し、前記データ検索部及び前記データ蓄積部に
書き込みの必要が生じたとき、前記凍結制御ビットで凍
結が指示されてない系統のうちの一つの系統に書き込み
を指示する機能を有するキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112917A JPS62269247A (ja) | 1986-05-16 | 1986-05-16 | キヤツシユメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112917A JPS62269247A (ja) | 1986-05-16 | 1986-05-16 | キヤツシユメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62269247A true JPS62269247A (ja) | 1987-11-21 |
Family
ID=14598717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112917A Pending JPS62269247A (ja) | 1986-05-16 | 1986-05-16 | キヤツシユメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62269247A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173242A (ja) * | 1987-12-28 | 1989-07-07 | Ricoh Co Ltd | リプレース回路 |
| JPH02278445A (ja) * | 1989-04-20 | 1990-11-14 | Pfu Ltd | キャッシュメモリシステム |
| WO2003042837A1 (fr) * | 2001-11-16 | 2003-05-22 | Renesas Technology Corp. | Circuit integre semi-conducteur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56148780A (en) * | 1980-04-15 | 1981-11-18 | Nec Corp | Buffer storage device |
| JPS6059451A (ja) * | 1983-09-10 | 1985-04-05 | Fujitsu Ltd | コントロ−ルストレ−ジキヤツシユ方式 |
-
1986
- 1986-05-16 JP JP61112917A patent/JPS62269247A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56148780A (en) * | 1980-04-15 | 1981-11-18 | Nec Corp | Buffer storage device |
| JPS6059451A (ja) * | 1983-09-10 | 1985-04-05 | Fujitsu Ltd | コントロ−ルストレ−ジキヤツシユ方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173242A (ja) * | 1987-12-28 | 1989-07-07 | Ricoh Co Ltd | リプレース回路 |
| JPH02278445A (ja) * | 1989-04-20 | 1990-11-14 | Pfu Ltd | キャッシュメモリシステム |
| WO2003042837A1 (fr) * | 2001-11-16 | 2003-05-22 | Renesas Technology Corp. | Circuit integre semi-conducteur |
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