JPH01173242A

JPH01173242A - リプレース回路

Info

Publication number: JPH01173242A
Application number: JP62332331A
Authority: JP
Inventors: Tsuneyoshi Muranaka; 村中　常義
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1989-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、高速なマイクロプロセッサをサポートするキ
ャッシュメモリ・システムにおけるセットアソシエイテ
イブ方式のメモリ制御回路のリプレース回路に関し、特
に、セラ１−アソシエイテイブ・キャッシュを効率よく
、リプレースするリプレース回路に関する。

従来技術一般にデータ処理システムでは、主記憶装置とＣＰＵ内
の処理速度との整合をとるため、主記憶装置とＣＰＵと
の間に高速の′キャッシュメモリを設ける。これにより
、主記憶装置内のデータはブロック単位で高速のキャッ
シュメモリに転送され、以降、そのブロックへのアクセ
スについては高速のキャッシュメモリに対して行い、実
行速度を向上させている。

また、キャッシュメモリの制御方式には、セソトアソシ
エイテイブ方式、セクタ方式、ス１〜ア方式等がある。

このセソトアソシエイティブ方式では、主メモリ内のブ
ロックをｎブロックおきにグループ化し、各グループを
カラムと呼ぶ。一方、キャッシュメモリもｎ個のカラム
に分割する。これにより、ブロック転送は必ず同一カラ
ム間で行い、主記憶装置のカラム内のブロックはキャッ
シュメモリにおいて対応するカラム内の任意のブロック
に入れられる。また、キャッシュメモリの各ブロックに
対応するディレクトリにより、主記憶装置内のどのブロ
ックが取り込まれているかを記憶する。

さらに、アクセスされたブロックがキャッシュメモリに
無い場合、カラム内のどのブロックを割り当てるかは、
リースト・リセントリ・ユーズド（以下ＬＲＵと略す）
方式等により決定される。

つまり、カラムの中に未使用のブロックがあれば、その
ブロックに主記憶装置からデータを書き込み、無ければ
、その方ラムのブロック中、最も古く参照されたブロッ
クを選び、そのデータを書き込んでリプレイスを行う。

さらに、例えば４ウエイ・セットアソシエイティブ方式
のように、複数のキャッシュエントリにより、少いメモ
リ量で高いヒラ１へ率を得る方式も提案されている。

しかし、このような技術では、主記憶装置内のデータの
中、使用頻度が高いデータについても他のデータと同様
に扱われるため、効率良くリプレイスを行うという点に
ついては問題があった。

目　　　　　的本発明の目的は、このような問題点を改善し、少いハー
ドウェアでヒツト率をより向上することが可能なリプレ
ース回路を提供することにある。

構　　　成上記目的を達成するため、本発明のリプレース回路は、
ＣＰＵから送られたアドレスとキャッシュメモリに格納
されたデータのアドレスとを比較する手段（タグ・コン
パレータ）、主記憶装置に格納されたデータの一部分を
格納する手段（キャッシュデータ・メモリ）、ＣＰｔＪ
から送られたアドレスと一致するバンク（以下ＢＡＮＫ
と記す）を選択する手段（ヒツト・デコーダ）、および
、ＣＰＵがリードサイクルで、かつ該キャッシュメモリ
上にデータが無い場合、主記憶装置からのデータロード
を制御する手段（キャッシュ・コントローラ）を備えた
セットアソシエイティブ方式のメモリ制御回路のリプレ
ース回路において、ＣＰＵがリードサイクルでヒツトし
ない場合、頻繁にアクセスされる主記憶装置のデータに
は、書き込み先として特定のＢＡＮＫを指定する手段を
備えたことに特徴がある。

以下、本発明の一実施例を図面により説明する。

第１図は、本発明の一実施例におけるＬＲＵコントロー
ラの構成画、第２図は本発明の一実施例におけるＬＲＵ
コントローラのタイミングチャート、第３図は本発明の
一実施例におけるメモリ制御回路の構成図、餉４図は本
発明の一実施例におけるＲＯＭテーブル例図、第５図は
本発明の一実施例におけるキャッシュメモリ・システム
の構成図、第６図は本発明の一実施例におけるタグ・コ
ンパレータの構成図である。

本実施例のキャッシュメモリ・システムは、第５図のよ
うに、ＣＰＵ５０１、メモリ・マネジメン１−・ユニッ
ト（ＭＭＵ）５０２、メモリ制御回路５０３、トランン
シーバ（ＴＲＮ）５０４、および主記憶装置５０５を備
え、またメモリ制御回路５０３は、キャッジ１’コント
ローラ（ＣａｃｈｅＣ。

ｎｔｒｏｌ）　２８およびキャッシュメモリ（Ｃａｃｈ
ｅ）　５１３を備える。

また、ＣＰＵ５０１は３２ピツ１〜のアドレスバスＡ、
、−Ａｏ（Ａ、、−Ａ、。、Ａ□□−Ａ２．Ａ、−Ａ。

）およびデータバスＤ３１　　ＤＯを備える。このアド
レスバス中、メモリ制御回路５０３で比較するアドレス
バスはＡ３１−Ａ１□およびＡ工□−Ａ２である。

またアドレスバスＡニーＡ。は、データバスＤ３１−り
、上のデータをＣＰＵ５０１がバイト単位がライトする
場合、どのバイトをライトするのかを示す。

また、メモリ制御回路５０３は、第３図のように、タグ
・コンパレータ（ＴＡＧＣＯＭＰｏ−ＴＡＧＣＯＭＰ３
）１〜４、キャッシュデータ・メモリ（ＲＡ　Ｍ、〜Ｒ
ＡＭ３）５〜８、デコーダ１３〜１６、ライト・コント
ローラ（ＷＲＩＴＥＣＮＴＬ）１７、ヒツト・デコーダ
（ＨＩ　Ｔ　Ｄｅｃｏｄｅ）　２７、キャッシュ・コン
］−ローラ（ＣａｃｈｅＣｏｎｔｒｏｌ）　２８、リプ
レース回路（ＬＲＵコントローラ）３６、キャッシュ・
コンデイション（ＣＡＣＨＥＣＯＮＤＩＴＩＯＮ）４．
２、マルチプレクサ（以下ＭＰＸと略す）４４、および
出力イネーブル・デコーダ４５を備え、主記憶装置５０
５の内容の一部を記憶して、そのデータがアクセスされ
た場合には、主記憶装置５０５の代わりに高速アクセス
を実行する。

また、使用される信号については、ライト信号１８〜２
１は各ＢＡＮＫ（ＲＡＭｏ５−ＲＡＭ３８）のデータ更
新を指示する。またヒツト信号（ＨＩＴ）２２〜２５は
タグ・コンパレータ１〜４でＣＰＵ２０１からのアドレ
スと一致した場合の出力である。またヒツト信号（ＨＩ
Ｔ）２６はヒツト・デコーダ２７からの出力であり、何
れかのＢＡＮＫでヒツトが発生したことを通知する。ま
たチップセレクト信号（ＣＥ）２９はヒツトしたタグ・
コンパレータ１〜４に対応するキャッシュデータ・メモ
リ５〜８を選択する。また切換信号３０はキャッシュ・
フィル時にＭＰＸ４４を切り換えて・、ＰＡ□−ＰＡｏ
を００とする。またアドレス・ストローブ信号（に百）
あるいはデータ・ストローブ信号（百１）３１はＣＰＵ
５０１からのストローブ信号である。またライト・タグ
信号（ＷＴＡＧ）３２はタグ・コンパレータ１〜４への
ライト信号である。またライト・ヒツト信号（ＷＨＩＴ
）３３はライトサイクルでのヒツトを示し、キャッシュ
データ・メモリ５〜８の更新を通知する。また信号３４
はＬＲＵコントローラ３６の動作を促す信号であり、Ｌ
ＲＵリード信号（ＬＲＵＲＤ）３５は現在のＬＲＵ値を
出力させ、ＬＲＵ更新信号（ｒπＴＵＰ）４１はＬＲＵ
値を更新させる。またアクノリッジ信号（Ｔて玉）３７
はＣＰＵ５０１へのアクノリッジ信号であり、ライ１ル
信号（ＷＲＩＴＥ）３８はＣＰＵ５０１からのライト信
号である。またバンク更新信号（ＮＷｏ、□）３９は更
新するＢＡＮＫを指定する。またキャッシュ条件指定信
号４０はＣＰＵ５０１からのキャッシュ条件をＬＲＵコ
ントローラ３６へ指示する。またヒツトバンク信号（Ｈ
ＩＴ。、ＨＩＴｌ）４３はヒツトした時のＢＡＮＫを示
す。また出力イネーブル信号４６〜４９はキャッシュデ
ータ・メモリ５〜８の出力を可能とする。また信号５０
はリードサイクルでヒットシた時、キャッシュデータ・
メモリ５〜８の出力イネーブルを可能とする。またイネ
ーブル・アドレス・ストローブ信号（ＥＡＳ）５１は主
記憶装置５０５へのアドレス・ストローブ信号であり、
イネーブル・データ・ストローブ信号（ＥＤＳ）５２は
主記憶装置５０５へのデータ・ストローブ信号であり、
イネーブル・ライト信号（Ｅ、ＷＲＩＴＥ）５４は主記
憶装置５０５へのライト信号である。またイネーブル・
アクノリッジ信号（百］豚）５３は主記憶装置５０５か
らのアクノリッジ信号である。またキャッシュ・イネー
ブル信号５５はキャッシュメモリ５１３を起動する信号
である。

また、タグ・コンパレータ１〜４は、第６図のようにＲ
ＡＭ６０１、コンパレータ（ＣＯＭＰ）６０２、および
ドライバ（ＤＲＶ）６０３を備え、ＣＰＵ５０５からの
下位アドレスＡ□□−Ａ２　を内部メモリのアドレスと
して使用する。このＲＡＭ６０１は２１ビツトの巾のメ
モリであり、アドレス長はＡ１□−Ａ２で５１２種類の
アドレスを表わす。

また２０ビツトのデータとしては、Ａ３１−Ａ□２のデ
ータがドライバ６０３を経由して書き込まれる。

さらに１ビツトはＶＡＬＩＤピッ１〜６０４であってＡ
３１−　Ａ１□のデータが入っている事を示し、データ
として書き込まれる。

また、ＣＰＵ５０１からのアドレスと比較する場合、Ａ
３ニーＡ□２でアドレスされたＲＡＭ６０１の内容が出
力され、この２０ビツトとＡ３□−Ａ工２の内容が比較
される。また比較イネーブルはＶＡＬＩＤビット６０４
によって行われ、一致した場合にはヒツト信号（ＨＩＴ
）６０５が活性化される。

また、キャッシュデータ・メモリ５〜８は３２ビツト（
４バイト）巾の構成であり、タグ・コンパレータ１〜４
とペアになって、主記憶装置５０５のデータの一部を格
納する。

また、デコーダ１３〜１６はキャッシュデータ・メモリ
５〜８を構成するバイト（４バイト）の中、どのバイト
をライトするかを指定する。

また、ライ１〜・コントローラ１７はタグ・コンパレー
タ１〜４への書き込みを制御する。

また、キャッシュ・コンデイション（ＣＡＣＨＥＣＯＮ
ＤＩＴＩ○Ｎ）４２はキャッシャ条件をキャッシュ・コ
ントローラ２８とＬＲＵコントローラ３６へ指示する。

また、ＭＰＸ４４はキャッシュのフィル動作中は、ＰＡ
ｌ−ＰＡｏを００とし、それ以外はＣＰＵ５０１からの
アドレスをＰＡｌ−ＰＡ、へ出すことにより、キャッシ
ュデータ・メモリ５〜８のバイト指定を行う。

また、リプレイス回路（ＬＲＵコントローラ）３６は、
第１図のように、ＲＡＭ　１００、ＲＯＭ１０１、およ
びデータラッチ（ＬＡＴＣＨ）１０２を備え、主記憶装
置５０１へのアクセス・コントロールとＢＡＮＫの制御
を行う。

また、使用される信号については、ＲＡＭ出力イネーブ
ル信号（ＬＲＡＭＯＥ）１０３およびＲＯＭ出力イネー
ブル信号（ＬＲＯＭＯＥ）１０４はＬＲＵＲＤ３５から
得られる信号であり、「玉○ＭＯＥ１０４はＬＲＵオー
ダーを更新する時に活性化される。またＲＡＭライト・
イネーブル信号（ＬＲＡＭＷＥ）１０５はＬＲＵＵＰ４
１から得られる信号であり、ＲＯＭｌ０Ｉのデータ出力
を再びＲ，ＡＭｌｏｏへ書くためのデータ出力イネーブ
ルである。またリプレース指定信号（ＮＷｏ。

ＮＷｌ）１０６はリプレースするＢＡＮＫを指定する。

またコントロール信号（ＬＯＣＫ、ＦＩＬＬ、）１０８
は特殊仕様をサポートする。またヒツトバンク信号（Ｈ
ＩＴｏ、ＨＩＴｌ）１０９は現在ヒツトしたバンクを示
す信号である。

また、ＲＡＭ１００は、Ａ１□〜Ａ２で示される１０ビ
ツトのアドレス１０２４種類のセットアソシエイティブ
・キャッシュの順序を記憶する。

また、ＲＯＭｌ０Ｉはアドレス入力としては９ビツト５
１２アドレスであり、データラッチ１０２はＲＯＭＩ　
Ｏ１の出力データをラッチする。

なお、本実施例はＨＩＴｏ、ＨＩＴｌの２ビットで表わ
すことができる４ウエイセツトアソシエイテイブ・キャ
ッシュのＬＲＵの場合であり、４ＢＡＮＫのキャッシュ
メモリにおいてＬＲＵのＢＡＮＫを決定することができ
る。

また、４ＢＡＮＫの順序の組合わせは、４Ｃ□Ｘ３Ｃ工
Ｘ２Ｃ□×ＩＣ工＝４ｊ＝２４通りとなり、これを表わ
すためには５ビツトが必要である。その５ビツトをＲＡ
Ｍ１００ヘライトしておくことにより、次回のＬＲＵ決
定時にその内容によって、キャッシュミス時はリプレー
スされるべきキャッシュメモリのＢＡＮＫを決定する。

またヒツト時はヒツトしたＢＡＮＫをＭＲＵ　（Ｍｏｓ
ｔＲｅｃｅｎｔｌｙＵｓｅｄ）とし、記憶すべき順序を
示した５ビツトデータをＲＡＭ１００へ書き込む。

また、ＲＯＭｌ０Ｉには、第４図のようにリプレースの
順序を決定するためのＲＯＭテーブルが格納されている
。このＲＯＭテーブルでは、○ＲＤＥＲはＬＲＵアルゴ
リズムを実行するＢＡＮＫの順序を示す。またＩＮＰＵ
ＴのＬＲＵ４−ＬＲＵｏはＲＯＭｌ０１へのアドレス入
力であり、バンク順序を示す。また０ＵＴＰＵＴのＤ４
−Ｄ。

（ＬＲＵ４−ＬＲＵ、）のＣＡ４．ＣＡ３はＨＩＴｏ。

ＨＩＴ□に相当して、ヒツトしたＢＡＮＫを示し、その
値は次にストアされるＬＲＵの値である。また０ＵＴＰ
ＵＴのＤ６−Ｄ５（ＮＷ□、　ＮＷ、）はＬＲＵアルゴ
リズムによりリプレースされるＢＡＮＫを示す。

また本実施例では、０ＵＴＰＵＴのり、　−Ｄ。

（ＮＷ□、ＮＷ、）に示すように、ＬＯＣＫ、ＦＩＬＬ
ｏという２ビツトを追加することにより、　４ＢＡＮＫ
の中、ＩＢＡＮＫを特殊ＢＡＮＫとし、Ｏ８等、特に頻
繁にアクセスする主記憶装置５０５のデータを入れるこ
とができる。

つまり、ＬＯＣＫ＝１であり、ＦＩＬＬｏが設定されな
い場合にはＢＡＮＫｏ（ＲＡＭｏ５）を常にリプレース
し、ＬＯＣＫ＝ＯかつＦＩＬＬｏ＝Ｏの場合には全ＢＡ
ＮＫ（ＲＡＭｎ５〜ＲＡＭ、８）をＬＲＵアルゴリズム
により等しくリプレースする。

さらにＬＯＣＫ＝ＯかつＦＩＬＬｏ＝１　の場合にはＢ
ＡＮＫ、（ＲＡＭｏ５）を除き、ＬＲＵアルゴリズムに
より等しくリプレースする。

これにより、ＢＡＮＫｏ（ＲＡＭｏ５）を特別のＢＡＮ
Ｋとして扱い、使用頻度が高いデータを格納すること等
により、ＬＲＵアルゴリズムの柔軟な運用が可能となる
。

また、本実施例におけるヒツト時の動作については、キ
ャッシュ・コンＩ−ローラ２８からＬＲＵリード信号３
５がＬＲＵコントローラ３６に入力されると、第２図の
ように、ＲＡＭ１００の出力イネーブル信号（ＬＲＡＭ
ＯＥ）１０３により、ＲＡＭ１００の現在の出力順序を
示すデータ（ＬＲＵ、−ＬＲＵｏ）を出力し、ＲＯＭｌ
０Ｉのアドレス入力とされる。またＲＯＭ　１０１は、
ヒラ１〜バンク信号（Ｉ−Ｉ　Ｉ　Ｔ、、　ＨＩ　Ｔよ
）１０９によりヒツトしたＢＡＮＫをＭＲＵとし、ＲＯ
Ｍテーブルのデ′−夕をＬＡＴＣＨ１０２に出力する。

ＬＡＴＣＨ１０２はＲＯＭｌ０Ｉの出力イネーブル信号
（ＬＲＯＭＯＥ）１０５により、次回の出力順序を示す
５ビットのデータを出力し、ＲＡＭ１００はこの出力順
序を記憶する。

例えば、第４図のＲＯＭテーブルにおいて、０ＲＤＥＲ
が１３０２でＦＩＬＬ、＝Ｏ，ＬＯＣＫ＝０という値が
現在の内容である場合、ヒツト時のＢＡＮＫがＢＡＮＫ
２（ＨＩＴ、、ＨＩＴｏ＝１０）ならば、１３が相当し
、これはアドレス１３にある。この場合、ＦＩＬＬｏ＝
Ｏ，ＬＯＣＫ＝Ｏであるため、ＢＡＮＫを固定して指定
することはせず、全ＢＡＮＫに等しくＬＲＵアルゴリズ
ムを適用してリプレスが行われる。

これにより、リプレースされるＢＡＮＫは最も古く参照
されたＢＡＮＫ２であり、次の○ＲＤＥＲ（ＬＲＵのバ
ンク順序）は２１３０であるため、この２１３０がＲＡ
Ｍ１００にライトされる。

また、キャッシュミス時には、テーブルの右よりＢＡＮ
Ｋ２がリプレースされる。

効　　　果本発明によれば、少いハードウェアでヒツト率をより向
上することができる。

また、主記憶装置内のデータの中、使用頻度が高いデー
タに対しては、特殊バンクを設定するこ−１５〜とができるため、柔軟な運用によって効率良く、リプレ
ースを行うことが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例におけるリプレース回路（Ｌ
ＲＵコントローラ）の構成図、第２図は本発明の一実施
例におけるＬＲＵコントローラのタイミングチャート、
第３図は本発明の一実施例におけるメモリ制御回路の構
成図、第４図は本発明の一実施例におけるＲＯＭテーブ
ル例図、第５図は本発明の一実施例におけるキャッシュ
メモリ・システムの構成図、第６図は本発明の一実施例
におけるタグ・コンパレータの構成図である。１〜４：タグ・コンパレータ（ＴＡＧＣＯＭＰ。〜ＴＡＧＣＯＭＰ３）、５〜８：キャッシュデータ・メ
モリ（ＲＡＭｏ−ＲＡＭ３）、９　：データバス（Ｄ３
□−り。）、１０ニアドレスバス（Ａ３１−Ａ□２）、
１１ニアドレスバス（Ａ１１−Ａ２）　、　１２　ニア
ドレスバス（ＡニーＡ。）、１３〜１６：デコード回路
、１７：ライト・コントローラ（ＷＲＩＴＥＣＮＴＬ）
。１８〜２１ニライト信号、２２〜２５：ヒット信号（Ｈ
ＩＴ）、２６：ヒツト信号（ＨＩＴ）、２７：ヒツト・
デコーダ（ＨＩ　Ｔ　Ｄｅｃｏｄｅ）、　２８　：キャ
ッジ１’コン１−ローラ（ＣａｃｈｅＣｏｎｔｒｏｌ）
、　２９　：チップセレクト信号（ＣＥ）、３０：切換
信号、３１ニアドレス・ストローブ信号（蕎）あるいは
データ・ストローブ信号（百Ｓ）、３２ニライト・タグ
信号（ＷＴＡＧ）、３３ニライト・ヒツト信号（ＷＴｎ
〒）、３４：ＬＲＵコントローラの動作を促す信号。３５：ＬＲＵリード信号（ＬＲＵＲＤ）、３６　：リプ
レース回路（ＬＲＵコントローラ）、３７：アクノリッ
ジ信号（ＴてＫ）、３８ニライト信号（ＷＲＩＴＥ）、
３９：バンク更新信号（ＮＷ、、　□）、４０　：キャ
ッシュ条件指定信号、４１：ＬＲＵ更新信号（ＬＲＵＵ
Ｐ）、４２　：キャッシュ・コンデイション（ＣＡＣＨ
ＥＣＯＮＤＩＴＩＯＮ）、４３　：ヒットバンク信号（
ＨＩＴ、、ＨＩＴｉ）、４４　：マルチプレクサ（ＭＰ
Ｘ）、４５　：出力イネーブル・デコーダ、４６〜４９
：出力イネーブル信号（百１）。５０：キャッシュデータ・メモリの出力イネーブルを可
能とする信号、５１：イネーブル・アドレス・ストロー
ブ信号（ＥＡＳ）、５２：イネーブル・データ・ストロ
ーブ信号（ＥＤＳ）、５３：イネーブル・アクノリッジ
信号（ＥＡＣＫ）、５４　：イネーブル・ライト信号（
ＥＷＲＩ　ＴＥ）、５５　：キャッシュ・イネーブル信
号、１００　：　ＲＡＭ、１０１：ＲＯＭ、１０２：デ
ータラッチ（ＬＡＴＣＨ）、１０３：ＲＡＭの出力イネ
ーブル信号（Ｌ’ＲＡＭ０Ｅ）。１０４　：　ＲＡＭ（７）５−１”ｒ−ｆｆ１％　（Ｌ
　ＲＭＷＥ）。１０５：ＲＯＭの出力イネーブル信号（ＬＲＯＭＯＥ）
、１０６：リプレース指定信号（ＮＷｏ、ＮＷｌ）。１０７：ＬＲＵデータライン、１０８：コントロール信
号（ＬＯＣＫ、ＦＩＬＬｏ）、１０９　：ヒットバンク
信号（ＨＩＴｏ、ＨＩＴ、）、５０１　：　ＣＰＵ、５
０２：メモリ・マネジメント・ユニット（ＭＭＵ）、　
５０３　：メモリ制御回路、５０４：トランシーバ（Ｔ
ＲＮ）、　５０５　：主記憶装置（ＭＥＭ）、５１３：
キャッシュメモリ、６０１：ＲＡＭ、６０２：コンパレ
ータ（ＣＯＭＰ）、６０３　：ドライバ（ＤＲＶ）、６
０４．：バリッド・ビット（ＶＡＬＩＤビット）、６０
５：ヒツト信号（ＨＩ　Ｔ）。第　　　６　　　図手続補正書（自船特許庁長官　小　川　邦　夫　殿１、事件の表示昭和６２年特許願第　３３２３３１号２、発明の名称リプレース回路欄ならびに図面７、補正の内容　　　　別紙の通り（１）明細書第１９頁９行目のｒｃＰＵ５０５」を、　
ｒｃＰＵ５０１Ｊ　に補正する。（２）明細書第１９頁９行目の「５１２種類」を、ｒ１
０２４種類」に補正する。（３）明細書第１９頁９行目の「主記憶装置５０１Ｊを
、ｒ主記憶装置５０５」に補正する。（４）明細書簡１５頁１８行目のｒ（ＬＲＯＭＯＥ）１
０５」を、ｒ（ＬＲＯＭＯＥ）１０４Ｊに補正する。（５）明細書第１９頁９行目のＭＯ４：ＲＡＭのライト
信号（ＬＲＡＭＷＥ）Ｊ　を、ｒ１０５：ＲＡＭのライ
ト・イネーブル信号（ＬＲＡＭＷＥ）Ｊに補正する。（６）明細書第１９頁９行１」の［１０５：ＲＯＭの出
力イネーブル信号（ＬＲＯＭＯＥ）Ｊを、ｒｌ　０４　
：　ＲＯＭの出力イネーブル信号（ＬＲでＶ百Ｅ）Ｊに
補正する。（７）第１図を別添の図に補正する（差替）。（８）第２図を別添の回に補正する（差替）。（９）第３図を別添の図に補正する（差替）。（１０）第５図を別添の図に補正する（差替）。（１１）第６図を別添の図に補正する（差替）。ＡｕｚＡ２ＡＳＬ、ＲＡＭ０ＥＬ１１’ｔＯＭＯＥＬＲＡ関ＭＥＬＲＵ、−６皿４−０第　　　２　　　図

Claims

【特許請求の範囲】

１、ＣＰＵから送られたアドレスとキャッシュメモリに
格納されたデータのアドレスとを比較する手段、主記憶
装置に格納されたデータの一部分を格納する手段、該Ｃ
ＰＵから送られたアドレスと一致するバンクを選択する
手段、および、該ＣＰＵがリードサイクルで、かつ該キ
ャッシュメモリ上にデータが無い場合、該主記憶装置か
らのデータロードを制御する手段を備えたセットアソシ
エイティブ方式のメモリ制御回路におけるリプレース回
路において、上記ＣＰＵのリードサイクルでヒットしな
い場合、頻繁にアクセスされる上記主記憶装置のデータ
には、書き込み先として特定のバンクを指定する手段を
備えたことを特徴とするリプレース回路。