JP2006244689A

JP2006244689A - 入出力ビット構造を調節し得る半導体メモリ装置

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Publication number: JP2006244689A
Application number: JP2006041380A
Authority: JP
Inventors: Soeng-Hun Kim; 金　成勳; Seong-Jin Jang; 星珍張; Su-Jin Park; 修進朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-02-28
Filing date: 2006-02-17
Publication date: 2006-09-14
Also published as: KR100761755B1; US7391634B2; KR20060095621A; US20060224814A1; DE102006008877A1

Abstract

【課題】入出力ビット構造を調節し得る半導体メモリ装置が開示される。
【解決手段】半導体メモリ装置は、第１単位メモリチップ、及び第２単位メモリチップを具備する。第１単位メモリチップは、第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力するか外部に出力する。第２単位メモリチップは、第１単位メモリチップと半導体基板を共有し、第２チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第Ｎ＋１乃至第２Ｎデータを内部に入力するか外部に出力する。したがって、半導体メモリ装置は同一の半導体基板上に形成される単位メモリチップをチップ選択信号に応答して選択することで入出力ビット構造を調節することができ、マルチチップパッケージの製造が容易である。
【選択図】図１

Description

本発明は、半導体メモリ装置に関わり、特に入出力ビット構造を調節し得る半導体メモリ装置に関するものである。情報通信技術が発展することによって電子製品は迅速なグラフィック処理を必要とする。メモリ装置の効率のために高速で処理しなければならない少量のデータのみグラフィックメモリに保存し、多くのデータはメインメモリに保存される。データを高速で処理する方法には、データを入出力する帯域幅（ｂａｎｄｗｉｄｔｈ）を増加させる方法がある。最近は、３２ビットのビット構造（ｂｉｔｏｒｇａｎｉｚａｔｉｏｎ）を有するメモリチップを二つ用いて６４ビットのビット構造を有するメモリ装置を具現するＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐｐａｃｋａｇｅ）技術が広く用いられている。

従来は、一つのパッケージフレームの上に二つの区分した単位メモリチップを装着し、各単位メモリチップに同一の信号が入力されるパッド同士を、ワイヤポンディングを用いて連結する方式があった。

本発明と同一の出願人によって出願された特許文献１には、ウエハ上の二つまたはそれ以上の単位メモリチップを切断しないままパッケージングすることで、メモリ装置の保存密度を調節し得るメモリ装置の構成が開示されている。特許文献１に開示されているメモリ装置は単位メモリチップの間にあるスクライブラインを切断せず、単位メモリチップ間の連結通路として用いる。
大韓民国登録特許第１０−０４２２４６９号明細書

前記のような問題点を解決するための本発明の目的は、入出力ビット構造を調節し得る半導体メモリ装置を提供することにある。本発明の他の目的は、ワイヤボンディングを用いず、二つ以上の単位メモリチップ内のパッドを互いに連結し得る半導体メモリ装置を提供することにある。

前記目的を達成するために、本発明の一実施例による半導体メモリ装置は、第１単位メモリチップ、及び第２メモリチップを具備する。第１単位メモリチップは、第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力するか外部に出力する。第２単位メモリチップは、前記第１単位メモリチップと半導体基板を共有し、第２チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第Ｎ＋１乃至第２Ｎデータを内部に入力するか外部に出力する。

前記第１単位メモリチップ及び前記第２単位メモリチップは、同一の構成を有してもよい。前記半導体メモリ装置は、前記第１チップ選択信号と前記第２チップ選択信号が全てイネーブル状態にあるとき、２Ｎビット構造を有し、前記第１チップ選択信号と前記第２チップ選択信号のうち、いずれか一つの信号がディスエーブル状態にあるときはＮビット構造を有する。

前記第１単位メモリチップ内にある前記コマンド信号と前記アドレス信号と前記クロック信号のためのボンディングパッドは、それぞれ半導体の製造工程によって形成されたメタルラインを通じて前記第２単位メモリチップ内にある前記コマンド信号と前記アドレス信号と前記クロック信号のためのボンディングパッドと連結される。前記第１単位メモリ及び第２単位メモリチップの前記メタルラインのそれぞれは、ヒューズ回路を具備してもよい。

本発明の他の一実施形態による半導体メモリ装置は、第１単位メモリチップ、第２単位メモリチップ、第３単位メモリチップ、及び第４単位メモリチップを具備する。第１単位メモリチップは、第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力するか外部に出力する。

第２単位メモリチップは、第２チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第Ｎ＋１乃至第２Ｎデータを内部に入力するか外部に出力する。第３単位メモリチップは、第３チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第２Ｎ＋１乃至第３Ｎデータを内部に入力するか外部に出力する。

第４単位メモリチップは、第４チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第３Ｎ＋１乃至第４Ｎデータを内部に入力するか外部に出力する。前記第１、第２、第３、及び第４単位メモリチップは、同一の半導体基板上に形成される。前記第１、第２、第３、及び第４単位メモリチップは、同一の構成を有してもよい。

前記半導体メモリ装置は、前記第１乃至第４チップ選択信号が全てイネーブル状態にあるとき、４Ｎビット構造を有し、前記第１チップ選択信号乃至前記第４チップ選択信号のうち、三つの信号がイネーブル状態にあるとき、３Ｎビット構造を有し、前記第１チップ選択信号乃至前記第４チップ選択信号のうち、二つの信号がイネーブル状態にあるとき、２Ｎビット構造を有し、前記第１チップ選択信号乃至前記第４チップ選択信号のうち、一つの信号がイネーブル状態にあるとき、Ｎビット構造を有する。

前記第１単位メモリチップと前記第２単位メモリチップとの間、前記第３単位メモリチップと前記第４単位メモリチップとの間、前記第１単位メモリチップと前記第３単位メモリチップとの間、前記第２単位メモリチップと前記第４単位メモリチップとの間に存在するスクライブラインは、パッケージン段階にてスライスされない。

本発明の更に他の実施例による半導体メモリ装置の形成方法は、半導体ウエハ上に、それぞれのコマンド信号とアドレス信号とクロック信号のためのパッドを含む複数の単位メモリチップを形成する段階と、前記複数の単位メモリチップ内のそれぞれの同一の信号のためのパッドを互いにメタルラインで連結する段階と、前記半導体ウエハを少なくとも第３単位メモリチップが、第１単位メモリチップと第２単位メモリチップは、同一の半導体基板上に位置し、前記第１単位メモリチップと第２単位メモリチップと分離するように切断する段階を含む。

前記半導体ウエハを切断する段階は、前記複数の単位メモリチップ内のそれぞれの同一の信号のためのパッドを互いにメタルラインで連結する段階の後に行われてもよい。前記半導体ウエハを切断する段階の後、前記第１単位メモリチップと前記第２単位メモリチップは非切断スクライブラインによって分離し、前記１単位メモリチップと前記第２単位メモリチップの周囲の他のスクライブラインは切断されてもよい。

前記第１単位メモリチップは、前記ウエハを切断する段階の後、第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力するか外部に出力し、前記第２単位メモリチップは、前記ウエハを切断する段階の後、第２チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第Ｎ＋１乃至第２Ｎデータの内部に入力するか外部に出力することができる。

以下、添付した図面を参照して本発明の望ましい実施例を説明する。図１は、本発明の第１実施例による半導体メモリ装置のブロック図であり、３２ビットの入出力ビット構造を有する二つの単位メモリチップを具備した半導体メモリ装置を例として示している。

図１を参照すると、半導体メモリ装置は、単位メモリチップ（１０、２０）を具備する。第１単位メモリチップ１０は、第１チップ選択信号（ＣＳＯ）とコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）に応答してデータ（ＤＱ０〜ＤＱ３１）を半導体装置の内部に入力するか半導体装置の外部に出力する。

第２単位メモリチップ２０は、第２チップ選択信号（ＳＣ１）とコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）に応答してデータ（ＤＱ３２〜ＤＱ６３）を半導体装置の内部に入力するか半導体装置の外部に出力する。第１単位メモリチップ１０と第２単位メモリチップ２０との間の空間は、スクライブラインであって、パッケージ段階で切断されない。

図２と図３は、図１に示した半導体メモリ装置のタイミング図である。以下、図１、図２、及び図３を参照して本発明の第１実施例による半導体メモリ装置の動作を説明する。図１の半導体メモリ装置は、３２ビットの入出力ビット構造を有する単位メモリチップを二つ用いて具現された６４ビットのビット構造を有するメモリ装置である。第１単位メモリチップ１０と第２単位メモリチップ２０は、コマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）を共通に用い、入出力パッド（図示せず）を通じてデータを入力または出力する。チップ選択信号（ＣＳ０、ＣＳ１）のロジック状態によって図１の半導体メモリ装置は、入出力ビット構造が異なるようになる。

例えば、第１チップ選択信号（ＣＳ０）と第２チップ選択信号（ＣＳ１）とがいずれもロジック「ロウ」状態にあるとき、第１単位メモリチップ１０と第２単位メモリチップ２０は全て活性化して６４ビット（ＤＱ０〜ＤＱ６３）のデータを半導体装置の内部に入力するか半導体装置の外部に出力する。即ち、第１チップ選択信号（ＣＳ０）と第２チップ選択信号（ＣＳ１）とがいずれも「ロウ」状態にあるとき、図１の半導体メモリ装置は６４ビットの入出力ビット構造を有する。

第１チップ選択信号（ＣＳ０）がロジック「ロウ」状態にあり、第２チップ選択信号（ＣＳ１）がロジック「ハイ」状態にあるとき、第１単位メモリチップ１０は活性化され、第２単位メモリチップ２０は活性化しない。この場合は、３２ビット（ＤＱ０〜ＤＱ３１）のデータを半導体装置の内部に入力するか半導体装置の外部に出力する。即ち、第１チップ選択信号（ＣＳ０）がロジック「ロウ」状態にあり、第２チップ選択信号（ＣＳ１）がロジック「ハイ」状態にあるとき、図１の半導体メモリ装置は３２ビットの入出力ビット構造を有する。

第１チップ選択信号（ＣＳ０）がロジック「ハイ」状態にあり、第２チップ選択信号（ＣＳ１）がロジック「ロウ」状態にあるとき、第１単位メモリチップ１０は活性化せず、第２単位メモリチップ２０は活性化する。この場合は、３２ビット（ＤＱ３２〜ＤＱ６３）のデータを半導体装置の内部に入力するか半導体装置の外部に出力する。即ち、第１チップ選択信号（ＣＳ０）がロジック「ハイ」状態にあり、第２チップ選択信号（ＣＳ１）がロジック「ロウ」状態にあるとき、図１の半導体メモリ装置は３２ビットの入出力ビット構造を有する。

第１チップ選択信号（ＣＳ０）と第２チップ選択信号（ＣＳ１）とがいずれもロジック「ハイ」状態にあるとき、第１単位メモリチップ１０と第２単位メモリチップ２０は、いずれも活性化せず、データの入出力が行われない。図２及び図３のタイミング図には、クロック信号（ＣＬＫ）、第１チップ選択信号（ＣＳＯ）と第２チップ選択信号（ＣＳ１）、及び入出力データ（ＤＱ０〜ＤＱ３１、ＤＱ３２〜ＤＱ６３）間の関係を示している。

図２に示したように、アクティブコマンド（ＡＣＴ）が発生するとき、ロウアドレス（ＡＤＤ０）が入力され、ライト（ｗｒｉｔｅ）コマンド（ＷＴ）が発生するとき、カラムアドレス（ＡＤＤ１）が入力される。

図３に示したように、アクティブコマンド（ＡＣＴ）が発生するとき、ロウアドレス（ＡＤＤ０）が入力され、ライト（ｗｒｉｔｅ）コマンド（ＷＴ）が発生するとき、カラムアドレス（ＡＤＤ１、ＡＤＤ２）が入力される。図２を参照すると、第１チップ選択信号（ＣＳ０）と第２チップ選択信号（ＣＳ１）とが同時にイネーブルされ、第１単位メモリチップ１０と第２単位メモリチップ２０の同一のアドレス（ＡＤＤ１）に該当するメモリセルの位置にデータ（ＤＡＴＡ１）とデータ（ＤＡＴＡ２）がそれぞれ書き込まれる。図３を参照すると、第１チップ選択信号（ＣＳ０）がイネーブルされた後、第２チップ選択信号（ＣＳ１）がイネーブルされ、第１単位メモリチップ１０のアドレス（ＡＤＤ１）に該当するメモリセルの位置にデータ（ＤＡＴＡ１）が書き込まれ、第２単位メモリチップ２０のアドレス（ＡＤＤ２）に該当するメモリセルの位置にデータ（ＤＡＴＡ２）が書き込まれる。図１の半導体メモリ装置は、図２に示したように第１単位メモリチップ１０と第２単位メモリチップ２０の同一のアドレス（ＡＤＤ１）に該当するメモリセルの位置にデータ（ＤＡＴＡ１、ＤＡＴＡ２）を書き込んでもよく、図２に示したように第１単位メモリチップ１０と第２単位メモリチップ２０の互いに異なるアドレス（ＡＤＤ１、ＡＤＤ２）に該当するメモリセルの位置にデータ（ＤＡＴＡ１、ＤＡＴＡ２）を書き込んでもよい。

図４は、シフト配列に配置された一対の単位チップ（３２、３４）を示し、図５は、ミラー配列に配置された一対の単位チップ（４２、４４）を示している。図４と図５で、二つのチップの空間はスクライブライン（３６、４６）を示す。図４のように、半導体ウエハ上にシフト配列に単位チップを配列させると、同一の単位メモリチップを得ることができ、図５のように半導体ウエハ上にミラー配列に単位チップを配列させると、スクライブライン４６を中心として対称である単位チップ対を得ることができる。

図６は、図１に示した半導体メモリ装置のチップの配置の一例を示す平面図であって、図４に示したようなシフト配列に配列された半導体装置を示している。

図６を参照すると、半導体メモリ装置は、第１単位メモリチップ５０、第２単位メモリチップ６０、及びパッケージ基板８０を具備する。第１単位メモリチップ５０と第２単位メモリチップ６０との間には、スクライブライン７０が存在する。スクライブライン７０、第１単位メモリチップ５０、及び第２単位メモリチップ６０は、一体として構成されており、同一の半導体基板上に形成される。第１単位メモリチップ５０及び第２単位メモリチップ６０は、それぞれ第１パッド群５２、第２パッド群５６、及びチップ選択パッド５４を具備する。第１パッド群５２は、データの入出力に関わるパッドを含み、第２パッド群５６は、コマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）が入力されるパッドを含む。第１単位メモリチップ５０内にあるチップ選択パッド５４には、第１チップ選択信号（ＣＳ０）が入力され、第２単位メモリチップ６０内にあるチップ選択パッド５４には第２チップ選択信号（ＣＳ１）が入力される。

バスメタル（ＢＵＳＭＥＴＡＬ）は、第１単位メモリチップ５０内にある第２パッド群５６の近所から第２単位メモリチップ６０内にある第２パッド群５６の近所にまで延びている。第１単位メモリチップ５０内にある第２パッド群５６を構成する各パッドは、バスメタル（ＢＵＳＭＥＴＡＬ）を通じて第２単位メモリチップ６０内にある第２パッド群５６を構成する各パッドと連結される。

図７は、図１に示した半導体メモリ装置のチップの配置の他の一例を示す平面図であって、図６に示した半導体メモリ装置のチップの配置とほぼ類似であり、バスメタル（ＢＵＳＭＥＴＡＬ）の配置のみが異なる。

図７を参照すると、バスメタルは、第１単位メモリチップ５０の左側端からスクライブライン７０を経て第２単位メモリチップ６０の右側端にまで延びている。第１単位メモリチップ５０内にある第２パッド群５６を構成する各パッドはバスメタルを通じて第２単位メモリチップ６０内にある第２パッド群５６を構成する各パッドと連結される。

図８は、図１に示した半導体メモリ装置のチップ配置の更に他の一例を示す平面図であって、図５に示したようなミラー配列に配置された半導体装置を示している。

図８を参照すると、半導体メモリ装置は、第１単位メモリチップ５０、第２単位メモリチップ６５、及びパッケージ基板８０を具備する。第１単位メモリチップ５０と第２単位メモリチップ６５との間には、スクライブライン７０が存在する。スクライブライン７０、第１単位メモリチップ５０、及び第２単位メモリチップ６５は、一体として構成されており、同一の半導体基板上に形成される。第１単位メモリチップ５０及び第２単位メモリチップ６５は、それぞれ第１パッド群５２、第２パッド群５６、及びチップ選択パッド５４を具備する。第１パッド群５２は、データの入出力に関わるパッドを含み、第２パッド群５６は、コマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）が入力されるパッドを含む。第１単位メモリチップ５０内にあるチップ選択パッド５４には第１チップ選択信号（ＣＳ０）が入力され、第２単位メモリチップ６５内にあるチップ選択パッド５４には第２チップ選択信号（ＣＳ１）が入力される。

図８に示した半導体メモリ装置のチップ配置は、ミラー配列に配置されているので、第１単位メモリチップ５０と第２単位メモリチップ６５は、スクライブライン７０を中心として互いに対称をなす。バスメタルは、第１単位メモリチップ５０内にある第２パッド群５６の近所から第２単位メモリチップ６５内にある第２パッド群５６にまで延びている。第１単位メモリチップ５０内にある第２パッド群５６を構成する各パッドは、バスメタルを通じて第２単位メモリチップ６５内にある第２パッド群５６を構成する各パッドと連結される。

図９は、図１に示した半導体メモリ装置が集積回路に具現された半導体チップを有する半導体ウエハの一部分を示す断面図である。図９を参照すると、第１単位チップ（ＣＨＩＰ１）と第２単位チップ（ＣＨＩＰ２）が一対をなし、第３単位チップ（ＣＨＩＰ３）と第４単位チップ（ＣＨＩＰ４）が一対をなす。前記第１単位チップ（ＣＨＩＰ１）と第２単位チップ（ＣＨＩＰ２）との間に存在するスクライブライン（ＳＬ１）は、第１単位チップ（ＣＨＩＰ１）と第２単位チップ（ＣＨＩＰ２）との間でメタルラインが通過する通路であり、パッケージング段階にてスライスされない。

前記第３単位チップ（ＣＨＩＰ３）と第４単位チップ（ＣＨＩＰ４）との間に存在するスクライブライン（ＳＬ１）は、第３単位チップ（ＣＨＩＰ３）と第４単位チップ（ＣＨＩＰ４）との間でメタルラインが通過する通路であり、パッケージング段階にてスライスされない。即ち、スクライブライン（ＳＬ１）は、切断されず、第１単位チップ（ＣＨＩＰ１）と第２単位チップ（ＣＨＩＰ２）とを一体として維持させ、第３単位チップ（ＣＨＩＰ３）と第４単位チップ（ＣＨＩＰ４）とを一体として維持させる。

パッケージングの段階にて、第２単位チップ（ＣＨＩＰ２）と第３単位チップ（ＣＨＩＰ３）との間に存在するスクライブライン（ＳＬ２）はスライスされ、第２単位チップ（ＣＨＩＰ２）と第３単位チップ（ＣＨＩＰ３）は分離する。図１０は、図１に示した半導体メモリ装置のチップ配置の更に他の一例を示し、半導体メモリ装置を構成する単位メモリチップ（５０、６５）は、ヒューズ部９０を具備する。

図１０を参照すると、半導体メモリ装置は、第１単位メモリチップ５０、第２単位メモリチップ６５、及びパッケージ基板８０を具備する。第１単位メモリチップ５０と第２単位メモリチップ６５との間にはスクライブライン７０が存在する。スクライブライン７０、第１単位メモリチップ５０、及び第２単位メモリチップ６５は一体として構成されており、同一の半導体基板上に形成される。第１単位メモリチップ５０及び第２単位メモリチップ６５は、それぞれ第１パッド群５２、第２パッド群５６、及びチップ選択パッド５４を具備する。第１パッド群５２は、データの入出力に関わるパッドを含み、第２パッド群５６は、コマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）が入力されるパッドを含む。第１単位メモリチップ５０内にあるチップ選択パッド５４には、第１チップ選択信号（ＣＳ０）が入力され、第２単位メモリチップ６５内にあるチップ選択パッド５４には、第２チップ選択信号（ＣＳ１）が入力される。

図１０に示した半導体メモリ装置のチップの配置は、ミラー配列に配置されているので、第１単位メモリチップ５０と第２単位メモリチップ６５は、スクライブライン７０を中心として互いに対称をなす。バスメタルは、第１単位メモリチップ５０内にある第２パッド群５６の近所から第２単位メモリチップ６５内にある第２パッド群５６にまで延びている。第１単位メモリチップ５０内にある第２パッド群５６を構成する各パッドは、バスメタルを通じて第２単位メモリチップ６０内にある第２パッド群５６を構成する各パッドと連結される。

図１０に示した半導体メモリ装置のチップの配置は、図８の半導体メモリ装置のチップの配置とは違って、単位メモリチップ（５０、６５）内にヒューズ部９０を具備する。第１メモリチップ５０と第２メモリチップ６５との間のスクライブラインを切断して個別チップとして用いようとするとき、このヒューズ部９０をオフさせる。このように、ヒューズ部９０をオフさせる理由は、第１メモリチップ５０と第２メモリチップ６５を個別チップとして用いようとするとき、第１単位メモリチップ５０と第２単位メモリチップ５０に配置されているメタルラインが湿気を吸収して半導体装置が誤動作することを防止するためである。

図１１は、本発明の第２実施例による半導体メモリ装置を示すブロック図である。図１１を参照すると、半導体メモリ装置は、単位メモリチップ（１０、２０）を具備する。第１単位メモリチップ１０は、第１チップ選択信号（ＣＳ０）とコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）に応答してデータ（ＤＱ０〜ＤＱ３１）を半導体装置の内部に入力するか半導体装置の外部に出力する。なお、第１単位メモリチップ１０は第１パワーダウン信号（ＣＫＥ０）に応答してパワーダウンする。

第２単位メモリチップ２０は、第２チップ選択信号２０とコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）に応答してデータ（ＤＱ３２〜ＤＱ６３）を半導体装置の内部に入力するか半導体メモリ装置の外部に出力する。なお、第２単位メモリチップ２０は、第２パワーダウン信号（ＣＫＥ１）に応答してパワーダウンする。

図１２は、本発明の第３実施例による半導体メモリ装置のブロック図であり、３２ビットの入出力構造を有する四つの単位メモリチップを具備した半導体メモリ装置を例として示している。図１２を参照すると、半導体メモリ装置は、単位メモリチップ（１１０、１２０、１３０、１４０）を具備する。第１単位メモリチップ１１０は、第１チップ選択信号（ＣＳ０）とコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）に応答してデータ（ＤＱ０〜ＤＱ３１）を半導体装置の内部に入力するか半導体装置の外部に出力する。

第２単位メモリチップ１２０は、第２チップ選択信号（ＣＳ１）とコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）に応答してデータ（ＤＱ３２〜ＤＱ６３）を半導体措置の内部に入力するか半導体装置の外部に出力する。第３単位メモリチップ１３０は、第３チップ選択信号（ＣＳ２）とコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）に応答してデータ（ＤＱ６４〜ＤＱ９５）を半導体装置の内部に入力するか半導体装置の外部に出力する。

第４単位メモリチップ１４０は、第４チップ選択信号（ＣＳ３）とコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）に応答してデータ（ＤＱ９６〜ＤＱ１２７）を半導体装置の内部に入力するか半導体装置の外部に出力する。

以下、図１２を参照して本発明の第３実施例による半導体メモリ装置の動作を説明する。図１２の半導体メモリ装置は、３２ビットの入出力ビット構造を有する単位メモリチップ四つを用いて具現された１２８ビットのビット構造を有するメモリ装置である。第１単位メモリチップ１１０乃至第４単位メモリチップ１４０は、コマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）を共通に用い、入出力パッド（図示せず）を通じてデータを入力または出力する。チップ選択信号（ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３）のロジック状態によって図１２の半導体メモリ装置は入出力ビット構造が異なるようになる。

例えば、第１チップ選択信号（ＣＳ０）乃至第４チップ選択信号（ＣＳ３）がいずれも「ロウ」状態にあるとき、第１単位メモリチップ１１０乃至第４単位メモリチップ１４０は、いずれも活性化して１２８ビット（ＤＱ０〜ＤＱ１２７）のデータを半導体装置の内部に入力するか半導体装置の外部に出力する。即ち、第１チップ選択信号（ＣＳ０）乃至第４チップ選択信号（ＣＳ３）がいずれもロジック「ロウ」状態にあるとき、図１２の半導体メモリ装置は、１２８ビットの入出力ビット構造を有する。

第１チップ選択信号（ＣＳ０）がロジック「ロウ」状態にあり、第２チップ選択信号（ＣＳ１）乃至第４チップ選択信号（ＣＳ３）がロジック「ハイ」状態にあるとき、第１単位メモリチップ１１０は活性化し、第２単位メモリチップ１２０乃至第４単位メモリチップ１４０は活性化しない。この場合は、３２ビット（ＤＱ０〜ＤＱ３１）のデータを半導体装置の内部に入力するか半導体装置の外部に出力する。即ち、第１チップ選択信号（ＣＳ０）がロジック「ロウ」状態にあり、第２チップ選択信号（ＣＳ１）乃至第４チップ選択信号（ＣＳ３）がロジック「ハイ」状態にあるとき、図１２の半導体メモリ装置は、３２ビットの入出力ビット構造を有する。

第１チップ選択信号（ＣＳ０）と第２チップ選択信号（ＣＳ１）がロジック「ロウ」状態にあり、第３チップ選択信号（ＣＳ２）と第４チップ選択信号（ＣＳ３）がロジック「ハイ」状態にあるとき、第１単位メモリチップ１１０と第２単位メモリチップ１２０は活性化し、第３単位メモリチップ１３０と第４単位メモリチップ１４０は活性化しない。この場合は、６４ビット（ＤＱ０〜ＤＱ６３）のデータを半導体装置の内部に入力するか半導体装置の外部に出力する。即ち、第１チップ選択信号（ＣＳ０）と第２チップ選択信号（ＣＳ１）がロジック「ロウ」状態にあり、第３チップ選択信号（ＣＳ１）と第４チップ選択信号（ＣＳ３）がロジック「ハイ」状態にあるとき、図１２の半導体メモリ装置は、６４ビットの入出力ビット構造を有する。

第１チップ選択信号（ＣＳ０）乃至第３チップ選択信号（ＣＳ２）がロジック「ロウ」状態にあり、第４チップ選択信号（ＣＳ３）がロジック「ハイ」状態にあるとき、第１単位メモリチップ１１０乃至第３単位メモリチップ１３０は活性化し、第４単位メモリチップ１４０は活性化しない。この場合は、９６ビット（ＤＱ０〜ＤＱ９５）のデータを半導体装置の内部に入力するか半導体装置の外部に出力する。即ち、第１チップ選択信号（ＣＳ０）乃至第３チップ選択信号（ＣＳ２）がロジック「ロウ」状態にあり、第４チップ選択信号（ＣＳ３）がロジック「ハイ」状態にあるとき、図１２の半導体メモリ装置は、９６ビットの入出力ビット構造を有する。実際に四つの単位メモリチップ（１１０、１２０、１３０、１４０）のうち、任意の一つが活性化すると、３２ビットのビット構造（Ｘ３２ｂｉｔｏｒｇａｎｉｚａｔｉｏｎ）を有し、四つの単位メモリチップ（１１０、１２０、１３０、１４０）のうち、任意の二つが活性化すると、６４ビットのビット構造（Ｘ６４ｂｉｔｏｒｇａｎｉｚａｔｉｏｎ）を有し、四つの単位メモリチップ（１１０、１２０、１３０、１４０）のうち、任意の三つが活性化すると、９６ビットのビット構造（Ｘ９６ｂｉｔｏｒｇａｎｉｚａｔｉｏｎ）を有し、四つの単位メモリチップ（１１０、１２０、１３０、１４０）が全て活性化すると、１２８ビットのビット構造を有する。

第１チップ選択信号（ＣＳ０）乃至第４チップ選択信号（ＣＳ３）が全てロジック「ハイ」状態にあるとき、第１単位メモリチップ１１０と第４単位メモリチップ１４０は全て活性化せず、データの入出力が行われない。

図１３は、本発明の第４実施例による半導体メモリ装置を示すブロック図である。図１３の半導体メモリ装置は、図１２に示した本発明の第３実施例による半導体メモリ装置と類似であり、単位メモリチップ（１１０、１２０、１３０、１４０）それぞれに供給されるパワーをダウンさせるパワーダウン信号が印加されるという点が異なる。

例えば、第１乃至第４パワーダウン信号（ＣＫＥ０〜ＣＫＥ３）が全てロジック「ロウ」状態にあると、第１乃至第４単位メモリチップ（１１０、１２０、１３０、１４０）の全てにパワーが供給される。第１乃至第３パワーダウン信号（ＣＫＥ０〜ＣＫＥ２）がロジック「ロウ」状態にあり、第４パワーダウン信号（ＣＫＥ３）がロジック「ハイ」状態にあると、第１乃至第３単位メモリチップ（１１０、１２０、１３０）にはパワーが供給され、第４単位メモリチップ１４０にはパワーが供給されない。第１パワーダウン信号（ＣＫＥ０）と第２パワーダウン信号（ＣＫＥ１）がロジック「ロウ」状態にあり、第３パワーダウン信号（ＣＫＥ２）と第４パワーダウン信号（ＣＫＥ３）がロジック「ハイ」状態にあると、第１単位メモリチップ１１０と第２単位メモリチップ１２０にはパワーが供給され、第３単位メモリチップ１３０と第４単位メモリチップ１４０にはパワーが供給されない。第１パワーダウン信号（ＣＫＥ０）がロジック「ロウ」状態にあり、第２乃至第４パワーダウン信号（ＣＫＥ１〜ＣＫＥ３）がロジック「ハイ」状態にあると、第１単位メモリチップ１１０にはパワーが供給され、第２乃至第４単位メモリチップ（１２０、１３０、１４０）にはパワーが供給されない。

図１２と図１３に示した四つの単位メモリチップを有する半導体メモリ装置の場合にも、図４乃至図１１に示したような二つの単位メモリチップを有する半導体メモリ装置のチップの配置方法を用いて単位メモリチップを配置することができる。

以下、図１３を参照して四つの単位メモリチップを有する半導体メモリ装置のチップの配置について説明する。第１単位メモリチップ１１０と第２単位メモリチップ１２０との間、第３単位メモリチップ１３０と前記第４単位メモリチップ１４０との間、第１単位メモリチップ１１０と第３単位メモリチップ１３０との間、第２単位メモリチップ１２０と第４単位メモリチップ１４０との間に存在するスクライブラインは、パッケージング段階にてスライスされない。

第１単位メモリチップ１１０内にあるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）のためのボンディングパッド(図示せず)は、それぞれ半導体製造工程によって形成された第１メタルライン（図示せず）を通じて第２単位メモリチップ１２０内にあるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）のためのボンディングパッド（図示せず）と連結される。

第３単位メモリチップ１３０内にあるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）のためのボンディングパッド（図示せず）はそれぞれ第１メタルライン（図示せず）を通じて第４単位メモリチップ１４０内にあるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）のためのボンディングパッド（図示せず）と連結される。

第１単位メモリチップ１１０内にあるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）のためのボンディングパッド（図示せず）はそれぞれ半導体製造工程によって形成された第２メタルライン(図示せず)を通じて第３単位メモリチップ１３０内にある前記コマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）のためのボンディングパッド（図示せず）と連結される。

第２単位メモリチップ１２０内にあるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）のためのボンディングパッド（図示せず）はそれぞれ第２メタルライン（図示せず）を通じて第４単位メモリチップ１４０内にあるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤＲ）とクロック信号（ＣＬＫ）のためのボンディングパッド（図示せず）と連結される。

図１４は、本発明による半導体メモリ装置が集積回路に具現された半導体チップを有する半導体ウエハを示す平面図である。
図１４を参照すると、互いに平行である二本の水平スクライブラインと互いに平行である二つの垂直スクライブラインによって単位メモリチップ１３２が形成される。図１４の例で、単位メモリチップ１３２は、３２ビットのビット構造を有するＤＲＡＭ（Ｘ３２ＤＲＡＭ）である。６４ビットのビット構造を有するＤＲＡＭ（Ｘ６４ＤＲＡＭ）１３４は、二つの単位メモリチップで構成され、１２８ビットの構造を有するＤＲＡＭ（Ｘ１２８ＤＲＡＭ）１３６は、四つの単位メモリチップで構成されている。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

前述したように、本発明の実施例による半導体メモリ装置は、同一の半導体基板上に形成される単位メモリチップをチップ選択信号に応答して選択することで入出力ビット構造を調節することができる。また、本発明の実施例による半導体メモリ装置は、半導体製造工程によって形成されたメタルラインを半導体ウエハ上のスクライブラインを通過させて単位メモリチップ内に形成されたパッドを連結することでマルチチップパッケージの製造を容易にすることができる。

本発明の第１実施例による半導体メモリ装置を示すブロック図である。図１に示した半導体メモリ装置のタイミング図である。図１に示した半導体メモリ装置のタイミング図である。シフト配列に配置された一対の単位チップを示す図面である。ミラー配列に配置された一対の単位チップを示す図面である。図１に示した半導体メモリ装置のチップの配置の一例を示す平面図である。図１に示した半導体メモリ装置のチップの配置の他の一例を示す平面図である。図１に示した半導体メモリ装置のチップの配置の更に他の一例を示す平面図である。図１に示した半導体メモリ装置が集積回路に具現された半導体チップを有する半導体ウエハの一部分を示す断面図である。図１に示した半導体メモリ装置のチップの配置の更に他の一例を示す平面図である。本発明の第２実施例による半導体メモリ装置を示すブロック図である。本発明の第３実施例による半導体メモリ装置を示すブロック図である。本発明の第４実施例による半導体メモリ装置を示すブロック図である。本発明による半導体メモリ装置が集積回路に具現された半導体チップを有する半導体ウエハを示す平面図である。

符号の説明

１０、２０、５０、６０、６５、１１０、１２０、１３０、１４０・・・単位メモリチップ
５２・・・第１パッド群
５４・・・チップ選択パッド
５６・・・第２パッド群
７０・・・スクライブライン
８０・・・パッケージ基板

Claims

第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力するか外部に出力する第１単位メモリチップ及び、
前記第１単位メモリチップと半導体基板を共有し、第２チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第Ｎ＋１乃至第２Ｎデータを内部に入力するか外部に出力する第２単位メモリチップを具備することを特徴とする半導体メモリ装置。
前記第１単位メモリチップ及び前記第２単位メモリチップは同一の構成を有することを特徴とする請求項１記載の半導体メモリ装置。
前記半導体メモリ装置は、
前記第１チップ選択信号と前記第２チップ選択信号が全てイネーブル状態にあるとき、２Ｎビット構造を有し、前記第１チップ選択信号と前記第２チップ選択信号のうち、いずれか一つの信号がディスエーブル状態にあるときは、Ｎビット構造を有することを特徴とする請求項２記載の半導体メモリ装置。
前記第１単位メモリチップと前記第２単位メモリチップとの間に存在するスクライブラインは、パッケージング段階にてスライスされないことを特徴とする請求項３記載の半導体メモリ装置。
前記第１単位メモリチップ内にある前記コマンド信号と前記アドレス信号と前記クロック信号のための第１ボンディングパッドは、それぞれ半導体製造工程によって形成されたメタルラインを通じて前記第２単位メモリチップ内にある前記コマンド信号と前記アドレス信号と前記クロック信号のための第２ボンディングパッドと連結されることを特徴とする請求項４記載の半導体メモリ装置。
前記第１単位メモリチップ及び第２単位メモリチップの前記メタルラインそれぞれは、ヒューズ回路を含むことを特徴とする請求項５記載の半導体メモリ装置。
前記第１単位メモリチップと前記第２単位メモリチップは、前記スクライブラインを中心としてミラー配列されていることを特徴とする請求項４記載の半導体メモリ装置。
前記メタルラインは、前記第１単位メモリチップ内にある前記第１ボンディングパッドからこれに対応する前記第２単位メモリチップ内にある前記第２ボンディングパッドにまで延びていることを特徴とする請求項７記載の半導体メモリ装置。
前記メタルラインは、前記第１単位メモリチップ、前記スクライブライン、及び第２単位メモリチップの全体に延びていることを特徴とする請求項７記載の半導体メモリ装置。
前記第１単位メモリチップと前記第２単位メモリチップは、前記スクライブラインを中心としてシフト配列されていることを特徴とする請求項４記載の半導体メモリ装置。
前記第１単位メモリチップは、第１パワーダウン信号に応答してパワーダウンされ、前記第２単位メモリチップは、第２パワーダウン信号に応答してパワーダウンされることを特徴とする請求項４記載の半導体メモリ装置。
前記Ｎは、３２であることを特徴とする請求項３記載の半導体メモリ装置。
第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力されるか外部に出力する第１単位メモリチップと、
第２チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第Ｎ＋１乃至第２Ｎデータを内部に入力するか外部に出力する第２単位メモリチップと、
第３チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第２Ｎ＋１乃至第３Ｎデータを内部に入力するか外部に出力する第３単位メモリチップと、
第４チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第３Ｎ＋１乃至第４Ｎデータを内部に入力するか外部に出力する第４単位メモリチップを具備し、
前記第１、第２、第３、及び第４単位メモリチップは、同一の半導体基板上に形成されることを特徴とする半導体メモリ装置。
前記第１、第２、第３、及び第４単位メモリチップは、同一の構成を有することを特徴とする請求項１３記載の半導体メモリ装置。
前記半導体メモリ装置は、
前記第１乃至第４チップ選択信号が全てイネーブル状態にあるとき、４Ｎビット構造を有し、前記第１チップ選択信号乃至前記第４チップ選択信号のうち、三つの信号がイネーブル状態にあるとき、３Ｎビット構造を有し、前記第１チップ選択信号乃至前記第４チップ選択信号のうち、二つの信号がイネーブル状態にあるとき、２Ｎビット構造を有し、前記第１チップ選択信号乃至前記第４チップ選択信号のうち、一つの信号がイネーブル状態にあるとき、Ｎビット構造を有することを特徴とする請求項１４記載の半導体メモリ装置。
前記第１単位メモリチップと前記第２単位メモリチップとの間、前記第３単位メモリチップと前記第４単位メモリチップとの間、前記第１単位メモリチップと前記第３単位メモリチップとの間、前記第２単位メモリチップと前記第４単位メモリチップとの間に存在するスクライブラインは、パッケージン段階にてスライスされないことを特徴とする請求項１４記載の半導体メモリ装置。
前記第１単位メモリチップ内にある前記コマンド信号と前記アドレス信号と前記クロック信号のための第１ボンディングパッドは、それぞれ半導体の製造工程によって形成された第１メタルラインを通じて前記第２単位メモリチップ内にある前記コマンド信号と前記アドレス信号と前記クロック信号のための第２ボンディングパッドと連結されることを特徴とする請求項１５記載の半導体メモリ装置。
前記第３単位メモリチップ内にある前記コマンド信号と前記アドレス信号と前記クロック信号のための第３ボンディングパッドはそれぞれ前記第１メタルラインを通じて前記第４単位メモリチップ内にある前記コマンド信号と前記アドレス信号と前記クロック信号のための第４ボンディングパッドと連結されることを特徴とする請求項１７記載の半導体メモリ装置。
前記第１単位メモリチップ内にある前記第１ボンディングパッドは、それぞれ半導体の製造工程によって形成された第２メタルラインを通じて前記第３単位メモリチップ内にある前記第３ボンディングパッドと連結されることを特徴とする請求項１８記載の半導体メモリ装置。
前記第２単位メモリチップ内にある前記第２ボンディングパッドは、それぞれ前記第２メタルラインを通じて前記第４単位メモリチップ内にある前記第４ボンディングパッドと連結されることを特徴とする請求項１９記載の半導体メモリ装置。
前記第１単位メモリチップは第１パワーダウン信号に応答してパワーダウンされ、前記第２単位メモリチップは第２パワーダウン信号に応答してパワーダウンされ、前記第３単位メモリチップは第３パワーダウン信号に応答してパワーダウンされ、前記第４単位メモリチップは、第４パワーダウン信号に応答してパワーダウンされることを特徴とする請求項１６記載の半導体メモリ装置。
前記Ｎは、３２であることを特徴とする請求項１５記載の半導体メモリ装置。
半導体ウエハ上に、それぞれのコマンド信号とアドレス信号とクロック信号のためのパッドを含む複数の単位メモリチップを形成する段階と、
前記複数の単位メモリチップ内のそれぞれの同一の信号のためのパッドを互いにメタルラインで連結する段階と、
少なくとも第３単位メモリチップは、第１単位メモリチップ及び第２単位メモリチップと分離するように切断し、前記第１単位メモリチップ及び前記第２単位メモリチップは、同一の半導体基板上に位置するように前記半導体ウエハを切断する段階と、を含むことを特徴とする半導体メモリ装置の形成方法。
前記半導体ウエハを切断する段階は、前記複数の単位メモリチップ内のそれぞれの同一の信号のためのパッドを互いにメタルラインで連結する段階の後で行われることを特徴とする請求項２３記載の半導体メモリ装置の形成方法。
前記半導体ウエハを切断する段階の後に、
前記第１単位メモリチップと前記第２単位メモリチップは、非切断スクライブラインによって分離され、前記第１単位メモリチップと前記第２単位メモリチップの周りの他のスクライブは、切断されることを特徴とする請求項２３記載のメモリ装置の形成方法。
前記第１単位メモリチップは、前記ウエハを切断する段階の後に、第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力するか外部に出力し、前記第２単位メモリチップは、前記ウエハを切断する段階の後、第２チップ選択信号と前記コマンド信号と前記アドレス信号と前記クロック信号に応答して第Ｎ＋１乃至第２Ｎデータを内部に入力するか外部に出力することを特徴とする請求項２３記載の半導体メモリ装置の形成方法。