JP2004030865A - パッケージテスト時間を低減させるための半導体メモリ素子 - Google Patents
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Abstract
【解決手段】デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、バッファ制御信号を生成するためのバッファ制御信号生成手段と、前記バッファ制御信号に応答して、ノーマルモードで前記パッケージオプションパッドに印加された信号をバッファリングしてパッケージオプション信号として出力し、テストモードで前記パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記パッケージオプション信号として出力するためのバッファリング手段とを備える。
【選択図】 図2
Description
【発明が属する技術分野】
本発明は、半導体メモリ素子に関する。
【0002】
【従来の技術】
近年の半導体メモリ分野の主な問題は、集積度から動作速度に変化している。これにより、DDR SDRAM(Double Data Rate Synchronous DRAM)、RAMBUS DRAMなどの高速同期式メモリが半導体メモリ分野の新しい話題となっている。
【0003】
同期式メモリは、外部のシステムクロックに同期されて動作するメモリであって、DRAMの中では、今まで量産メモリ市場の主流をなしていたSDRAMがこれに属する。SDRAMは、入/出力動作をクロックの立ち上がりエッジに同期させて、毎クロックごとに一回のデータアクセスを行うようになる。これに比べて、現在量産が進行中であるDDR SDRAMなどの高速同期式メモリは、クロックの立ち上がりエッジのみでなく、立ち下りエッジにも入/出力動作が同期されて、毎クロックごとに二回のデータアクセスが可能な特徴がある。
【0004】
現在生産されているDRAM製品は、X4/X8/X16のバンド幅(band width)を有する。すなわち、注文者の要求によって製品のバンド幅が決められ、バンド幅に応じて各々特有のピン配置及びワイヤーリングを有する。
【0005】
図10は、一般的なX4及びX16SDRAM(54ピン)のピン配置を示すものである。
【0006】
図10を参照すると、X16 SDRAMの場合、データ入/出力ピンDQ0ないしDQ15を始めとして、アドレスピンA0ないしA12と、バンクアドレスピンBA0、BA1と、電源ピンVDD、VSS、VDDQ、VSSQと、データマスクピンLDQM、UDQMと、コマンドピン/WE、/CAS、/RAS、/CS、クロックピンCKと、クロックイネーブルピンCKEなどを備え、これらの各々は、リ―ドフレームを介してダイ(die)内のパッド(PAD)とワイヤーボンディングされている。X16 SDRAMの場合、16個のDQピンが全て用いられ、全体54個のピンの中で、一つのピンのみ非接続状態NCに残るようになる。
【0007】
一方、X4 SDRAMの場合、4個のDQピンDQ0、DQ1、DQ2、DQ3のみ用いるため、X16 SDRAMでは、ワイヤーボンディングされて用いられる12個のDQピンが非接続状態NCに残るようになり、データマスクピンLDQM、UDQMの中でも、下位データマスクピンLDQMは、非接続状態NCに残るようになるので、全体54個ピンの中で、14個のピンが非接続状態NCに残るようになる。
【0008】
参考に、データマスク信号の場合、バイト単位にコントロールされるため、X4やX8では、一つのデータマスクピンDQMが用いられ、X16では、二つのデータマスクピンLDQM、UDQMが用いられる。
【0009】
図11は、一般的なX4、X8及びX16 DDR SDRAM(66ピン)のピン配置を示すものである。
【0010】
図11を参照すると、DDR SDRAMでは、SDRAMで用いられるデータストローブピンLDQS、UDQS、DQS、基準電圧ピンVREF、負クロックピン(/CK)などがさらに用いられることを除外すると、SDRAMと大きく異ならない。すなわち、X16 DDR SDRAMでは、16個のDQピンが用いられ、X8 DDR SDRAMでは8個、X4 DDR SDRAMでは4個のDQピンが用いられる。
【0011】
参考に、X16 DDR SDRAMでは、二つのデータマスクピンLDM、UDMがボンディングされて用いられるが、X4及びX8 DDR SDRAMでは、下位データマスクピンLDMは用いられず非接続状態NCとなり、一つのデータマスクピンDMのみ用いられる。
【0012】
また、X16 DDR SDRAMでは、二つのデータストローブピンLDQS、UDQSがボンディングされて用いられるが、X4及びX8 DDR SDRAMでは、下位ストローブピンLDQSは用いられず非接続状態NCとなり、一つのデータストローブピンDQSのみ用いられる。
【0013】
以上、図10及び図11に示すように、全ての半導体メモリ製品は、バンド幅に応じて各々特有のピン配置及びワイヤーリングを有する。
【0014】
一方、半導体メモリの集積度が急速に高くなっているため、一つのメモリチップ内に数千万個以上のセルが集積されている。このようにメモリセルの数が増加されると、これらが正常であるか不良であるかをテストすることに多くの時間が必要となる。このようなパッケージテストにおいて、テスト結果の正確性はもちろん、どれくらいの速い時間内にテストを行うか否かも考慮すべき事項である。
【0015】
このようなテスト時間側面における要求に応えるため、同時にマルチビットアクセス(multi−bit access)が可能な並列テスト(parallel test)が提案された。
【0016】
しかし、このような並列テスト方式は、データを圧縮してテストするため、不良検出力(screen ability)が低下され、データ経路差やパワーノイズ等による相対性をまことに反映できないという短所がある。
【0017】
したがって、製品特性をより正確に把握するためには、テスト時間が長い非圧縮方式を使用すべきである。以下には、非圧縮テスト方式を前提に説明する。
【0018】
図12は、従来の技術に係るパッケージオプション別ワイヤーボンディング図である。図12を参照すると、X4製品100の場合、パッケージオプションパッドPAD X4(101)は、VDDピンと、他の一つのパッケージオプションパッドPAD X8(102)は、VSSピンとワイヤーボンディングされている。図に暗く示されたパッドは、パッケージリ―ドとワイヤーボンディングされた状態であり、明るく示されたバンドはフローティング状態である。一方、X8製品110の場合、パッケージオプションパッドPAD X4(111)は、VSSピンと、他の一つのパッケージオプションパッドPAD X8(112)は、VDDピンとワイヤーボンディングされている。
【0019】
また、X16製品120の場合、パッケージオプションパッドPAD X4(121)とPAD X8(122)は、各々、VSSピンとワイヤーボンディングされている。
【0020】
図13は、従来の技術に係るパッケージオプション信号生成ブロックの回路図である。
【0021】
図13を参照すると、パッケージオプションパッドPAD X4及びPAD X8に印加されたVDD、またはVSSは、二つのインバータから構成された各々のバッファ部130、140を介してバッファリングされて、パッケージオプション信号sX4及びsX8に出力される。
【0022】
下記の表1は、ワイヤーボンディングによる動作バンド幅を示すパッケージオプションテーブルである。
【0023】
【表1】
【0024】
前記表1を参照すると、パッケージオプション信号sX4及びsX8が各々論理レベルハイ(H)及びロー(L)であると、該当チップは、X4で動作するようになり、パッケージオプション信号sX4及びsX8が各々論理レベルロー(L)及びハイ(H)であると、該当チップは、X8で動作するようになり、パッケージオプション信号sX4及びsX8が全て論理レベルロー(L)であると、該当チップは、X16で動作するようになる。
【0025】
下記の表2は、一般的なSDRAM(DDR SDRAM)のアドレススクランブルを示すものである。
【0026】
【表2】
【0027】
前記表2を参照すると、X16パッケージの場合には、一つのワードラインに対して10個のYアドレス(コラムアドレス)Y0ないしA9が順にカウントされ、1024回テストを行なって、そのワードラインに接続されたセル全体をスクリーンする。この場合、ボンディングされたパッドを介して、16個のデータが入/出力される。
【0028】
また、X8パッケージの場合には、一つのワードラインに対して11個のYアドレスY0ないしA11が順にカウントされ、2048回テストを行なって、そのワードラインに接続されたセル全体をスクリーンする。この場合、ボンディングされたパッドを介して8個のデータが入/出力され、X16パッケージに比べて2倍のテスト時間が必要となる。
【0029】
また、X4パッケージの場合には、一つのワードラインに対して12個のYアドレスY0ないしA12が順にカウントされ、4096回テストを行なって、そのワードラインに接続されたセル全体をスクリーンする。この場合、ボンディングされたパッドを介して4個のデータが入/出力され、X16パッケージに比べて4倍のテスト時間が必要となる。すなわち、物理的なDQパッドの数に対するボンディングされて用いられるDQパッドの数が小さいほど、一度に入/出力されるデータの数が減少するため、全体テスト時間は増加するようになる。
【0030】
【発明が解決しようとする課題】
上述した従来の技術によると、一応パッケージオプションパッドに対するワイヤーリングがなされると、ノーマルモード動作はもちろんテストモードでもワイヤーリング状態に対応する一つのパッケージオプションのみでもテストが可能であるので、パッケージオプションがX8、またはX4である場合には、少なくない時間が必要となる問題点があった。
【0031】
一方、他の点から見ると、パッケージオプションパッドに対するワイヤーボンディングによって決定された一つのパッケージオプションに対するテストのみを行う場合には、バンド幅の変化による不良を検出することが困難となるので、該当パッケージオプションのみでなく、残りのパッケージオプションに対してもテストを行う場合が多い。特に、X4、またはX8パッケージにワイヤーボンディングされた製品の場合には、DQピンの中で一部が非接続状態NCであるため、上位バンド幅のパッケージに対する特性をテストすることが困難であるが、X16パッケージにワイヤーボンディングされた製品の場合には、X8、X4のバンド幅に対する特性のテストが十分に可能である。
【0032】
X16パッケージにワイヤーボンディングされた製品の特性をテストする場合を仮定する場合、X4、X8パッケージ特性をテストするためには、パッケージオプションパッドに対するワイヤーリングを修正すべきである。すなわち、X16パッケージ特性テストを行った後、パッケージオプションパッドのワイヤーリングをX8パッケージに対応するように修正し、X8パッケージ特性テストを行った後、またワイヤーリングを修正してX4パッケージ特性テストを行うようになる。この場合、各パッケージオプションに対応するワイヤーリング修正過程が必要となるので、それにともなうパッケージングコストとテスト時間が増加するという問題点がある。
【0033】
そこで、本発明は、前記のような従来の技術の問題点に鑑みてなされたものであって、その目的とするところは、パッケージオプションパッドに対するワイヤーリングの修正なしにデフォルトバンド幅以外のバンド幅でパッケージテストを行うことのできる半導体メモリ素子を提供することにある。
【0034】
【課題を解決するための手段】
上記の技術的課題を達成するため、本発明は、デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、バッファ制御信号を生成するためのバッファ制御信号生成手段と、前記バッファ制御信号に応答して、ノーマルモードで前記パッケージオプションパッドに印加された信号をバッファリングしてパッケージオプション信号として出力し、テストモードで前記パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記パッケージオプション信号として出力するためのバッファリング手段とを備える半導体メモリ素子を提供する。
【0035】
また、本発明は、デフォルトパッケージオプションでワイヤーボンディングされた第1及び第2のパッケージオプションパッドと、バッファ制御信号を生成するためのバッファ制御信号生成手段と、前記バッファ制御信号に応答して、ノーマルモードで前記第1パッケージオプションパッドに印加された信号をバッファリングして、第1パッケージオプション信号として出力して、テストモードで前記第1パッケージオプションパッドに印加された信号を遮断して前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記第1パッケージオプション信号として出力するための第1バッファリング手段と、前記バッファ制御信号に応答して、ノーマルモードで前記第2パッケージオプションパッドに印加された信号をバッファリングして、第2パッケージオプション信号として出力し、テストモードで前記第2パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記第2パッケージオプション信号として出力するための第2バッファリング手段とを備える半導体メモリ素子を提供する。
【0036】
また、本発明は、デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、バッファ制御信号を生成するためのバッファ制御信号生成手段と、前記パッケージオプションパッドに印加された信号をバッファリングするためのバッファリング手段と、前記バッファ制御信号に応答して、前記バッファリング手段の出力信号、または前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号をパッケージオプション信号として出力端に伝達するためのスイッチング手段とを備える半導体メモリ素子を提供する。
【0037】
本発明は、ワイヤーボンディングによって決定されたデフォルトパッケージオプションの他に残りのパッケージオプションを内部オプションで具現できるようにした。本発明は、デフォルトパッケージオプションに対応するバンド幅以外の他のバンド幅でパッケージレベルテストを行う時、ワイヤーリングを修正しなくても良い、デフォルトパッケージオプションに対応するバンド幅より上位バンド幅でテストを行うことができるため、パッケージテスト時間を低減できる。
【0038】
このため、ボンディングワイヤーを介して、パッケージオプションパッドに印加された信号VDD、またはVSSをバッファリングするバッファの出力を動作モードに応じて制御するバッファ制御信号を用いた。バッファ制御信号は、モードレジスタセットを利用して生成でき、このバッファ制御信号に制御されるバッファし、ノーマルモードでは、パッケージオプションパッドのワイヤーリング状態に対応する信号を出力し、テストモードでは、パッケージオプションパッドからの信号経路を遮断し、デフォルトパッケージオプション以外のパッケージオプションに対応する信号を出力する。
【0039】
【発明の実施の形態】
以下、本発明の最も好ましい実施形態を添付する図面を参照しながら説明する。
【0040】
図1は、本発明に適用されるパッケージオプション別のワイヤーボンディング構造の例示図である。
【0041】
図1を参照すると、X4製品200の場合、パッケージオプションパッドPAD X4(201)は、VDDピンと、他の一つのパッケージオプションパッドPAD X8(202)はVSSピンとワイヤーボンディングされている。
【0042】
一方、X8製品210の場合、パッケージオプションパッドPAD X4(211)は、VSSピンと、他の一つのパッケージオプションパッドPAD X8(212)は、VDDピンとワイヤーボンディングされている。
【0043】
また、X16製品220の場合、パッケージオプションパッドPAD X4(221)と、PAD X8(222)は、各々、VSSピンとワイヤーボンディングされている。
【0044】
すなわち、本発明に適用されるワイヤーボンディング構造において、パッケージオプションパッドの構成及び印加信号は、従来の技術(図12参照)と異ならない。しかし、本発明では、X4製品200であるか、X8製品210であるかに関係なしに、最大バンド幅を有するX16製品220とDQピンのワイヤーボンディング構造が同一である。すなわち、パッケージオプションに関係なしに、全てのDQピンがワイヤーボンディングされる。
【0045】
図2は、本発明に係るパッケージオプション信号生成回路のブロック図である。
【0046】
図2を参照すると、本発明に係るパッケージオプション信号生成回路は、デフォルトパッケージオプションでボンディングされた少なくとも一つのパッケージオプションパッド60と、バッファ制御信号を生成するためのバッファ制御信号生成部64と、バッファ制御信号に応答してパッケージオプションパッド60に印加された信号をバッファリングして出力するか、パッケージオプションパッド60に印加された信号を遮断し、デフォルトパッケージオプション以外のパッケージオプションに対応する信号をパッケージオプション信号として出力するバッファ部62とを備える。ここで、バッファ制御信号生成部64は、モードレジスタセットを利用したテストモード信号生成回路である。
【0047】
ノーマルモード動作の際、バッファ制御信号がディスエーブルされて、バッファ部62は、ボンディングワイヤーを介してパッケージオプションパッド60に印加された信号をバッファリングして、パッケージオプション信号として出力する。すなわち、ノーマルモード動作時には、半導体メモリ素子がデフォルトパッケージオプションに対応するバンド幅に動作するようになる。
【0048】
一方、テストモード動作の時には、バッファ制御信号がイネーブルされて、バッファ部62は、パッケージオプションパッド60から入力された信号を遮断し、デフォルトパッケージオプション以外のパッケージオプションに対応するパッケージオプション信号を出力する。すなわち、テストモード動作の時には、半導体メモリ素子がデフォルトバンド幅以外のバンド幅に動作するようになる。この場合、バッファ制御信号生成部64から一つのバッファ制御信号を出力する場合には、テストモードから選択できるバンド幅も一つであるしかないが、二つ以上のバッファ制御信号を出力する場合には、テストモードで複数のバンド幅に対するテストを行うことができる。
(第1実施形態)
後述する第1実施形態では、二つのパッケージオプションパッドPAD X4、PAD X8を用い、前記図2のバッファ部62で二つのパッケージオプションパッドPAD X4、PAD X8に印加された信号とバッファ制御信号enX8、enX16との論理組合せを介して、動作モードによるパッケージオプション信号sX4、sX8の選択的出力をなす回路を提案する。
【0049】
図3は、本発明の第1実施形態に係るバッファ部62の回路構成を示す第1例示図である。
【0050】
図3を参照すると、バッファ部62は、デフォルトパッケージオプションによってワイヤーボンディングされたパッケージオプションパッドPAD X4とPAD X8と、バッファ制御信号enX16に応答して、ノーマルモードでパッケージオプションパッドPAD X4に印加された信号をバッファリングしてパッケージオプション信号sX4として出力し、テストモードで最大バンド幅であるX16パッケージに対応するPAD X4オプション信号をパッケージオプション信号sX4として出力する第1バッファ部230と、バッファ制御信号enX16に応答してノーマルモードでパッケージオプションパッドPAD X8に印加された信号をバッファリングしてパッケージオプション信号sX8として出力し、テストモードで最大バンド幅であるX16パッケージに対応するPAD X8オプション信号をパッケージオプション信号sX8として出力する第2バッファ部240とを備える。
【0051】
一方、MRS(mode register set)制御回路250は、前記図2のバッファ制御信号生成部64に含まれ、ここでは、バッファ制御信号enX16をハイアクティブ信号と仮定する。
【0052】
一方、第1バッファ部230は、バッファ制御信号enX16を入力とするインバータINV1と、インバータINV1の出力とパッケージオプションパッドPAD X4に印加された信号を入力とするNANDゲートNAND1と、NANDゲートNAND1の出力を入力としてパッケージオプション信号sX4を出力するインバータINV2とを備える。そして、第2バッファ部240は、バッファ制御信号enX16を入力とするインバータINV3と、インバータINV3の出力とパッケージオプションパッドPAD X8に印加された信号を入力とするNANDゲートNAND2と、NANDゲートNAND2の出力を入力としてパッケージオプション信号sX8を出力するインバータINV4とを備える。
【0053】
以下、前記図3の回路を備えた半導体メモリ素子の動作を述べる。
【0054】
まず、パッケージオプションパッドPAD X4及びPAD X8が各々VDDピン及びVSSピンにボンディングされているため、デフォルトX4にパッケージされた場合、ノーマルモードでは、バッファ制御信号enX16が論理レベルロー(L)であるので、NANDゲートNAND1、NAND2は、パッケージオプションパッドPAD X4及びPAD X8に印加された信号に対してインバータのように動作するようになって、パッケージオプション信号sX4及びsX8が各々論理レベルハイ(H)及びロー(L)を示し、結局該当チップはX4に動作するようになる。これに対し、テストモードでは、バッファ制御信号enX16が論理レベルハイ(H)にイネーブルされるので、NANDゲートNAND1、NAND2は、パッケージオプションパッドPAD X4及びPAD X8に印加された信号を遮断し、常に論理レベルハイ値を出力するようになる。したがって、テストモードでは、パッケージオプション信号sX4及びsX8が全て論理レベルロー(L)を示し、結局該当チップは、X16に動作するようになる。
【0055】
次いで、パッケージオプションパッドPAD X4及びPAD X8が各々VSSピン及びVDDピンにボンディングされてデフォルトX8にパッケージされた場合、ノーマルモードでは、バッファ制御信号enX16が論理レベルロー(L)であるので、NANDゲートNAND1、NAND2は、パッケージオプションパッドPAD X4及びPAD X8に印加された信号に対してインバータのように動作するようになって、パッケージオプション信号sX4及びsX8が各々論理レベルロー(L)及びハイ(H)を示し、結局、該当チップはX8に動作するようになる。これに対し、テストモードでは、バッファ制御信号enX16が論理レベルハイ(H)にイネーブルされるので、NANDゲートNAND1、NAND2は、パッケージオプションパッドPAD X4及びPAD X8に印加された信号を遮断し、常に論理レベルハイ値を出力するようになる。したがって、テストモードでは、パッケージオプション信号sX4及びsX8が全て論理レベルロー(L)を示し、結局、該当チップはX16に動作するようになる。
【0056】
次いで、パッケージオプションパッドPAD X4及びPAD X8が全てVSSピンにボンディングされてデフォルトX16にパッケージされた場合、ノーマルモードでは、バッファ制御信号enX16が論理レベルロー(L)であるので、NANDゲートNAND1、NAND2は、パッケージオプションパッドPAD X4及びPAD X8に印加された信号に対してインバータのように動作するようになって、パッケージオプション信号sX4及びsX8が全て論理レベルロー(L)を示し、結局、該当チップはX16に動作するようになる。これに対し、テストモードでは、バッファ制御信号enX16が論理レベルハイ(H)にイネーブルされるので、NANDゲートNAND1、NAND2は、パッケージオプションパッドPAD X4及びPAD X8に印加された信号を遮断し、常に論理レベルハイ値を出力するようになる。したがって、テストモードでは、パッケージオプション信号sX4及びsX8が全て論理レベルロー(L)を示し、結局、該当チップはX16に動作するようになる。
【0057】
下記の表3は、パッケージオプションによるノーマルモード及びテストモードにおける動作バンド幅を示す動作テーブルである(enX16使用時)。
【0058】
【表3】
【0059】
前記表3を参照すると、ノーマルモードの場合、パッケージオプションパッドPAD X4及びPAD X8のボンディング状態に応じて該当チップの動作バンド幅が決定されるが、テストモードでは、パッケージオプションパッドPAD X4及びPAD X8のボンディング状態と関係なしに、X16に動作するようになることが分かる。
【0060】
下記の表4は、前記図3の回路構成によるテストモードにおけるSDRAM(DDR SDRAM)のアドレススクランブルを示すものである。
【0061】
【表4】
【0062】
ノーマルモードにおけるアドレススクランブルは、前記表2と同様である。
【0063】
しかし、前記表4に示すように、テストモードでは、X4/X4X16パッケージ全てボンディングされたパッドを介して16個のデータが入/出力されるので、一つのワードラインに対して10個のYアドレスY0ないしA9が順にカウントされ、1024回テストを行うと、そのワードラインに接続されたセル全体をスクリーンできる。したがって、現在最大バンド幅であるX16製品の場合には、テスト時間上において、従来と異ならない。しかし、X8製品の場合には、一つのワードラインに対して1024回のテストで全体をスクリーンできるため、従来に比べてテスト時間を1/2に低減でき、X4製品の場合には、従来に比べてテスト時間を1/4に低減できる。
【0064】
図4は、本発明の第1実施形態に係るバッファ部62の回路構成を示す第2例示図である。
【0065】
図4を参照すると、バッファ部62は、前記図3の回路と比較すると、第1及び第2のバッファ部430、440の各々の構成を異なるようにした。第1バッファ部430は、パッケージオプションパッドPAD X4に印加された信号を入力とするインバータINV5と、MRS制御回路450から出力されたバッファ制御信号enX16及びインバータINV5の出力を入力としてパッケージオプション信号sX4を出力するNORゲートNOR1を備える。また、第2バッファ部440は、パッケージオプションパッドPAD X8に印加された信号を入力とするインバータINV6と、MRS制御回路450から出力されたバッファ制御信号enX16及びインバータINV6の出力を入力としてパッケージオプション信号sX8を出力するNORゲートNOR2を備える。
【0066】
このように、NORゲートを用いて第1及び第2のバッファ部430、440を具現しても、前記図3の回路と同様一に動作するので、動作テーブルも前記表3と同様である。すなわち、ノーマルモードでは、バッファ制御信号enX16が論理レベルロー(L)であるので、NORゲートNOR1、NOR2がインバータに作用するようになって、パッケージオプションパッドPAD X4及びPAD X8のボンディング状態に応じて、パッケージオプション信号sX4及びsX8が決定され、テストモードでは、バッファ制御信号enX16が論理レベルハイ(H)にイネーブルされるので、パッケージオプションパッドPAD X4及びPAD X8に印加された信号の経路を遮断し、パッケージオプション信号sX4及びsX8が全て論理レベルロー(L)を示すようになって、結局該当チップはX16に動作するようになる。
【0067】
図5は、本発明の第1実施形態に係るバッファ部62の回路構成を示す第3例示図である。
【0068】
図5は、MRS制御回路550でテストモードの時X8オプションを選択するためのバッファ制御信号enX8を出力する場合を示している。まず、第1バッファ部530は、バッファ制御信号enX8を入力とするインバータINV7と、インバータINV7の出力とパッケージオプションパッドPAD X4に印加された信号とを入力とするNANDゲートNAND3と、NANDゲートNAND3の出力を入力として、パッケージオプション信号sX4を出力するインバータINV8とを備える。そして、第2バッファ部540は、パッケージオプションパッドPAD X8に印加された信号を入力とするインバータINV9と、バッファ制御信号enX8を入力とするインバータINV10と、二つのインバータINV9、INV10の出力を入力としてパッケージオプション信号sX8を出力するNANDゲートNAND4を備える。
【0069】
パッケージオプションパッドPAD X4及びPAD X8に各々VDDピン及びVSSピンがボンディングされて、該当チップがデフォルトX4に動作する場合を仮定すると、ノーマルモードでは、バッファ制御信号enX8は論理レベルロー(L)であるので、パッケージオプション信号sX4及びsX8は、各々論理レベルハイ(H)及びロー(L)になって該当チップはX4パッケージに動作するようになり、テストモードでは、バッファ制御信号enX8は、論理レベルハイ(H)であるので、パッケージオプション信号sX4及びsX8は、各々論理レベルロー(L)及びハイ(H)となって該当チップはX8パッケージに動作するようになる。
【0070】
下記の表5は、パッケージオプションによるノーマルモード及びテストモードにおける動作バンド幅を示す動作テーブルである(enX8使用時)。
【0071】
【表5】
【0072】
前記表5を参照すると、X4製品の場合、一つのワードラインに対して2048番のテストで全体をスクリーンできるため、従来に比べてテスト時間を1/2に低減できる。一方、上述したようにバッファ制御信号enX8を用いる場合には、X16製品に適用する時には実益がないため、前記表5ではX16製品を考慮しなかった。
【0073】
図6は、本発明の第1実施形態に係るバッファ部62の回路構成を示す第4例示図である。
【0074】
図6を参照すると、バッファ部62は、前記図5の回路と比較すると、第1及び第2のバッファ部630、640の各々の回路構成を異にした。
【0075】
第1バッファ部430は、パッケージオプションパッドPAD X4に印加された信号を入力とするインバータINV11と、MRS制御回路650から出力されたバッファ制御信号enX8及びインバータINV11の出力を入力としてパッケージオプション信号sX4を出力するNORゲートNOR3を備える。そして、第2バッファ部640は、パッケージオプションパッドPAD X8に印加された信号及びMRS制御回路650から出力されたバッファ制御信号enX8を入力とするNORゲートNOR4と、NORゲートNOR4の出力を入力としてパッケージオプション信号sX8を出力するインバータINV12を備える。
【0076】
このようにNORゲートを用いて第1及び第2のバッファ部630、640を具現しても、前記図5の回路と同様に動作するので、動作テーブルも前記表5と同様である。すなわち、ノーマルモードでは、バッファ制御信号enX8が論理レベルロー(L)であるので、NORゲートNOR1、NOR2がインバータに作用するようになって、パッケージオプションパッドPAD X4及びPAD X8のボンディング状態に応じてパッケージオプション信号sX4及びsX8が決定され、テストモードでは、バッファ制御信号enX8が論理レベルハイ(H)にイネーブルされて、パッケージオプションパッドPAD X4及びPAD X8に印加された信号の経路を遮断し、パッケージオプション信号sX4及びsX8が各々論理レベルロー(L)及びハイ(L)を示して、結局、該当チップはX8に動作するようになる。
【0077】
図7は、本発明の第1実施形態に係るバッファ部62の回路構成を示す第5例示図であって、第1及び第2のMRS制御回路750、760を用いて二つのバッファ制御信号enX16、enX8を用いる場合を例示したものである。
【0078】
図7を参照すると、第1バッファ部730は、第1及び第2のバッファ制御信号enX16、enX8を入力とするNORゲートNOR5と、NORゲートNOR5の出力とパッケージオプションパッドPAD X4に印加された信号を入力とするNANDゲートNAND5と、NANDゲートNAND5の出力を入力としてパッケージオプション信号sX4を出力するインバータINV13とを備える。そして、第2バッファ部740は、第1バッファ制御信号enX16を入力とするインバータINV14と、第2バッファ制御信号enX8を入力とするインバータINV15と、インバータINV14の出力とパッケージオプションパッドPAD X8に印加された信号を入力とするNANDゲートNAND6と、NANDゲートNAND6の出力とインバータINV15の出力を入力としてパッケージオプション信号sX8を出力するNANDゲートNAND7とを備える。
【0079】
以下、前記図7の回路を有する半導体メモリ素子の動作を述べる。
【0080】
まず、ノーマルモードでは、第1バッファ制御信号enX16及び第2バッファ制御信号enX8が全て論理レベルロー(L)であるので、NANDゲートNAND5、NAND6、NAND7は、全てインバータのように動作するようになり、パッケージオプション信号sX4及びsX8は、パッケージオプションパッドPAD X4及びPAD X8のボンディング状態に応じてデフォルトバンド幅に対応する信号レベルを示し、結局、該当チップはデフォルトバンド幅に動作するようになる。
【0081】
次いで、テストモードでは、第1及び第2のバッファ制御信号enX16、enX8が選択的にイネーブルされる。
【0082】
第一に、第1バッファ制御信号enX16がイネーブルされた場合、第1バッファ制御信号enX16が論理レベルハイ(H)であり、第2バッファ制御信号enX8が論理レベルロー(L)であるので、第1バッファ部730のNORゲートNOR5は、論理レベルロー値を出力し、NANDゲートNAND5は、パッケージオプションパッドPAD X4に印加された信号を遮断、論理レベルハイ値を出力するようになり、この値がインバータINV13で反転されて論理レベルロー(L)のパッケージオプション信号sX4を出力する。一方、第2バッファ部740のNANDゲートNAND6は、パッケージオプションパッドPAD X8に印加された信号を遮断し、論理レベルハイ値を出力するようになり、NANDゲートNAND7は、その値を反転させて論理レベルロー(L)のパッケージオプション信号sX4を出力する。したがって、該当チップはテストモードでX16に動作するようになる。
【0083】
第2に、第2バッファ制御信号enX8がイネーブルされた場合、第1バッファ制御信号enX16が論理レベルロー(L)であり、第2バッファ制御信号enX8が論理レベルハイ(H)であるので、第1バッファ部730のNORゲートNOR5は、論理レベルロー値を出力し、NANDゲートNAND5は、パッケージオプションパッドPAD X4に印加された信号を遮断し、論理レベルハイ値を出力するようになり、この値がインバータINV13で反転されて論理レベルロー(L)のパッケージオプション信号sX4を出力する。一方、NANDゲートNAND7は、インバータINV15を介して論理レベルロー値を入力されるようになって、他の入力に関係なしに論理レベルハイ(H)のパッケージオプション信号sX8を出力する。したがって、該当チップは、テストモードでX8に動作するようになる。
【0084】
下記の表6は、パッケージオプションによるノーマルモード及テストモードにおける動作バンド幅を示す動作テーブルである(enX16及びenX8使用時)。
【0085】
【表6】
【0086】
前記表6を参照すると、デフォルトX4にパッケージされた製品の場合、パッケージオプション信号enX8がイネーブルされると、テスト時間を既存の1/2に低減でき、パッケージオプション信号enX16がイネーブルされると、テスト時間を既存の1/4に低減されることが確認される。
【0087】
図8は、本発明の第1実施形態に係るバッファ部62の回路構成を示す第6例示図であって、第1及び第2のMRS制御回路850、860を用いて、二つのバッファ制御信号enX16、enX8を用いる場合を例示するものである。
【0088】
図8を参照すると、第1バッファ部830は、パッケージオプションパッドPAD X4に印加された信号を入力とするインバータINV16と、インバータINV16の出力と第1及び第2のバッファ制御信号enX16、enX8を入力とする3−入力NORゲートNOR6とを備える。
【0089】
そして、第2バッファ部840は、パッケージオプションパッドPAD X8に印加された信号を入力とするインバータINV17と、インバータINV17の出力と第1バッファ制御信号enX16を入力とするNORゲートNOR7と、NORゲートNOR7の出力及び第2バッファ制御信号enX8とを入力とするNORゲートNOR8と、NORゲートNOR8の出力を入力としてパッケージオプション信号sX8を出力するインバータINV18とを備える。
【0090】
上述したように構成された回路は、前記図7に示している回路と同様に動作するので、それに対する詳細な説明は省略する。動作テーブルも前記表6と同様である。
【0091】
上述した本発明の第1実施形態によると、パッケージオプションパッドに対するワイヤーリングの修正なしにデフォルトバンド幅以外のバンド幅でバッケージテストを行うことができる。したがって、ワイヤーリング修正に必要な時間を低減できる。一方、本発明の第1実施形態によると、デフォルトパッケージのバンド幅より上位バンド幅でテストが可能にして、テスト時間を非常に低減でき、この場合、パッケージオプションと関係なしに一つのテストプログラム(最大バンド幅用)を用いて、不良検出を行うことができることもテスト技術側面において大きい長所と言える。
(第2実施形態)
後述する第2実施形態では、二つのパッケージオプションパッドPAD X4、PAD X8を用いて、バッファ制御信号test mode X8z、test mode X4zに制御されるスイッチング構造を備えることによって、二つのパッケージオプションパッドPAD X4、PAD X8に印加された信号をバッファリングして出力(ノーマルモード)するか、所望するバンド幅に対応するパッケージオプション信号sX4、sX8を提供(テストモード)するバッファ部62を提案する。
【0092】
図9は、本発明の第2実施形態に係るパッケージオプション信号の生成回路(図2)の詳細回路図であって、デフォルトでX16製品でワイヤーリングされた場合を例示している。
【0093】
図9を参照すると、VSSピンとワイヤーボンディングされたバッケージオプションパッドPAD X4と、VSSピンとワイヤーボンディングされたパッケージオプションパッドPAD X8と、テストモードでX8及びX4パッケージオプションを選択するための二つのバッファ制御信号test mode X8z、test mode X4zを生成するためのテストモード生成器310と、二つのバッファ制御信号test mode X8z、test mode X4zに応答してパッケージオプションパッドPAD X4、PAD X8に印加された信号をバッファリングしてパッケージオプション信号sX4、sX8として出力(ノーマルモード)するか、所望するバンド幅に対応するパッケージオプション信号sX4、sX8を提供(テストモード)するためのバッファ部300を備える。
【0094】
一方、バッファ部300は、パッケージオプションパッドPAD X4に印加された外部信号をバッファリングして、パッケージオプション信号sX4を生成するための第1バッファ302と、パッケージオプションパッドPAD X8に印加された外部信号をバッファリングしてパッケージオプション信号sX8を生成するための第2バッファ304を備える。ここで、第1及び第2のバッファ302、304は、各々直列接続された2個のインバータを備える。
【0095】
また、バッファ部300は、選択的なスイッチング動作を行う第1、第2及び第3のスイッチング部SW1、SW2、SW3と、二つのバッファ制御信号test mode X8z、test mode X4zを論理組合せして、第1、第2及び第3のスイッチング部SW1、SW2、SW3を制御するための所定の論理ゲートを備える。もし、パッケージオプションが2種類であると、パッケージオプションパッドは一つであると良く、バッファ制御信号も一つであると良い。この場合、バッファ制御信号を組み合わせるための論理ゲートも不要となる。したがって、第1及び第2バッファ302、304を除外したバッファ部300の残りの構成は、スイッチング構造と見ても良い。
【0096】
第1スイッチング部SW1は、バッファ制御信号test mode X8z及びtest mode X4zを入力とするNANDゲートNAND1の出力に制御されて、第1及び第2のバッファ302、304の出力信号を出力端に伝達するためのトランスミッションゲートTG1、TG2を備える。トランスミッションゲートTG1、TG2は、NANDゲートNAND1の出力とインバータINV1を介して反転された信号を互いに同じ極性で印加されて同時にオン/オフされる。
【0097】
第2スイッチング部SW2は、バッファ制御信号test mode X8zに制御されて、VSS及びVDDを出力端に伝達するためのトランスミッションゲートTG3、TG4を備える。トランスミッションゲートTG3、TG4は、バッファ制御信号test mode X8zとインバータINV2を介して反転された信号を互いに同じ極性で印加されて同時にオン/オフされる。
【0098】
第3スイッチング部SW2は、バッファ制御信号test mode X4zに制御されて、VDD及びVSSを出力端に伝達するためのトランスミッションゲートTG5、TG6を備える。トランスミッションゲートTG5、TG6は、バッファ制御信号test mode X4zとインバータINV3を介して反転された信号を互いに同じ極性で印加されて同時にオン/オフされる。ここで、NANDゲートNAND1は、ANDゲートとインバータで具現でき、他の論理ゲート(例えば、NORゲート)に置き換えることができる。
【0099】
また、トランスミッションゲートTG1ないしTG6は、他のスイッチング素子(例えば、MOSトランジスタ)に置き換えることができる。
【0100】
以下、上述したように構成されたパッケージオプション信号生成回路を備えた半導体メモリ素子の動作を述べる。
【0101】
まず、ノーマルモードの場合、バッファ制御信号test mode X8z及びtest mode X4zは、全て論理レベルハイを示す。したがって、NANDゲートNAND1及びインバータINV1の出力は、各々論理レベルロー及びハイ状態であるので、二つのトランスミッションゲートTG1、TG2は、ターンオン状態であるので、バッファ部302、304の出力をパッケージオプション信号sX4及びsX8として出力する。前記図3のパッケージオプションパッドPAD X4及びPAD X8は、全てVSSピンにワイヤーボンディングされていて、sX4及びsX8は、全て論理レベルローを示すので、チップはX16に動作するようになる。
【0102】
次いで、テストモードの場合には、バッファ制御信号test mode X8z及びtest mode X4zの中、いずれか一つを論理レベルローにイネーブルさせて、NANDゲートNAND1及びインバータINV1の出力が各々論理レベルハイ及びロー状態となるようにすることによって、トランスミッションゲートTG1、TG2をターンオフさせる。
【0103】
第一に、テストモード生成器310でバッファ制御信号test mode X8zは、論理レベルハイに、test mode X4zは、論理レベルローに出力する場合を述べる。この場合、上述したように、第1スイッチング部SW1のトランスミッションゲートTG1、TG2は、全てターンオフされて第1及び第2のバッファ302、304の出力パスが遮断される。一方、第2スイッチング部SW2のトランスミッションゲートTG3、TG4がターンオンされて、各々VSS及びVDDを出力する。この場合、パッケージオプション信号sX4及びsX8は、各々論理レベルロー及びハイを示すので、チップはX8に動作するようになる。
【0104】
第2に、テストモード生成器310において、バッファ制御信号test mode X8zは、論理レベルローに、test mode X4zは、論理レベルハイに出力する場合を述べる。この場合、上述したように、第1スイッチング部SW1のトランスミッションゲートTG1、TG2は、全てターンオフされて、第1及び第2のバッファ302、304の出力パスが遮断される。一方、第3スイッチング部SW3のトランスミッションゲートTG5、TG6がターンオンされて各々VDD及びVSSを出力する。この場合、パッケージオプション信号sX4及びsX8は、各々論理レベルハイ及びローを示すので、チップはX4に動作するようになる。
【0105】
下記の表7は、本発明の第2実施形態によるパッケージオプション信号生成回路を備えた半導体メモリ素子のX16パッケージのテストモードにおける動作バンド幅を示す動作テーブルである。
【0106】
【表7】
【0107】
前記表7を参照すると、デフォルトパッケージがX16である場合、バッファ制御信号test mode X4z及びtest mode X8zが、各々、論理レベルロー(L)及びハイ(H)であると、該当パッケージは、X4に動作するようになってX4パッケージ特性をテストでき、バッファ制御信号test mode X4z及びtest mode X8zが、各々、論理レベルハイ(H)及びロー(L)であると、該当パッケージはX8に動作するようになって、X8パッケージ特性をテストできる。本発明のテストモードは、パッケージオプションを変更するためのテストモードを意味するものであって、X16パッケージ特性はノーマルモード状態でテストすれば良い。したがって、デフォルトパッケージがなされた一つのチップに対してデフォルトバンド幅はもちろん、他のバンド幅に対する特性までワイヤーリングの修正なしに簡単にテストできるようになる。
【0108】
一方、上記の表7は、X16パッケージにおけるテストモード動作を例示するものであるが、原理的に本実施形態は、X8パッケージとX4パッケージに対しても適用できる。例えば、X8パッケージは、パッケージオプションパッドPAD X4及びPAD X8に各々VSSピン及びVDDピンをワイヤーボンディングし、テストモードバンド幅の制御のため、test mode X4及びtest mode X16zを用いれば良い。
【0109】
下記の表8及び表9は、各々X8パッケージ及びX4パッケージのテストモードにおける動作バンド幅を示す動作テーブルである。X8パッケージ及びX4パッケージに対して本実施形態を適用する場合にも前記図1に示している全てのDQピンに対してワイヤーボンディングを行うことを前提とするという点に留意すべきである。
【0110】
【表8】
【0111】
【表9】
【0112】
以上で説明した本発明の第2実施形態によると、パッケージオプションパッドに対するワイヤーリングの修正なしにデフォルトバンド幅以外のバンド幅でパッケージテストを行うことができるので、ワイヤーリング修正に必要な時間を低減できる。
【0113】
尚、本発明は、本実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【0114】
例えば、上述した実施形態では、パッケージオプションパッドにX4 PADとX8 PADを用いてX4/X8/X16パッケージオプションを決定する場合を一例として説明したが、本発明はパッケージオプションパッドにX4 PADとX16 PADとを用いるか、パッケージオプションパッドにX8 PADとX16 PADとを用いる場合にも適用される。この場合、バッファ部を構成する論理ゲートの組み合わせが変わり得る。
【0115】
一方、上述した実施形態で用いられるNANDゲートは、ANDゲートとインバータで具現でき、NORゲートは、オアゲートとインバータで具現できる。
【0116】
また、本発明は、動作バンド幅の数によってパッケージオプションパッドの数が増減される場合にも適用できる。
【0117】
【発明の効果】
上述した本発明は、テストコストを低減して生産コストを低減させる効果があり、テスト時間を低減して生産性をさらに高めることを期待することができる。
【図面の簡単な説明】
【図1】本発明に適用されるパッケージオプション別ワイヤーボンディング構造の例示図である。
【図2】本発明に係るパッケージオプション信号生成回路のブロック図である。
【図3】本発明の第1実施形態に係るバッファ部62の回路構成を示す第1例示図である。
【図4】本発明の第1実施形態に係るバッファ部62の回路構成を示す第2例示図である。
【図5】本発明の第1実施形態に係るバッファ部62の回路構成を示す第3例示図である。
【図6】本発明の第1実施形態に係るバッファ部62の回路構成を示す第4例示図である。
【図7】本発明の第1実施形態に係るバッファ部62の回路構成を示す第5例示図である。
【図8】本発明の第1実施形態に係るバッファ部62の回路構成を示す第6例示図である。
【図9】本発明の第2実施形態に係るパッケージオプション信号生成回路(図2)の詳細回路図である。
【図10】一般的なX4及びX16 SDRAM(54ピン)のピン配置図である。
【図11】一般的なX4、X8及びX16 DDR SDRAM(66ピン)のピン配置図である。
【図12】従来の技術に係るパッケージオプション別ワイヤーボンディング図である。
【図13】従来技術に係るパッケージオプション信号生成ブロックの回路図である。
【符号の説明】
60 パッケージオプションパッド
62 バッファ部
64 バッファ制御信号生成部
Claims (23)
- デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、
バッファ制御信号を生成するためのバッファ制御信号生成手段と、
前記バッファ制御信号に応答して、ノーマルモードで前記パッケージオプションパッドに印加された信号をバッファリングしてパッケージオプション信号として出力し、テストモードで前記パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記パッケージオプション信号として出力するためのバッファリング手段と
を備えることを特徴とする半導体メモリ素子。 - 複数のデータ入/出力ピンと、
前記データ入/出力ピンの各々にボンディングされた複数のワイヤーをさらに備えることを特徴とする請求項1に記載の半導体メモリ素子。 - デフォルトパッケージオプションでワイヤーボンディングされた第1及び第2のパッケージオプションパッドと、
バッファ制御信号を生成するためのバッファ制御信号生成手段と、
前記バッファ制御信号に応答して、ノーマルモードで前記第1パッケージオプションパッドに印加された信号をバッファリングして、第1パッケージオプション信号として出力して、テストモードで前記第1パッケージオプションパッドに印加された信号を遮断して前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記第1パッケージオプション信号として出力するための第1バッファリング手段と、
前記バッファ制御信号に応答して、ノーマルモードで前記第2パッケージオプションパッドに印加された信号をバッファリングして、第2パッケージオプション信号として出力し、テストモードで前記第2パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記第2パッケージオプション信号として出力するための第2バッファリング手段と
を備えることを特徴とする半導体メモリ素子。 - 複数のデータ入/出力ピンと、
前記データ入/出力ピンの各々にボンディングされた複数のワイヤーをさらに備えることを特徴とする請求項3に記載の半導体メモリ素子。 - 前記第1バッファリング手段は、
前記バッファ制御信号を反転させるための第1反転手段と、
前記第1パッケージオプションパッドに印加された信号と前記第1反転手段の出力との否定論理積をとるための第1否定論理積手段と、
前記第1否定論理積手段の出力を反転させて、前記第1パッケージオプション信号を出力する第2反転手段と
を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - 前記第2バッファリング手段は、
前記バッファ制御信号を反転させるための第3反転手段と、
前記第2パッケージオプションパッドに印加された信号と前記第3反転手段の出力との否定論理積をとるための第2否定論理積手段と、
前記第2否定論理積手段の出力を反転させて前記第2パッケージオプション信号を出力する第4反転手段と
を備えることを特徴とする請求項5に記載の半導体メモリ素子。 - 前記第2バッファリング手段は、
前記第2パッケージオプションパッドに印加された信号を反転させるための第3反転手段と、
前記バッファ制御信号を反転させるための第4反転手段と、
前記第3及び第4の反転手段の出力の否定論理積をとるための第2否定論理積手段と
を備えることを特徴とする請求項5に記載の半導体メモリ素子。 - 前記第1バッファリング手段は、
前記第1パッケージオプションパッドに印加された信号を反転させるための第1反転手段と、
前記第1反転手段の出力及び前記バッファ制御信号の否定論理和をとり、前記第1パッケージオプション信号を出力するための第1否定論理和手段と
を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - 前記第2バッファリング手段は、
前記第2パッケージオプションパッドに印加された信号を反転させるための第2反転手段と、
前記第2反転手段の出力及び前記バッファ制御信号の否定論理和をとり、前記第2パッケージオプション信号を出力するための第2否定論理和手段と
を備えることを特徴とする請求項8に記載の半導体メモリ素子。 - 前記第2バッファリング手段は、
前記第2パッケージオプションパッドに印加された信号及び前記バッファ制御信号の否定論理和をとるための第2否定論理和手段と、
前記第2否定論理和手段の出力を反転させて前記第2パッケージオプション信号を出力するための第2反転手段と
を備えることを特徴とする請求項8に記載の半導体メモリ素子。 - 前記第1バッファリング手段は、
第1及び第2のバッファ制御信号の否定論理和をとるための第1否定論理和手段と、
前記第1パッケージオプションパッドに印加された信号と前記第1否定論理和手段の出力との否定論理積をとるための第1否定論理積手段と、
前記第1否定論理積手段の出力を反転させて、前記第1パッケージオプション信号を出力するための第1反転手段と
を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - 前記第2バッファリング手段は、
前記第1バッファ制御信号を反転させるための第2反転手段と、
前記第2バッファ制御信号を反転させるための第3反転手段と、
前記第2パッケージオプションパッドに印加された信号と前記第2反転手段の出力との否定論理積をとるための第2否定論理積手段と、
前記第3反転手段の出力と前記第2否定論理積手段の出力との否定論理積をとり、前記第2パッケージオプション信号を出力するための第3否定論理積手段と
を備えることを特徴とする請求項11に記載の半導体メモリ素子。 - 前記第1バッファリング手段は、
前記第1パッケージオプションパッドに印加された信号を反転させるための第1反転手段と、
前記第1及び第2のバッファ制御信号と前記第1反転手段の出力との否定論理和をとるための第1否定論理和手段と
を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - 前記第2パッケージオプションパッドに印加された信号を反転させるための第2反転手段と、
前記第2反転手段の出力と前記第1バッファ制御信号との否定論理和をとるための第2否定論理和手段と、
前記第2否定論理和手段の出力と前記第2バッファ制御信号との否定論理和をとるための第3否定論理和手段と、
前記第3否定論理和手段の出力を反転させて、前記第2パッケージオプション信号を出力するための第3反転手段と
を備えることを特徴とする請求項13に記載の半導体メモリ素子。 - 前記バッファ制御信号生成手段は、モードレジスタセット制御回路を備えることを特徴とする請求項3に記載の半導体メモリ素子。
- 前記デフォルトパッケージオプション以外のパッケージオプションは、前記デフォルトパッケージオプションに対応するバンド幅より上位バンド幅を用いることを特徴とする請求項3に記載の半導体メモリ素子。
- 前記デフォルトパッケージオプション以外のパッケージオプションは、最大バンド幅を用いることを特徴とする請求項16に記載の半導体メモリ素子。
- デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、
バッファ制御信号を生成するためのバッファ制御信号生成手段と、
前記パッケージオプションパッドに印加された信号をバッファリングするためのバッファリング手段と、
前記バッファ制御信号に応答して、前記バッファリング手段の出力信号、または前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号をパッケージオプション信号として出力端に伝達するためのスイッチング手段と
を備えることを特徴とする半導体メモリ素子。 - 複数のデータ入/出力ピンと、
前記データ入/出力ピンの各々にボンディングされた複数のワイヤーをさらに備えることを特徴とする請求項18に記載の半導体メモリ素子。 - 前記パッケージオプションパッドは、第1及び第2のオプションパッドを含み、前記バッファリング手段は、各々直列接続された複数のインバータを備えることを特徴とする請求項19に記載の半導体メモリ素子。
- 前記バッファ制御信号は、第1及び第2のバッファ制御信号を含み、前記スイッチング手段は、
前記第1及び第2のバッファ制御信号を論理組合せするための少なくとも一つの論理ゲートと、
前記論理ゲートの出力に応答して、前記第1及び第2のバッファの出力をスイッチングするための第1及び第2のスイッチと、
前記第1バッファ制御信号に応答して、前記デフォルトパッケージオプション以外の第1パッケージオプションに対応する信号セットを出力するための第2及び第4スイッチと、
前記第2バッファ制御信号に応答して、前記デフォルトパッケージオプション以外の第2パッケージオプションに対応する信号セットを出力するための第5及び第6のスイッチと
を備えることを特徴とする請求項20に記載の半導体メモリ素子。 - 前記第1ないし第6のスイッチは、各々、トランスミッションゲートを備えることを特徴とする請求項21に記載の半導体メモリ素子。
- 前記バッファ制御信号生成手段は、テストモード生成器を備えることを特徴とする請求項21に記載の半導体メモリ素子。
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