JPH0669425A - 半導体装置 - Google Patents
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- JPH0669425A JPH0669425A JP13838893A JP13838893A JPH0669425A JP H0669425 A JPH0669425 A JP H0669425A JP 13838893 A JP13838893 A JP 13838893A JP 13838893 A JP13838893 A JP 13838893A JP H0669425 A JPH0669425 A JP H0669425A
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【目的】所定のボンディングパッドに電源線または接地
線をボンディングするかしないかによって、半導体装置
の機能を切り換える半導体装置の待機時消費電力の削減
を計る。 【構成】ボンディングオプションパッドがフローティン
グのとき、比較的能力の大きなＰ型ＭＯＳトランジスタ
Ｑ１によって、パワーオン時から所定の時間ロウレベル
となるＰＯＮＶ信号で、接点Ａのレベルを引き上げる。
また、フローティング時にパッドをバイアスするＰ型ト
ランジスタＱ２の駆動能力は非常に小さく設定される。
線をボンディングするかしないかによって、半導体装置
の機能を切り換える半導体装置の待機時消費電力の削減
を計る。 【構成】ボンディングオプションパッドがフローティン
グのとき、比較的能力の大きなＰ型ＭＯＳトランジスタ
Ｑ１によって、パワーオン時から所定の時間ロウレベル
となるＰＯＮＶ信号で、接点Ａのレベルを引き上げる。
また、フローティング時にパッドをバイアスするＰ型ト
ランジスタＱ２の駆動能力は非常に小さく設定される。
Description
【０００１】
【産業上の利用分野】本発明は、複数の機能を選択的に
動作可能とすることのできる半導体装置に関し、特に機
能選択手段としてボンディングオプション判定回路を有
する半導体装置に関する。
動作可能とすることのできる半導体装置に関し、特に機
能選択手段としてボンディングオプション判定回路を有
する半導体装置に関する。
【０００２】
【従来の技術】半導体装置はその集積度の向上に伴い、
製造に要する工程、設備を急激に増大させており、その
結果多品種の製造は困難になっている。即ち、異なる機
能を備えた品種毎に別個の製造作業を行えば、効率を悪
化させ工数の多大な増加を生ずる。そこで従来から、半
導体基板上に集積回路を形成するに際し、予め複数種類
の機能を果たし得るように回路を構成して汎用性を持た
せておき、その後所定の端子を用いて機能を選択するこ
とが行われている。この場合、装置の動作中においても
機能の切換えを行う場合は、機能選択用の制御信号を半
導体装置の特定の外部リードから常に供給し続けること
になるが、一方、一旦選択した機能を継続して用いる場
合は、集積回路形成後ボンディング時に、機能選択用の
端子のボンディング状態を決定することにより、機能を
選択することができる。特に、例えば半導体メモリ装置
においては、メモリセル等の基本的構成は共通でありな
がら、ビット構成、リフレッシュサイクル、ページモー
ドの選択等、オプション機能が異なる多数の品種があ
り、かつこれらの機能は随時切り換えて用いられる種類
のものではないので、後者の場合のように、集積回路を
共通の工程で形成した後ボンディング時に、機能選択を
行うことが効率的である。
製造に要する工程、設備を急激に増大させており、その
結果多品種の製造は困難になっている。即ち、異なる機
能を備えた品種毎に別個の製造作業を行えば、効率を悪
化させ工数の多大な増加を生ずる。そこで従来から、半
導体基板上に集積回路を形成するに際し、予め複数種類
の機能を果たし得るように回路を構成して汎用性を持た
せておき、その後所定の端子を用いて機能を選択するこ
とが行われている。この場合、装置の動作中においても
機能の切換えを行う場合は、機能選択用の制御信号を半
導体装置の特定の外部リードから常に供給し続けること
になるが、一方、一旦選択した機能を継続して用いる場
合は、集積回路形成後ボンディング時に、機能選択用の
端子のボンディング状態を決定することにより、機能を
選択することができる。特に、例えば半導体メモリ装置
においては、メモリセル等の基本的構成は共通でありな
がら、ビット構成、リフレッシュサイクル、ページモー
ドの選択等、オプション機能が異なる多数の品種があ
り、かつこれらの機能は随時切り換えて用いられる種類
のものではないので、後者の場合のように、集積回路を
共通の工程で形成した後ボンディング時に、機能選択を
行うことが効率的である。
【０００３】以下、ボンディング時に機能選択を行う半
導体装置について、図５を参照して説明する。半導体装
置４６は、半導体容器４８内の集積回路チップ４５内に
ボンディングオプション判定回路４０およびボンディン
グオプションパッド４４を備えており、このパッド４４
はボンディングにより接地されるか、またはボンディン
グされずフローティング状態とされる。図４では、この
パッド４４が例えば接地用外部リードＧＮＤＰＩＮにボ
ンディングされた状態を示している。ボンディングオプ
ション判定回路４０は、インバータＩＶ１を有しボンデ
ィングオプションパッド４４に接続されるボンディング
判定回路部４２と、直列接続されたインバータＩＶ２，
ＩＶ３を有しボンディング判定回路部４２からの信号を
受けて出力信号ＢＯＰＴを出力する出力波形整形回路部
４３と、ボンディングオプションパッド４４と電源ＶDD
との間に接続されゲートが接地されたＰ型ＭＯＳトラン
ジスタＱ５を有するフローティング時対策回路部４１と
を備えている。この場合、以下に説明するように、この
Ｐ型ＭＯＳトランジスタＱ５の電流駆動能力は、比較的
小さく設定される。
導体装置について、図５を参照して説明する。半導体装
置４６は、半導体容器４８内の集積回路チップ４５内に
ボンディングオプション判定回路４０およびボンディン
グオプションパッド４４を備えており、このパッド４４
はボンディングにより接地されるか、またはボンディン
グされずフローティング状態とされる。図４では、この
パッド４４が例えば接地用外部リードＧＮＤＰＩＮにボ
ンディングされた状態を示している。ボンディングオプ
ション判定回路４０は、インバータＩＶ１を有しボンデ
ィングオプションパッド４４に接続されるボンディング
判定回路部４２と、直列接続されたインバータＩＶ２，
ＩＶ３を有しボンディング判定回路部４２からの信号を
受けて出力信号ＢＯＰＴを出力する出力波形整形回路部
４３と、ボンディングオプションパッド４４と電源ＶDD
との間に接続されゲートが接地されたＰ型ＭＯＳトラン
ジスタＱ５を有するフローティング時対策回路部４１と
を備えている。この場合、以下に説明するように、この
Ｐ型ＭＯＳトランジスタＱ５の電流駆動能力は、比較的
小さく設定される。
【０００４】この半導体装置４６の動作は以下のように
なる。まず、図５に示すようにボンディングオプション
パッド４４が接地用外部リードＧＮＤＰＩＮに接続され
ている場合、Ｐ型ＭＯＳトランジスタＱ５の電流駆動能
力が十分小さく設定されていれば、ボンディングオプシ
ョンパッド４４の電位は接地電位にほぼ等しくなり、ボ
ンディング判定回路部４２においてその入力信号がロウ
レベルであると判断されて、ハイレベルの信号が出力さ
れ、出力波形整形回路部４３を介して、ハイレベルの出
力信号ＢＯＰＴが出力される。一方、ボンディングオプ
ションパッド４４が、ボンディングされずにフローティ
ング状態となっている場合は、フローティング時対策回
路部４１のＰ型ＭＯＳトランジスタＱ５により、ボンデ
ィングオプションパッド４４の電位は所定の時間を経過
すれば電源電位ＶDDまで上昇し、ボンディング判定回路
部４２においてその入力信号がハイレベルであると判断
され、結局出力波形整形回路部４３を介してロウレベル
の出力信号ＢＯＰＴが出力される。何れの場合にも、こ
の出力信号ＢＯＰＴは、内部回路の機能選択用回路部
（図示せず）に入力され、その信号レベルに応じて所定
の機能を選択して動作可能な状態とする。
なる。まず、図５に示すようにボンディングオプション
パッド４４が接地用外部リードＧＮＤＰＩＮに接続され
ている場合、Ｐ型ＭＯＳトランジスタＱ５の電流駆動能
力が十分小さく設定されていれば、ボンディングオプシ
ョンパッド４４の電位は接地電位にほぼ等しくなり、ボ
ンディング判定回路部４２においてその入力信号がロウ
レベルであると判断されて、ハイレベルの信号が出力さ
れ、出力波形整形回路部４３を介して、ハイレベルの出
力信号ＢＯＰＴが出力される。一方、ボンディングオプ
ションパッド４４が、ボンディングされずにフローティ
ング状態となっている場合は、フローティング時対策回
路部４１のＰ型ＭＯＳトランジスタＱ５により、ボンデ
ィングオプションパッド４４の電位は所定の時間を経過
すれば電源電位ＶDDまで上昇し、ボンディング判定回路
部４２においてその入力信号がハイレベルであると判断
され、結局出力波形整形回路部４３を介してロウレベル
の出力信号ＢＯＰＴが出力される。何れの場合にも、こ
の出力信号ＢＯＰＴは、内部回路の機能選択用回路部
（図示せず）に入力され、その信号レベルに応じて所定
の機能を選択して動作可能な状態とする。
【０００５】
【発明が解決しようとする課題】従来の半導体装置のボ
ンディングオプション判定回路４０では、フローティン
グ時対策回路部４１において、Ｐ型ＭＯＳトランジスタ
Ｑ５が常時導通しているので、ボンディングオプション
パッド４４を接地用外部リードＧＮＤＰＩＮに接続した
場合は常に電流を消費し、待機時電流特性を悪化させる
という問題点があった。また、消費電流を抑えるために
Ｐ型ＭＯＳトランジスタＱ５の電流駆動能力を小さく設
定し過ぎると、ボンディングオプションパッド４４をフ
ローティングさせる場合に、このパッド４４の電位が十
分上昇するのに長時間を要し、所定の時間内にインバー
タＩＶ１のゲート入力レベルを十分なレベルまで引き上
げられず、ボンディング判定回路部４２において誤判定
を行い、半導体装置の機能が誤って選択されてしまうと
いう問題があった。
ンディングオプション判定回路４０では、フローティン
グ時対策回路部４１において、Ｐ型ＭＯＳトランジスタ
Ｑ５が常時導通しているので、ボンディングオプション
パッド４４を接地用外部リードＧＮＤＰＩＮに接続した
場合は常に電流を消費し、待機時電流特性を悪化させる
という問題点があった。また、消費電流を抑えるために
Ｐ型ＭＯＳトランジスタＱ５の電流駆動能力を小さく設
定し過ぎると、ボンディングオプションパッド４４をフ
ローティングさせる場合に、このパッド４４の電位が十
分上昇するのに長時間を要し、所定の時間内にインバー
タＩＶ１のゲート入力レベルを十分なレベルまで引き上
げられず、ボンディング判定回路部４２において誤判定
を行い、半導体装置の機能が誤って選択されてしまうと
いう問題があった。
【０００６】
【課題を解決するための手段】本願発明によれば、半導
体基板上に形成されたボンディングパッドと、このボン
ディングパッドの電位を検出して所定の内部信号を出力
する判定回路とを備えた半導体装置において、ボンディ
ングパッドを所定の駆動能力で所定の電位に駆動する第
１の手段と、この半導体装置に最初に電源電圧が供給さ
れてから所定の遅延時間が経過するまでの間に、この所
定の駆動能力よりも大きな駆動能力でボンディングパッ
ドを所定の電位に駆動する第２の手段とを有する半導体
装置を得る。
体基板上に形成されたボンディングパッドと、このボン
ディングパッドの電位を検出して所定の内部信号を出力
する判定回路とを備えた半導体装置において、ボンディ
ングパッドを所定の駆動能力で所定の電位に駆動する第
１の手段と、この半導体装置に最初に電源電圧が供給さ
れてから所定の遅延時間が経過するまでの間に、この所
定の駆動能力よりも大きな駆動能力でボンディングパッ
ドを所定の電位に駆動する第２の手段とを有する半導体
装置を得る。
【０００７】また、この第１の手段は、電源電位が供給
される第１の電源とボンディングパッドとの間に接続さ
れ、ゲートが第２の電源に接続された第１のトランジス
タを有し、この第２の手段は、第１の電源とボンディン
グパッドとの間に接続され、半導体装置に最初に電源電
圧が供給されてから所定の遅延時間が経過するまでゲー
トにロウレベル信号が供給される第２のトランジスタを
有するように構成されている。或いは、この第１の手段
は、第２の電源とボンディングパッドとの間に接続さ
れ、ゲートが、電源電位が供給される第１の電源に接続
された第１のトランジスタを有し、第２の手段は、第２
の電源とボンディングパッドとの間に接続され、半導体
装置に最初に電源電圧が供給されてから所定の遅延時間
が経過するまでの間に、ゲートにハイレベル信号が供給
される第２のトランジスタを有するように構成されてい
る。
される第１の電源とボンディングパッドとの間に接続さ
れ、ゲートが第２の電源に接続された第１のトランジス
タを有し、この第２の手段は、第１の電源とボンディン
グパッドとの間に接続され、半導体装置に最初に電源電
圧が供給されてから所定の遅延時間が経過するまでゲー
トにロウレベル信号が供給される第２のトランジスタを
有するように構成されている。或いは、この第１の手段
は、第２の電源とボンディングパッドとの間に接続さ
れ、ゲートが、電源電位が供給される第１の電源に接続
された第１のトランジスタを有し、第２の手段は、第２
の電源とボンディングパッドとの間に接続され、半導体
装置に最初に電源電圧が供給されてから所定の遅延時間
が経過するまでの間に、ゲートにハイレベル信号が供給
される第２のトランジスタを有するように構成されてい
る。
【０００８】さらに、このロウレベル信号を供給するロ
ウレベル回路、またはハイレベル信号を供給するハイレ
ベル回路は、それぞれ、第１及び第２の電源の間に直列
接続された負荷抵抗素子と容量素子とを有するように構
成され、ロウレベル回路は従属接続された偶数段のＣＭ
ＯＳインバータを出力部とし、初段のＣＭＯＳインバー
タのゲートに負荷抵抗素子と容量素子との共通接続点が
接続されており、ハイレベル回路は、従属接続された奇
数段のＣＭＯＳインバータを出力部とし、初段のＣＭＯ
Ｓインバータのゲートに負荷抵抗素子と容量素子との共
通接続点が接続されるように構成される。より具体的に
は、負荷抵抗素子はゲートが第２の電源に接続されたＰ
型ＭＯＳトランジスタである。
ウレベル回路、またはハイレベル信号を供給するハイレ
ベル回路は、それぞれ、第１及び第２の電源の間に直列
接続された負荷抵抗素子と容量素子とを有するように構
成され、ロウレベル回路は従属接続された偶数段のＣＭ
ＯＳインバータを出力部とし、初段のＣＭＯＳインバー
タのゲートに負荷抵抗素子と容量素子との共通接続点が
接続されており、ハイレベル回路は、従属接続された奇
数段のＣＭＯＳインバータを出力部とし、初段のＣＭＯ
Ｓインバータのゲートに負荷抵抗素子と容量素子との共
通接続点が接続されるように構成される。より具体的に
は、負荷抵抗素子はゲートが第２の電源に接続されたＰ
型ＭＯＳトランジスタである。
【０００９】そして、第２のトランジスタは第１のトラ
ンジスタよりもチャネル幅が広く形成され、またはチャ
ネル長が短く形成されて、または閾値電圧が低く設定さ
れている。
ンジスタよりもチャネル幅が広く形成され、またはチャ
ネル長が短く形成されて、または閾値電圧が低く設定さ
れている。
【００１０】また、本願発明によれば、半導体基板上に
形成されたボンディングパッドと第１の電源との間に接
続された第１のインピーダンス手段と、ボンディングパ
ッドの電位を検出して内部信号を発生する検出回路とを
有し、ボンディングパッドを第１の電源とは異なる第２
の電源にボンディングするかしないかによって内部信号
の電位を切り換えることにより、所定の機能を選択する
半導体装置において、第１のインピーダンス手段と並列
に接続され、半導体装置に電源電圧が供給されてから所
定の時間経過するまでの間には低インピーダンスを有
し、その後高インピーダンスを有する第２のインピーダ
ンス手段を備えたことを特徴とする半導体装置を得る。
形成されたボンディングパッドと第１の電源との間に接
続された第１のインピーダンス手段と、ボンディングパ
ッドの電位を検出して内部信号を発生する検出回路とを
有し、ボンディングパッドを第１の電源とは異なる第２
の電源にボンディングするかしないかによって内部信号
の電位を切り換えることにより、所定の機能を選択する
半導体装置において、第１のインピーダンス手段と並列
に接続され、半導体装置に電源電圧が供給されてから所
定の時間経過するまでの間には低インピーダンスを有
し、その後高インピーダンスを有する第２のインピーダ
ンス手段を備えたことを特徴とする半導体装置を得る。
【００１１】
【実施例】以下に図面を参照して、本願発明の実施例に
ついて説明する。
ついて説明する。
【００１２】図１は本願発明の第１の実施例である半導
体メモリ装置を示す平面図及び回路図であり、図２
（Ａ）は図１におけるパワーオン回路の回路図、図２
（Ｂ）はこの半導体装置に電源電圧が供給されたときの
パワーオン回路及びボンディングオプション判定回路部
１０の動作波形を示すタイミングチャートである。
体メモリ装置を示す平面図及び回路図であり、図２
（Ａ）は図１におけるパワーオン回路の回路図、図２
（Ｂ）はこの半導体装置に電源電圧が供給されたときの
パワーオン回路及びボンディングオプション判定回路部
１０の動作波形を示すタイミングチャートである。
【００１３】図１に示すように、半導体装置１６は、半
導体容器１８内の集積回路チップ１５上にボンディング
オプション判定回路１０およびボンディングオプション
パッド１４を備えており、ボンディングオプションパッ
ド１４はボンディングにより接地されるか、またはボン
ディングされずフローティング状態とされる。図１で
は、ボンディングオプションパッド１４が例えば接地用
外部リードＧＮＤＰＩＮにボンディングされた状態を破
線で示している。ボンディングオプション判定回路１０
は、インバータＩＶ１を有しボンディングオプションパ
ッド１４に接続されるボンディング判定回路部１２と、
直列接続されたインバータＩＶ２，ＩＶ３を有しボンデ
ィング判定回路部１２からの信号を受けて出力信号ＢＯ
ＰＴを出力する出力波形整形回路部１３と、さらにフロ
ーティング時対策回路部１１とを有している。このフロ
ーティング時対策回路部１１は、ボンディングオプショ
ンパッド１４と電源ＶDDとの間に接続されゲートが接地
されたＰ型ＭＯＳトランジスタＱ２と、ボンディングオ
プションパッド１４と電源ＶDDとの間に接続されゲート
にパワーオン回路１７の出力信号ＰＯＮＶが与えられる
Ｐ型ＭＯＳトランジスタＱ１とを備えている。Ｐ型ＭＯ
ＳトランジスタＱ２は、従来の半導体装置で用いられて
いたＰ型ＭＯＳトランジスタＱ５に比べて、非常に駆動
能力の小さいものであり、また、Ｐ型ＭＯＳトランジス
タＱ１は、このＰ型ＭＯＳトランジスタＱ２に比べて比
較的駆動能力の大きなものとなっている。即ち、Ｐ型Ｍ
ＯＳトランジスタＱ１は、Ｐ型ＭＯＳトランジスタＱ２
に比べて、チャネル長が短く形成され、またはチャネル
幅が広く形成されている。これは、Ｐ型ＭＯＳトランジ
スタＱ２を複数のＰ型ＭＯＳトランジスタの直列接続で
構成し、またはＰ型ＭＯＳトランジスタＱ１を複数のＰ
型ＭＯＳトランジスタの並列接続で構成することによっ
ても実現できる。また、Ｐ型ＭＯＳトランジスタＱ１の
閾値電圧を相対的に小さくすることによっても、同様の
効果を得ることができる。さらに、Ｐ型ＭＯＳトランジ
スタＱ１，Ｑ２は、所定のインピーダンスを有するもの
であればよいので、他のインピーダンス手段で置き換え
ることもできる。たとえば、Ｐ型ＭＯＳトランジスタＱ
２の代わりに高抵抗素子を用いることができる。
導体容器１８内の集積回路チップ１５上にボンディング
オプション判定回路１０およびボンディングオプション
パッド１４を備えており、ボンディングオプションパッ
ド１４はボンディングにより接地されるか、またはボン
ディングされずフローティング状態とされる。図１で
は、ボンディングオプションパッド１４が例えば接地用
外部リードＧＮＤＰＩＮにボンディングされた状態を破
線で示している。ボンディングオプション判定回路１０
は、インバータＩＶ１を有しボンディングオプションパ
ッド１４に接続されるボンディング判定回路部１２と、
直列接続されたインバータＩＶ２，ＩＶ３を有しボンデ
ィング判定回路部１２からの信号を受けて出力信号ＢＯ
ＰＴを出力する出力波形整形回路部１３と、さらにフロ
ーティング時対策回路部１１とを有している。このフロ
ーティング時対策回路部１１は、ボンディングオプショ
ンパッド１４と電源ＶDDとの間に接続されゲートが接地
されたＰ型ＭＯＳトランジスタＱ２と、ボンディングオ
プションパッド１４と電源ＶDDとの間に接続されゲート
にパワーオン回路１７の出力信号ＰＯＮＶが与えられる
Ｐ型ＭＯＳトランジスタＱ１とを備えている。Ｐ型ＭＯ
ＳトランジスタＱ２は、従来の半導体装置で用いられて
いたＰ型ＭＯＳトランジスタＱ５に比べて、非常に駆動
能力の小さいものであり、また、Ｐ型ＭＯＳトランジス
タＱ１は、このＰ型ＭＯＳトランジスタＱ２に比べて比
較的駆動能力の大きなものとなっている。即ち、Ｐ型Ｍ
ＯＳトランジスタＱ１は、Ｐ型ＭＯＳトランジスタＱ２
に比べて、チャネル長が短く形成され、またはチャネル
幅が広く形成されている。これは、Ｐ型ＭＯＳトランジ
スタＱ２を複数のＰ型ＭＯＳトランジスタの直列接続で
構成し、またはＰ型ＭＯＳトランジスタＱ１を複数のＰ
型ＭＯＳトランジスタの並列接続で構成することによっ
ても実現できる。また、Ｐ型ＭＯＳトランジスタＱ１の
閾値電圧を相対的に小さくすることによっても、同様の
効果を得ることができる。さらに、Ｐ型ＭＯＳトランジ
スタＱ１，Ｑ２は、所定のインピーダンスを有するもの
であればよいので、他のインピーダンス手段で置き換え
ることもできる。たとえば、Ｐ型ＭＯＳトランジスタＱ
２の代わりに高抵抗素子を用いることができる。
【００１４】図２（Ａ）に、このパワーオン回路１７の
回路図を示す。電源ＶDDと接地線ＧＮＤとの間に負荷素
子であるＰ型ＭＯＳトランジスタＱ１１と容量素子Ｃ１
とが直列接続され、その接続点Ｃの電位がＣＭＯＳイン
バータＩＶ１１，ＩＶ１２を介して出力信号ＰＯＮＶと
して出力される。このＰ型ＭＯＳトランジスタＱ１１の
ゲートは電源ＶDDに接続されている。また、この接続点
Ｃと接地線ＧＮＤとの間には、ゲートが共通に電源ＶDD
に接続されたＮ型ＭＯＳトランジスタＱ１２，Ｑ１３が
直列接続されており、これによりＰ型ＭＯＳトランジス
タＱ１１によって容量素子Ｃ１が充電される速度、及び
充電後の共通接続点の電位が調整されている。さらに、
インバータＩＶ１１の出力とインバータＩＶ１２の入力
との接続点Ｄおよび電源ＶDDの間には、容量素子Ｃ２が
接続されている。
回路図を示す。電源ＶDDと接地線ＧＮＤとの間に負荷素
子であるＰ型ＭＯＳトランジスタＱ１１と容量素子Ｃ１
とが直列接続され、その接続点Ｃの電位がＣＭＯＳイン
バータＩＶ１１，ＩＶ１２を介して出力信号ＰＯＮＶと
して出力される。このＰ型ＭＯＳトランジスタＱ１１の
ゲートは電源ＶDDに接続されている。また、この接続点
Ｃと接地線ＧＮＤとの間には、ゲートが共通に電源ＶDD
に接続されたＮ型ＭＯＳトランジスタＱ１２，Ｑ１３が
直列接続されており、これによりＰ型ＭＯＳトランジス
タＱ１１によって容量素子Ｃ１が充電される速度、及び
充電後の共通接続点の電位が調整されている。さらに、
インバータＩＶ１１の出力とインバータＩＶ１２の入力
との接続点Ｄおよび電源ＶDDの間には、容量素子Ｃ２が
接続されている。
【００１５】このパワーオン回路１７の動作を説明する
タイミングチャートを、図２（Ｂ）に示す。半導体装置
１６に電源が供給されていないときは、接続点Ｃ，Ｄの
電位及び出力信号ＰＯＮＶの電位は、ほぼ接地電位とな
っているとする。そして、半導体装置１６に最初に電源
が供給されて電源ＶDDの電位が上昇し始めると、まず容
量素子Ｃ２を通して接続点Ｄの電位が上昇し、インバー
タＩＶ１２のＮ型ＭＯＳトランジスタがオンすることに
より、出力信号ＰＯＮＶはロウレベルである接地電位に
なる。即ち、電源供給前に出力信号ＰＯＮＶの電位が接
地電位以上の電位でフローテイングしていたとしても、
電源投入によってすみやかにロウレベルに固定される。
そして、Ｐ型ＭＯＳトランジスタＱ１１が導通すると、
容量素子Ｃ１が充電され、接続点Ｃの電位は上昇し始め
る。また、これにともない、Ｎ型ＭＯＳトランジスタＱ
１２，１３が導通し、これらＮ型ＭＯＳトランジスタＱ
１２，１３からなる直列回路の電流駆動能力により、容
量素子Ｃ１を充電する電流、および充電完了後の平衡状
態における接続点Ｃの電位が調整される。そして図２
（Ｂ）に示すように、電源電位が最初に供給されてから
遅延時間ｔ1 が経過すると、接続点Ｃの電位が上昇して
ＣＭＯＳインバータＩＶ１１の閾値電圧に達し、ＣＭＯ
ＳインバータＩＶ１１の出力電位が接地電位となること
により、出力信号ＰＯＮＶの電位はハイレベルとなり、
電源ＶDDの電位に一致する。
タイミングチャートを、図２（Ｂ）に示す。半導体装置
１６に電源が供給されていないときは、接続点Ｃ，Ｄの
電位及び出力信号ＰＯＮＶの電位は、ほぼ接地電位とな
っているとする。そして、半導体装置１６に最初に電源
が供給されて電源ＶDDの電位が上昇し始めると、まず容
量素子Ｃ２を通して接続点Ｄの電位が上昇し、インバー
タＩＶ１２のＮ型ＭＯＳトランジスタがオンすることに
より、出力信号ＰＯＮＶはロウレベルである接地電位に
なる。即ち、電源供給前に出力信号ＰＯＮＶの電位が接
地電位以上の電位でフローテイングしていたとしても、
電源投入によってすみやかにロウレベルに固定される。
そして、Ｐ型ＭＯＳトランジスタＱ１１が導通すると、
容量素子Ｃ１が充電され、接続点Ｃの電位は上昇し始め
る。また、これにともない、Ｎ型ＭＯＳトランジスタＱ
１２，１３が導通し、これらＮ型ＭＯＳトランジスタＱ
１２，１３からなる直列回路の電流駆動能力により、容
量素子Ｃ１を充電する電流、および充電完了後の平衡状
態における接続点Ｃの電位が調整される。そして図２
（Ｂ）に示すように、電源電位が最初に供給されてから
遅延時間ｔ1 が経過すると、接続点Ｃの電位が上昇して
ＣＭＯＳインバータＩＶ１１の閾値電圧に達し、ＣＭＯ
ＳインバータＩＶ１１の出力電位が接地電位となること
により、出力信号ＰＯＮＶの電位はハイレベルとなり、
電源ＶDDの電位に一致する。
【００１６】次に、このパワーオン回路１７を用いた半
導体メモリ装置１６の動作について説明する。
導体メモリ装置１６の動作について説明する。
【００１７】まず、図１において破線で示すように、ボ
ンディングオプションパッド１４が接地用外部リードＧ
ＮＤＰＩＮにボンディングされた場合について説明す
る。
ンディングオプションパッド１４が接地用外部リードＧ
ＮＤＰＩＮにボンディングされた場合について説明す
る。
【００１８】半導体装置１６に最初に電源電圧が供給さ
れてから遅延時間ｔ1 が経過するまでの間は、図２
（Ｂ）に示すように、パワーオン回路１７の出力信号Ｐ
ＯＮＶはロウレベルである。そして、ボンディングオプ
ション判定回路１０におけるＰ型ＭＯＳトランジスタＱ
１のゲートにはこのロウレベルの信号ＰＯＮＶが印加さ
れる。またＰ型ＭＯＳトランジスタＱ２のゲートは接地
されている。従ってこれらＰ型ＭＯＳトランジスタＱ
１，Ｑ２は共にゲートが接地電位であり、電源ＶDDの電
位がＰ型ＭＯＳトランジスタの閾値電圧の絶対値よりも
大きくなると、導通状態となり、電源ＶDDから接点Ａに
向かって電流が流れる。即ち、この遅延時間が経過する
までの期間は、電源ＶDDから接続点Ａに流れる電流は、
比較的大きなものである。しかしこのとき、接続点Ａは
ボンディングオプションパッド１４を介してボンディン
グにより接地されているため、Ｐ型ＭＯＳトランジスタ
Ｑ１、Ｑ２を通して電源ＶDDから接続点Ａに流れる電流
は、接地線である外部リードＧＮＤＰＩＮに流れ、これ
により接続点Ａの電位はほぼ接地電位に保たれることに
なる。従って、フローティング時対策ゲート部１１の出
力はロウレベル、ボンディング判定回路部１２の出力は
ハイレベルとなり、出力波形整形回路部１３からの出力
信号ＢＯＰＴはハイレベルとなる。一方、遅延時間ｔ1
が経過すると、図２（Ｂ）に示すように、パワーオン回
路１７の出力信号ＰＯＮＶはハイレベルとなり、電源Ｖ
DDの電位に一致する。従って、ボンディングオプション
判定回路１０において、Ｐ型ＭＯＳトランジスタＱ１の
ゲート電位及びソース電位は共に電源ＶDDの電位に一致
し、Ｐ型ＭＯＳトランジスタＱ１は非導通となる。従っ
て、フローティング時対策ゲート部１１において接続点
Ａは、電流駆動能力の非常に小さなＰ型ＭＯＳトランジ
スタＱ２のみによって駆動される。このため、電源ＶDD
から接続点Ａへ流れる電流は、遅延時間ｔ1 が経過する
前よりもはるかに小さなものとなる。この場合におい
て、接続点Ａの電位はボンディングオプションパッド１
４からの信号ＢＯＩＮの電位である接地電位に引き下げ
られているので、出力波形整形回路部１３からの出力信
号ＢＯＰＴは、ハイレベルを維持する。
れてから遅延時間ｔ1 が経過するまでの間は、図２
（Ｂ）に示すように、パワーオン回路１７の出力信号Ｐ
ＯＮＶはロウレベルである。そして、ボンディングオプ
ション判定回路１０におけるＰ型ＭＯＳトランジスタＱ
１のゲートにはこのロウレベルの信号ＰＯＮＶが印加さ
れる。またＰ型ＭＯＳトランジスタＱ２のゲートは接地
されている。従ってこれらＰ型ＭＯＳトランジスタＱ
１，Ｑ２は共にゲートが接地電位であり、電源ＶDDの電
位がＰ型ＭＯＳトランジスタの閾値電圧の絶対値よりも
大きくなると、導通状態となり、電源ＶDDから接点Ａに
向かって電流が流れる。即ち、この遅延時間が経過する
までの期間は、電源ＶDDから接続点Ａに流れる電流は、
比較的大きなものである。しかしこのとき、接続点Ａは
ボンディングオプションパッド１４を介してボンディン
グにより接地されているため、Ｐ型ＭＯＳトランジスタ
Ｑ１、Ｑ２を通して電源ＶDDから接続点Ａに流れる電流
は、接地線である外部リードＧＮＤＰＩＮに流れ、これ
により接続点Ａの電位はほぼ接地電位に保たれることに
なる。従って、フローティング時対策ゲート部１１の出
力はロウレベル、ボンディング判定回路部１２の出力は
ハイレベルとなり、出力波形整形回路部１３からの出力
信号ＢＯＰＴはハイレベルとなる。一方、遅延時間ｔ1
が経過すると、図２（Ｂ）に示すように、パワーオン回
路１７の出力信号ＰＯＮＶはハイレベルとなり、電源Ｖ
DDの電位に一致する。従って、ボンディングオプション
判定回路１０において、Ｐ型ＭＯＳトランジスタＱ１の
ゲート電位及びソース電位は共に電源ＶDDの電位に一致
し、Ｐ型ＭＯＳトランジスタＱ１は非導通となる。従っ
て、フローティング時対策ゲート部１１において接続点
Ａは、電流駆動能力の非常に小さなＰ型ＭＯＳトランジ
スタＱ２のみによって駆動される。このため、電源ＶDD
から接続点Ａへ流れる電流は、遅延時間ｔ1 が経過する
前よりもはるかに小さなものとなる。この場合におい
て、接続点Ａの電位はボンディングオプションパッド１
４からの信号ＢＯＩＮの電位である接地電位に引き下げ
られているので、出力波形整形回路部１３からの出力信
号ＢＯＰＴは、ハイレベルを維持する。
【００１９】以上の通り、ボンディングオプションパッ
ド１４をボンディングにより接地した場合には、ボンデ
ィングオプション判定回路部１０において、半導体装置
１６に最初に電源電圧が供給されてから遅延時間ｔ1 が
経過するまでの間のみ、電源ＶDDからＰ型ＭＯＳトラン
ジスタＱ１，Ｑ２を通して接地点に向けて電流が流れて
消費電力が比較的大きくなるが、遅延時間ｔ1 の経過
後、通常の動作時には、消費電流は電流駆動能力の非常
に小さなトランジスタＱ２のみを流れ、消費電力は非常
に小さなものとなる。そして、遅延時間と通常動作時を
通して、ボンディングオプション判定回路１０の出力信
号ＢＯＰＴは、ハイレベルに固定される。
ド１４をボンディングにより接地した場合には、ボンデ
ィングオプション判定回路部１０において、半導体装置
１６に最初に電源電圧が供給されてから遅延時間ｔ1 が
経過するまでの間のみ、電源ＶDDからＰ型ＭＯＳトラン
ジスタＱ１，Ｑ２を通して接地点に向けて電流が流れて
消費電力が比較的大きくなるが、遅延時間ｔ1 の経過
後、通常の動作時には、消費電流は電流駆動能力の非常
に小さなトランジスタＱ２のみを流れ、消費電力は非常
に小さなものとなる。そして、遅延時間と通常動作時を
通して、ボンディングオプション判定回路１０の出力信
号ＢＯＰＴは、ハイレベルに固定される。
【００２０】そして、この出力信号ＢＯＰＴは、図示し
ない機能選択用回路部に入力されて、半導体装置１６の
機能のうち所定のものを選択的に動作可能とする。即
ち、この選択により、半導体装置１６の通常動作時にお
ける機能が特定され、または通常動作時において特定の
機能を必要に応じて随時動作させることができる状態に
なる。たとえば、ボンディングオプションパッド１４を
接地用外部リードＧＮＤＰＩＮにボンディングする事に
より、半導体メモリ装置１６のビット構成が１６ビット
に設定され、または通常動作時においてページモードを
使用することが可能となる。
ない機能選択用回路部に入力されて、半導体装置１６の
機能のうち所定のものを選択的に動作可能とする。即
ち、この選択により、半導体装置１６の通常動作時にお
ける機能が特定され、または通常動作時において特定の
機能を必要に応じて随時動作させることができる状態に
なる。たとえば、ボンディングオプションパッド１４を
接地用外部リードＧＮＤＰＩＮにボンディングする事に
より、半導体メモリ装置１６のビット構成が１６ビット
に設定され、または通常動作時においてページモードを
使用することが可能となる。
【００２１】次に、ボンディングオプションパッド１４
がボンディングされず、フローティングしている場合に
ついて説明する。
がボンディングされず、フローティングしている場合に
ついて説明する。
【００２２】半導体装置１６に最初に電源電圧が供給さ
れてから遅延時間ｔ1 が経過するまでの間は、説明した
通りパワーオン回路１７の出力信号ＰＯＮＶはロウレベ
ルである。よって、ボンディングオプション判定回路１
０におけるＰ型ＭＯＳトランジスタＱ１のゲートにはロ
ウレベルが印加され、またＰ型ＭＯＳトランジスタＱ２
のゲートは接地されているので、これらＰ型ＭＯＳトラ
ンジスタＱ１，Ｑ２は共に導通状態となり、電源ＶDDか
ら接続点Ａに向かって電流を流し、接続点Ａを駆動す
る。即ち、この遅延時間ｔ1 が経過するまでの期間は、
電源ＶDDから接続点Ａに向かって比較的大きな電流が流
れることになる。そのため、ボンディングオプションパ
ッド１４はフローティングしているので、この期間中は
図２（Ｂ）に示すように、接続点Ａの電位は速やかに上
昇する。そして、遅延時間ｔ1 が経過した後は、出力信
号ＰＯＮＶはハイレベルとなるのでＰ型トランジスタＱ
１は非導通となり、Ｐ型トランジスタＱ２のみで接続点
Ａを駆動することになる。この場合、Ｐ型トランジスタ
Ｑ２の電流駆動能力は非常に小さいので、接続点Ａの電
位の上昇は緩やかになり、電源ＶDDの電位に達するまで
の時間ｔ2 は長くなる恐れがある。しかし、ボンディン
グオプション判定回路１０を正常に動作させるために
は、接続点Ａの電位がボンディング判定回路部１２のイ
ンバータＩＶ１の閾値電圧に達しさえすれば十分であ
る。したがって、Ｐ型トランジスタＱ１の駆動能力を比
較的大きく設定しておくことにより、遅延時間ｔ1 経過
以前、または遅延時間ｔ1 経過後速やかに、接続点Ａの
電位がインバータＩＶ１の閾値電圧に達するようにする
事ができる。そして、接続点Ａの電位がインバータＩＶ
１の閾値電圧に達すれば、ボンディング判定回路部１２
の出力はロウレベルとなり、出力波形整形回路部１３の
出力信号ＢＯＰＴはロウレベルとなる。
れてから遅延時間ｔ1 が経過するまでの間は、説明した
通りパワーオン回路１７の出力信号ＰＯＮＶはロウレベ
ルである。よって、ボンディングオプション判定回路１
０におけるＰ型ＭＯＳトランジスタＱ１のゲートにはロ
ウレベルが印加され、またＰ型ＭＯＳトランジスタＱ２
のゲートは接地されているので、これらＰ型ＭＯＳトラ
ンジスタＱ１，Ｑ２は共に導通状態となり、電源ＶDDか
ら接続点Ａに向かって電流を流し、接続点Ａを駆動す
る。即ち、この遅延時間ｔ1 が経過するまでの期間は、
電源ＶDDから接続点Ａに向かって比較的大きな電流が流
れることになる。そのため、ボンディングオプションパ
ッド１４はフローティングしているので、この期間中は
図２（Ｂ）に示すように、接続点Ａの電位は速やかに上
昇する。そして、遅延時間ｔ1 が経過した後は、出力信
号ＰＯＮＶはハイレベルとなるのでＰ型トランジスタＱ
１は非導通となり、Ｐ型トランジスタＱ２のみで接続点
Ａを駆動することになる。この場合、Ｐ型トランジスタ
Ｑ２の電流駆動能力は非常に小さいので、接続点Ａの電
位の上昇は緩やかになり、電源ＶDDの電位に達するまで
の時間ｔ2 は長くなる恐れがある。しかし、ボンディン
グオプション判定回路１０を正常に動作させるために
は、接続点Ａの電位がボンディング判定回路部１２のイ
ンバータＩＶ１の閾値電圧に達しさえすれば十分であ
る。したがって、Ｐ型トランジスタＱ１の駆動能力を比
較的大きく設定しておくことにより、遅延時間ｔ1 経過
以前、または遅延時間ｔ1 経過後速やかに、接続点Ａの
電位がインバータＩＶ１の閾値電圧に達するようにする
事ができる。そして、接続点Ａの電位がインバータＩＶ
１の閾値電圧に達すれば、ボンディング判定回路部１２
の出力はロウレベルとなり、出力波形整形回路部１３の
出力信号ＢＯＰＴはロウレベルとなる。
【００２３】以上の通り、ボンディングオプションパッ
ド１４をボンディングせずフローティングさせた場合に
は、ボンディングオプション判定回路部１０において、
半導体装置１６に最初に電源電圧が供給されてから遅延
時間ｔ1 が経過するまでの間に、Ｐ型ＭＯＳトランジス
タＱ１，Ｑ２により接続点Ａを比較的強く駆動して、接
続点Ａの電位を上昇させるので、遅延時間ｔ1 の経過後
においてＰ型ＭＯＳトランジスタＱ２のみによる駆動と
なり、駆動能力が小さくなったとしても、接続点Ａの電
位を確実に上昇させてボンディングオプション判定回路
１０を正常に動作させることができる。即ち、接続点Ａ
の電位がインバータＩＶ１の閾値電圧に達することによ
り、ボンディングオプション判定回路１０の出力信号Ｂ
ＯＰＴは、ロウレベルとなる。
ド１４をボンディングせずフローティングさせた場合に
は、ボンディングオプション判定回路部１０において、
半導体装置１６に最初に電源電圧が供給されてから遅延
時間ｔ1 が経過するまでの間に、Ｐ型ＭＯＳトランジス
タＱ１，Ｑ２により接続点Ａを比較的強く駆動して、接
続点Ａの電位を上昇させるので、遅延時間ｔ1 の経過後
においてＰ型ＭＯＳトランジスタＱ２のみによる駆動と
なり、駆動能力が小さくなったとしても、接続点Ａの電
位を確実に上昇させてボンディングオプション判定回路
１０を正常に動作させることができる。即ち、接続点Ａ
の電位がインバータＩＶ１の閾値電圧に達することによ
り、ボンディングオプション判定回路１０の出力信号Ｂ
ＯＰＴは、ロウレベルとなる。
【００２４】そしてこの出力信号ＢＯＰＴは、図示しな
い機能選択用回路部に入力されて、半導体装置１６の機
能の所定のものを選択的に動作可能とする。即ち、この
選択により、半導体装置１６の通常動作時における機能
が特定され、または通常動作時において特定の機能を必
要に応じて随時動作させることができる状態になる。た
とえば、ボンディングオプションパッド１４をボンディ
ングせずフローティングさせる事により、半導体メモリ
装置１６のビット構成が８ビットに設定され、または通
常動作時においてページモードを使用しないことが選択
されることになる。
い機能選択用回路部に入力されて、半導体装置１６の機
能の所定のものを選択的に動作可能とする。即ち、この
選択により、半導体装置１６の通常動作時における機能
が特定され、または通常動作時において特定の機能を必
要に応じて随時動作させることができる状態になる。た
とえば、ボンディングオプションパッド１４をボンディ
ングせずフローティングさせる事により、半導体メモリ
装置１６のビット構成が８ビットに設定され、または通
常動作時においてページモードを使用しないことが選択
されることになる。
【００２５】即ち、本願発明の第１の実施例では、ボン
ディングオプション判定回路１０を有する半導体装置１
６において、ボンディングオプションパッド１４を駆動
する為に駆動能力の異なる２つのＰ型ＭＯＳトランジス
タＱ１，Ｑ２を用い、大きな駆動能力のトランジスタＱ
１は、半導体装置に最初に電源が供給されてから所定の
遅延時間が経過するまでの間においてパッド１４を駆動
するようにしたので、ボンディングオプションパッド１
４が接地点にボンディングされたときには、電源オン後
の短い期間内にのみ大きな消費電流が流れ、消費電力を
小さくすることができ、またボンディングされないとき
は、電源オン後の短い期間内においてパッド１４を強く
駆動して、その後駆動能力が小さくなっても誤動作を起
こすこと無く、ボンディングオプション判定回路部１０
は正常な出力信号を出力する。
ディングオプション判定回路１０を有する半導体装置１
６において、ボンディングオプションパッド１４を駆動
する為に駆動能力の異なる２つのＰ型ＭＯＳトランジス
タＱ１，Ｑ２を用い、大きな駆動能力のトランジスタＱ
１は、半導体装置に最初に電源が供給されてから所定の
遅延時間が経過するまでの間においてパッド１４を駆動
するようにしたので、ボンディングオプションパッド１
４が接地点にボンディングされたときには、電源オン後
の短い期間内にのみ大きな消費電流が流れ、消費電力を
小さくすることができ、またボンディングされないとき
は、電源オン後の短い期間内においてパッド１４を強く
駆動して、その後駆動能力が小さくなっても誤動作を起
こすこと無く、ボンディングオプション判定回路部１０
は正常な出力信号を出力する。
【００２６】図３は本願発明の第２の実施例である半導
体メモリ装置を示す平面図及び回路図であり、図４
（Ａ）は図３におけるパワーオン回路２７の回路図、図
２（Ｂ）はこの半導体装置に電源電圧が供給されたとき
のパワーオン回路２７及びボンディングオプション判定
回路部２０の動作波形を示すタイミングチャートであ
る。
体メモリ装置を示す平面図及び回路図であり、図４
（Ａ）は図３におけるパワーオン回路２７の回路図、図
２（Ｂ）はこの半導体装置に電源電圧が供給されたとき
のパワーオン回路２７及びボンディングオプション判定
回路部２０の動作波形を示すタイミングチャートであ
る。
【００２７】図３に示すように、第２の実施例の半導体
装置２６は第１の実施例の装置とほぼ同様の構成であ
り、異なる点は、以下の通りである。即ち、フローティ
ング時対策ゲート部２１において、ボンディングオプシ
ョンパッド２４からの信号線と接地点との間に、Ｎ型Ｍ
ＯＳトランジスタＱ３，Ｑ４が接続されており、Ｎ型Ｍ
ＯＳトランジスタＱ４のゲートは電源ＶDDに、Ｎ型ＭＯ
ＳトランジスタＱ３のゲートはパワーオン回路２７の出
力にそれぞれ接続されている。また、出力波形整形回路
部２３は、３つのインバータＩＶ２，ＩＶ３，ＩＶ４を
有し、ボンディングオプションパッド２４は図３に破線
で示すように、電源用外部リードＶＤＤＰＩＮにボンデ
ィングされ、またはボンディングされないでフローティ
ングとされる。さらに、第２の実施例において用いるパ
ワーオン回路２７の回路図を図４（Ａ）に示す。パワー
オン回路２７が第１の実施例で用いたものと異なる点
は、出力段部として、３つのＣＭＯＳインバータＩＶ２
１，ＩＶ２２，ＩＶ２３を有する点である。
装置２６は第１の実施例の装置とほぼ同様の構成であ
り、異なる点は、以下の通りである。即ち、フローティ
ング時対策ゲート部２１において、ボンディングオプシ
ョンパッド２４からの信号線と接地点との間に、Ｎ型Ｍ
ＯＳトランジスタＱ３，Ｑ４が接続されており、Ｎ型Ｍ
ＯＳトランジスタＱ４のゲートは電源ＶDDに、Ｎ型ＭＯ
ＳトランジスタＱ３のゲートはパワーオン回路２７の出
力にそれぞれ接続されている。また、出力波形整形回路
部２３は、３つのインバータＩＶ２，ＩＶ３，ＩＶ４を
有し、ボンディングオプションパッド２４は図３に破線
で示すように、電源用外部リードＶＤＤＰＩＮにボンデ
ィングされ、またはボンディングされないでフローティ
ングとされる。さらに、第２の実施例において用いるパ
ワーオン回路２７の回路図を図４（Ａ）に示す。パワー
オン回路２７が第１の実施例で用いたものと異なる点
は、出力段部として、３つのＣＭＯＳインバータＩＶ２
１，ＩＶ２２，ＩＶ２３を有する点である。
【００２８】まず、パワーオン回路２７の動作について
説明する。半導体装置２６に電源が供給されていないと
きは、接続点Ｅ，Ｆの電位及び出力信号ＰＯＮＡの電位
は、ほぼ接地電位となっているとする。半導体装置２６
に最初に電源が供給されて電源ＶDDの電位が上昇し始め
ると、まず容量素子Ｃ４を通して接続点Ｆの電位が上昇
し、インバータＩＶ２２のＮ型ＭＯＳトランジスタがオ
ンすることにより、インバータＩＶ２３のＰ型ＭＯＳト
ランジスタのゲートは接地電位となり、電源ＶDDの電位
がＰ型ＭＯＳトランジスタの閾値電圧の絶対値以上にな
ると、出力信号ＰＯＮＡはハイレベルとなり、電源ＶDD
と同じ電位になる。即ち、電源供給前に出力信号ＰＯＮ
Ａの電位が接地電位以上の電位でフローテイングしてい
たとしても、電源投入によって速やかにハイレベルであ
る電源ＶDDの電位に一致する。また、Ｐ型ＭＯＳトラン
ジスタＱ２１が導通すると、容量素子Ｃ３が充電され、
接続点Ｅの電位は上昇し始める。このとき、Ｎ型ＭＯＳ
トランジスタＱ２２，２３からなる直列回路の電流駆動
能力により、容量素子Ｃ３を充電する速さ、及び充電完
了後の接続点Ｅの電位が調整される。そして図４（Ｂ）
に示すように、電源電位が最初に供給されてから遅延時
間ｔ3 が経過すると、接続点Ｅの電位が上昇してＣＭＯ
ＳインバータＩＶ２１の閾値電圧に達し、ＣＭＯＳイン
バータＩＶ２１の出力電位が接地電位となることによ
り、出力信号ＰＯＮＡの電位もロウレベルである接地電
位となる。
説明する。半導体装置２６に電源が供給されていないと
きは、接続点Ｅ，Ｆの電位及び出力信号ＰＯＮＡの電位
は、ほぼ接地電位となっているとする。半導体装置２６
に最初に電源が供給されて電源ＶDDの電位が上昇し始め
ると、まず容量素子Ｃ４を通して接続点Ｆの電位が上昇
し、インバータＩＶ２２のＮ型ＭＯＳトランジスタがオ
ンすることにより、インバータＩＶ２３のＰ型ＭＯＳト
ランジスタのゲートは接地電位となり、電源ＶDDの電位
がＰ型ＭＯＳトランジスタの閾値電圧の絶対値以上にな
ると、出力信号ＰＯＮＡはハイレベルとなり、電源ＶDD
と同じ電位になる。即ち、電源供給前に出力信号ＰＯＮ
Ａの電位が接地電位以上の電位でフローテイングしてい
たとしても、電源投入によって速やかにハイレベルであ
る電源ＶDDの電位に一致する。また、Ｐ型ＭＯＳトラン
ジスタＱ２１が導通すると、容量素子Ｃ３が充電され、
接続点Ｅの電位は上昇し始める。このとき、Ｎ型ＭＯＳ
トランジスタＱ２２，２３からなる直列回路の電流駆動
能力により、容量素子Ｃ３を充電する速さ、及び充電完
了後の接続点Ｅの電位が調整される。そして図４（Ｂ）
に示すように、電源電位が最初に供給されてから遅延時
間ｔ3 が経過すると、接続点Ｅの電位が上昇してＣＭＯ
ＳインバータＩＶ２１の閾値電圧に達し、ＣＭＯＳイン
バータＩＶ２１の出力電位が接地電位となることによ
り、出力信号ＰＯＮＡの電位もロウレベルである接地電
位となる。
【００２９】次に、第２の実施例である半導体装置２６
の動作を説明する。
の動作を説明する。
【００３０】まず、図３に破線で示すように、ボンディ
ングオプションパッド２４が電源用外部リードＶＤＤＰ
ＩＮにボンディングされた場合について説明する。
ングオプションパッド２４が電源用外部リードＶＤＤＰ
ＩＮにボンディングされた場合について説明する。
【００３１】半導体メモリ装置２６に最初に電源電圧が
供給されてから遅延時間ｔ3 が経過するまでは、図４
（Ｂ）に示すとおりパワーオン回路２７の出力信号ＰＯ
ＮＡはハイレベルであり、電源ＶDDの電位に追随するよ
うに上昇する。そして、ボンディングオプション判定回
路２０におけるＮ型ＭＯＳトランジスタＱ３のゲートに
はこのハイレベルの信号ＰＯＮＡが印加され、Ｐ型ＭＯ
ＳトランジスタＱ２のゲートは電源ＶDDに接続されてい
る。従ってこれらＰ型ＭＯＳトランジスタＱ１，Ｑ２
は、電源ＶDDの電位がＮ型ＭＯＳトランジスタの閾値電
圧よりも大きくなると、導通状態となり、接点Ｂから接
地点に向かって電流を流す。即ち、ボンディングオプシ
ョンパッド２４は電源用外部リードＶＤＤＰＩＮに接続
されているから、電源ＶDDから接地点に向かって、電流
が流れることになる。この場合、遅延時間ｔ3 が経過す
るまでの期間は、２つのトランジスタＱ３，Ｑ４が導通
しているので、接地点に流れる電流は比較的大きなもの
となる。なお、Ｎ型ＭＯＳトランジスタＱ３、Ｑ４を通
して電源ＶDDから接地点に流れる電流は、ボンディング
により外部リードＶＤＤＰＩＮから接続点Ｂに流れる電
流に比べれば十分小さいので、接続点Ｂの電位はほぼ電
源ＶDDの電位に保たれることになる。従って、フローテ
ィング時対策ゲート部２１の出力は、ボンディングオプ
ションパッド２４からの信号ＢＯＩＮと同じくハイレベ
ル、ボンディング判定回路部２２の出力はロウレベルと
なり、出力波形整形回路部１３からの出力信号ＢＯＰＴ
はハイレベルとなる。一方、遅延時間ｔ3 経過後は、図
４（Ｂ）に示すようにパワーオン回路２７の出力信号Ｐ
ＯＮＶがロウレベルとなる。従って、ボンディングオプ
ション判定回路２０において、Ｎ型ＭＯＳトランジスタ
Ｑ３のゲート電位及びソース電位は共に接地電位に一致
し、Ｎ型ＭＯＳトランジスタＱ３は非導通となる。よっ
てフローティング時対策ゲート部２１において、接続点
Ｂから接地点へ流れる電流は、電流駆動能力の非常に小
さなＰ型ＭＯＳトランジスタＱ４を通る電流のみとな
り、電源ＶDDから接地点へ流れる電流は、遅延時間ｔ3
が経過する前よりもはるかに小さなものとなる。この場
合において、接続点Ｂの電位はボンディングオプション
パッド１４からの信号ＢＯＩＮの電位である電源電位に
引き上げられているので、出力波形整形回路部２３から
の出力信号ＢＯＰＴは、ハイレベルを維持する。
供給されてから遅延時間ｔ3 が経過するまでは、図４
（Ｂ）に示すとおりパワーオン回路２７の出力信号ＰＯ
ＮＡはハイレベルであり、電源ＶDDの電位に追随するよ
うに上昇する。そして、ボンディングオプション判定回
路２０におけるＮ型ＭＯＳトランジスタＱ３のゲートに
はこのハイレベルの信号ＰＯＮＡが印加され、Ｐ型ＭＯ
ＳトランジスタＱ２のゲートは電源ＶDDに接続されてい
る。従ってこれらＰ型ＭＯＳトランジスタＱ１，Ｑ２
は、電源ＶDDの電位がＮ型ＭＯＳトランジスタの閾値電
圧よりも大きくなると、導通状態となり、接点Ｂから接
地点に向かって電流を流す。即ち、ボンディングオプシ
ョンパッド２４は電源用外部リードＶＤＤＰＩＮに接続
されているから、電源ＶDDから接地点に向かって、電流
が流れることになる。この場合、遅延時間ｔ3 が経過す
るまでの期間は、２つのトランジスタＱ３，Ｑ４が導通
しているので、接地点に流れる電流は比較的大きなもの
となる。なお、Ｎ型ＭＯＳトランジスタＱ３、Ｑ４を通
して電源ＶDDから接地点に流れる電流は、ボンディング
により外部リードＶＤＤＰＩＮから接続点Ｂに流れる電
流に比べれば十分小さいので、接続点Ｂの電位はほぼ電
源ＶDDの電位に保たれることになる。従って、フローテ
ィング時対策ゲート部２１の出力は、ボンディングオプ
ションパッド２４からの信号ＢＯＩＮと同じくハイレベ
ル、ボンディング判定回路部２２の出力はロウレベルと
なり、出力波形整形回路部１３からの出力信号ＢＯＰＴ
はハイレベルとなる。一方、遅延時間ｔ3 経過後は、図
４（Ｂ）に示すようにパワーオン回路２７の出力信号Ｐ
ＯＮＶがロウレベルとなる。従って、ボンディングオプ
ション判定回路２０において、Ｎ型ＭＯＳトランジスタ
Ｑ３のゲート電位及びソース電位は共に接地電位に一致
し、Ｎ型ＭＯＳトランジスタＱ３は非導通となる。よっ
てフローティング時対策ゲート部２１において、接続点
Ｂから接地点へ流れる電流は、電流駆動能力の非常に小
さなＰ型ＭＯＳトランジスタＱ４を通る電流のみとな
り、電源ＶDDから接地点へ流れる電流は、遅延時間ｔ3
が経過する前よりもはるかに小さなものとなる。この場
合において、接続点Ｂの電位はボンディングオプション
パッド１４からの信号ＢＯＩＮの電位である電源電位に
引き上げられているので、出力波形整形回路部２３から
の出力信号ＢＯＰＴは、ハイレベルを維持する。
【００３２】以上の通り、ボンディングオプションパッ
ド２４をボンディングにより電源ＶDDに接続した場合に
は、ボンディングオプション判定回路部２０において、
半導体装置２６に最初に電源電圧が供給されてから遅延
時間ｔ3 が経過するまでの間のみ、電源ＶDDからＮ型Ｍ
ＯＳトランジスタＱ３，Ｑ４を通して接地点に向けて電
流が流れて消費電力が比較的大きくなるが、遅延時間ｔ
3 の経過後通常の動作時には、消費電流は電流駆動能力
の非常に小さなトランジスタＱ４のみを流れ、消費電力
は非常に小さなものとなる。また、ボンディングオプシ
ョン判定回路２０の出力信号ＢＯＰＴは、ハイレベルと
なる。
ド２４をボンディングにより電源ＶDDに接続した場合に
は、ボンディングオプション判定回路部２０において、
半導体装置２６に最初に電源電圧が供給されてから遅延
時間ｔ3 が経過するまでの間のみ、電源ＶDDからＮ型Ｍ
ＯＳトランジスタＱ３，Ｑ４を通して接地点に向けて電
流が流れて消費電力が比較的大きくなるが、遅延時間ｔ
3 の経過後通常の動作時には、消費電流は電流駆動能力
の非常に小さなトランジスタＱ４のみを流れ、消費電力
は非常に小さなものとなる。また、ボンディングオプシ
ョン判定回路２０の出力信号ＢＯＰＴは、ハイレベルと
なる。
【００３３】そして、第１の実施例と同様に、この出力
信号ＢＯＰＴは図示しない機能選択用の回路部に入力さ
れ、半導体装置２６の機能のうち所定のものを選択的に
動作可能とする。即ち、この選択により、半導体装置２
６の通常動作時における機能が特定され、または通常動
作時において特定の機能を必要に応じて随時動作させる
ことができる状態になる。たとえば、半導体メモリ装置
２６がランダムアクセスメモリである場合、ボンディン
グオプションパッド２４を電源用外部リードＶＤＤＰＩ
Ｎにボンディングする事により、セルフリフレッシュサ
イクルが３ｍｓに設定され、または通常動作時において
シリアル動作を行うことが可能となる。
信号ＢＯＰＴは図示しない機能選択用の回路部に入力さ
れ、半導体装置２６の機能のうち所定のものを選択的に
動作可能とする。即ち、この選択により、半導体装置２
６の通常動作時における機能が特定され、または通常動
作時において特定の機能を必要に応じて随時動作させる
ことができる状態になる。たとえば、半導体メモリ装置
２６がランダムアクセスメモリである場合、ボンディン
グオプションパッド２４を電源用外部リードＶＤＤＰＩ
Ｎにボンディングする事により、セルフリフレッシュサ
イクルが３ｍｓに設定され、または通常動作時において
シリアル動作を行うことが可能となる。
【００３４】次に、ボンディングオプションパッド２４
がボンディングされず、フローティングしている場合に
ついて説明する。
がボンディングされず、フローティングしている場合に
ついて説明する。
【００３５】半導体メモリ装置２６に最初に電源電圧が
供給されてから遅延時間ｔ3 が経過するまでの間に、パ
ワーオン回路２７の出力信号ＰＯＮＡは電源ＶDDの電位
に追随しており、ボンディングオプション判定回路２０
におけるＮ型ＭＯＳトランジスタＱ３のゲートにはハイ
レベルが印加され、またＮ型ＭＯＳトランジスタＱ４の
ゲートも電源ＶDDに接続されているので、電源ＶDDの電
位が閾値電圧に達するとこれらＮ型ＭＯＳトランジスタ
Ｑ３，Ｑ４は共に導通状態となり、接続点Ｂから接地点
に向かって大きな駆動能力の電流路が形成される。その
ため、ボンディングオプションパッド２４はフローティ
ングしているから、この期間中は図４（Ｂ）に示すよう
に、接続点Ｂの電位は接地電位に固定される。または、
接続点Ｂの電位が初めから浮き上がっていたときは、図
４（Ｂ）に破線で示すように速やかに低下する。そし
て、遅延時間ｔ3が経過した後は、出力信号ＰＯＮＡが
ロウレベルとなるのでＮ型トランジスタＱ３は非導通と
なり、Ｎ型トランジスタＱ４のみで接続点Ｂを放電する
ことになる。この場合、Ｐ型トランジスタＱ４の電流駆
動能力は非常に小さいので、接続点Ｂの電位の低下は緩
やかになり、接地電位に達するまでの時間ｔ4 は長くな
る恐れがある。しかし、ボンディングオプション判定回
路２０を正常に動作させるためには、接続点Ｂの電位が
ボンディング判定回路部２２のインバータＩＶ１の閾値
電圧よりも小さくなれば十分である。したがって、Ｎ型
トランジスタＱ３の駆動能力を比較的大きく設定してお
くことにより、遅延時間ｔ3 経過以前、または遅延時間
ｔ3 経過後速やかに、接続点Ｂの電位がインバータＩＶ
１の閾値電圧よりも小さくなるようにすることができ
る。接続点Ｂの電位がインバータＩＶ１の閾値電圧より
も小さくなれば、ボンディング判定回路部２２の出力は
ハイレベルとなり、出力波形整形回路部２３の出力信号
ＢＯＰＴはロウレベルとなる。
供給されてから遅延時間ｔ3 が経過するまでの間に、パ
ワーオン回路２７の出力信号ＰＯＮＡは電源ＶDDの電位
に追随しており、ボンディングオプション判定回路２０
におけるＮ型ＭＯＳトランジスタＱ３のゲートにはハイ
レベルが印加され、またＮ型ＭＯＳトランジスタＱ４の
ゲートも電源ＶDDに接続されているので、電源ＶDDの電
位が閾値電圧に達するとこれらＮ型ＭＯＳトランジスタ
Ｑ３，Ｑ４は共に導通状態となり、接続点Ｂから接地点
に向かって大きな駆動能力の電流路が形成される。その
ため、ボンディングオプションパッド２４はフローティ
ングしているから、この期間中は図４（Ｂ）に示すよう
に、接続点Ｂの電位は接地電位に固定される。または、
接続点Ｂの電位が初めから浮き上がっていたときは、図
４（Ｂ）に破線で示すように速やかに低下する。そし
て、遅延時間ｔ3が経過した後は、出力信号ＰＯＮＡが
ロウレベルとなるのでＮ型トランジスタＱ３は非導通と
なり、Ｎ型トランジスタＱ４のみで接続点Ｂを放電する
ことになる。この場合、Ｐ型トランジスタＱ４の電流駆
動能力は非常に小さいので、接続点Ｂの電位の低下は緩
やかになり、接地電位に達するまでの時間ｔ4 は長くな
る恐れがある。しかし、ボンディングオプション判定回
路２０を正常に動作させるためには、接続点Ｂの電位が
ボンディング判定回路部２２のインバータＩＶ１の閾値
電圧よりも小さくなれば十分である。したがって、Ｎ型
トランジスタＱ３の駆動能力を比較的大きく設定してお
くことにより、遅延時間ｔ3 経過以前、または遅延時間
ｔ3 経過後速やかに、接続点Ｂの電位がインバータＩＶ
１の閾値電圧よりも小さくなるようにすることができ
る。接続点Ｂの電位がインバータＩＶ１の閾値電圧より
も小さくなれば、ボンディング判定回路部２２の出力は
ハイレベルとなり、出力波形整形回路部２３の出力信号
ＢＯＰＴはロウレベルとなる。
【００３６】以上の通り、ボンディングオプションパッ
ド２４をフローティングさせると、ボンディングオプシ
ョン判定回路部２０において、半導体装置２６に最初に
電源電圧が供給されてから遅延時間ｔ3 が経過するまで
の間に、Ｎ型ＭＯＳトランジスタＱ３，Ｑ４により接続
点Ｂを比較的強く放電して電位を低下させるので、遅延
時間ｔ3 の経過後においてＮ型ＭＯＳトランジスタＱ４
のみによる放電となり、能力が小さくなったとしても、
接続点Ｂの電位を確実に低下させてボンディングオプシ
ョン判定回路２０を正常に動作させることができる。即
ち、接続点Ｂの電位がインバータＩＶ１の閾値電圧より
も小さくなることにより、ボンディングオプション判定
回路２０の出力信号ＢＯＰＴは、ロウレベルとなる。
ド２４をフローティングさせると、ボンディングオプシ
ョン判定回路部２０において、半導体装置２６に最初に
電源電圧が供給されてから遅延時間ｔ3 が経過するまで
の間に、Ｎ型ＭＯＳトランジスタＱ３，Ｑ４により接続
点Ｂを比較的強く放電して電位を低下させるので、遅延
時間ｔ3 の経過後においてＮ型ＭＯＳトランジスタＱ４
のみによる放電となり、能力が小さくなったとしても、
接続点Ｂの電位を確実に低下させてボンディングオプシ
ョン判定回路２０を正常に動作させることができる。即
ち、接続点Ｂの電位がインバータＩＶ１の閾値電圧より
も小さくなることにより、ボンディングオプション判定
回路２０の出力信号ＢＯＰＴは、ロウレベルとなる。
【００３７】そしてこの出力信号ＢＯＰＴは、図示しな
い機能選択用回路部に入力されて、半導体装置２６の機
能を選択的に動作可能とする。たとえば、半導体メモリ
装置２６がランダムアクセスメモリである場合、ボンデ
ィングオプションパッド２４をボンディングせずフロー
ティングさせる事により、セルフリフレッシュサイクル
が２ｍｓに設定され、または通常動作時においてシリア
ル動作を行わないことが選択されることになる。
い機能選択用回路部に入力されて、半導体装置２６の機
能を選択的に動作可能とする。たとえば、半導体メモリ
装置２６がランダムアクセスメモリである場合、ボンデ
ィングオプションパッド２４をボンディングせずフロー
ティングさせる事により、セルフリフレッシュサイクル
が２ｍｓに設定され、または通常動作時においてシリア
ル動作を行わないことが選択されることになる。
【００３８】即ち、本願発明の第２の実施例では、ボン
ディングオプションパッド２４を放電する為に能力の異
なる２つのＮ型ＭＯＳトランジスタＱ３，Ｑ４を用い、
大きな能力のトランジスタＱ３は、半導体装置に最初に
電源が供給されてから所定の遅延時間が経過するまでの
間においてパッド２４を放電するようにしたので、ボン
ディングオプションパッド２４が電源に接続されても、
電源オン後の短い期間内にのみ大きな消費電流が流れる
ので、消費電力を小さくすることができ、またボンディ
ングされないときは、電源オン後の短い期間内において
パッド１４を強く駆動するので、その後駆動能力が小さ
くなっても誤動作を起こすこと無く、ボンディングオプ
ション判定回路部２０は正常な出力信号を出力すること
ができる。
ディングオプションパッド２４を放電する為に能力の異
なる２つのＮ型ＭＯＳトランジスタＱ３，Ｑ４を用い、
大きな能力のトランジスタＱ３は、半導体装置に最初に
電源が供給されてから所定の遅延時間が経過するまでの
間においてパッド２４を放電するようにしたので、ボン
ディングオプションパッド２４が電源に接続されても、
電源オン後の短い期間内にのみ大きな消費電流が流れる
ので、消費電力を小さくすることができ、またボンディ
ングされないときは、電源オン後の短い期間内において
パッド１４を強く駆動するので、その後駆動能力が小さ
くなっても誤動作を起こすこと無く、ボンディングオプ
ション判定回路部２０は正常な出力信号を出力すること
ができる。
【００３９】
【発明の効果】以上説明したように本願発明によれば、
ボンディングオプション判定回路を有する半導体装置に
おいて、フローティング時対策回路部内に、パッドから
の信号線に接続される２つのトランジスタを設け、一方
の能力を非常に小さいものとしかつ常時導通するものと
し、また他方の能力を比較的大きいものとし、かつ半導
体装置に最初に電源が供給されてから所定の時間が経過
するまでの期間内において、導通するようにしたので、
パッドがボンディングされるかどうかに関わらず、通常
動作時における消費電力を削減することができ、またボ
ンディング判定回路において誤判定を行い間違った機能
を選択してしまうことがなくなり、高い信頼性で半導体
装置の機能選択を行うことができる。
ボンディングオプション判定回路を有する半導体装置に
おいて、フローティング時対策回路部内に、パッドから
の信号線に接続される２つのトランジスタを設け、一方
の能力を非常に小さいものとしかつ常時導通するものと
し、また他方の能力を比較的大きいものとし、かつ半導
体装置に最初に電源が供給されてから所定の時間が経過
するまでの期間内において、導通するようにしたので、
パッドがボンディングされるかどうかに関わらず、通常
動作時における消費電力を削減することができ、またボ
ンディング判定回路において誤判定を行い間違った機能
を選択してしまうことがなくなり、高い信頼性で半導体
装置の機能選択を行うことができる。
【図１】本願発明の第１の実施例である半導体メモリ装
置を示す平面図及び回路図。
置を示す平面図及び回路図。
【図２】（Ａ）は第１の実施例におけるパワーオン回路
の回路図、（Ｂ）はパワーオン回路の動作を示すタイミ
ングチャート。
の回路図、（Ｂ）はパワーオン回路の動作を示すタイミ
ングチャート。
【図３】本願発明の第２の実施例である半導体メモリ装
置を示す平面図及び回路図。
置を示す平面図及び回路図。
【図４】（Ａ）は第２の実施例におけるパワーオン回路
の回路図、（Ｂ）はパワーオン回路の動作を示すタイミ
ングチャート。
の回路図、（Ｂ）はパワーオン回路の動作を示すタイミ
ングチャート。
【図５】従来のボンディングオプション判定回路を備え
た半導体装置を示す平面図及び回路図。
た半導体装置を示す平面図及び回路図。
１０，２０，４０ ボンディングオプション判定回路 １１，２１，４１ フローティング時対策回路部 １２，２２，４２ ボンディング判定回路部 １３，２３，４３ 出力波形整形回路部 １４，２４，４４ ボンディングオプションパッド １５，２５，４５ 集積回路 １６，２６，４６ 半導体メモリ装置 １７，２７ パワーオン回路 １８，２８，４８ 半導体容器 ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４ インバータ Ｃ１ 容量素子 Ｑ１，Ｑ２，Ｑ５ Ｐ型ＭＯＳトランジスタ Ｑ３，Ｑ４ Ｎ型ＭＯＳトランジスタ
Claims (17)
- 【請求項１】 半導体基板上に形成されたボンディング
パッドと、前記ボンディングパッドの電位を検出して内
部信号を出力する判定回路とを備えた半導体装置におい
て、前記ボンディングパッドを所定の駆動能力で所定の
電位に駆動する第１の手段と、前記半導体装置に最初に
電源電圧が供給されてから所定の遅延時間が経過するま
での間に、前記所定の駆動能力よりも大きな駆動能力で
前記ボンディングパッドを前記所定の電位に駆動する第
２の手段とを有する半導体装置。 - 【請求項２】 前記第１の手段は、前記電源電位が供給
される第１の電源と前記ボンディングパッドとの間に接
続され、ゲートが第２の電源に接続された第１のトラン
ジスタを有し、前記第２の手段は、前記第１の電源と前
記ボンディングパッドとの間に接続され、前記半導体装
置に最初に前記電源電圧が供給されてから前記所定の遅
延時間が経過するまでゲートにロウレベル信号が供給さ
れる第２のトランジスタを有することを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記第１の手段は、第２の電源と前記ボ
ンディングパッドとの間に接続され、ゲートが、前記電
源電位が供給される第１の電源に接続された第１のトラ
ンジスタを有し、前記第２の手段は、前記第２の電源と
前記ボンディングパッドとの間に接続され、前記半導体
装置に最初に前記電源電圧が供給されてから前記所定の
遅延時間が経過するまでの間に、ゲートにハイレベル信
号が供給される第２のトランジスタを有することを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 前記ロウレベル信号を供給するロウレベ
ル回路をさらに有し、前記ロウレベル回路は前記第１及
び第２の電源の間に直列接続された負荷抵抗素子と容量
素子とを有することを特徴とする請求項２記載の半導体
装置。 - 【請求項５】 前記ハイレベル信号を供給するハイレベ
ル回路をさらに有し、前記ハイレベル回路は前記第１及
び第２の電源の間に直列接続された負荷抵抗素子と容量
素子とを有することを特徴とする請求項３記載の半導体
装置。 - 【請求項６】 前記ロウレベル回路は、従属接続された
偶数段のＣＭＯＳインバータを出力部とし、初段の前記
ＣＭＯＳインバータのゲートに前記負荷抵抗素子と前記
容量素子との共通接続点が接続されていることを特徴と
する請求項４記載の半導体装置。 - 【請求項７】 前記ハイレベル回路は、従属接続された
奇数段のＣＭＯＳインバータを出力部とし、初段の前記
ＣＭＯＳインバータのゲートに前記負荷抵抗素子と前記
容量素子との共通接続点が接続されていることを特徴と
する請求項５記載の半導体装置。 - 【請求項８】 前記負荷抵抗素子はゲートが前記第２の
電源に接続されたＰ型ＭＯＳトランジスタであることを
特徴とする請求項４または５記載の半導体装置。 - 【請求項９】 前記Ｐ型ＭＯＳトランジスタと前記容量
素子との共通接続点および前記第２の電源の間に、ゲー
トが前記第１の電源に接続されたＮ型ＭＯＳトランジス
タが接続されていることを特徴とする請求項８の半導体
装置。 - 【請求項１０】 前記判定回路はＣＭＯＳインバータを
有することを特徴とする請求項１記載の半導体装置。 - 【請求項１１】 前記第２のトランジスタは前記第１の
トランジスタよりもチャネル幅が広く形成されているこ
とを特徴とする請求項２または３記載の半導体装置。 - 【請求項１２】 前記第２のトランジスタは前記第１の
トランジスタよりもチャネル長が短く形成されているこ
とを特徴とする請求項２または３記載の半導体装置。 - 【請求項１３】 前記第２のトランジスタは前記第１の
トランジスタよりも閾値電圧が低く設定されていること
を特徴とする請求項２または３記載の半導体装置。 - 【請求項１４】 前記ボンディングパッドはボンディン
グにより前記半導体装置の前記第２の電源に接続されて
いることを特徴とする請求項２記載の半導体装置。 - 【請求項１５】 前記ボンディングパッドはボンディン
グされていないことを特徴とする請求項２または３記載
の半導体装置。 - 【請求項１６】 前記ボンディングパッドはボンディン
グにより前記半導体装置の前記第１の電源に接続されて
いることを特徴とする請求項３記載の半導体装置。 - 【請求項１７】 半導体基板上に形成されたボンディン
グパッドと第１の電源との間に接続された第１のインピ
ーダンス手段と、前記ボンディングパッドの電位を検出
して内部信号を発生する検出回路とを有し、前記ボンデ
ィングパッドを前記第１の電源とは異なる第２の電源に
ボンディングするかしないかによって前記内部信号の電
位を切り換えることにより、所定の機能を選択する半導
体装置において、前記第１のインピーダンス手段と並列
に接続され、前記半導体装置に電源電圧が供給されてか
ら所定の時間経過するまでの間に低インピーダンスを有
し、その後高インピーダンスを有する第２のインピーダ
ンス手段を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13838893A JPH0669425A (ja) | 1992-06-10 | 1993-06-10 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-150177 | 1992-06-10 | ||
| JP15017792 | 1992-06-10 | ||
| JP13838893A JPH0669425A (ja) | 1992-06-10 | 1993-06-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669425A true JPH0669425A (ja) | 1994-03-11 |
Family
ID=26471431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13838893A Pending JPH0669425A (ja) | 1992-06-10 | 1993-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6976200B1 (en) | 1998-06-16 | 2005-12-13 | Renesas Technology Corp. | Semiconductor integrated circuit having bonding optional function |
| US7249294B2 (en) * | 2002-06-24 | 2007-07-24 | Hynix Semiconductor Inc. | Semiconductor memory device with reduced package test time |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0229169A (ja) * | 1988-05-26 | 1990-01-31 | Hewlett Packard Co <Hp> | 広帯域ａｂ級ｃｒｔ陰極ドライブ回路 |
-
1993
- 1993-06-10 JP JP13838893A patent/JPH0669425A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0229169A (ja) * | 1988-05-26 | 1990-01-31 | Hewlett Packard Co <Hp> | 広帯域ａｂ級ｃｒｔ陰極ドライブ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6976200B1 (en) | 1998-06-16 | 2005-12-13 | Renesas Technology Corp. | Semiconductor integrated circuit having bonding optional function |
| US7076705B2 (en) | 1998-06-16 | 2006-07-11 | Renesas Technology Corp. | Semiconductor integrated circuit having bonding optional function |
| US7249294B2 (en) * | 2002-06-24 | 2007-07-24 | Hynix Semiconductor Inc. | Semiconductor memory device with reduced package test time |
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| US5258950A (en) | Semiconductor memory device | |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960521 |