KR970006975B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR970006975B1
KR970006975B1 KR1019930010400A KR930010400A KR970006975B1 KR 970006975 B1 KR970006975 B1 KR 970006975B1 KR 1019930010400 A KR1019930010400 A KR 1019930010400A KR 930010400 A KR930010400 A KR 930010400A KR 970006975 B1 KR970006975 B1 KR 970006975B1
Authority
KR
South Korea
Prior art keywords
bonding
circuit
potential
transistors
semiconductor device
Prior art date
Application number
KR1019930010400A
Other languages
English (en)
Other versions
KR940006274A (ko
Inventor
가쯔오 오꾸나가
Original Assignee
니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니뽄 덴끼 가부시끼가이샤, 세끼모또 다다히로 filed Critical 니뽄 덴끼 가부시끼가이샤
Publication of KR940006274A publication Critical patent/KR940006274A/ko
Application granted granted Critical
Publication of KR970006975B1 publication Critical patent/KR970006975B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용없음

Description

반도체 장치
본 발명은 복수의 기능을 선택적으로 동작 가능하게 할 수 있는 반도체 장치에 관한 것이며, 특히 기능 선택 수단으로써 본딩 옵션 판정 회로를 갖는 반도체 장치에 관한 것이다.
(종래의 기술)
반도체 장치의 집적도 향상에 수반하여, 제조에 요하는 공정 및 설비가 급격하게 증대되고, 그 결과 다품종 제조는 곤란하게 되었다. 즉, 다른 기능을 갖춘 품종 마다 개별의 제조 작업을 행하면 효율을 악화시키고, 공정수가 많아진다. 그래서, 종래부터 반도체 기판 상에 집적 회로를 형성할 때에 미리 복수 종류의 기능을 달성할 수 있도록 회로를 구성하여 범용성을 갖게 해두고, 그후 소정의 단자를 이용해서 기능을 선택하는 것이 행해지고 있다. 이 경우, 장치의 동작 중에도 기능 절환을 행하는 경우는, 기능 선택용 제어 신호를 반도체 장치의 특정 외부 리이드로부터 항상 계속 공급하게 되지만, 한편, 일단 선택한 기능을 계속해서 이용하는 경우는, 집적 회로 형성후 본딩시에 기능 선택용 단자의 본딩 상태를 결정함으로써 기능을 선택할 수 있다. 특히, 예를들면 반도체 메모리 장치에 있어서는, 메모리 셀 등의 기본적 구성은 공통으로 하면서, 비트 구성, 리프레쉬 사이클, 페이지 모드의 선택 등 옵션 기능이 다른 다수의 품종이 있고, 동시에 이것들의 기능은 수시로 바꿔서 이용하는 종류의 것은 아니기 때문에, 후자의 경우와 같이, 집적 회로를 공통 공정으로 형성한 후 본딩시에 기능 선택을 행하는 것이 효율적이다.
이하, 본딩시에 기능 선택을 행하는 반도체 장치에 관해서, 제5도를 참조해서 설명한다. 반도체 장치(46)는 반도체 용기(48)내의 집적 회로 칩(45)내에 본딩 옵션 판정 회로(40) 및 본딩 옵션 패드(44)를 구비하고, 이 패드(44)는 본딩에 의해 접지되든가 또는 본딩되지 않고 플로팅(floating) 상태로 된다. 제4도에서는 이 패드(44)가 예를들면, 접지용 외부 리이드(GNDPIN)에 본딩된 상태를 나타내고 있다. 본딩 옵션 판정 회로(40)는 인버터(IV1)를 갖고 본딩 옵션 패드(44)에 접속되는 본딩 판정 회로부(42)와, 직렬 접속된 인버터(IV2,IV3)를 가지며 본딩 판정 회로부(42)에서의 신호를 받아서 출력 신호(BOPT)를 출력하는 출력파형 정형 회로부(43)와, 본딩 옵션 패드(44) 및 전원(VDD)과의 사이에 접속되고 게이트가 접지된 P형 MOS 트랜시스터(Q5)를 갖는 플로팅시 대책 회로부(41)를 갖추고 있다. 이 경우, 이하에 설명하는 것과 같이, 이 P형 MOS 트랜지스터(Q5)의 전류 구동 능력은, 비교적 작게 설정된다.
이 반도체 장치(46)의 동작은 이하와 같이 된다. 우선, 제5도에 나타나는 것과 같이 본딩 옵션 패드(44)가 접지용 외부 리이드(GNDPIN)에 접속되어 있는 경우, P형 MOS 트랜지스터(Q5)의 전류 구동 능력이 충분히 작게 설정되어 있으면, 본딩 옵션 패드(44)의 전위는 접지 전위에 거의 동등하게 되고, 본딩 판정 회로부(42)에 있어서 그 입력 신호가 저 레벨이라고 판정되며, 고 레벨의 신호가 출력되고, 출력 파형 정형 회로부(43)를 통하여 고 레벨의 출력 신호(BOPT)가 출력된다. 한편, 본딩 옵션 패드(44)가 본딩되지 않고 플로팅 상태로 되어 있는 경우는 플로팅시 대책 회로부(41)의 P형 MOS 트랜지스터(Q5)에 의해 본딩 옵션 패드(44)의 전위는 소정의 시간을 경과하면 전원 전위(VDD)까지 상승하고, 본딩 판정 회로부(42)에 있어서 그 입력 신호가 고 레벨이라고 판정되며, 결국 출력 파형 정형 회로부(43)를 통하여 저 레벨의 출력 신호(BOPT)가 출력된다. 어느 경우에도, 이 출력 신호(BOPT)는 내부 회로의 기능 선택용 회로부(도시하지 않음)에 입력되고, 그 신호 레벨에 따라서 소정의 기능을 선택해서 동작 가능한 상태로 한다.
종래의 반도체 장치의 본딩 옵션 판정 회로(40)에서는, 플로팅시 대책 회로부(41)에서 P형 MOS 트랜지스터(Q5)가 상시 도통하고 있기 때문에, 본딩 옵션 패드(44)를 접지용 외부 리이드(GNDPIN)에 접속한 경우는 항상 전류를 소비하고, 대기시에는 전류 특성을 악화시킨다고 하는 문제점이 있었다. 또, 소비 전류를 억제하기 위해서 P형 MOS 트랜지스터(Q5)의 전류 구동 능력을 너무 작게 설정하면, 본딩 옵션 패드(44)를 플로팅시키는 경우에, 이 패드(44)의 전위가 충분히 상승하는 것에 장시간을 요하고, 소정의 시간 내에 인버터(IV1)의 게이트 입력 레벨을 충분한 레벨까지 끌어 올리지 못하고, 본딩 판정 회로부(42)에 있어서 잘못된 판정을 행하고, 반도체 장치의 기능이 잘못 선택되어 버린다는 문제가 있었다.
(과제를 해결하기 위한 수단)
본 발명에 의하면, 반도체 기판 상에 형성된 본딩 패드와, 이 본딩 패드의 전위를 검출하며 소정의 내부 신호를 출력하는 판정 회로를 갖춘 반도체 장치에 있어서, 본딩 패드를 소정의 구동 능력으로 소정의 전위에서 구동하는 제1수단과, 이 반도체 장치에 최초로 전원 전압이 공급된 후 소정의 지연 시간이 경과할 때까지의 사이에 이 소정의 구동 능력 보다도 큰 구동 능력으로 본딩 패드를 소정의 전위에시 구동하는 제2수단을 갖는 반도체 장치를 얻는다.
또, 이 제1수단은 전원 전위가 공급되는 제1전원과 본딩 패드 사이에 접속되고, 게이트가 제2전원에 접속된 제1트랜지스터를 가지며, 이 제2수단은 제1전원과 본딩 패드 사이에 접속되고, 반도체 장치에 최초에 전원 전압이 공급된 후 소정의 지연 시간이 경과하기까지 게이트에 저 레벨 신호가 공급되는 제2트랜지스터를 갖도록 구성되어 있다. 또는, 이 제1수단은 제2전원과 본딩 패드와의 사이에 접속되고, 전원 전압이 공급되는 제1전원에 게이트가 접속된 제1트랜지스터를 가지며, 제2수단은 제2전원과 본딩 패드 사이에 접속되고, 반도체 장치에 최초에 전원 전압이 공급된 후 소정의 지연 시간이 경과하기 까지의 사이에 게이트에 고 레벨 신호가 공급되는 제2트랜지스터를 갖도록 구성되어 있다.
게다가, 이 저 레벨 신호를 공급하는 저 레벨 회로 또는 고 레벨 신호를 공급하는 고 레벨 회로는 제각기, 제1 및 제2전원 사이에 직렬 접속된 부하 저항 소자와 용량 소자를 갖도록 구성되고, 저 레벨 회로는 종속 접속된 우수단의 CMOS 인버터를 출력부로 하고, 처음단의 CMOS 인버터의 게이트에 부하 저항 소자와 용량 소자의 공통 접속점이 접속되어 있고, 고 레벨 회로는 종속 접속된 기수단의 CMOS 인버터를 출력부로 하고, 처음단의 CMOS 인버터의 게이트에 부하 저항 소자와 용량 소자와의 공통 접속점이 접속되도록 구성된다. 보다 구체적으로는 부하 저항 소자는 게이트가 제2전원에 접속된 P형 MOS 트랜지스터이다.
그리고, 제2트랜지스터는 제1트랜지스터 보다도 채널폭이 넓게 형성되거나, 또는 채널길이가 짧게 형성되거나, 또는 역치 전압이 낮게 설정되어 있다.
또, 본 발명에 의하면, 반도체 기판 상에 형성된 본딩 패드와 제1전원 사이에 접속된 제1임피던스 수단과, 본딩 패드의 전위를 검출하여 내부 신호를 발생하는 검출 회로를 갖고, 본딩 패드를 제1전원과는 다른 제2전원에 본딩하는지의 여부에 따라서 내부 신호의 전위를 바꿈으로써 소정의 기능을 선택하는 반도체 장치에 있어서, 제1임피던스 수단과 병렬로 접속되고, 반도체 장치에 전원 전압이 공급된 후 소정의 시간 경과하기 까지의 사이에는 저 임피던스를 가지며, 그후 고 임피던스를 갖는 제2임피던스 수단을 갖춘 것을 특징으로 하는 반도체 장치를 얻는다.
이하, 도면을 참조하여 본 발명의 실시예에 관해서 설명한다.
제1도는 본 발명의 제1실시예인 반도체 메모리 장치를 도시한 평면도 및 회로도이고, 제2A도는 제1도에서의 파워 온 회로의 회로도, 제2B도는 이 반도체 장치에 전원 전압이 공급된 때의 파워 온 회로 및 본딩 옵션 판정 회로부(10)의 동작 파형을 도시한 타이밍 차트이다.
제1도에 도시한 것과 같이, 반도체 장치(16)는, 반도체 용기(18)내의 집적 회로 칩(15)상에 본딩 옵션 판정 회로(10) 및 본딩 옵션 패드(14)를 갖추고 있고, 본딩 옵션 패드(14)는 본딩에 의해 접지 되든지, 또는 본딩되지 않고 플로팅 상태로 된다. 제1도에서는 본딩 옵션 패드(14)가 예를들면, 접지용 외부 리이드(GNDPIN)에 본딩된 상태를 파선으로 도시하고 있다. 본딩 옵션 판정 회로(10)는, 인버터(IV1)를 갖고 본딩 옵션 패드(14)에 접속되는 레벨 검출 회로부(12)와, 직렬 접속된 인버터(IV2,IV3)를 갖고 레벨 검출 회로부(12)에서의 신호를 받아 출력 신호(BOPT)를 출력하는 출력 파형 정형 회로부(13) 및 플로팅시 대책 회로부(11)를 갖고 있다. 이 플로팅시 대책 회로부(11)는, 본딩 옵션 패드(14)와 전원(VDD)사이에 접속되고 게이트가 접지된 P형 MOS 트랜지스터(Q2)와, 본딩 옵션 패드(14) 및 전원(VDD)사이에 접속되고 게이트에 파워 온 회로(17)의 출력 신호(PONV)가 주어지는 P형 MOS 트랜지스터(Q1)를 갖추고 있다. P형 MOS트랜지스터(Q2)는 종래의 반도체 장치로 이용되고 있었던 P형 MOS 트랜지스터(Q5)에 비해서 매우 구동 능력이 작은 것이고, 또, P형 MOS 트랜지스터(Q1)는 이 P형 MOS 트랜지스터(Q2)에 비해서 비교적 구동 능력이 큰 것으로 되어 있다. 즉, P형 MOS 트렌지스터(Q1)는 P형 MOS 트랜지스터(Q2)에 비해시 채널 길이가 짧게 형성되거나, 또는 채널 폭이 넓게 형성되어 있다. 이것은 P형 MOS 트랜지스터(Q2)를 복수의 P형 MOS 트랜지스터의 직렬 접속으로 구성하고, 또는 P형 MOS 트랜지스터(Q1)를 복수의 P형 MOS 트랜지스터의 병렬 접속으로 구성하는 것에 의해서도 실현할 수 있다. 또, P형 MOS 트랜지스터(Q1)의 역치전압을 상대적으로 작게하는 것에 의해서도 같은 효과를 얻을 수가 있다. 게다가 P형 MOS 트랜지스터(Q1,Q2)는 소정의 임피던스를 갖는 것이 좋기 때문에, 다른 임피던스 수단으로 바꿀 수도 있다. 예를들면, P형MOS 트랜지스터(Q2) 대신에 고 저항 소자를 이용할 수 있다.
제2A도에서는 이 파워 온 회로(17)의 회로도를 도시하고 있다. 전원(VDD)과 접지선(GND)사이에 부하 소자인 P형 MOS 트랜지스터(Q11)와 용량 소자(C1)가 직렬 접속되고, 그 접속점(C)의 전위가 CMOS 인버터(IV11,IV12)를 통하여 출력 신호(PONV)로서 출력된다. 이 P형 MOS 트랜지스터(Q11)의 게이트는 전원(VDD)에 접속되어 있다. 또, 이 접속점(C)과 접지선(GND)사이에는 게이트가 공통으로 전원(VDD)에 접속된 N형 MOS 트랜지스터(Q12,Q13)가 직렬 접속되어 있고, 이것에 의해 P형 MOS 트랜지스터(Q11)에 의해서 용량 소자(C1)가 충전되는 속도 및 충전 후의 공통 접속점의 전위가 조정된다. 게다가, 인버터(IV11)의 출력과 인버터(IV12)의 입력의 접속점(D) 및 전원(VDD)사이에는 용량 소자(C2)가 접속되어 있다.
이 파워 온 회로(17)의 동작을 설명하는 타이밍 차트를 제2B도에 도시했다. 반도체 장치(l6)에 전원이 공급되지 않은 때에는 접속점(C,D)의 전위 및 출력 신호(PONV)의 전위는 거의 접지 전위가 되게 한다. 그리고, 반도체 장치(16)에 최초에 전원이 공급되어 전원(VDD)의 전위가 상승하기 시작하면 우선 용량 소자(C2)를 통해서 접속점(D)의 전위가 상승하고, 인버터(IV12)의 N형 MOS 트랜지스터가 온(ON)되는 것에 의해 출력 신호(PONV)는 저 레벨인 접지 전위가 된다. 즉, 전원 공급전에 출력 신호(PONV)의 전위가 접지 전위 이상의 전위로 플로팅하고 있었다고 해도 전원 투입에 의해서 신속하게 저 레벨에 고정된다. 그리고, P형 MOS 트랜지스터(Q11)가 도통하면 용량 소자(C1)가 충전되고, 접속점(C)의 전위는 상승하기 시작한다. 또한 이에 따라서, N형 MOS 트랜지스터(Q12,Q13)가 도통하고, 이들 N형 MOS 트랜지스터(Q12,13)로 이루어지는 직렬 회로의 전류 구동 능력에 의해 용량 소자(C1)를 충전하는 전류 및 충전 완료후의 평형 상태에서의 접속점(C)의 전위가 조정된다. 그리고 제2B도에 도시한 것과 같이 전원 전위가 최초에 공급된 후에 지연 시간 t1이 경과하면 접속점(C)의 전위가 상승하여 CMOS 인버터(IV11)의 역치 전압에 도달하고, CMOS 인버터(IV11)의 출력 전위가 접지 전위로 됨으로써, 출력 신호(PONV)의 전위는 고 레벨로 되고, 전원(VDD)의 전위에 일치된다.
다음에, 이 파워 온 회로(17)를 이용한 반도체 메모리 장치(16)의 동작에 관해서 설명하겠다.
우선, 제1도에 있어서 파선으로 도시한 것과 같이 본딩 옵션 패드(14)가 접지용 외부 리이드(GNDPIN)에 본딩된 경우에 관해서 설명하겠다.
반도체 장치(16)에 최초에 전원 전압이 공급된 후 지연 시간 t1이 경과하기 까지의 사이는 제2B도에 도시한 것과 같이 파워 온 회로(17)의 출력 신호(PONV)는 저 레벨이다. 그리고, 본딩 옵션 판정 회로(10)에서의 P형 MOS 트랜지스터(Q1)의 게이트에는 이 저 레벨의 신호(PONV)가 인가된다. 또 P형 MOS 트랜지스터(Q2)의 게이트는 접지되어 있다. 따라서, 이들 P형 MOS 트랜지스터(Q1,Q2)는 함께 게이트가 접지 전위이고, 전원(VDD)의 전위가 P형 MOS 트랜지스터의 역치 전압의 절대치 보다도 크게되면 도통 상태로 되고, 전원(VDD)에서 접점(A)을 향해서 전류가 흐른다. 즉, 이 지연 시간이 경과할 때까지의 기간동안, 전원(VDD)에서 접속점(A)에 흐르는 전류는 비교적 큰 것이다. 그러나 이때, 접속점(A)은 본딩 옵션 패드(14)를 통하여 본딩에 의해 접지되어 있기 때문에, P형 MOS 트랜지스터(Q1,Q2)를 통해서 전원(VDD)에서 접속점(A)에 흐르는 전류는 접지선인 외부 리이드(GNDPIN)에 흐르고, 이것에 의해 접속점(A)의 전위는 거의 접지 전위를 유지되게 된다. 따라서, 플로팅시 대책 게이트부(11)의 출력은 저 레벨, 레벨 검출 회로부(12)의 출력은 고 레벨로 되고, 출력 파형 정형 회로부(13)에서의 출력 신호(BOPT)는 고 레벨로 된다. 한편, 지연 시간 t1이 경과하면, 제2B도에 도시한 것과 같이 파워 온 회로(17)의 출력 신호(PONV)는 고 레벨로 되고, 전원(VDD)의 전위와 일치된다. 따라서, 본딩 옵션 판정 회로(10)에 있어서, P형 MOS 트랜지스터(Q1)의 게이트 전위 및 소스 전위는 함께 전원(VDD)의 전위와 일치되고, P형 MOS 트랜지스터(Q1)는 비도통된다. 따라서, 플로팅시 대책 게이트부(11)에 있어서 접속점(A)은 전류 구동 능력이 매우 작은 P형 MOS트랜지스터(Q2)만으로 구동된다. 이 때문에, 전원(VDD)에서 접속점(A)에 흐르는 전류는 지연 시간 t1이 경과하기 전 보다도 훨씬 작은 것이 된다. 이 경우에 있어서, 접속점(A)의 전위는 본딩 옵션 패드(14)에서의 신호(BOIN)의 전위인 접지 전위로 떨어지기 때문에, 출력 파형 정형 회로부(13)에서의 출력 신호(BOPT)는 고 레벨을 유지한다.
이상과 같이, 본딩 옵션 패드(14)를 본딩에 의해 접지한 경우에는 본딩 옵션 판정 회로부(10)에 있어서, 반도체 장치(16)에 최초에 전원 전압이 공급된 후 지연 시간 t1이 경과하기 까지의 사이에만 전원(VDD)에서 P형 MOS 트랜지스터(Q1,Q2)를 통해서 접지점을 향해서 전류가 흘러 소비 전력이 비교적 크게 되지만, 지연 시간 t1의 경과 후, 통상의 동작시에는 소비 전류는 전류 구동 능력이 매우 작은 트랜지스터(Q2)만을 흘러, 소비 전력은 매우 작은 것으로 된다. 그리고, 지연 시간과 통상 동작시를 통해, 본딩 옵션 판정 회로(10)의 출력 신호(BPOT)는 고 레벨로 고정된다.
그리고, 이 출력 신호(BOPT)는 도시하지 않은 기능 선택용 회로부에 입력되고, 반도체 장치(16)의 기능중 소정의 것을 선택적으로 동작 가능하게 한다. 즉, 이 선택에 의해, 반도체 장치(16)의 통상 동작시에서의 기능이 특정되고, 또는 통상 동작시에 있어서 특정 기능을 필요에 따라서 수시 동작시킬 수 있는 상태가 된다. 예를들면, 본딩 옵션 패드(14)를 접지용 외부 리이드(GNDPIN)에 본딩함으로써 반도체 메모리 장치(16)의 비트 구성이 16비트에 설정되고, 또는 통상 동작시에 있어서 페이지 모드를 사용하는 것이 가능하게 된다.
다음에, 본딩 옵션 패드(14)가 본딩되지 않고, 플로팅되어 있는 경우에 관해서 설명하겠다.
반도체 장치(16)에 최초에 전원 전압이 공급된 후 지연 시간 t1이 경과할 때 까지의 사이는, 설명한대로 파워 온 회로(17)의 출력 신호(PONV)는 저 레벨이다. 따라서, 본딩 옵션 판정 회로(10)에서의 P형 MOS트랜지스터(Q1)의 게이트에는 저 레벨이 인가되고, 또 P형 MOS 트랜지스터(Q2)의 게이트는 접지되어 있기 때문에, 이들 P형 MOS 트랜지스터(Q1,Q2)는 함께 도통상태로 되며, 전원(VDD)에서 접속점(A)을 향해서 전류를 흘리고, 접속점(A)을 구동한다. 즉, 이 지연 시간 t1이 경과하기 까지의 기간은 전원(VDD)에서 접속점(A)을 향해서 비교적 큰 전류가 흐르게 되어 있다. 그 때문에, 본딩 옵션 패드(14)는 플로팅하고 있으므로 이 기간중에는 제2B도에 도시한 것과 같이 접속점(A)의 전위는 빠르게 상승한다. 그리고, 지연 시간 t1이 경과한 후는 출력 신호(PONV)는 고 레벨로 되기 때문에 P형 트랜지스터(Q1)는 비도통이 되고, P형 트랜지스터(Q2)만으로 접속점(A)을 구동하게 된다. 이 경우, P형 트랜지스터(Q2)의 전류 구동 능력은 매우 작기 때문에, 접속점(A)의 전위 상승은 완만하게 되고, 전원(VDD)의 전위에 도달할 때 까지의 시간 t2는 길게될 우려가 있다. 그러나, 본딩 옵션 판정 회로(10)를 정상으로 동작시키기 위해서는 접속점(A)의 전위가 레벨 검출 회로부(12)의 인버터(IV1)의 역치 전압에 도달하기만 하면 충분하다. 따라서, P형 트랜지스터(Q1)의 구동 능력을 비교적 크게 설정해 둠으로써 지연 시간 t1 경과이전, 또는 지연 시간 t1 경과 후 신속하게 접속점(A)의 전위가 인버터(IV1)의 역치 전압에 도달하도록 할 수 있다. 그리고, 접속점(A)의 전위가 인버터(IV1)의 역치 전압에 도달하면, 레벨 검출 회로부(12)의 출력은 저 레벨로 되고, 출력 파형 정형회로부(13)의 출력 신호(BOPT)는 저 레벨로 된다.
이상과 같이, 본딩 옵션 패드(14)를 본딩하지 않고 플로팅시킨 경우에는, 본딩 옵션 판정 회로부(10)에 있어서, 반도체 장치(16)에 최초에 전원 전압이 공급된 후 지연 시간 t1이 경과하기 까지의 사이에 P형 MOS트랜지스터(Q1,Q2)에 의해 접속점(A)을 비교적 강하게 구동하고, 접속점(A)의 전위를 상승시키기 때문에, 지연 시간 t1의 경과 후에 있어서 P형 MOS 트랜지스터(Q2)에만 의한 구동으로 되고, 구동 능력이 작게 된것으로 해도, 접속점(A)의 전위를 확실하게 상승시켜 본딩 옵션 판정 회로(10)를 정상으로 동작시킬 수 있다 즉, 접속점(A)의 전위가 인버터(IV1)의 역치 전압에 도달함으로써, 본딩 옵션 판정 회로(10)의 출력 신호(BOPT)는 저 레벨로 된다.
그리고, 이 출력 신호(BOPT)는 도시하지 않은 기능 선택용 회로부에 입력되고, 반도체 장치(16) 기능의 소정의 것을 선택적으로 동작 가능하게 한다. 즉, 이 선택에 의해, 반도체 장치(16)의 통상 동작시에서의 기능이 특징되고, 또는 통상 동작시에 있어서 특정 기능을 필요에 따라서 수시 동작시킬 수 있는 상태가 된다. 예를들면, 본딩 옵션 패드(14)를 본딩하지 않고 플로팅시킴으로써 반도체 메모리 장치(16)의 비트 구성이 8비트에 설정되고, 또는 통상 동작시에 있어서 페이지 모드를 사용하지 않는 것이 선택된다.
즉, 본 발명의 제1실시예에서는 본딩 옵션 판정 회로(10)를 갖는 반도체 장치(16)에 있어서, 본딩 옵션 패드(14)를 구동하기 위한 구동 능력이 다른 두개의 P형 MOS 트랜지스터(Q1,Q2)를 이용하고, 큰 구동 능력의 트랜지스터(Q1)는 반도체 장치에 최초에 전원이 공급된 후 소정의 지연 시간이 경과하기 까지의 사이에 있어서 패드(14)를 구동하도록 했기 때문에, 본딩 옵션 패드(14)가 접지점에 본딩된 때에는 전원 온(ON)후의 짧은 기간내에만 커다란 소비 전류가 흐르고, 소비 전력을 작게할 수가 있으며, 또 본딩되지 않은 때에는, 전원 온 후의 짧은 기간내에 있어서 패드(14)를 강하게 구동하고, 그후 구동 능력이 작게되어도 잘못된 동작을 일으키는 것이 없으며, 본딩 옵션 판정 회로(10)는 정상인 출력 신호를 출력한다.
제3도는 본원 발명의 제2실시예인 반도체 메모리 장치를 도시한 평면도 및 회로도이고, 제4A도는 제3도에서의 파워 온 회로(27)의 회로도, 제2B도는 이 반도체 장치에 전원 전압이 공급된 때의 파워 온 회로(27) 및 본딩 옵션 판정 회로부(20)의 동작 파형을 도시하는 타이밍 차트이다.
제3도에 도시한 것과 같이 제2실시예의 반도체 장치(26)는 제1실시예의 장치와 거의 같은 구성이고, 다른점은 다음과 같다. 즉, 플로팅시 대책 게이트부(21)에 있어서, 본딩 옵션 패드(24)에서의 신호선과 접지점 사이에 N형 MOS 트랜지스터(Q3,Q4)가 접속되어 있고, N형 MOS 트랜지스터(Q4)의 게이트는 전원(VDD)에, N형 MOS 트랜지스터(Q3)의 게이트는 파워 온 회로(27)의 출력에 제각기 접속되어 있다. 또, 출력 파형 정형 회로부(23)는 세개의 인버터(IV2,IV3,IV4)를 갖고, 본딩 옵션 패드(24)는 제3도에 파선으로 도시한 것과 같이 전원용 외부 리이드(VDDPIN)에 본딩되며, 또는 본딩되지 않고 플로팅으로 된다. 게다가, 제2실시예에 있어서 이용하는 파워 온 회로(27)의 회로도를 제4A도에 도시했다. 파워 온 회로(27)가 제1실시예에서 이용한 것과 다른점은 출력 단부로서, 세개의 CMOS 인버터(IV21,IV22,IV23)를 갖는다는 점이다.
우선, 파워 온 회로(27)의 동작에 관해서 설명한다. 반도체 장치(26)에 전원이 공급되지 않은 때에는, 접속점(E,F)의 전위 및 출력 신호(PONA)의 전위는 거의 접지 전위로 되어 있는 것으로 한다. 반도체 장치(26)에 최초에 전원이 공급되어 전원(VDD)의 전위가 상승하기 시작하면, 우선 용량 소자(C4)를 통해서 접속점(F)의 전위가 상승하고, 인버터(IV22)의 N형 MOS 트랜지스터가 온(ON)으로 됨으로써 인버터(IV23)의 P형 MOS 트랜지스터의 게이트는 접지 전위로 되며, 전원(VDD)의 전위가 P형 MOS 트랜지스터의 역치 전압의 절대치 이상이 되면, 출력 신호(PONA)는 고 레벨로 되고, 전원(VDD)과 같은 전위가 된다. 즉, 전원공급 전에 출력 신호(PONA)의 전위가 접지 전위 이상의 전위로 플로팅하고 있었다고 해도, 전원 투입에 의해서 신속히 고 레벨인 전원(VDD)의 전위와 일치된다. 또, P형 MOS 트랜지스터(Q21)가 도통하면, 용량 소자(C3)가 충전되고, 접속점(E)의 전위는 상승하기 시작한다. 이때, N형 MOS 트랜지스터(Q22,Q23)로 이루어지는 직렬 회로의 전류 구동 능력에 의해, 용량 소자(C3)를 충전하는 속도 및 충전 완료 후의 접속점(E)의 전위가 조정된다. 그리고 제4B도에 도시한 것과 같이 전원 전위가 최초에 공급된 후 지연 시간 t3가 경과하면, 접속점(E)의 전위가 상승해서 CMOS 인버터(IV21)의 역치 전압에 도달하고, CMOS 인버터(IV21)의 출력 전위가 접지 전위로 됨으로써 출력 신호(PONA)의 전위도 저 레벨인 접지 전위로 된다.
다음에, 제2실시예인 반도체 장치(26)의 동작을 설명한다.
우선, 제3도에 파선으로 도시한 것과 같이, 본딩 옵션 패드(24)가 전원용 외부 리이드(VDDPIN)에 본딩된 경우에 관해서 설명한다.
반도체 메모리 장치(26)에 최초에 전원 전압이 공급된 후 지연 시간 t3가 경과하기 까지는, 제4B도에 도시한 대로 파워 온 회로(27)의 출력 신호(PONA)는 고 레벨이고, 전원(VDD)의 전위에 추종하도록 상승한다. 그리고, 본딩 옵션 판정 회로(20)에서의 N형 MOS 트랜지스터(Q3)의 게이트에는 이 고 레벨의 신호(PONA)가 인가되고, P형 MOS 트랜지스터(Q2)의 게이트는 전원(VDD)에 접속되어 있다. 따라서 이들 P형MOS 트랜지스터(Q1,Q2)는 전원(VDD)의 전위가 N형 MOS 트랜지스터(Q1,Q2)의 역치 전압 보다도 크게되면, 도통 상태로 되고, 접점(B)에서 접지점을 향해서 전류를 흘린다. 즉, 본딩 패드(24)는 전원용 외부 리이드(VDDPIN)에 접속되어 있기 때문에, 전원(VDD)에서 접지점을 향하고, 전류가 흐르게 된다. 이 경우, 지연시간 t3가 경과하기 까지의 기간은, 두개의 트랜지스터(Q3,Q4)가 도통하고 있기 때문에, 접지점에 흐르는 전류는 비교적 큰 것으로 된다. 게다가, N형 MOS 트랜지스터(Q3,Q4)를 통해서 전원(VDD)에서 접지점에 흐르는 전류는 본딩에 의해 외부 리이드(VDDPIN)에서 접속점(B)에 흐르는 전류에 비하면 충분히 작기때문에, 접속점(B)의 전위는 거의 전원(VDD)의 전위에 유지되게 된다. 따라서, 플로팅시 대책 게이트부(21)의 출력은 본딩 옵션 패드(24)에서의 신호(BOIN)와 같게 고 레벨, 본딩 판정 회로부(22)의 출력은 저 레벨로 되고, 출력 파형 정형 회로부(13)에서의 출력 신호(BOPT)는 고 레벨로 된다. 한편, 지연 시간 t3 경과 후는 제4B도에 도시한 것과 같이 파워 온 회로(27)의 출력 신호(PONV)가 저 레벨로 된다. 따라서, 본딩 옵션 판정 회로(20)에 있어서, N형 MOS 트랜지스터(Q3)의 게이트 전위 및 소스 전위는 함께 접지 전위와 일치되고, N형 MOS 트랜지스터(Q3)는 비도통으로 된다. 따라서, 플로팅시 대책 게이트부(21)에 있어서, 접속점(B)에서 접지점으로 흐르는 전류는 전류 구동 능력이 매우 작은 P형 MOS 트랜지스터(Q4)를 통하는 전류만으로 되고, 전원(VDD)에서 접지점에 흐르는 전류는 지연 시간 t3가 경과하기 전 보다도 훨씬 작은 것으로 된다. 이 경우에 있어서, 접속점(B)의 전위는 본딩 옵션 패드(14)에서의 신호(BOIN)의 전위인 전원 전위로 상승하고 있기 때문에, 출력 파형 정형 회로부(23)에서의 출력 신호(BOPT)는 고 레벨을 유지한다.
이상과 같이, 본딩 옵션 패드(24)를 본딩에 의해 전원(VDD)에 접속한 경우에는 본딩 옵션 판정 회로부(20)에 있어서, 반도체 장치(26)에 최초에 전원 전압이 공급된 후 지연 시간 t3가 경과하기 까지의 사이만, 전원(VDD)에서 N형 MOS 트랜지스터(Q3,Q4)를 통해서 접지점을 향해 전류가 흘러 소비 전력이 비교적 크게되지만 지연 시간 t3의 경과 후 통상 동작시에는 소비 전류는 전류 구동 능력이 매우 작은 트랜지스터(Q4)만을 흘러, 소비 전력이 매우 작은 것으로 된다. 또, 본딩 옵션 판정 회로(20)의 출력 신호(BOPT)는 고 레벨로 된다.
그리고, 제1실시예와 같이 이 출력 신호(BOPT)는 도시하지 않은 기능 선택용의 회로부에 입력되고, 반도체 장치(26)의 기능중 소정의 것을 선택적으로 동작 가능하게 한다. 즉, 이 선택에 의해 반도체 장치(26)의 통상 동작시에서의 기능이 특정되고, 또는 통상 동작시에 있어서 특정 기능을 필요에 따라서 수시 동작시킬 수 있는 상태가 된다. 예를들면, 반도체 메모리 장치(26)가 랜덤 억세스 메모리인 경우 본딩 옵션 패드(24)를 전원용 외부 리이드(VDDPIN)에 본딩함으로써 셀프 리프레쉬 사이클이 3ms로 설정되고, 또는 통상 동작시에 있어시 순차 동작을 행하는 것이 가능하게 된다.
다음에, 본딩 옵션 패드(24)가 본딩되지 않고, 플로팅하고 있는 경우에 관해서 설명하겠다.
반도체 메모리 장치(26)에 최초에 전원 전압이 공급된 후 지연 시간 t3가 경과하기 까지의 사이에, 파워 온 회로(27)의 출력 신호(PONA)는 전원(VDD)의 전위에 추종하고 있고, 본딩 옵션 판정 회로(20)에서의 N형 MOS 트랜지스터(Q3)의 게이트에는 고 레벨이 인가되며, 또 N형 MOS 트랜지스터(Q4)의 게이트도 전원(VDD)에 접속되어 있기 때문에, 전원(VDD)의 전위가 역치 전압에 도달하면, 이들 N형 MOS 트랜지스터(Q3,Q4)는 함께 도통 상태로 되고, 접속점(B)에서의 접지점을 향해서 큰 구동 능력의 전류로가 형성된다. 그때문에, 본딩 옵션 패드(24)는 플로팅하고 있으므로, 이 기간 중에는 제4B도에 도시한 것과 같이, 접속점(B)의 전위는 접지 전위에 고정된다. 또는, 접속점(B)의 전위가 처음부터 상승하고 있던 때는, 제4B도에 파선으로 도시한 것과 같이 신속히 저하한다. 그리고, 지연 시간 t3가 경과한 후는 출력 신호(PONA)가 저 레벨되기 때문에 N형 트랜시스터(Q3)는 비도통으로 되고, N형 트랜지스터(Q4)만으로 접속점(B)을 방전하게 된다. 이 경우, P형 트랜지스터(Q4)의 전류 구동 능력은 매우 작기 때문에, 접속점(B)의 전위의 저하는 완만하게 되고, 접지 전위에 도달하기 까지의 시간 t4는 길게 될 우려가 있다. 그러나 본딩 옵션 판정 회로(20)를 정상으로 동작시키기 위해서는 접속점(B)의 전위가 본딩 판정 회로부(22)의 인버터(IV1)의 역치 전압 보다도 작아지면 충분하다. 따라서, N형 트랜지스터(Q3)의 구동 능력을 비교적 크게 설정해 둠으로써,지연 시간 t3 경과이전, 또는 지연 시간 t3 경과 후 신속하게 접속점(B)의 전위가 인버터(IV1)의 역치 전압보다도 작게되도록 할 수가 있다. 접속점(B)의 전위가 인버터(IV1)의 역치 전압 보다도 작게되면, 본딩 판정 회로부(22)의 출력은 고 레벨로 되고, 출력 파형 정형 회로부(23)의 출력 신호(BOPT)는 저 레벨로 된다.
이상과 같이 본딩 옵션 패드(24)를 플로팅 시키면, 본딩 옵션 판정 회로부(20)에 있어서, 반도체 장치(26)에 최초에 전원 전압이 공급된 후 지연 시간 t3가 경과하기 까지의 사이에, N형 MOS 트랜지스터(Q3,Q4)에 의해 접속점(B)을 비교적 강하게 방전해서 전위를 저하시키기 때문에, 지연 시간 t3의 경과 후에 있어서 N형 MOS 트랜지스터(Q4)만으로 방전되고, 능력이 작게된다고 해도 접속점(B)의 전위를 확실하게 저하시켜서 본딩 옵션 판정 회로(20)를 정상으로 동작시킬 수가 있다. 즉, 접속점(B)의 전위가 인버터(IV1)의 역치 전압 보다도 작게됨으로써 본딩 옵션 판정 회로(20)의 출력 신호(BOPT)는 저 레벨로 된다.
그리고 이 출력 신호(BOPT)는 도시하지 않은 기능 선택용 회로부에 입력되고, 반도체 장치(26)의 기능을 선택적으로 동작 가능하게 한다. 예를들면, 반도체 메모리 장치(26)가 랜덤 억세스 메모리인 경우, 본딩 옵션 패드(24)를 본딩하지 않고 플로팅 시킴으로써 셀프 리프레쉬 사이클이 2ms로 설정되고, 또는 통상 동작시에 있어서 순차 동작을 행하지 않는 것이 선택되게 된다.
즉, 본 발명의 제2실시예에서는 본딩 옵션 패드(24)를 방전하기 위하여 능력이 다른 두개의 N형 MOS트랜지스터(Q3,Q4)를 이용하고, 큰 능력의 트랜지스터(Q3)는 반도체 장치에 최초에 전원에 공급된 후 소정의 지연 시간이 경과하기 까지의 사이에 있어시 패드(24)를 방전하도록 했기 때문에, 본딩 옵션 패드(24)가 전원에 접속되어도 전원 온(ON)후의 짧은 기간 내에만 큰 소비 전류가 흐르므로 소비 전력을 작게할 수가 있고, 또 본딩되지 않을 때는 전원 온(ON)후의 짧은 기간내에 있어서 패드(14)를 강하게 구동하기 때문에, 그후 구동 능력이 작게되어도 잘못된 동작을 일으킴이 없이, 본딩 옵션 판정 회로부(20)는 정상적인 출력 신호를 출력할 수가 있다.
제1도는 본 발명의 제1실시예인 반도체 메모리 장치를 도시한 평면도 및 회로도.
제2A도는 제1실시예에서의 파워 온 회로의 회로도.
제2B도는 파워 온 회로의 동작을 도시한 타이밍 차트.
제3도는 본 발명의 제2실시예인 반도체 메모리 장치를 도시한 평면도 및 회로도.
제4A도는 제2실시예에서의 파워 온 회로의 회로도.
제4B도는 파워 온 회로의 동작을 도시한 타이밍 차트.
제5도는 종래의 본딩 옵션 판정 회로를 갖춘 반도체 장치를 도시한 평면도 및 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,20,40 : 본딩 옵션 판정 회로 11,21,41 : 플로팅(floating)시 대책 회로부
12 : 레벨 검출 회로 22,42 : 본딩 판정 회로
l3,23,43 : 출력 파형 정형 회로부 14,24,44 : 본딩 옵션 패드
15,25,45 : 접적 회로 16,26,46 : 반도체 메모리 장치
17,27 : 파워 온 회로 18,28,48 : 반도체 용기
IV1,IV2,IV3,IV4 : 인버터 C1 : 용량 소자
Ql,Q2,Q5 : P형 MOS 트랜지스터 Q3,Q4 : N형 MOS 트랜지스터
이상 설명한 바와 같이, 본 발명에 의하면, 본딩 옵션 판정 회로를 갖는 반도체 장치에 있어서, 플로팅시 대책 회로부 내에 패드로부터 신호선에 접속되는 2개의 트랜지스터를 설치하고 한쪽의 능력을 매우 작은 것으로 하여 상시 도통하는 것으로 하고, 또 다른쪽의 능력을 비교적 큰 것으로 하여 반도체 장치에 최초에 전원이 공급된 후 소정의 시간이 경과하기 까지의 기간내에 있어서 도통하도록 했기 때문에, 패드가 본딩되는지의 여부에 관계없이 통상 동작시에서의 소비 전력을 삭감할 수가 있고, 또 본딩 판정 회로에 있어서 잘못된 판정을 행하여 틀린 기능을 선택해 버리는 경우가 없어지며, 높은 신뢰성으로 반도체 장치의 기능 선택을 행할 수 있다.

Claims (9)

  1. 본딩 패드(14,24)와, 상기 본딩 패드의 전위를 검출하고, 상기 본딩 패드의 전위를 나타내는 신호를 출력하기 위한 판정 회로(10,20)를 포함하는 반도체 장치에 있어서, 상기 판정 회로(10,20)는, 상기 본딩 패드를 제1의 구동 능력을 갖는 소정의 전위로 구동하기 위한 제1의 수단과, 상기 반도체 장치에 전원 전압이 인가된 후 소정의 시간 기간중 제2의 구동 능력을 갖는 상기 소정의 전위로 상기 본딩 패드를 구동하기 위한 제2의 수단을 더 포함하고, 상기 제1의 수단은 제1의 전압 단자와 상기 본딩 패드 사이에 접속되고 제2의 전압 단자에 접속된 게이트를 갖는 제1의 트랜지스터(Q2,Q4)를 포함하고, 상기 제2의 수단은, 상기 제1의 전압 단자와 상기 본딩 패드 사이에 접속된 제2의 트랜지스터로서, 상기 소정의 시간 기간중 상기 제2의 트랜지스터를 도통시키기 위한 신호를 공급받는 게이트를 갖는 제2의 트랜지스러(Q1,Q3)를 포함하고, 상기 제2의 트랜지스터(Q1,Q3)는 상기 제1의 트랜지스터(Q2,Q4)의 채널 폭보다 넓은 채널 폭을 갖는 것을 특징으로 하는 반도제 장치.
  2. 제1항에 있어서, 상기 판정 회로(10)는, 상기 본딩 패드(14)의 전위를 나타내는 신호를 출력하기 위하여, 상기 본딩 패드에 접속된 레벨 검출 회로(12)와, 상기 레벨 검출 회로(12)의 출력에 대응하는 출력 파형 정형 회로부(13)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 판정 회로(20)는, 상기 본딩 패드(24)의 전위를 나타내는 신호를 출력하기 위하여 본딩 판정 회로(22)와, 상기 본딩 판정 회로(22)의 출력에 대응하는 출력 파형 정형 회로부(23)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 본딩 패드(14,24)와, 상기 본딩 패드의 전위를 검출하고, 상기 본딩 패드의 전위를 나타내는 신호를 출력하기 위한 판정 회로(10,20)를 포함하는 반도체 장치에 있어서, 상기 판정 회로(10,20)는, 상기 본딩 패드를 제1의 구동 능력을 갖는 소정의 전위로 구동하기 위한 제1의 수단과, 상기 반도체 장치에 전원 전압이 인가된 후 소정의 시간 기간중 제2의 구동 능력을 갖는 상기 소정의 전위로 상기 본딩 패드를 구동하기 위한 제2의 수단을 더 포함하고, 상기 제1의 수단은 제1의 전압 단자와 상기 본딩 패드 사이에 접속되고 제2의 전압 단자에 접속된 게이트를 갖는 제1의 트랜지스터(Q2,Q4)를 포함하고, 상기 제2의 수단은, 상기 제1의 전압 단자와 상기 본딩 패드 사이에 접속된 제2의 트랜지스터로서, 상기 소정의 시간 기간중 상기 제2의 트랜지스터를 도통시키기 위한 신호를 공급받는 게이트를 갖는 제2의 트랜지스터(Q1,Q3)를 포함하고, 상기 제2의 트랜지스터(Q1,Q3)는 상기 제2의 트랜지스터(Q2,Q4)의 채널 길이보다 짧은 길이를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 판정 회로(10)는, 상기 본딩 패드(14)의 전위를 나타내는 신호를 출력하기 위하여, 상기 본딩 패드에 접속된 레벨 검출 회로(12)와, 상기 레벨 검출 회로(12)의 출력에 대응하는 출력 파형 정형 회로부(13)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 판정 회로(20)는, 상기 본딩 패드(24)의 전위를 나타내는 신호를 출력하기 위하여, 본딩 판정 회로(22)와, 상기 본딩 판정 회로(22)의 출력에 대응하는 출력 파형 정형 회로부(23)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 본딩 패드(14,24)와, 상기 본딩 패드의 전위를 검출하고, 상기 본딩 패드의 전위를 나타내는 신호를 출력하기 위한 판정 회로(10,20)를 포함하는 반도체 장치에 있어서, 상기 판정 회로(10,20)는, 상기 본딩 패드를 제1의 구동 능력을 갖는 소정의 전위로 구동하기 위한 제1의 수단과, 상기 반도체 장치에 전원 전압이 인가된 후 소정의 시간 기간중 제2의 구동 능력을 갖는 상기 소정의 전위로 상기 본딩 패드를 구동하기 위한 제2의 수단을 더 포함하고, 상기 제1의 수단은 제1의 전압 단자와 상기 본딩 패드 사이에 접속되고 제2의 전압 단자에 접속된 게이트를 갖는 제1의 트랜지스터(Q2,Q4)를 포함하고, 상기 제2의 수단은, 상기 제1의 전압 단자와 상기 본딩 패드 사이에 접속된 제2의 트랜지스터로서, 상기 소정의 시간 기간중 상기 제2의 트랜지스터를 도통시키기 위한 신호를 공급받는 게이트를 갖는제2의 트랜지스터(Q1,Q3)를 포함하고, 상기 제2의 트랜지스터(Q1,Q3)는 상기 제1의 트랜지스러(Q2,Q4)의 임계전압보다도 낮은 임계전압을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 판정 회로(10)는, 상기 본딩 패드(14)의 전위를 나타내는 신호를 출력하기 위하여, 상기 본딩 패드에 접속된 레벨 검출 회로(12)와, 상기 레벨 검출 회로(12)의 출력에 대응하는 출력 파형 정형 회로부(13)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 판정 회로(20)는, 상기 본딩 패드(24)의 전위를 나타내는 신호를 출력하기 위하여, 본딩 판정 회로(22)와, 상기 본딩 판정 회로(22)의 출력에 대응하는 출력 파형 정형 회로부(23)를 더 포함하는 것을 특징으로 하는 반도체 장치.
KR1019930010400A 1992-06-10 1993-06-09 반도체 장치 KR970006975B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-150177 1992-06-10
JP15017792 1992-06-10

Publications (2)

Publication Number Publication Date
KR940006274A KR940006274A (ko) 1994-03-23
KR970006975B1 true KR970006975B1 (ko) 1997-05-01

Family

ID=15491191

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930010400A KR970006975B1 (ko) 1992-06-10 1993-06-09 반도체 장치

Country Status (4)

Country Link
US (1) US5412333A (ko)
EP (1) EP0573965B1 (ko)
KR (1) KR970006975B1 (ko)
DE (1) DE69326284T2 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552725A (en) * 1994-08-05 1996-09-03 Advanced Micro Devices, Inc. Low power, slew rate insensitive power-on reset circuit
JP2643872B2 (ja) * 1994-11-29 1997-08-20 日本電気株式会社 ボンディング・オプション回路
JP2877039B2 (ja) * 1995-08-16 1999-03-31 日本電気株式会社 半導体集積回路
US5864247A (en) 1995-08-21 1999-01-26 Matsushita Electronics Corporation Voltage detection circuit, power-on/off reset circuit, and semiconductor device
JP3415347B2 (ja) * 1995-10-25 2003-06-09 Ｎｅｃエレクトロニクス株式会社 マイクロコンピュータの動作モード設定用入力回路
FR2744303B1 (fr) * 1996-01-31 1998-03-27 Sgs Thomson Microelectronics Dispositif pour neutraliser un circuit electronique lors de sa mise sous tension ou sa mise hors tension
US5805014A (en) * 1996-03-01 1998-09-08 Compaq Computer Corporation System having active pull-down circuit and method
US5880596A (en) * 1996-11-05 1999-03-09 Altera Corporation Apparatus and method for configuring integrated circuit option bits with different bonding patterns
US5920227A (en) * 1997-06-16 1999-07-06 Advanced Micro Devices, Inc. Zero current draw circuit for use during a bonding option
TW417267B (en) * 1997-11-20 2001-01-01 Davicom Semiconductor Inc Structure of bonding option
JP2000100814A (ja) 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP3423904B2 (ja) * 1999-10-06 2003-07-07 沖電気工業株式会社 半導体集積回路
EP1132963B1 (en) 2000-03-08 2007-10-17 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
KR100349344B1 (ko) * 2000-06-14 2002-08-21 주식회사 하이닉스반도체 멀티 레벨 본딩 옵션 회로
DE10102000B4 (de) * 2001-01-18 2004-04-08 Infineon Technologies Ag Integrierte Schaltung mit Erkennungsschaltung und Verfahren zum Überprüfen einer Anschlusssituation eines Bondpads
KR100426989B1 (ko) * 2001-06-13 2004-04-13 삼성전자주식회사 패키지 전원핀을 이용한 제어신호 인가방법 및 그에 따른집적회로 패키지 구조
US7131033B1 (en) 2002-06-21 2006-10-31 Cypress Semiconductor Corp. Substrate configurable JTAG ID scheme
US7818640B1 (en) 2004-10-22 2010-10-19 Cypress Semiconductor Corporation Test system having a master/slave JTAG controller
JP2009054869A (ja) * 2007-08-28 2009-03-12 Toshiba Corp 半導体デバイス、情報処理装置および電源電圧変動抑制方法
DE202012004532U1 (de) * 2012-03-08 2013-06-10 Rohde & Schwarz Gmbh & Co. Kg Halbleiterschaltung mit elektrischen Anschlüssen mit mehrfacher Signal- oder Potentialbelegung
EP4336308A1 (en) * 2022-07-18 2024-03-13 NXP USA, Inc. Power supply handling for multiple package configurations

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01280923A (ja) * 1988-05-07 1989-11-13 Mitsubishi Electric Corp 半導体集積回路装置
JPH0821846B2 (ja) * 1989-02-03 1996-03-04 日本電気株式会社 ワイアード信号ドライブ回路

Also Published As

Publication number Publication date
US5412333A (en) 1995-05-02
EP0573965A3 (en) 1995-06-21
KR940006274A (ko) 1994-03-23
DE69326284T2 (de) 2000-03-23
EP0573965A2 (en) 1993-12-15
DE69326284D1 (de) 1999-10-14
EP0573965B1 (en) 1999-09-08

Similar Documents

Publication Publication Date Title
KR970006975B1 (ko) 반도체 장치
US6977849B2 (en) Semiconductor device suitable for system in package
US4115710A (en) Substrate bias for MOS integrated circuit
US5796287A (en) Output driver circuit for suppressing noise generation and integrated circuit device for burn-in test
KR940007003B1 (ko) 프로그래머블형 논리장치 및 그 장치에 사용되는 기억회로
US8378737B2 (en) Charge pump circuits, systems, and operational methods thereof
US20030080780A1 (en) Output circuit
US20050232053A1 (en) Semiconductor integrated circuit device
JP2536871B2 (ja) オフ・チップ駆動回路
US5382847A (en) Output buffer circuits including voltage compensation
US5019772A (en) Test selection techniques
US6225852B1 (en) Use of biased high threshold voltage transistor to eliminate standby current in low voltage integrated circuits
JPS60107857A (ja) 集積回路チツプにおける電圧発生回路
KR20140087048A (ko) 절전 기능을 갖는 혼합 전압 비-휘발성 메모리 집적 회로
KR0170514B1 (ko) 승압 전원을 갖는 반도체 메모리 장치
US20030213972A1 (en) Semiconductor device used in two systems having different power supply voltages
KR100221799B1 (ko) 모드설정회로와 모드설정장치
KR100224051B1 (ko) 반도체 집적회로
US6140837A (en) Charge pumps of antifuse programming circuitry powered from high voltage compatibility terminal
GB2372841A (en) Voltage pump with turn-on control
JPS59231794A (ja) デジタルｍｏｓ半導体集積回路
US6822921B2 (en) Semiconductor device having semiconductor memory
US6934204B2 (en) Semiconductor device with reduced terminal input capacitance
KR100298912B1 (ko) 전원전압보다높은전압을공급하는장치를갖는반도체장치
JPH0669425A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 16

EXPY Expiration of term