KR20140087048A

KR20140087048A - 절전 기능을 갖는 혼합 전압 비-휘발성 메모리 집적 회로

Info

Publication number: KR20140087048A
Application number: KR1020147014673A
Authority: KR
Inventors: 히예우 반 트란; 안 리; 투언 부; 헝 큐옥 구엔
Original assignee: 실리콘 스토리지 테크놀로지 인크
Priority date: 2011-11-01
Filing date: 2012-10-11
Publication date: 2014-07-08
Also published as: JP2014532953A; US20140226409A1; US20130107632A1; JP5830176B2; US9378838B2; CN104160447A; CN107093441A; WO2013066592A2; TW201614419A; TWI497276B; CN104681087B; CN104160447B; EP2774152A4; EP2774152A2; CN104681087A; US8705282B2; EP2774152B1; TW201321962A; TWI541640B; KR101485308B1

Abstract

집적 회로 다이는 제1 전압을 수신하는 제1 다이 패드와 제2 전압을 수신하는 제2 다이 패드를 구비한다. 제2 전압은 상기 제1 전압보다 작다. 제1 전압에서 동작 가능한 제1 회로가 상기 집적 회로 다이 내에 마련된다. 제2 전압에서 동작 가능한 제2 회로가 상기 집적 회로 다이 내에 마련되고, 상기 제2 다이 패드에 연결된다. 상기 제2 다이 패드로부터의 전류 흐름을 검출하는 회로가 상기 집적 회로 다이 내에 마련된다. 전류 흐름을 검출하는 회로에 의해 검출된 전류 흐름에 응답하여 상기 제1 회로로부터 상기 제1 다이 패드의 연결을 끊기 위해, 상기 제1 다이 패드와 상기 제1 회로 사이에, 스위치가 개재(interpose)된다.

Description

절전 기능을 갖는 혼합 전압 비-휘발성 메모리 집적 회로{A MIXED VOLTAGE NON-VOLATILE MEMORY INTEGRATED CIRCUIT WITH POWER SAVING}

본 발명은 복수의 다른 전압을 수신하는 집적 회로 다이(integrated circuit die)에 관한 것으로서, 특히 상기 다이는 절전 능력을 갖는다.

다른 전압들을 사용하는 집적 회로 다이들은 본 기술 분야에서 잘 알려져 있다. 도 1을 참조하면, 종래 기술의 플래시(비-휘발성) 메모리 집적 회로 다이(10)의 블록도가 도시되어 있다. 플래시 메모리 회로 다이(10)는 복수의 행과 열로 배열된, 복수의 플래시 메모리 셀을 구비하는 플래시 메모리 어레이(100)를 포함한다. 마이크로컨트롤러(20)가 어드레스 버스(address bus), 데이터 버스(data bus) 및 제어 버스(control bus)를 통해 플래시 어레이(100)의 동작을 제어한다. 마지막으로, 혼합 IP 회로(30)는 혼합 신호 버스(mixed signal bus)를 통해 마이크로컨트롤러(20)와 어레이(100)를 모두 제어한다. 전형적인 동작에서, 마이크로컨트롤러(20)가 3.0볼트의 전압원을 공급받는 반면, 플레시 어레이(10)는 1.8볼트의 전압원을 공급받는다. 1.8볼트 전원(source)은 외부로부터 공급되는 3.0볼트 전원에 기초하는 DC-DC 변환기를 사용하는 혼합 IP 회로(30)에 의해 생성된다. 추가로, 외부로부터 공급되는 3.0볼트 전원은 또한 마이크로컨트롤러(20)에도 공급된다.

도 2를 참조하면, 도 1에 도시된 플래시 메모리 회로 다이(10)의 일부에 대한 개념적 블록 레벨 회로도(60)가 도시되어 있다. 회로도는 외부로부터 공급되는 3.0볼트를 수신하기 위하여, 본드 와이어(bond wire)(51)를 통해 본드 패드(bond pad)(41)에 연결된 다이 패드(21)를 구비한다. 그리고 나서, 외부로부터 공급되는 3.0볼트는 다이(10)에서 IO 버퍼 회로(36)와, 그 밖의 잘 알려진 회로들에 공급되는데, 잘 알려진 회로들로는 예를 들면, (입력 신호 전압 레벨을 CMOS 전압 레벨로 변환하는) TTL 회로(34), (미리 정해진 전압 레벨에 도달하는 Vdd를 검출하는) POR3V 회로(32), 및 도시되지 다른 회로들이 있다. 이러한 회로들은 동작을 위해 3.0볼트를 필요로 한다. 3.0볼트 전원은 또한 1.8볼트의 전원을 생성하는 DC-DC 전압 레귤레이터(30)에 공급된다. 그리고 나서, 1.8볼트 전원은 상술되어진, 예컨대, 플래시 메모리 어레이(100)와 같은 다이(10)의 다른 부분에 공급된다.

종래 기술에서는, 메모리 회로 다이(10)가 동작 중 일 때, 전력을 필요로 하는 회로들이 모두 동작하지는 않더라도, 항상 외부로부터 공급되는 3.0볼트 전력이 3.0볼트를 필요로 하는 다이(10)의 부분들에 공급되고, DC-DC 레귤레이터에 의해 변환되어 1.8볼트 회로들에 공급된다는 점에 주목해야 한다. 예를 들어, 마이크로컨트롤러(20)가 플래시 메모리 어레이(100)에 어드레스, 데이터 및 제어 신호들을 송신한 후, 그 마이크로컨트롤러(20)가 전력을 인가받을 필요가 없고, 추가로 단지 플래시 어레이(100)만이 예컨대, 플래시 메모리에 대한 긴 칩 소거 동작(chip erase operation) 동안에 전력을 인가받을 필요가 있다. 또는 플래시 메모리(10) 내부의 소정 회로 블록들(도시하지 않음)은 예컨대, 소거 또는 프로그래밍 동작 동안에 판독 회로들이 스탠바이 상태일 수 있으며, 판독 동작 동안에 소거 및 프로그래밍 회로들이 스탠바이 상태일 수 있는 것처럼, 소정 칩 동작 동안에 전력을 인가받을 필요가 없다. 다이(10) 내의 회로 중 전력이 필요하지 않는 부분들에 대해 전력을 감소 및/또는 제거(eliminate)시키는 것은, 집적 회로 다이(10)의 총 전력 필요량을 줄일 수 있다.

따라서, 본 발명에서는, 집적 회로 다이가 제1 전압을 수신하는 제1 그룹의 다이 패드들, 및 상기 제1 전압보다 작은 제2 전압을 수신하는 제2 그룹의 다이 패드들을 구비한다. 제1 회로 그룹은 상기 제1 전압에서 동작 가능하다. 제2 회로 그룹은 상기 제2 전압에서 동작 가능하다. 회로는 상기 제2 전압으로부터 전류 흐름(current flow)을 검출한다. 전압 레귤레이터는 상기 제1 전압을 상기 제2 전압으로 변환한다. 다른 실시예에서는, 상기 제2 전압이 외부로부터 공급된다. 다른 실시예에서, 상기 제1 회로 그룹과 상기 제2 회로 그룹은 상기 제2 전압을 수신한다. 상기 제2 전압으로부터의 전류 흐름을 검출하는 상기 회로는, 상기 전류 흐름의 검출에 응답하여 상기 전압 레귤레이터를 제어한다. 본 발명은 최적의 전력과 최적의 영역(area)을 감지하는 혼합 산화물(mixed oxide)과 혼압 전압(mixed voltage)을 구비한다.

도 1은 종래 기술의 플래시 메모리 회로 다이의 블록도이다.
도 2는 도 1에 도시된 종래 기술의 플래시 메모리 회로의 일부에 대한 개략 회로도이다.
도 3은 본 발명의 회로의 제1 실시예의 블록 레벨 개념도이다.
도 4는 본 발명의 회로의 제2 실시예의 블록 레벨 개념도이다.
도 5는 본 발명의 회로의 제3 실시예의 블록 레벨 개념도이다.
도 6은 본 발명의 회로의 제4 실시예의 블록 레벨 개념도이다.
도 7은 본 발명의 회로의 제5 실시예의 블록 레벨 개념도이다.
도 8은 혼합 전력 공급 파워 업 시퀀스(mixed power supply power up sequence) 순서도이다.
도 9는 혼합 전력 공급 파워 업 시퀀스 블록도 및 타이밍도이다.
도 10은 본 발명의 회로를 사용하는 감지 증폭기(sense amplifier)의 제1 실시예의 상세 회로도이다.
도 11은 본 발명의 회로를 사용하는 감지 증폭기의 제2 실시예의 상세 회로도이다.
도 12는 본 발명의 회로를 사용하는 감지 증폭기의 제3 실시예의 상세 회로도이다.
도 13은 본 발명의 회로를 사용하는 감지 증폭기의 제4 실시예의 상세 회로도이다.
도 14는 본 발명의 IO 버퍼의 실시예의 상세 회로도이다.
도 15는 본 발명의 회로들이 사용하는 동작 전력(operating power)을 나타내는 테이블이다.

도 3을 참조하면, 본 발명의 회로(62)의 제1 실시예가 도시되어 있다. 회로(62)는 4개의 (내부) 다이 패드(23, 25, 27, 29)를 구비한다. 회로(62)는 하나의 본드 패드(42)를 구비한다. 본드 패드는 예를 들어, (패키지 핀(package pin)에 연결되어 있는) 패키지 패드와 같은 외부 패드이다. 다이 패드(23, 25)는 본드 와이어(52, 54)를 통해 본드 패드(42)에 연결된다. 3.0V 규격 허용오차(specification tolerance) 내의 임의 전압(예컨대, 2.2V 내지 4.0V)이 공급될 수도 있지만, 다이 패드(23 25)는 3.0볼트의 제1 전압원 Vdd1을 수신한다. 다이 패드(27)는 제1 전압원보다 작은 1.8볼트의 제2 전압원 Vdd2를 수신한다. 이 경우, Vdd2는 DC-DC 레귤레이터(30)로부터 공급된다. 그러나 마찬가지로, 1.8V 규격 허용오차 내의 임의 전압(예컨대, 1.2V 내지 2.0V)이 제공될 수도 있다. 본 실시예에서, 다이 패드(29)가 플로팅된 상태를 유지하므로, 다이 패드(29)는 블록(46) 내의 저항을 통해 접지 전위로 강하된다.

본드 패드(42)로부터의 전압은 IO 버퍼 회로(36), 전하 펌프 회로(38), 및 동작을 위해 3.0볼트를 필요로 하는 이전에 모두 설명된 다른 잘 알려진 회로(예컨대, TTL 회로(34), POR3V 회로(32))에 공급된다. 이 칩 구성에서는, 3.0볼트는 또한 1.8볼트의 전원을 생성하는 DC-DC 전압 레귤레이터(30)에도 공급된다. 1.8볼트 전원은 이어서 상술되어진, 예컨대, 플래시 메모리 어레이(100)와 같은, 다이(10)의 다른 부분들에 공급된다. 전류 감지 회로(46)는 이 경우 전류 흐름이 없음(senses no current flow)을 감지하고, 그 감지에 응답하여 제어 신호(48)를 생성한다. 제어 신호(48)는 DC-DC 전압 레귤레이터(30)에 공급되어, 후술되는 것처럼, 레귤레이터(30)의 동작을 제어하는데 사용된다. 전압원 Vdd2는 전압 Vdd2를 사용하여 동작이 요구되는 다이(10)의 내부 회로들에 공급된다.

본 발명의 회로(62)를 구비한 다이(10)의 동작에서, 다이(10)는 전압원 Vdd1의 사용을 필요로 하는 회로들이 Vdd2로부터의 전압을 필요로 하는 회로들과 절대 동시에 온 되지 않도록 설계되어야 한다. 따라서 3.0볼트 트랜지스터들 또는 다른 회로 요소들은 특정 시점의 시간에만 동작되며, 이는 Vdd2가 동작되기 이전이며, 트랜지스터들과 다른 회로 요소들은 다른 시점의 시간에만 동작된다. 그럴 경우, Vdd1을 필요로 하는 회로 요소들만이 온 된다고 가정하면, 외부로부터 공급되는 Vdd1은 다이(10)에 있는 다양한 회로 요소들에 전압 Vdd1을 공급한다. 이 시간 동안, DC-DC 전압 레귤레이터(30)가 인에이블되는데, 이는 전류 감지부(46)가 어떤 전류 흐름도 감지하지 않기 때문이다(다이 패드(29)가 플로팅되어 있으므로, 회로(46)에는 전류가 공급되지 않음). 따라서 제어 신호(48)가 DC-DC레귤레이터(30)를 인에이블시킨다. Vdd2의 전압을 필요로 하는 다이(10)의 부분들이 활성화될 때, 전압 Vdd2의 전원이 DC-DC 레귤레이터(30)로부터 공급된다.

도 4를 참조하면, 본 발명의 제2 실시예의 회로도(63)가 도시되어 있다. 도 3에 도시된 실시예와 유사하게, 회로(63)는 4개의 다이 패드(23, 25, 27, 29)와 2개의 본드 패드(42, 43)를 구비한다. 이 구성에서, 다이 패드(23, 25)는 본드 와이어(52, 54)를 통해 본드 패드(42)에 접속되고, 다이 패드(27, 29)는 본드 와이어(56, 58)을 통해 본드 패드(43)에 각각 연결된다. 임의 전압이 공급될 수도 있지만, 본드 패드(42)는 3.0볼트의 제1 전압원 Vdd1을 수신한다. 본드 패드(43)는 제1 전압원보다 작은 1.8볼트의 제2 전압원 Vdd2를 수신한다. 그러나 마찬가지로, 임의 전압원이 공급될 수 있다. 다이 패드(29)가 본드 패드(43)로부터 전압을 수신하기 때문에, 감지 회로(46)는 이제 전류 흐름을 검출한다. 이것은 결국 DC-DC 레귤레이터(30)를 디스에이블시키는 제어 신호(48)를 활성화시킨다. 이 실시예에서, 3V 회로들은 Vdd1 본드 패드(42)로부터의 3.0볼트로 동작하고, 1.8V 회로들은 Vdd2 본드 패드(43)로부터의 1.8볼트로 동작한다.

본드 패드(42)로부터의 전압은 IO 버퍼 회로(36), 전하 펌프 회로(38), 및 동작을 위해 3.0볼트를 필요로 하는 모든 상술되어진 다른 잘 알려진 회로들에 공급된다. 1.8볼트 전원은 상술되어진, 예컨대 플래시 메모리 어레이(100)와 같은 다이(10)의 다른 부분들에 공급된다.

도 5를 참조하면, 본 발명의 제3 실시예의 회로도(64)가 도시되어 있다. 도 3에 도시된 실시예와 유사하게, 회로(64)는 4개의 다이 패드(23, 25, 27, 29)와 하나의 본드 패드(44)를 구비한다. 이 구성에서는, 모든 다이 패드(23, 25, 27, 29)는 본드 와이어(52, 54, 56, 58)을 통해 본드 패드(44)에 각각 연결된다. 본드 패드(44)는 1.8볼트의 제2 전압원 Vdd2를 외부로부터 수신한다. 다이 패드(29)가 본드 패드(44)로부터 전압을 수신하기 때문에, 회로(46)는 이제 전류 흐름을 검출한다. 이것은 결국 DC-DC 레귤레이터(30)를 디스에이블시키는 제어 신호(48)를 활성화시킨다. 이 실시예에서, 모든 회로들은 Vdd2 본드 패드(44)로부터의 1.8볼트로 동작한다. 이 경우, TTL 회로(34), IOBUF 회로(36), 및 전하 펌프(38)는 1.8볼트에서 동작하게 된다.

도 6을 참조하면, 본 발명의 제4 실시예의 회로도(66)가 도시되어 있다. 도 3에 도시된 실시예와 유사하게, 회로(64)는 4개의 다이 패드(23, 25, 27, 28)와 하나의 본드 패드(46)를 구비한다. 이 구성에서는, 다이 패드(23, 25)가 본드 와이어(52, 54)를 통해 본드 패드(46)에 연결된다. 본드 패드(46)는 Vdd1으로부터 3.0볼트의 전압원을 수신한다.

본드 패드(46)로부터의 전압은 IO 버퍼 회로(36), 전하 펌프 회로(38), 및 동작을 위해 3.0볼트를 필요로 하는 모든 상술되어진 다른 잘 알려진 회로들에 공급된다. 이 칩 구성에서, 3.0볼트는 또한 1.8볼트의 전원을 생성하는 DC-DC 전압 레귤레이터(30)에 공급된다. 이어서, 1.8볼트 전원은 상술되어진, 예컨대, 플래시 메모리 어레이(100)와 같은, 다이(10)의 다른 부분들에 제공된다. 3.0볼트는 또한 플래시 메모리의 감지 회로망(sensing circuitry)에 공급되는, 1.8볼트의 전원을 생성하는 DC-DC 전압 레귤레이터(31)에 공급된다. 이 실시예에서는, 구성 비트(configuration bit)가 DC-DC 레귤레이터(30, 31)를 인에이블시키기 위해 사용된다. 구성 비트는 마이크로컨트롤러(20) 또는 파워 업에서의 초기화 시퀀스(an initialization sequence)에 의해 공급된다(도 8과 도 9에 의해 설명되는 것과 유사함).

본 발명의 회로(66)를 구비한 다이(10)의 동작에서, 다이(10)는 전압원 Vdd1의 사용을 필요로 하는 회로들은 전압원 Vdd1에 연결되고, Vdd2를 사용하여 주기적(periodically) 또는 간헐적(or intermittently )으로만 동작하는 회로들은 제1 전압 레귤레이터(30)에 연결되도록 설계되어야 한다. (그러나 vdd1을 필요로 하는 회로와 동시에 온 될 수 있는) Vdd2를 필요로 하는 모든 다른 회로들은, 제2 전압 레귤레이터(31)에 연결된다. 특히, 플래시 어레이 메모리 셀(100)은 전압 레귤레이터(30)에 연결되는 반면, Vdd2를 필요로 하는 감지 증폭기 내에 있는 회로 요소들은 전압 레귤레이터(31)에 연결된다.

이러한 방식으로, Vdd2 운용을 필요로 하는 회로 요소들은, Vdd1 운용을 필요로 하는 회로 요소들과 동시가 아닌 시점에 상술된 바와 같이 레귤레이터(30)로부터 동작한다. 그러나 Vdd1이 다른 회로 요소들을 위해 활성화되는 시점과 동시에 Vdd2를 필요로 하는 회로 요소들의 경우에는, Vdd2의 전원은 레귤레이터(31)이다. 이러한 방식으로, Vdd2를 필요로 하는 일부 회로 요소들이, Vdd1을 필요로 하는 회로 요소들과 동시에 동작되더라도, 상술되어진 것과 같은 절전의 이득이 달성된다.

도 7을 참조하면, 본 발명의 제5 실시예의 회로도(68)가 도시되어 있다. 도 3에 도시된 실시예와 유사하게, 회로(64)는 4개의 다이 패드(23, 25, 27, 28)와 하나의 본드 패드(46)를 구비한다. 이 구성에서, 다이 패드(23, 25, 27, 28)는 본드 와이어(52, 54, 56, 59)를 통해 본드 패드(46)에 각각 연결된다. 본드 패드(46)는 1.8볼트의 전압원 Vdd2를 수신한다. 이 실시예에서, 모든 회로는 1.8볼트에서 동작할 필요가 있다. 이 실시예에서는, 구성 비트가 DC-DC 레귤레이터(30, 31)를 디스에이블시키기 위해 사용된다. 구성 비트는 마이크로컨트롤러(20) 또는 파워 업에서의 초기화 시퀀스에 의해 공급된다(도 8과 도 9에 의해 설명되는 것과 유사함).

도 8은 혼합 전력 공급 전력 시퀀스 흐름과 타이밍도이다. 퓨즈 비트(fuse bit)들이 칩 동작을 위한 구성 비트로서 사용된다. 칩 동작은 예컨대, 다양한 절전 모드 및 비-휘발성 동작 모드(소거, 프로그램, 판독, 테스트 등)과 같은 동작들을 포함한다. 파워 업 시퀀스 흐름은 또한 퓨즈비트 리콜 시퀀스(또는 흐름)로도 불리운다. 소정 구성 비트들은 예컨대, 3V 및 1.8V의 전력 공급을 위한 다이 패드 커넥션(die pad connection)을 구성하기 위한 것이다. 소정 구성 비트들은 예컨대, 전력원 3V 및 1.8V로 바람직하게 동작하도록, 회로들을 구성하기 위한 것이다. 시작(예컨대, 파워 업)에서, 3V 전력 검출 회로는 3V 공급원이 소정 트립 포인트(trip point)(예컨대, 2.2V)까지 증가하였는지를 체크하기 위해 모니터링되고, 1.8V 전력 검출 회로는 1.8V 공급원이 소정 트립 포인트(예컨대, 1.3V)까지 증가하였는지를 체크하기 위해 모니터링된다. 이 포인트에서, 상보형(complementary)(예컨대, "1" 과 "0"처럼, 동일 패턴 및 다음 패턴에서의 반전 데이터(inverted data)) 고정 패턴 체크가 (예컨대, AAAA/5555/FFFE/0001 데이터 패턴을 판독하여) 칩 동작이 신뢰할 수 있는지를 판단하기 위해 사용된다. 만약 고정 패턴 체크가 "참(true)"이면, 퓨즈 비트들(구성 비트들)은 칩 구성을 셋업하기 위해 리콜된다. 동시 패턴 체크(예컨대, A/5 패턴 및/또는 패리티 비트들)가 퓨즈 리콜이 신뢰할 수 있다는 것을 보장하기 위해 퓨즈 비트들을 리콜하는 시점에 동시에 사용된다. 일 실시예에서, 각 퓨즈 워드(fuse word)(예컨대, 각 퓨즈 워드에 대해 16 퓨즈 비트) 내에 내장된 패턴(예컨대, A/5 패턴 및/또는 패리티 비트)이 퓨즈 리콜이 신뢰할 수 있다는 것을 보장하기 위해 구현된다. 일 실시예로서, 16 비트 리콜에 대해 A(Fs<7:0>)5/5(Fs<7:0>)A이며, 여기서 Fs<7:0>은 퓨즈 비트이고, A와 5는 연속적 리콜링을 위한 교번적 패턴 비트(alternating pattern bit)들이다. 다른 실시예는 1(Fs<13:0>)0/0(Fs<13:0>)1이며, 여기서 1,0은 연속적 리콜링을 위한 교번적 패턴 비트들이다. 퓨즈 리콜이 종료되면, 칩 동작이 신뢰할 수 있다는 것을 보장하기 위해 고정 패턴 체크가 다시 사용된다. 이 포스트 패턴 체크가 참(true)이면, 파워 업 리콜 동작이 종료된다. 다른 실시예에서, 퓨즈 리콜 동작에 대해 최악의 경우의 패턴 비트를 보장하기 위해 패턴 비트들에 대해 마지닝(margining)(감지 또는 타이밍 조정의 트립 포인트의 적응)이 수행된다. 다른 실시예에서는, 신뢰성 체크의 또 다른 레이어(layer)를 보장하기 위해 패리티 비트들이 패턴 비트들 및 퓨즈 비트들에 대해 수행된다. 다른 실시예에서, 다수의 메모리 셀이 동작 신뢰성을 위하여 각 퓨즈 비트에 대해 사용된다.

도 9는 파워 업 시퀀스와 퓨즈 비트 (구성 비트들) 리콜 타이밍을 위한 전력 시퀀스 제어기의 블록도(600)를 나타낸다. 블록(620)은 3.0V로부터 1.8V 전원을 제공하는 DC-DC 레귤레이터이다. 이것은 1.8V LDO(선형 레귤레이터 VDDREGp1.8V) 및 소프트 레귤레이터 Soft-vddreg 1.8V로 구성된다. 선형 레귤레이터 VDDREGp1.8V는 일반 동작(normal operation)을 위한 (하드(hard)) 정밀(precise) 레귤레이션을 제공한다. 소프트 레귤레이터는 VDDREGp1.8V가 아직 동작되지 않을 때의 파워 업 동안, 또는 절전 모드 동안에 약 1.2 ~ 1.8V(일반 동작 동안의 레벨보다 낮은 전압 레벨)를 제공하기 위해 사용된다. 블록(610) POR3V는 3V 공급원을 위한 트립 포인트를 제공하기 위한 것이다. 블록(630) POR1.8V는 1.8V 공급원을 위한 트립 포인트를 제공하기 위한 것이다. 블록(640) PORLOG는 파워 업 동안의 로직을 제공하기 위해 사용된다. 블록(666) PWRCALL은 퓨즈 리콜 로직 제어를 제공하기 위해 사용된다. 신호 시퀀스는 POR3V_N에 이어서 POR1.8V_N, 마지막으로 (POR_3V_N과 POR1.8V_N의 조합하는) POR_N이다.

도 15의 테이블 1은 플래시 칩의 보다 효율적인 전력 사용을 위한 플래시 칩(100)의 전력 운용(power operaing) 실시예를 나타내며, 3V 및 1.8V의 전력 공급 가용도(power supply availability)와 함께, 스탠바이, 딥 파워 다운(Deep Power Down), 판독, 프로그램 및 소거 동작의 동작 모드를 도시하고 있다. 다양한 회로 기능 블록들의 전력 운용 실시예들은 예를 들면, 전력 시퀀스의 퓨즈비트 리콜 흐름에서 구성 비트들에 의해 인에이블된다. 스탠바이 모드에서, 감지 회로망용 Vdd(전력원)는 0V이고, 전하 펌프(hv 회로망)용 Vdd는 0V이고, 로직 제어기용 Vdd는 3V 및/또는 1.8V이고, x-디코딩(aka 로우 디코더)용 Vdd는 3V 및/또는 1.8V이고, y-디코딩 회로망(aka 컬럼 디코더)용 Vdd는 1.8V 및/또는 3V이고, IOBUF용 Vdd는 3V이고, 및 VDDREG1.8V 출력용 전압 레벨은 1.8V(하드 (정밀) 레귤레이션 모드 블록(620), 또한 하드 전력 레벨)이다. 딥 파워 다운 모드에서, 감지 회로망용 Vdd(전력원)는 0V이고, 전하 펌프(hv 회로망)용 Vdd는 0V이고, 로직 제어기용 Vdd는 3V 및/또는 1.3-1.6V 중 하나이고, x-디코딩(aka 로우 디코더)용 Vdd는 0V이고, y-디코딩 회로망(aka 컬럼 디코더)용 Vdd는 0V이고, IOBUF용 Vdd는 3V이고, 및 VDDREG1.8V 출력용 전압 레벨은 1.3-1.6V(도 9의 소프트 레귤레이션 모드 블록(620), 또한 소프트 전력 레벨)이다. 판독/프로그램/소거 모드에서, 감지 회로망용 Vdd(전력원)는 각각 (1.8V 및/또는 3V)/0V/0V이고, 전하 펌프(hv 회로망)용 Vdd는 각각 0V/3V/3V이고, 로직 제어기용 Vdd는 판독/프로그램/소거에 대해서 3V 및/또는 1.8V이고, x-디코딩(aka 로우 디코더)용 Vdd는 판독/프로그램/소거에 대해서 1.8V이고, y-디코딩 회로망(aka 컬럼 디코더)용 Vdd는 판독/프로그램/소거에 대해서 1.8V 및/또는 3V이고, IOBUF용 Vdd는 3V이고, 및 VDDREG1.8V 출력용 전압 레벨은 판독/프로그램/소거에 대해서 1.8V(도 9의 하드 (정밀) 레귤레이션 모드 블록(620))이다.

도 15의 테이블 2는 플래시 칩의 보다 효율적인 전력 사용을 위한 플래시 칩(100)의 전력 운용 실시예를 나타내며, 1.8V의 전력 공급 가용도와 함께, 스탠바이, 딥 파워 다운, 판독, 프로그램 및 소거 동작의 동작 모드를 도시하고 있다. 스탠바이 모드에서, 감지 회로망용 Vdd(전력원)는 0V이고, 전하 펌프(hv 회로망)용 Vdd는 0V이고, 로직 제어기용 Vdd는 1.8V이고, x-디코딩(aka 로우 디코더)용 Vdd는 1.8V이고, y-디코딩 회로망(aka 컬럼 디코더)용 Vdd는 0V이고, IOBUF용 Vdd는 1.8V이고, 및 VDDREG1.8V 출력용 전압 레벨은 1.8V이다. 딥 파워 다운 모드에서, 감지 회로망용 Vdd(전력원)는 0V이고, 전하 펌프(hv 회로망)용 Vdd는 0V이고, 로직 제어기용 Vdd는 1.8V이고, x-디코딩(aka 로우 디코더)용 Vdd는 0V이고, y-디행딩(aka 컬럼 디코더)용 Vdd는 0V이고, IOBUF용 Vdd는 1.8V이고, 및 VDDREG1.8V 출력용 전압 레벨은 1.0-1.3V(도 9의 소프트 레귤레이션 모드 블록(620))이다. 판독/프로그램/소거 모드에서, 감지 회로망용 Vdd(전력원)는 각각 1.8V/0V/0V이고, 전하 펌프(hv 회로망)용 Vdd는 각각 0V/1.8V/1.8V이고, 로직 제어기용 Vdd는 판독/프로그램/소거에 대해서 1.8V이고, x-디코딩(aka 로우 디코더)용 Vdd는 판독/프로그램/소거에 대해서 1.8V이고, y-디코딩 회로망((aka 컬럼 디코더))용 Vdd는 판독/프로그램/소거에 대해서 1.8V이고, IOBUF용 Vdd는 1.8V이고, 및 VDDREG1.8V 출력용 전압 레벨은 판독/프로그램/소거에 대해서 1.8V(도 9의 정밀 레귤레이션 모드 블록(620))이다.

도 10을 참조하면, 본 발명의 감지 증폭기(760)의 제1 실시예가 도시되어 있다. 감지 증폭기(760)는 혼합 전력 공급 혼합 산화물 의사 차동 증폭 스키마(Mixed Power Supply Mixed Oxide Pseudo Differential Amplifying scheme)에 따른다. 혼합 전력 공급은 동일한 감시 증폭기에서 사용되는 다수의 공급원(예컨대, 3V(또는 5V) 및 1.8V 및/또는 1.2V)을 나타낸다. 혼합 산화물은 동일한 감지 증폭기에서 사용되는 다수의 산화물(예컨대, 3V(또는 5V) 및 1.8V 산화물(및/또는 1.2V 산화물))을 나타낸다. 감지 증폭기(760)는 제1 버스(762)를 따라서 약 3.0V의 전압 Vdd1을 수신하고, 제2 버스(764)를 따라서 약 1.8V(또는 대안적으로 1.2V)의 전압 Vdd2를 수신한다. 제1 버스(762)는 감시 증폭기(또는 (메모리) 판독 출력 회로로도 알려져 있음)의 제1 레그에 속해 있는 PMOS 트랜지스터(770a-770c)에 연결된다. 트랜지스터(770a-770c)는 판독 출력 회로의 풀업(부하) 트랜지스터로도 불리운다. 감지 증폭기(760)의 제1 레그는 기준 컬럼(SAL REF(792))과 데이터 컬럼(SAL0-N(794))을 위한 제1 레그를 포함하고, NMOS 트랜지스터(780a-780c)는 제1 레그 회로망을 위한 캐스코딩 증폭 기능(cascoding amplifying function)을 수행한다. PMOS 트랜지스터(790a-790b)는 감지 증폭기의 다음 레그(버스(764)에 연결된 회로망)의 게이트 산화물이 스트레스(또는 브레이크 다운)를 받지 않게 하기 위해, 감지된 출력 노드(트랜지스터(770a-770c)의 드레인)에서의 전압 레벨(약 2V 미만)을 클램프시키는 기능을 수행한다. 제2 버스(764)는 감지 증폭기(760)에 있는 모든 나머지 PMOS 트랜지스터에 연결된다. 일 실시예에서, Vdd1의 전압을 수신하는 트랜지스터(770a-770c)는, Vdd2의 전압을 수신하는 나머지 트랜지스터(1.8V 산화물, 예컨대, 32 옹스트롱)보다 더 두꺼운 (게이트) 산화물(3V 산화물, 예컨대, 70 옹스트롱)을 갖는다. 다른 실시예에서는, 1.8V 산화물로부터의 브레이크다운을 피하기 위하여, 그것의 단자(terminal)(노드) 간의 전압 강하(voltage drop)가 미리 정해진 전압(예컨대, 2V)보다 낮아지도록 동작되어야 하기 때문에, 트랜지스터(770a-770c)는 1.8V 트랜지스터(1.8 산화물)이다. 유사하게, 트랜지스터(780a-780c)는 3V 트랜지스터 또는 1.8V 트랜지스터로 구현될 수 있다. 1.8V 산화물의 경우, 그것의 단자 간의 전압 강하가 1.8V 산화물로부터의 브레이크다운을 피하기 위하여, 미리 정해진 전압보다 낮아지도록 동작되어야 한다.

의사 차동 증폭기(760)는 아래와 같이 동작한다. 기준 컬럼 SAL-REF(792)의 제1 레그는 다이오드 연결 PMOS 트랜지스터(770c)의 동작에 의해 메모리 셀 전류를 전류 미러로 변환하고, 기준 전류는 이제 (드레인으로 공급되는 바이어스 전압을 통해) 트랜지스터(770c)에 의해 미러링되어 데이터 컬럼 SAL_0-N(794)의 PMOS 트랜지스터(780a-780d)의 게이트에 인가된다. 감지 증폭기의 제1 레그(판독 출력 회로로도 알려져 있음)로 공급되는 3.0V(Vdd1)를 사용함으로써, 감지 증폭기의 동적 동작 범위(the dynamic operating range)는 1.8V 전력원의 동적 동작 범위와 비교하여 더 크다. 감지 증폭기의 제2 레그(DIFA0-N)는 1.8V 전력원(Vdd2)를 사용하여, 메모리 셀 전류 DATA0-N 'high' 또는 'low'에 각각 기초하여, 감지된 노드(트랜지스터(780d)의 드레인)를 디지털 전압 레벨(출력 VOUT 0_N) '0' 또는 '1'로 변환하고, 동시에 3V 전압을 1.8V 전압 레벨로 변환하는 것을 완수한다. 제2 레그 DIFA 0-N(798)은 1.8V 전력원을 사용하므로, 1.8V 트랜지스터들이 여기에 사용될 수 있다(3V 트랜지스터에 비해서 더 작은 면적과 더 높은 성능을 가짐). 모두 1.8V 트랜지스터로 이루어진 차동 증폭기(798)는, 입력단 NMOS(721, 722), PMOS 부하(723, 724), 및 바이어스 NMOS(727)로 구성된다. 제2 단은 PMOS(725)와 NMOS(726)로 구성되어, 디지털 출력 VOUT로 변환한다. 스위치 S1(702)은 감지 전의 초기화를 위한 것이다. 다른 실시예에서는, 입력 트랜지스터(721, 722)가 1.8V 트랜지스터들 대신에 3.0V 트랜지스터들이며, 예를 들어, 이 경우에는 크램프 트랜지스터(790a-790b)는 사용되지 않는다.

간결화를 위하여, 도면 10-13에는, 감지 증폭기를 위한 ymux(y 디코더)가 도시되어 있지 않다. ymux는 선택된 메모리 셀들을 감지 증폭기에 연결시키기 위해 메모리 셀 컬럼들(비트 라인들)을 선택하는데 사용된다.

도 11을 참조하면, 본 발명의 감지 증폭기(761)의 제2 실시예가 도시되어 있다. 감지 증폭기(761)는 트랜지스터(781c, 782c)를 제외하고, 감지 증폭기(760)와 유사하다(이런 이유로, 나머지 트랜지스터들은 동일함). 판독 출력 회로(792)는, 판독 출력 회로의 동적 범위를 확장하기 위하여, 출력 노드(풀업 트렌지스터(770c)의 드레인 또는 캐스코드 트랜지스터(780c)의 드레인) 상의 드레인-게이트-절연 패쇄 루프 소스 폴로워 구성(drain-gate-isolation closed loop source follower configuration)에 있는 트랜지스터(781c, 782c)를 사용한다. 드레인-게이트-절연은 풀업 부하 트랜지스터의 드레인과 게이트 노드의 절연을 나타낸다. 트랜지스터(781c)는 트랜지스터(770c)의 드레인과 게이트를 절연시키도록 기능하는 네이티브(native) NMOS 트랜지스터(약 0 임계 전압)이다. 이제 트랜지스터(770c)의 드레인은 게이트 전압보다 높아져서, 캐스코딩 트랜지스터(780c)의 동적 범위가 더 넓어질 수 있게 한다(드레인의 전압이 이전보다 높아질 수 있음). 트랜지스터(782c)는 트랜지스터(781c)를 위한 바이어스 전류로서 기능한다. 트랜지스터(770c)의 게이트는 또한 트랜지스터(781c)의 소스(소스 폴로워로서 동작)이고, 효율적으로 이 노드는 이제 낮은 임피던스를 갖는다(더 높은 속도를 유도할 수 있는 더 높은 전류를 구동할 수 있음을 의미함). 이 기술은 기준 셀을 판독 출력하는 것외에도, 데이터 셀을 판독하기 위해 사용될 수 있다. 이 기술은 도 12과 도 13에 도시된 다른 감지 회로들에 사용될 수 있다.

도 12를 참조하면, 본 발명의 감지 증폭기(860)의 제3 실시예가 도시되어 있다. 감지 증폭기(860)는 차동 증폭 스키마에 따른다. 감지 증폭기(860)는 제1 버스(762)를 따라서 약 3.0V의 전압 Vdd1을 수신하고, 제2 버스(764)를 따라서 약 1.8V의 전압 Vdd2를 수신한다. 제1 버스(762)는 PMOS 트랜지스터(870a-870c, 871a-871c)에 연결된다. 제2 버스(764)는 감지 증폭기(760)에 있는 모든 나머지 PMOS 트랜지스터에 연결된다. Vdd1의 전압을 수신하는 트랜지스터(870a-870c, 871a-871c)는, Vdd2의 전압을 수신하는 나머지 트랜지스터보다 더 두꺼운 산화물을 갖는다. 차동 증폭기(860)는 아래와 같이 동작한다. 감지 증폭기의 제1 레그는 기준 컬럼(SAL-REF(892))과 데이터 컬럼(SAL0-N(894))을 위한 제1 레그를 포함하고, NMOS 트랜지스터(880a-880c)는 제1 레그 회로망을 위한 캐스코딩 증폭 기능을 수행한다. PMOS 트랜지스터(870a-870c)는 풀업 부하로서 기능하고, 셀 전류를 PMOS 트랜지스터(871a-871c)로 미러링하고, 이러한 전류들은 이어 (다이오드-연결) NMOS 트랜지스터(872a-872c)에 의해 출력 전압으로 변환된다. 기준 셀 전압과 데이터 셀 전압이 이어서 차동 증폭기(898)에 의해 비교되어, 디지털 출력 VOUTD로 변환된다. 감지 증폭기(760)와 유사하게, 감지 증폭기를 판독 출력 회로(892, 894)와 차동 증폭기(898)로 나눔으로써, 3V에서 동작하는 판독 출력 회로(892, 894)는 더 높은 동적 범위를 갖게 되고, 더 낮은 전압(예컨대, 1.8V)에서 동작하는 차동 증폭기(898)는 더 작은 면적 및 더 높은 속도를 갖게 된다.

도 13을 참조하면, 본 발명의 감지 증폭기(960)의 제4 실시예가 도시되어 있다. 감지 증폭기(960)는 단일 종단 증폭 스키마(Single Ended Amplifying scheme)를 따른다. 감지 증폭기(960)는 제1 버스(762)를 따라서 약 3.0V의 전압 Vdd1을 수신하고, 제2 버스(764)를 따라서 약 1.8V의 전압 Vdd2를 수신한다. 제1 버스(762)는 PMOS 트랜지스터(870a-870c, 871a-871c)에 연결된다. 제2 버스(764)는 감지 증폭기(960)에 있는 모든 나머지 PMOS 트랜지스터에 연결된다. Vdd1의 전압을 수신하는 트랜지스터(870a-870c, 871a-871c)는, Vdd2의 전압을 수신하는 나머지 트랜지스터보다 더 두꺼운 산화물을 갖는다. 감지 증폭기(960)는 아래와 같이 동작한다. 감지 증폭기의 제1 레그는 기준 컬럼(SAL-REF(892))와 데이터 컬럼(SAL0-N(994))을 위한 제1 레그를 포함하고, NMOS 트랜지스터(880a-880c)는 제1 레그 회로망을 위한 캐스코딩 증폭 기능을 수행한다. PMOS 트랜지스터(870a-870c)는 풀업 부하로서 기능하고, 셀 전류를 PMOS 트랜지스터(871a-871c)로 미러링한다. 이어 기준 셀 전류는 NMOS 트랜지스터(872c)에 의해 기준 전압으로 변환된다. 이어, 기준 셀 전압은 데이터 컬럼(994)의 트랜지스터(872a)에 셀 전류를 미러링한다. 미러링된 기준 셀 전류는 이어서 트랜지스터(871a)로부터의 데이터 셀 전류에 대해 비교된다. 전류 비교 출력은 트랜지스터(871a)의 드레인 전압이다. 이 출력 전압은 이어서 단일 종단 증폭기(998)에 의해 증폭되어 디지털 출력 VOUTD이 된다. 단일 종단 증폭기(998)는 각각이 전류 바이어스(976, 977)를 구비한 PMOS 트랜지스터(974)와 NMOS 트랜지스터(975)의 제1 단으로 구성된다. PMOS(973)는 약 피드백 트랜지스터(weak feedback transistor)이다. NMOS 트랜지스터(972)는 1.8V 전압으로부터 3V를 절연시키는 절연 트랜지스터이다. 제2 단은 PMOS(978)와 NMOS(979)로 구성된다. 스위치 S1(962)와 스위치 S2(964)는 감지 전에 초기화를 위한 것이다. 감지 증폭기(960)의 이점은 (제2 레그 상의 차동 증폭기를 갖는 감지 증폭기(860, 760)에 비하여) 판독 출력 회로(892, 994)에 대해서는 더 높은 동적 범위를 갖게 하는 것이고, 단일 종단 증폭기(998)에 대해서는 면적과 전력이 더 적다는 것이다.

도 14를 참조하면, IO 버퍼 회로(1000)의 상세 개념적 회로도가 도시되어 있다. 회로(1000)는 하나의 IO 프리드라이버 회로(1010)와 2개의 드라이버 회로(1020a, 1020b)를 포함한다. 프리드라이버 회로(1010)는 메모리 셀(들)로부터의 데이터 출력(1002)을 수신하고, 그 출력을 출력 드라이버 회로(1020a) 또는 출력 드라이버 회로(1020b) 중 하나로 안내한다. 스위치(1004a-1004c)는 그 데이터 출력 신호(1002)를 드라이버 회로(1020a) 또는 드라이버 회로(1020b) 중 하나로 라우팅한다. 드라이버 회로(1020a)와 드라이버 회로(1020b) 간의 다른 점은 드라이버 회로(1020a)는 3.0V의 전력이 인가되는 반면, 드라이버 회로(1020b)는 1.8V의 전력이 인가된다는 점이다. 3.0볼트와 1.8볼트를 위한 판독 경로(read path)가 분리되어 있음으로써 판독 성능이 최적화되는데, 이는 3.0V 및 1.8V 회로가 각각 3.0V 및 1.8V에서 최적으로 동작하기 때문이다. 3V 또는 1.8V 판독 경로는 제품 사양으로부터 권장된 3V 또는 1.8V 출력에 기초하여 인에이블된다. 추가로, 3.0볼트 드라이버 회로(1020a)는 1.8볼트 드라이버 회로(1020b)를 위한 ESD 보호 회로로서 기능한다.

Claims

제1 전압을 수신하는 제1 다이 패드(first die pad);
상기 제1 전압보다 작은 제2 전압을 수신하는 제2 다이 패드;
상기 제1 전압에서 동작 가능한 제1 회로;
상기 제2 다이 패드에 연결되고, 상기 제2 전압에서 동작 가능한 제2 회로;
상기 제2 다이 패드로부터의 전류 흐름을 검출하는 회로; 및
상기 제1 전압을 상기 제2 전압으로 변환하는 전압 레귤레이터를 구비하고,
상기 제2 다이 패드로부터의 전류 흐름을 검출하는 상기 회로는, 상기 전류 흐름의 검출에 응답하여 상기 전압 레귤레이터를 활성화시키는 집적 회로 다이.
청구항 1에 있어서,
상기 제2 회로는 비-휘발성 메모리 셀의 어레이이고,
상기 제1 회로는 상기 메모리 셀의 어레이에 대한 주변 회로(peripheral circuit)인 집적 회로 다이.
청구항 2에 있어서,
상기 제1 회로는 상기 비-휘발성 메모리 셀의 어레이를 위한 마이크로컨트롤러 회로를 구비하는 집적 회로 다이.
청구항 2에 있어서,
상기 제1 회로는 어드레스 신호를 수신하고, 디코딩된 어드레스 신호를 상기 비-휘발성 메모리 셀의 어레이에 공급하는 어드레스 디코더 회로를 구비하는 집적 회로 다이.
청구항 1에 있어서,
상기 제1 회로는 비-휘발성 메모리 디바이스를 위한 감지 증폭기 회로의 제1 부분이고, 상기 제2 회로는 상기 비-휘발성 메모리 디바이스를 위한 상기 감지 증폭기의 제2 부분인 집적 회로 다이.
비-휘발성 메모리 셀의 어레이;
상기 비-휘발성 메모리 셀의 어레이에 연결된 감지 증폭기;
상기 비-휘발성 메모리 셀의 어레이에 연결되고, 상기 감지 증폭기의 제1 부분에 연결된 제1 전압원; 및
상기 감지 증폭기의 제2 부분에 연결되고, 상기 제1 전압원과는 다른 제2 전압원을 포함하는 집적 회로 비-휘발성 메모리 디바이스.
청구항 6에 있어서,
상기 감지 증폭기는 차동 감지 증폭기인 집적 회로 비-휘발성 메모리 디바이스.
청구항 6에 있어서,
상기 감지 증폭기는 단일 종단 감지 증폭기(single ended sense amplifier)인 집적 회로 비-휘발성 메모리 디바이스.
청구항 6에 있어서,
상기 감지 증폭기의 상기 제1 부분은 제1 게이트 산화물(gate oxide)을 구비하는 트랜지스터들을 포함하는 집적 회로 비-휘발성 메모리 디바이스.
청구항 9에 있어서,
상기 감지 증폭기의 상기 제2 부분은 제2 게이트 산화물을 구비하는 트랜지스터들을 포함하고, 상기 제2 게이트 산화물은 상기 제1 게이트 산화물과 다른 두께를 갖는 집적 회로 비-휘발성 메모리 디바이스.
청구항 10에 있어서,
상기 감지 증폭기의 상기 제1 부분은 출력 노드를 구비하고,
상기 제2 게이트 산화물의 스트레스 또는 고장(breakdown)을 방지하기 위하여, 상기 출력 노드에서 클램프된 출력 전압(clamped output voltage)을 포함하는 집적 회로 비-휘발성 메모리 디바이스.
청구항 10에 있어서,
상기 감지 증폭기의 상기 제1 부분은 드레인-게이트-절연 패쇄 루프 소스 폴로워 트랜지스터(drain-gate-isolation closed loop source follower transistor)를 구비하는 집적 회로 비-휘발성 메모리 디바이스.
메모리 플래시 어레이;
제1 다이 패드;
상기 제1 다이 패드에 연결된 제1 회로;
제2 다이 패드;
상기 제2 다이 패드에 연결된 제2 회로; 및
상기 제1 회로, 상기 제2 회로, 및 상기 제1 다이 패드 및 상기 제2 다이 패드의 커넥션(connection)들을 구성하는 구성 비트(configuration bit)들을 제공하는 전력 시퀀스 제어기를 포함하는 집적 회로 플래시 메모리 시스템.
청구항 13에 있어서,
전력 시퀀스로부터 제공되는 상기 구성 비트들을 제어하는 전력 시퀀스 제어기를 더 포함하는 디바이스.
청구항 14에 있어서,
상기 전력 시퀀스는 동시 패턴 체크(concurrent pattern checking)를 구비하는 디바이스.
청구항 13에 있어서,
상기 구성 비트들은 상기 제1 회로와 상기 제2 회로를 위한 하드 및 소프트 레귤레이션 전력 레벨로, 소거, 프로그램, 판독, 스탠바이, 및 딥 파워다운에 대해 서로 다른 절전 모드를 제어하는 디바이스.