JP5830176B2 - 省電力混合電圧不揮発性メモリ集積回路 - Google Patents

Description

本発明は、異なる複数の電圧を受け取るための集積回路ダイに関し、より具体的には、省電力能力を有するダイに関する。

別々の電圧を使用する集積回路ダイは、当該技術において公知である。図１を参照すると、従来技術のフラッシュ（不揮発性）メモリの集積回路ダイ１０のブロック図が示されている。フラッシュメモリ回路ダイ１０は、複数のロー及びカラムに配列された複数のフラッシュメモリセルを有するフラッシュメモリアレイ１００を含む。マイクロコントローラ２０は、アドレスバス、データバス、及び制御バスを通じてフラッシュアレイ１００の動作を制御する。最後に、混合ＩＰ回路３０は、マイクロコントローラ２０及びアレイ１００の両方を、混合信号バスを通じて制御する。通常動作では、マイクロコントローラ２０には、３．０ボルトの電圧源が供給され、フラッシュアレイ１００には、１．８ボルトの電圧源が供給される。１．８ボルト電源は、外部供給される３．０ボルト電源に基づくＤＣ-ＤＣコンバータを用いて、混合ＩＰ回路３０によって生成される。更に、外部供給される３．０ボルト電源は、マイクロコントローラ２０に供給される。

図２を参照すると、図１に示したフラッシュメモリ回路ダイ１０の一部分の概略ブロックレベルの回路図６０が示されている。回路図では、ダイパッド２１は、外部供給される３．０ボルトを受け取るように、ボンドワイヤ５１を通じてボンドパッド４１に接続される。次に、外部供給される３．０ボルトが、ダイ１０において、ＩＯバッファ回路３６に、並びにＴＴＬ回路３４（入力信号電圧レベルをＣＭＯＳ電圧レベルに変換）、ＰＯＲ３Ｖ回路３２（Ｖｄｄが所定の電圧レベルに達することを検出）、及び図示していない他の回路などの他の公知の回路に供給される。これらの回路は、動作するために３．０ボルトを必要とする。３．０Ｖ電源は更に、ＤＣ-ＤＣ電圧調整器３０に供給され、このＤＣ-ＤＣ電圧調整器から、１．８ボルトの電源が生成される。１．８ボルト電源は次に、上述したフラッシュメモリアレイ１００のようなダイ１０の他の部分に供給される。

従来技術では、メモリ回路ダイ１０が動作可能な場合、電力を必要とするすべての回路が動作可能とは限らない場合にも、外部供給される３．０ボルトからの電力は、常に、３．０ボルトを必要とするダイ１０の部分に供給され、ＤＣ-ＤＣ調整器によって変換され、１．８ボルト回路に供給されることに留意されたい。例えば、マイクロコントローラ２０が、アドレス、データ、及び制御信号をフラッシュメモリアレイ１００に送信した後には、マイクロコントローラ２０に電源を供給する必要はなく、更に、フラッシュメモリの長時間のチップ消去（ｅｒａｓｅ）動作中などに、フラッシュメモリ１００のみに電源を供給する必要がある。或いは、消去又はプログラミング動作中などの特定のチップ動作中には、フラッシュメモリ１００内の特定の回路ブロック（図示せず）に電源を供給する必要がなく、読み出し（ｒｅａｄ）回路は、スタンバイ状態にすることができ、読み出し動作中には、消去及びプログラミング回路は、スタンバイ状態にすることができる。電力を必要としないダイ１０内の回路部分への電力を低減及び／又は削減することにより、集積回路ダイ１０の所要電力総量を少なくすることができる。

したがって、本発明において、集積回路ダイは、第１の電圧を受け取るためのダイパッドの第１のグループと、第１の電圧よりも低い第２の電圧を受け取るためのダイパッドの第２のグループと、を有する。第１の回路グループは、第１の電圧で動作可能である。第２の回路グループは、第２の電圧で動作可能である。回路は、第２の電圧からの電流フローを検出する。電圧調整器が、第１の電圧を第２の電圧に変換する。別の実施形態では、第２の電圧が外部から供給される。別の実施形態では、第１の回路グループ及び第２の回路グループが、第２の電圧を受け取る。第２の電圧による電流フローを検出するための回路が、電流フローの検出に応答して、電圧調整器を制御する。本発明は、最適な電力及び最適な寸法のための混合電圧及び混合酸化膜検知を含む。

従来技術のフラッシュメモリ回路ダイのブロック図である。 図１に示した従来技術のフラッシュメモリ回路部分の概略回路図である。 本発明の回路の第１の実施形態のブロックレベルの概略図である。 本発明の回路の第２の実施形態のブロックレベルの概略図である。 本発明の回路の第３の実施形態のブロックレベルの概略図である。 本発明の回路の第４の実施形態のブロックレベルの概略図である。 本発明の回路の第５の実施形態のブロックレベルの概略図である。 混合電源のパワーアップシーケンスのフローチャートである。 混合電源の電源シーケンスのブロック図及びタイミングを示す図である。 本発明の回路を用いるセンスアンプの第１の実施形態の詳細回路図である。 本発明の回路を用いるセンスアンプの第２の実施形態の詳細回路図である。 本発明の回路を用いるセンスアンプの第３の実施形態の詳細回路図である。 本発明の回路を用いるセンスアンプの第４の実施形態の詳細回路図である。 本発明のＩＯバッファの実施形態の詳細回路図である。 本発明の回路を用いる動作電力を示す表である。

図３を参照すると、本発明の回路６２の第１の実施形態が示されている。回路６２は、４つの（内部）ダイパッド２３、２５、２７、２９を有する。回路６２は、１つのボンドパッド４２を有する。ボンドパッドは、（パッケージピンに接続する）パッケージパッドのような外部パッドである。ダイパッド２３及び２５は、ボンディングワイヤ（５２＆５４）を通じてボンドパッド４２に接続する。ダイパッド２３及び２５は、３．０ボルトの第１の電圧源Ｖｄｄ１を受け取るが、３．０Ｖの規格許容範囲内の任意の電圧（２．２Ｖから４．０Ｖのような）を供給することができる。ダイパッド２７は、第１の電圧源よりも低い１．８ボルトの第２の電圧源Ｖｄｄ２を受け取る。この場合、Ｖｄｄ２は、ＤＣ-ＤＣ調整器３０から供給される。しかしながら、ここでも、１．８Ｖの規格許容範囲内の任意の電圧源（１．２Ｖから２．０Ｖのような）を供給することができる。ダイパッド２９は浮動状態のままであり、したがって、本実施形態では、ブロック４６の抵抗器を通じて接地にプルダウンされる。

ボンドパッド４２からの電圧は、動作するために３．０ボルトを必要とするＩＯバッファ回路３６に、チャージポンプ回路３８に、及びすべて上述の（ＴＴＬ回路３４、ＰＯＲ３Ｖ回路３２のような）他の公知の回路に供給される。更に、このチップ構成では、３．０ボルトがＤＣ-ＤＣ電圧調整器３０に供給され、このＤＣ-ＤＣ電圧調整器から、１．８ボルト電源が生成される。次に、１．８ボルト電源が、フラッシュメモリアレイ１００のような上述のダイ１０の他の部分に供給される。この場合、電流検知回路４６は電流フローを検知せず、これに応答して、制御信号４８を生成する。制御信号４８は、ＤＣ-ＤＣ電圧調整器３０に供給され、以下で説明するように、調整器３０の動作を制御するために使用される。電圧源Ｖｄｄ２は、電圧Ｖｄｄ２を用いて動作する必要があるダイ１０の内部回路に供給される。

本発明の回路６２を含むダイ１０の動作において、ダイ１０は、電圧源Ｖｄｄ１の使用を必要とする回路が、Ｖｄｄ２からの電圧を必要とする回路と同時にオン状態にならないように設計される必要がある。したがって、３．０ボルトのトランジスタ又は他の回路要素は、Ｖｄｄ２が動作可能になる前の特定の時点においてのみ、動作可能であるのに対し、トランジスタ及び他の回路要素はそれ以外の時点においてのみ、動作可能である。この場合、Ｖｄｄ１を必要とする回路要素のみがオン状態となっていると仮定すると、外部供給されるＶｄｄ１が、電圧Ｖｄｄ１をダイ１０内の種々の回路要素に供給する。この間、電流検知要素４６が全く電流フローを検出しないので（ダイパッド２９は浮動状態であり、したがって、回路４６には電流が供給されない）、ＤＣ-ＤＣ電圧調整器３０がイネーブルにされる。このように、制御信号４８がＤＣ-ＤＣ調整器３０をイネーブルにする。Ｖｄｄ２の電圧を必要とするダイ１０の部分がアクティブになっている場合に、Ｖｄｄ２の電圧源がＤＣ-ＤＣ調整器３０から供給される。

図４を参照すると、本発明の第２の実施形態の回路図６３が示されている。図３に示した実施形態と同様に、回路６３は、４つのダイパッド２３、２５、２７、２９、並びに２つのボンドパッド４２及び４３を有する。この構成では、ダイパッド２３及び２５が、ボンドワイヤ５２及び５４を通じてボンドパッド４２に、ダイパッド２７及び２９が、ボンドワイヤ５６及び５８を通じてボンドパッド４３にそれぞれ接続される。ボンドパッド４２は、３．０ボルトの第１の電圧源Ｖｄｄ１を受け取るが、任意の電圧を供給することができる。ボンドパッド４３は、第１の電圧源よりも低い１．８ボルトの第２の電圧源Ｖｄｄ２を受け取る。しかしながら、ここでも、任意の電圧源を供給することができる。ダイパッド２９がボンドパッド４３から電圧を受け取るので、検知回路４６はここで電流フローを検出する。次にこれが、制御信号４８をアクティブにして、ＤＣ-ＤＣ調整器３０をディセーブルにする。この実施形態では、３Ｖ回路は、Ｖｄｄ１ボンドパッド４２からの３．０ボルトで動作し、１．８Ｖ回路は、Ｖｄｄ２ボンドパッド４３からの１．８ボルトで動作する。

ボンドパッド４２からの電圧は、動作に３．０ボルトを必要とするＩＯバッファ回路３６に、チャージポンプ回路３８に、及びすべて上述の他の公知の回路に供給される。１．８ボルト電源は、フラッシュメモリアレイ１００のような、上述のダイ１０の他の部分に供給される。

図５を参照すると、本発明の第３の実施形態の回路図６４が示されている。図３に示した実施形態と同様に、回路６４は、４つのダイパッド２３、２５、２７、２９、並びに１つのボンドパッド４４を有する。この構成では、すべてのダイパッド２３、２５、２７、及び２９が、ボンドワイヤ５２、５４、５６、及び５８それぞれを通じてボンドパッド４４に接続される。ボンドパッド４４は、１．８ボルトの第２の電圧源Ｖｄｄ２を外部から受け取る。ダイパッド２９がボンドパッド４４から電圧を受け取るので、回路４６はここで電流フローを検出する。次にこれが、制御信号４８をアクティブにし、ＤＣ-ＤＣ調整器３０をディセーブルにする。この実施形態では、すべての回路がＶｄｄ２ボンドパッド４４からの１．８ボルトで動作する。この場合には、ＴＴＬ回路３４、ＩＯＢＵＦ回路３６、及びチャージポンプ３８が、１．８Ｖ電源で動作することになる。

図６を参照すると、本発明の第４の実施形態の回路図６６が示されている。図３に示した実施形態と同様に、回路６４は、４つのダイパッド２３、２５、２７、及び２８、並びに１つのボンドパッド４６を有する。この構成では、ダイパッド２３及び２５が、ボンドワイヤ５２及び５４を通じてボンドパッド４６に接続される。ボンドパッド４６は、３．０ボルトの電圧源をＶｄｄ１から受け取る。

ボンドパッド４６からの電圧は、動作するために３．０ボルトを必要とするＩＯバッファ回路３６、チャージポンプ回路３８、及びすべて上述の他の公知の回路に供給される。更に、このチップ構成では、３．０ボルトが、ＤＣ-ＤＣ電圧調整器３０に供給されて、このＤＣ-ＤＣ電圧調整器から、１．８ボルト電源が生成される。次に、１．８ボルト電源が、フラッシュメモリアレイ１００のような上述のダイ１０の他の部分に供給される。３．０ボルトは更に、ＤＣ−ＤＣ電圧調整器３１に供給され、ここから１．８ボルト電源が生成され、これがフラッシュメモリの検知回路に供給される。この実施形態では、コンフィギュレーションビットを用いて、ＤＣ-ＤＣ調整器３０及び３１をイネーブルにする。コンフィギュレーションビットは、マイクロコンピュータ２０によって又はパワーアップ時の初期化シーケンスによって提供される（図８及び９による説明と同様）。

本発明の回路６６を含むダイ１０の動作において、ダイ１０は、電圧源Ｖｄｄ１の使用を必要とする回路が電圧源Ｖｄｄ１に接続され、Ｖｄｄ２を用いた周期的又は断続的な動作のみである回路が第１の電圧調整器３０に接続されるように設計される必要がある。Ｖｄｄ２を必要とするが、Ｖｄｄ１を必要とする回路と同時にオン状態にすることができる他のすべての回路は、第２の電圧調整器３１に接続される。特に、フラッシュアレイメモリセル１００は、電圧調整器３０に接続され、Ｖｄｄ２を必要とするセンスアンプ内の回路要素は、電圧調整器３１に接続される。

このようにして、Ｖｄｄ１動作を必要とする回路要素と同時にではなくＶｄｄ２動作を必要とする回路要素は、上述のように、調整器３０により動作する。しかしながら、電圧源Ｖｄｄ２を必要し、それと同時にＶｄｄ１が更に、他の回路要素に関してアクティブになる回路要素に関しては、Ｖｄｄ２の電源は、調整器３１である。このようにして、Ｖｄｄ２を必要とする一部の回路要素が、Ｖｄｄ１を必要とする回路要素と同時に動作可能な場合でさえ、上述のような省電力の利点が実現する。

図７を参照すると、本発明の第５の実施形態の回路図６８が示されている。図３に示した実施形態と同様に、回路６４は、４つのダイパッド２３、２５、２７、及び２８、並びに１つのボンドパッド４６を有する。この構成では、ダイパッド２３、２５、２７、及び２８が、ボンドワイヤ５２、５４、５６、及び５９それぞれを通じてボンドパッド４６に接続される。ボンドパッド４６は、１．８ボルトの電圧源Ｖｄｄ２を受け取る。この実施形態では、すべての回路が１．８ボルトで動作可能である必要がある。この実施形態では、コンフィギュレーションビットを用いて、ＤＣ-ＤＣ調整器３０及び３１をディセーブルにする。コンフィギュレーションビットは、マイクロコンピュータ２０によって又はパワーアップ時の初期化シーケンスによって提供される（図８及び図９での説明と同様）。

図８は、混合電源の電源シーケンスのフロー及びタイミングである。ヒューズビットは、チップ動作用のコンフィギュレーションビットとして使用する。チップ動作は、種々の省電力モード及び不揮発性動作モード（消去、プログラム、読み出し、テスト、他）などの動作を含む。パワーアップシーケンスフローは、ヒューズビット・リコールシーケンス（又はフロー）とも称される。幾つかのコンフィギュレーションビットは、電源３Ｖ及び１．８Ｖ用などのダイパッド接続を構成することに関するものである。幾つかのコンフィギュレーションビットは、電源３Ｖ及び１．８Ｖで正確に作動するように回路を構成することに関するものである。パワーアップ時のような開始時には、３Ｖ電力検出回路をモニタして、３Ｖ電源が特定のトリップポイント（例えば、２．２Ｖ）まで増加しているかどうかをチェックして、次に１．８Ｖ電力検出回路をモニタして、１．８Ｖ電源が特定のトリップポイント（例えば、１．３Ｖ）まで増加しているかどうかをチェックする。この時点で、相補的な固定パターンチェック（「１」及び「０」などの、同じパターン及び次のパターンの反転データ）を用いて、チップ動作に信頼性があるかどうかを判定する（例えば、ＡＡＡＡ／５５５５／ＦＦＦＥ／０００１データパターンの読み出し）。固定パターンチェックが真（ｔｒｕｅ）である場合、ヒューズビットをリコールして（コンフィギュレーションビット）、チップ構成をセットアップする。ヒューズビットのリコールと同時に、並行のパターンチェック（Ａ／５パターン及び／又はパリティビットなど）を用いて、ヒューズリコールに信頼性があることを保証する。一実施形態において、各ヒューズワード（例えば、ヒューズワードごとに１６ヒューズビット）内の埋め込みパターン（Ａ／５パターン及び／又はパリティビットなど）を実装して、ヒューズリコールに信頼性があることを保証する。一実施形態は、１６ビットのリコールに関してＡ（Ｆｓ＜７：０＞）５／５（Ｆｓ＜７：０＞）Ａであり、Ｆｓ＜７：０＞はヒューズビットであり、Ａ及び５は、連続するリコールのための交互パターンビットである。別の実施形態は、１（Ｆｓ＜１３：０＞）０／０（Ｆｓ＜１３：０＞）１で、１、０が、連続的なリコール用の交互パターンビットである。ヒューズリコールが行われると、固定パターンチェックを再度用いて、チップ動作に信頼性があることをここでも保証する。このポストパターンチェックが真（ｔｒｕｅ）の場合、パワーアップリコール動作が完了する。別の実施形態では、パターンビットに関してマージを行って（検知又はタイミング調整のトリップポイントの適合）、パターンビットがヒューズリコール動作の最悪ケースとなることを保証する。別の実施形態では、パターンビット及びヒューズビット用のパリティビットを実装して、別のレイヤの信頼性チェックを保証する。別の実施形態では、動作上の信頼性のために、各ヒューズビットに関して複数のメモリセルを使用する。

図９は、パワーアップシーケンス及びヒューズビット（コンフィギュレーションビット）のリコールタイミングに関する電源シーケンスコントローラのブロック図６００を示している。ブロック６２０は、３．０Ｖ電源から１．８Ｖを供給するためのＤＣ-ＤＣ調整器である。これは、１．８Ｖ ＬＤＯ（線形調整器ＶＤＤＲＥＧｐ １．８Ｖ）及びソフト調整器Ｓｏｆｔ-ｖｄｄｒｅｇ １．８Ｖで構成される。線形調整器ＶＤＤＲＥＧｐ １．８Ｖは、通常動作に関する正確な（ハード）調整をもたらす。ソフト調整器は、ＶＤＤＲＥＧｐ １．８Ｖがまだ動作可能でない場合でパワーアップ中、又は省電力モード（通常動作中のレベルよりも低い電圧レベル）中に、約１．２−１．８Ｖを供給するために使用される。ブロック６１０のＰＯＲ３Ｖは、３Ｖ電源のためのトリップポイントを提供するものである。ブロック６３０のＰＯＲ１．８Ｖは、１．８Ｖ電源のためのトリップポイントを提供するものである。ブロック６４０のＰＯＲＬＯＧは、パワーアップ中にロジックを提供するために使用される。ブロック６６６のＰＷＲＣＡＬＬは、ヒューズリコールロジック制御を提供するために使用される。信号シーケンスは、ＰＯＲ３Ｖ＿Ｎ、次にＰＯＲ１．８Ｖ＿Ｎ、及び最後にＰＯＲ＿Ｎ（ＰＯＲ３Ｖ＿Ｎ及びＰＯＲ１．８Ｖ＿Ｎを結合）である。

図１５の表Ｉは、３Ｖ及び１．８Ｖの電源が利用可能なＳｔａｎｄｂｙ（スタンバイ）、Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ（ディープパワーダウン）、Ｒｅａｄ（読み出し）、Ｐｒｏｇｒａｍ（プログラム）、及びＥｒａｓｅ（消去）動作の動作モードを備えるフラッシュチップの更に効率的な電力利用に関するフラッシュチップ１００の電力動作の実施形態を示している。種々の回路機能ブロックの電力動作の実施形態は、例えば、電源シーケンスのヒューズビット・リコールフローにおけるコンフィギュレーションビットによってイネーブルにされる。Ｓｔａｎｄｂｙ（スタンバイ）モードでは、検知回路用のＶｄｄ（電源）は０Ｖであり、チャージポンプ（ｈｖ回路）のＶｄｄは０Ｖであり、ロジックコントローラ用のＶｄｄは３Ｖ及び／又は１．８Ｖであり、ｘ−デコーディング（別名ローデコーダ）用のＶｄｄは３Ｖ及び／又は１．８Ｖであり、ｙ−デコーディング回路（別名カラムデコーダ）用のＶｄｄは１．８Ｖ及び／又は３Ｖであり、ＩＯＢＵＦ用のＶｄｄは３Ｖであり、ＶＤＤＲＥＧ１．８Ｖ出力用の電圧レベルは１．８Ｖである（正確な（ハード）調整モードブロック６２０、ハード電力レベルとも）。Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ（ディープパワーダウン）モードでは、検知回路用のＶｄｄ（電源）は０Ｖであり、チャージポンプ（ｈｖ回路）用のＶｄｄは０Ｖであり、ロジックコントローラ用のＶｄｄは、３Ｖ及び／又は１．３−１．６Ｖのいずれかであり、ｘ−デコーディング（別名ローデコーダ）用のＶｄｄは０Ｖであり、ｙ−デコーディング回路用（別名カラムデコーダ）のＶｄｄは０Ｖであり、ＩＯＢＵＦ用のＶｄｄは３Ｖであり、ＶＤＤＲＥＧ１．８Ｖ出力用の電圧レベルは１．３−１．６Ｖである（図９のソフト調整モードブロック６２０、ソフト電力レベルとも）。Ｒｅａｄ（読み出し）／Ｐｒｏｇ（プログラム）／Ｅｒａｓｅ（消去）では、検知回路用のＶｄｄ（電源）は、それぞれ（１．８Ｖ及び／又は３Ｖ）／０Ｖ／０Ｖであり、チャージポンプ（ｈｖ回路）用のＶｄｄはそれぞれ０Ｖ／３Ｖ／３Ｖであり、ロジックコントローラ用のＶｄｄは、Ｒｅａｄ／Ｐｒｏｇ／Ｅｒａｓｅに関して３Ｖ及び／又は１．８Ｖであり、ｘ−デコーディング（別名ローデコーダ）用のＶｄｄは、Ｒｅａｄ／Ｐｒｏｇ／Ｅｒａｓｅに関して１．８Ｖであり、ｙ−デコーディング回路用（別名カラムデコーダ）のＶｄｄは、Ｒｅａｄ／Ｐｒｏｇ／Ｅｒａｓｅに関して１．８Ｖ及び／又は３Ｖであり、ＩＯＢＵＦ用のＶｄｄは３Ｖであり、ＶＤＤＲＥＧ１．８Ｖ出力用の電圧レベルは、Ｒｅａｄ／Ｐｒｏｇ／Ｅｒａｓｅに関して１．８Ｖである（図９のハード（正確な）調整モードブロック６２０）。

図１５の表IIは、１．８Ｖの電源が利用可能なＳｔａｎｄｂｙ（スタンバイ）、Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ（ディープパワーダウン）、Ｒｅａｄ（読み出し）、Ｐｒｏｇｒａｍ（プログラム）、及びＥｒａｓｅ（消去）動作の動作モードを備えるフラッシュチップの更に効率的な電力利用のためのフラッシュチップ１００の電力動作の実施形態を示している。Ｓｔａｎｄｂｙ（スタンバイ）モードでは、検知回路用のＶｄｄ（電源）は０Ｖであり、チャージポンプ（ｈｖ回路）用のＶｄｄは０Ｖであり、ロジックコントローラ用のＶｄｄは１．８Ｖであり、ｘ−デコーディング（別名ローデコーダ）用のＶｄｄは１．８Ｖであり、ｙ−デコーディング回路（別名カラムデコーダ）用のＶｄｄは０Ｖであり、ＩＯＢＵＦ用のＶｄｄは１．８Ｖであり、ＶＤＤＲＥＧ１．８Ｖ出力用の電圧レベルは１．８Ｖである。Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ（ディープパワーダウン）モードでは、検知回路用のＶｄｄ（電源）は０Ｖであり、チャージポンプ（ｈｖ回路）用のＶｄｄは０Ｖであり、ロジックコントローラ用のＶｄｄは１．８Ｖであり、ｘ−デコーディング（別名ローデコーダ）用のＶｄｄは０Ｖであり、ｙ−デコーディング回路（別名カラムデコーダ）用のＶｄｄは０Ｖであり、ＩＯＢＵＦ用のＶｄｄは１．８Ｖであり、ＶＤＤＲＥＧ１．８Ｖ出力用の電圧レベルは１．０−１．３Ｖである（図９のソフト調整モードブロック６２０）。Ｒｅａｄ（読み出し）／Ｐｒｏｇ（プログラム）／Ｅｒａｓｅ（消去）では、検知回路用のＶｄｄ（電源）は、それぞれ１．８Ｖ／０Ｖ／０Ｖであり、チャージポンプ（ｈｖ回路）用のＶｄｄは、それぞれ０Ｖ／１．８Ｖ／１．８Ｖであり、ロジックコントローラ用のＶｄｄは、Ｒｅａｄ／Ｐｒｏｇ／Ｅｒａｓｅに関して１．８Ｖであり、ｘ−デコーディング（別名ローデコーダ）用のＶｄｄは、Ｒｅａｄ／Ｐｒｏｇ／Ｅｒａｓｅに関して１．８Ｖであり、ｙ−デコーディング回路用（別名カラムデコーダ）のＶｄｄは、Ｒｅａｄ／Ｐｒｏｇ／Ｅｒａｓｅに関して１．８Ｖであり、ＩＯＢＵＦ用のＶｄｄは１．８Ｖであり、ＶＤＤＲＥＧ１．８Ｖ出力用の電圧レベルは、Ｒｅａｄ／Ｐｒｏｇ／Ｅｒａｓｅに関して１．８Ｖである（図９の正確な調整モードブロック６２０）。

図１０を参照すると、本発明のセンスアンプ７６０の第１の実施形態が示されている。センスアンプ７６０は、混合電源混合酸化膜擬似差動増幅機構である。混合電源は、複数の電源、例えば、３Ｖ（又は５Ｖ）及び１．８Ｖ及び／又は１．２Ｖが同じセンスアンプ上で使用されることに言及する。混合酸化膜は、複数の酸化膜（例えば３Ｖ（又は５Ｖ）及び１．８Ｖ酸化膜（及び／又は１．２Ｖ酸化膜））が同じセンスアンプで使用されることに言及する。センスアンプ７６０は、約３．０ボルトの電圧Ｖｄｄ１を第１のバス７６２に沿って受け取り、約１．８Ｖ（又は代替的に１．２Ｖ）の電圧Ｖｄｄ２を第２のバス７６４に沿って受け取る。第１のバス７６２は、センスアンプの第１区間（（メモリ）読み出し回路としても知られる）に属するＰＭＯＳトランジスタ７７０（ａ−ｃ）に接続される。トランジスタ７７０（ａ−ｃ）は更に、読み出し回路のプルアップ（負荷）トランジスタとも称される。センスアンプ７６０の第１区間は、参照カラム（ＳＡＬ ＲＥＦ ７９２）及びデータカラム（ＳＡＬ０−Ｎ ７９４）用の第１区間を含む。ＮＭＯＳトランジスタ７８０（ａ−ｃ）は、第１区間回路用のカスコード増幅機能として作用する。ＰＭＯＳトランジスタ７９０（ａ−ｂ）は、検知された出力ノードにおいて電圧レベルを約２Ｖよりも低くクランプして、センスアンプの次の区間（バス７６４に接続された回路）のゲート酸化膜にストレスを加える（又は機能停止）ことを防止するように作用する。第２のバス７６４は、センスアンプ７６０内のＰＭＯＳトランジスタの残りすべてに接続される。一実施形態において、Ｖｄｄ１の電圧を受け取るトランジスタ７７０（ａ−ｃ）は、Ｖｄｄ２の電圧を受け取る残りのトランジスタ（１．８Ｖ酸化膜、例えば、３２オングストローム）よりも厚い（ゲート）酸化膜（３Ｖ酸化膜、例えば、７０オングストローム）を有する。別の実施形態では、トランジスタ７７０（ａ−ｃ）は、１．８Ｖトランジスタ（１．８Ｖ酸化膜）であり、これは、その端子（ノード）の両端の電圧降下が所定の電圧、例えば、２Ｖを下回るように作用して、１．８Ｖ酸化膜の機能停止が防止されることになるからである。類似のトランジスタ７８０（ａ−ｃ）は、３Ｖトランジスタ又は１．８Ｖトランジスタとして実装することができる。１．８Ｖ酸化膜の場合、その端子の両端の電圧降下が所定の電圧を下回るように作用して、１．８Ｖ酸化膜の機能停止が防止されることになる。

擬似差動増幅器７６０は、以下のように動作する。参照カラムＳＡＬ＿ＲＥＦ７９２の第１区間が、ダイオード接続したＰＭＯＳトランジスタ７７０ｃの動作によって、メモリセル電流をカレントミラーに変換して、ここで、基準電流が、トランジスタ７７０ｃによって（そのドレイン上のバイアス電圧を介して）、データカラムＳＡＬ＿０−Ｎ７９４のＰＭＯＳトランジスタ７８０（ａ−ｄ）のゲートにミラーリングされる。センスアンプの第１区間（読み出し回路としても知られる）に供給される３．０ｖ（Ｖｄｄ１）を使用することによって、センスアンプの動的な動作範囲が、１．８Ｖ電源の範囲と比較してより広くなる。センスアンプの第２区間ＤＩＦＡ０−Ｎ７９８は、１．８Ｖ電源（Ｖｄｄ２）を用いて、メモリセル電流ＤＡＴＡ０−Ｎが、「ｈｉｇｈ」であるか、或いは「ｌｏｗ」であるかそれぞれに応じて、検知されたノード（トランジスタ７８０ｄのドレイン）をデジタル電圧レベル（出力ＶＯＵＴ０−Ｎ）「０」又は「１」に変換して、３Ｖから１．８Ｖへの電圧レベル変換を同時に実現する。第２区間ＤＩＦＡ０−Ｎ７９８は、１．８Ｖ電源を用いており、したがって、ここでは１．８Ｖトランジスタを使用することができる（３ｖトランジスタに対比してより小さい寸法及びより高い性能）。すべてが１．８ｖトランジスタで構成された差動増幅器７９８は、入力段ＮＭＯＳ７２１＆７２２、及びＰＭＯＳ負荷７２３＆７２４、及びバイアスＮＭＯＳ７２７で構成される。第２段は、ＰＭＯＳ７２５及びＮＭＯＳ７２６で構成され、デジタル出力ＶＯＵＴＤに変換する。スイッチＳ１ ７０２は、検知前の初期化用のものである。別の実施形態では、入力トランジスタ７２１及び７２２は、例えば、クランプトランジスタ７９０（ａ−ｂ）が使用されない場合には、１．８ｖトランジスタではなく３．０ｖトランジスタである。

センスアンプに関する図１０から１３には、ｙｍｕｘ（ｙデコーダ）は、略して図示していない。ｙｍｕｘは、選択されたメモリセルをセンスアンプに接続するためのメモリセルカラム（ビット線）を選択するために使用される。

図１１を参照すると、本発明のセンスアンプ７６１の第２の実施形態が示されている。センスアンプ７６１は、トランジスタ７８１ｃ及び７８２ｃ以外はセンスアンプ７６０に類似する（したがって、残りのトランジスタは同じである）。読み出し回路７９２は、出力ノード（プルアップトランジスタ７７０ｃのドレイン又はカスコードトランジスタ７８０ｃのドレイン）で、ドレインゲート絶縁の閉ループソースフォロワ構成のトランジスタ７８１ｃ及び７８２ｃを利用して、読み出し回路のダイナミックレンジを拡大する。ドレインゲート絶縁は、プルアップ負荷トランジスタのドレイン及びゲートノードの絶縁に言及する。トランジスタ７８１ｃは、トランジスタ７７０ｃのドレイン及びゲートを絶縁するように作用するネイティブＮＭＯＳトランジスタ（約ゼロの閾値電圧）である。ここで、トランジスタ７７０ｃのドレインは、そのゲート電圧を超えることができ、カスコードトランジスタ７８０ｃに関してより広いダイナミックレンジを可能にする（そのドレインは以前よりも高い電圧に達することができる）。トランジスタ７８２ｃは、トランジスタ７８１ｃのバイアス電流として作用する。更に、トランジスタ７７０ｃのゲートは、トランジスタ７８１ｃのソースであり（ソースフォロワとして動作）、ここで、このノードは、効率的な低インピーダンスである（より大きい電流を駆動して、より高速度をもたらすことができる）。この技術は、基準セルの読み出しに加えて、データセルを読み出すために使用することができる。この技術は、図１２及び１３の他の検知回路上で使用することができる。

図１２を参照すると、本発明のセンスアンプ８６０の第３の実施形態が示されている。センスアンプ８６０は、差動増幅機構である。センスアンプ８６０は、約３．０ボルトの電圧Ｖｄｄ１を第１のバス７６２に沿って受け取り、約１．８Ｖの電圧Ｖｄｄ２を第２のバス７６４に沿って受け取る。第１のバス７６２は、ＰＭＯＳトランジスタ８７０（ａ−ｃ）及び８７１（ａ−ｃ）に接続される。第２のバス７６４は、センスアンプ８６０内の残りのＰＭＯＳトランジスタすべてに接続される。Ｖｄｄ１の電圧を受け取るトランジスタ８７０（ａ−ｃ）及び８７１（ａ−ｃ）は、Ｖｄｄ２の電圧を受け取る残りのトランジスタよりも厚い酸化膜を有する。差動増幅器８６０は、以下のように動作する。センスアンプの第１区間は、参照カラム（ＳＡＬ ＲＥＦ ８９２）及びデータカラム（ＳＡＬ０−Ｎ ８９４）用の第１区間を含む。ＮＭＯＳトランジスタ８８０（ａ−ｃ）は、第１区間回路用のカスコード増幅機能として作用する。ＰＭＯＳトランジスタ８７０（ａ−ｃ）は、ＰＭＯＳトランジスタ８７１（ａ−ｃ）へのプルアップ負荷及びミラーセル電流として作用し、次にこれらの電流が、（ダイオード接続した）ＮＭＯＳトランジスタ８７２（ａ−ｃ）によって出力電圧に変換される。次に、基準セル電圧及びデータセル電圧を、差動増幅器８９８によって比較して、デジタル出力ＶＯＵＴＤに変換する。センスアンプ７６０の場合と同様に、センスアンプは、３Ｖで動作し、より広いダイナミックレンジをもたらす読み出し回路（８９２、８９４）と、より低い電圧（例えば、１．８Ｖ）で動作し、より小さい寸法及びより高速度をもたらす差動増幅器（８９８）と、に分割される。

図１３を参照すると、本発明のセンスアンプ９６０の第４の実施形態が示されている。センスアンプ９６０は、シングルエンド増幅機構である。センスアンプ９６０は、約３．０ボルトの電圧Ｖｄｄ１を第１のバス７６２に沿って受け取り、約１．８Ｖの電圧Ｖｄｄ２を第２のバス７６４に沿って受け取る。第１のバス７６２は、ＰＭＯＳトランジスタ８７０（ａ−ｃ）及び８７１（ａ−ｃ）に接続される。第２のバス７６４は、センスアンプ９６０内の残りのＰＭＯＳトランジスタのすべてに接続される。Ｖｄｄ１の電圧を受け取るトランジスタ８７０（ａ−ｃ）及び８７１（ａ−ｃ）は、Ｖｄｄ２の電圧を受け取る残りのトランジスタよりも厚い酸化膜を有する。センスアンプ９６０は、以下のように動作する。センスアンプの第１区間は、参照カラム（ＳＡＬ ＲＥＦ ８９２）及びデータカラム（ＳＡＬ０−Ｎ ９９４）のための第１区間を含む。ＮＭＯＳトランジスタ８８０（ａ−ｃ）は、第１区間回路用のカスコード増幅機能として作用する。ＰＭＯＳトランジスタ８７０（ａ−ｃ）は、ＰＭＯＳトランジスタ８７１（ａ−ｃ）へのプルアップ負荷及びミラーセル電流として作用する。次に基準セル電流が、ＮＭＯＳトランジスタ８７２ｃによって基準電圧に変換される。次にこの基準セル電圧が、データカラム９９４のトランジスタ８７２ａへのセル電流をミラーリングする。次にこのミラーリングされた基準セル電流は、トランジスタ８７１ａからのデータセル電流に対して比較される。電流比較出力が、トランジスタ８７１ａのドレイン電圧である。次にこの出力電圧は、シングルエンド増幅器９９８によってデジタル出力ＶＯＵＴＤに増幅される。シングルエンド増幅器９９８は、それぞれ電流バイアス９７６及び９７７を有するＰＭＯＳトランジスタ９７４及びＮＭＯＳ９７５の第１段で構成される。ＰＭＯＳ９７３は、弱帰還トランジスタである。ＮＭＯＳ９７２は、１．８Ｖ電圧から３．０Ｖを絶縁する絶縁トランジスタである。第２段は、ＰＭＯＳ９７８及びＮＭＯＳ９７９で構成される。スイッチ９６２ Ｓ１及び９６４ Ｓ２は、検知前の初期化用のものである。センスアンプ９６０の利点は、読み出し回路８９２及び９９４に関しては、ダイナミックレンジがより広く、シングルエンド増幅器９９８に関しては。寸法及び電力がより小さいことである（第２区間上に差動増幅器を有するセンスアンプ８６０及び７６０に対比して）。

図１４を参照すると、ＩＯバッファ回路１０００の詳細な概略回路図が示されている。回路１０００は、ＩＯプリドライバ回路１０１０と、２つのドライバ回路１０２０ａ及び１０２０ｂとを含む。プリドライバ回路１０１０は、メモリセルからデータ出力１００２を受け取り、信号を出力ドライバ回路１０２０ａ又は出力ドライバ回路１０２０ｂのいずれかに向ける。スイッチ１００４（ａ−ｃ）が、データ出力信号１００２をドライバ回路１０２０ａ又はドライバ回路１０２０ｂのいずれかに向ける。ドライバ回路１０２０ａとドライバ回路１０２０ｂとの間の差異は、ドライバ回路１０２０ａが３．０ボルトで電力供給されるのに対し、ドライバ出力回路１０２０ｂは１．８ボルトで電力供給されることである。３．０ボルト及び１．８ボルト用の別々の読み出し経路を有することにより、３．０Ｖ及び１．８Ｖ回路がそれぞれ３．０Ｖ及び１．８Ｖで最適に動作するので、読み出し性能が最適化される。３Ｖ又は１．８Ｖ読み出し経路は、製品規格による所望の３Ｖ又は１．８Ｖ出力に応じてイネーブルにされる。加えて、３．０ボルトのドライバ回路１０２０ａは、１．８ボルトのドライバ回路１０２０ｂ用のＥＳＤ保護回路として作用する。

１０ フラッシュメモリ集積回路ダイ
２０ マイクロコントローラ
３０ 混合ＩＰ
１００ フラッシュメモリ

Claims (9)

1. 第１の電圧を受け取るための第１のダイパッドと、
   前記第１の電圧よりも低い第２の電圧を受け取るための第２のダイパッドと、
   前記第１の電圧で動作可能な第１の回路と、
   前記第２の電圧で動作可能で前記第２のダイパッドに接続された第２の回路と、
   前記第２のダイパッドからの電流フローを検出するための回路と、
   前記第１の電圧を前記第２の電圧に変換するための電圧調整器と、
   を備えた集積回路ダイであって、
   前記第２のダイパッドからの電流フローを検出するための前記回路は、前記電流フローの検出に応答して前記電圧調整器をアクティブにすることを特徴とする集積回路ダイ。
2. 前記第２の回路は、不揮発性メモリセルアレイであり、前記第１の回路は、前記メモリセルアレイの周辺回路である、請求項１に記載の集積回路ダイ。
3. 前記第１の回路は、前記不揮発性メモリセルアレイ用のマイクロコントローラ回路を含む、請求項２に記載の集積回路ダイ。
4. 前記第１の回路は、アドレス信号を受け取り、デコードしたアドレス信号を前記不揮発性メモリセルアレイに供給するためのアドレスデコーダ回路を含む、請求項２に記載の集積回路ダイ。
5. 前記第１の回路は、不揮発性メモリデバイス用のセンスアンプ回路の第１の部分であり、前記第２の回路は、前記不揮発性メモリデバイス用のセンスアンプの第２の部分である、請求項１に記載の集積回路ダイ。
6. メモリフラッシュアレイと、
   第１のダイパッドと、
   前記第１のダイパッドに接続された第１の回路と、
   第２のダイパッドと、
   前記第２のダイパッドに接続された第２の回路と、
   コンフィギュレーションビットを提供して、パワーアップ中第１の電圧しきい値を超える第１の電圧供給源からの電圧に応答する前記第１の回路、パワーアップ中第２の電圧を超える第２の電圧供給源に応答する前記第２の回路、及び前記第１のダイパッドと前記第２のダイパッドとの接続、を構成するための電源シーケンスコントローラと、
   を備える集積回路フラッシュメモリシステム。
7. 前記コンフィギュレーションビットが電源シーケンスから提供されるように制御するための電源シーケンスコントローラを更に備える、請求項６に記載のシステム。
8. 前記電源シーケンスは、並行のパターンチェックを含む、請求項７に記載のシステム。
9. 前記コンフィギュレーションビットは、消去、プログラム、読み出し、スタンバイ、及びディープパワーダウンに関する種々の省電力モードを、前記第１の回路及び前記第２の回路用のハード及びソフト調整電圧レベルで制御する、請求項６に記載のシステム。

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