JPH10107234A - 不揮発性メモリのセルアレイ構造及びその駆動方法 - Google Patents

不揮発性メモリのセルアレイ構造及びその駆動方法

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JPH10107234A JP9257381A JP25738197A JPH10107234A JP H10107234 A JPH10107234 A JP H10107234A JP 9257381 A JP9257381 A JP 9257381A JP 25738197 A JP25738197 A JP 25738197A JP H10107234 A JPH10107234 A JP H10107234A
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Abstract

(57)【要約】 【課題】 マルチビット記憶に適した不揮発性メモリの
セルアレイ構造を提供する。 【解決手段】 ビットライン９０，９９に接続する第１
の第１選択トランジスタＳＴ１と共通ソースライン１０
０，１０９に接続する第１の第２選択トランジスタＳＴ
２ａ，ｂとの間に直列接続したメモリセルＭＣからなる
第１のストリング、及び、ビットラインに接続する第２
の第１選択トランジスタＳＴ１ａ，ｂと共通ソースライ
ンに接続する第２の第２選択トランジスタＳＴ２との間
に直列接続したメモリセルからなる第２のストリング
と、を有し、第１のストリング及び第２のストリングが
同じ行にあって１つのビットライン及び共通ソースライ
ンを共有するとともに、ビットラインと共通ソースライ
ンとが異なる配線層とされている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ(Non
-Volatile Memory) に関するもので、特に、１つのメモ
リセルで多値記憶を行うマルチビット方式の不揮発性メ
モリに適したセルアレイ構造に関するものである。
【０００２】
【従来の技術】不揮発性メモリは、マスクＲＯＭ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、フラッシＥＥＰＲＯＭに大きく
区分され、このうち特に、フラッシュ消去によるデータ
一括消去で電気的に書き換え可能であり、低電力特性に
優れる特徴をもつフラッシュＥＥＰＲＯＭが、ノートブ
ックコンピュータのメモリやデジタルカメラ、メモリカ
ードなど携帯用端末のデータ媒体用に脚光を浴びてい
る。
【０００３】今までの不揮発性メモリにおけるメモリセ
ルは、オンセルとオフセルの２通りの状態による２値記
憶であり、したがって、Ｎ（Ｎは２以上の自然数) ビッ
トのデータを貯蔵するためにはＮ個のメモリセルが要求
される。このシングルビットメモリセルでは、プログラ
ム（書込）によりしきい値電圧を調整することで０，１
のデータが記憶される。マスクＲＯＭの場合、セルトラ
ンジスタのしきい値電圧はイオン注入技術を用いて製造
工程中にプログラムされる。一方、ＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、フラッシュＥＥＰＲＯＭの場合は、セルトラン
ジスタのフローティングゲートにおける電荷量を変える
ことによりしきい値電圧をプログラムする。
【０００４】このようなメモリセルのデータを読出すに
は、デコーダ回路を用いて読出しに必要な電流又は電圧
を選択メモリセルに関連した回路に加え、選択メモリセ
ルの記憶データ＝しきい値電圧による電流又は電圧をビ
ットラインで感知する。そのメモリセルアレイの構造
は、メモリセルのビットライン接続形態に従ってＮＯＲ
型とＮＡＮＤ型に大別される。ＮＯＲ型の場合は各メモ
リセルがビットラインと接地ラインとの間に接続され、
ＮＡＮＤ型の場合は多数のメモリセルがビットラインと
接地ラインとの間に直列接続される。
【０００５】ＮＯＲ型に比べてＮＡＮＤ型の方が集積性
に優れることはよく知られている。このＮＡＮＤ型にお
いて、直列接続されたメモリセルとこれらの選択に必要
な選択トランジスタ（メモリセルとビットラインとの間
及びメモリセルと接地ラインとの間に設けられるトラン
ジスタ）とを合わせて１単位とし、ストリングと呼ばれ
る。そのデータ読出しでは、選択メモリセルをもつスト
リング内にある選択トランジスタをオンさせ、さらに、
該選択ストリング内の非選択メモリセルのコントロール
ゲートに、選択メモリセルのコントロールゲート印加電
圧よりも高い電圧を提供する。これにより非選択メモリ
セルの抵抗値が選択メモリセルに比べて低くなり、該当
ビットラインから当ストリングに流れる電流は、選択メ
モリセルのしきい値電圧に依存することになる。この結
果ビットラインに現れる電圧又は電流をセンスアンプに
より感知してデータが読出される。
【０００６】以上のようなシングルビットメモリセルで
は当然ながら、記憶容量を増やそうとすれば相応してセ
ル数を増加させなければならないので、集積度を上げる
にしても限度がある。これを解決するため、１メモリセ
ルに２ビット以上のマルチビットを記憶する多値記憶技
術が登場している。すなわち、１メモリセルのしきい値
電圧を４段階に分けて４値記憶とすれば、その状態に応
じて“００”，“０１”，“１０”，“１１”の２ビッ
ト記憶が可能となる。したがって、大幅にメモリセル数
を減らすことが可能となり、大容量化に貢献する。
【０００７】このマルチビットメモリセルの実現におい
て最も重要なのが、しきい値電圧の分布を正確に維持す
ることである。たとえば上記のように２ビット記憶とす
る場合、メモリセルは２．５Ｖ，１．５Ｖ，０．５Ｖ，
−３Ｖの４種のしきい値電圧に正確に区分されなければ
ならない。そこで、プログラムや消去動作後に検証(ver
ify)モードをおくようにしている。
【０００８】検証モードは、シングルビットメモリで
も、データの過プログラム(over program)や過消去(ove
r erase)、あるいは不足プログラムや不足消去に起因し
たしきい値電圧のばらつきを防ぐために実施される。す
なわち検証モードは、直前のプログラム動作又は消去動
作により該当メモリセルのしきい値電圧値が目標とする
しきい値電圧値に達したかどうかをチェックするモード
で、データ読出動作に類似した動作を実行してメモリセ
ルの状態をチェックすることにより行われる。このメモ
リセルのしきい値電圧をチェックする検証モードでプロ
グラム又は消去を再実行するかどうかを判断する技術
は、たとえば１９９１年発行のJOURNAL OF SOLID STATE
CIRCUITS ，４９２頁〜４９５頁に開示されている。
【０００９】このメモリセルのしきい値電圧検証は、検
証条件に応じ設定された電圧信号をワードライン、ビッ
トライン、及び関連ラインに提供し、メモリセルのしき
い値電圧に従うビットライン電流を感知することにより
行われるが、ＮＡＮＤ型のセルアレイ構造には、セル電
流のばらつきを誘発する構造的問題がいくつか存在して
いる。
【００１０】まず、ソースラインを多数のセルストリン
グが共有している構造では、メモリセルの位置によって
ソースラインのコンタクトまでの距離がそれぞれ異なっ
てくる問題がある。このような距離の差に起因してソー
スラインの抵抗差が存在すると、メモリセルごとにセル
電流に違いが生じ、結果として各メモリセルのしきい値
電圧がばらつくことになる。ソースラインの抵抗による
セル電流の差は、レベルマージンがタイトなマルチビッ
トメモリセルの場合に影響が大きく、検証を不可能にし
得る。
【００１１】そして、選択ビットラインとその隣接ビッ
トラインとの間に容量性カップリング(capacitive coup
ling) が発生する問題もある。この容量性カップリング
に起因してメモリセルの状態によらずにビットライン電
位が変化し、誤動作が誘発される。たとえば、オンセル
の選択である場合の該当ビットラインの電位は低くなる
が、これに隣接したビットラインでオフセルが選択され
ると、当該オフセルのビットラインにおいて、電位の低
いオンセルのビットラインとの容量性カップリングによ
り読出電位が低くなる。すなわち、隣り合ったビットラ
インの選択メモリセルがオンセルかオフセルかで読出電
位に差が生じる結果となり、この現象が顕著になると、
オフセルがオンセルと検証されてしまうような検証エラ
ーが発生する。またこれは、レベルマージンがタイトに
なるマルチビットメモリセルで影響を大きくする。さら
に、容量性カップリングの影響は、大容量でビットライ
ン面積が増加するほど、そして集積度を上げてビットラ
イン間を狭くするほど起こりやすくなる。
【００１２】これらソースライン抵抗差及び隣接ビット
ライン間の容量性カップリング現象によるメモリセルの
しきい値電圧問題を解決するための技術として、１９９
５年発行のSYPOSIUM ON VLSI CIRCUITS DIGEST OF THE
TECHNICAL PAPERS，６９頁〜７０頁に開示されたような
ものがある。この技術は、２つのしきい値電圧を有する
ストリング選択トランジスタをビットラインコンタクト
の下に配置し、隣接したストリングのビットラインをビ
ットラインコンタクトに共通接続する。これにより、動
作モードで選択された一方のビットラインはページバッ
ファと呼ばれるセンスアンプに接続されるようにし、選
択されなかった他方のビットラインはグラウンド又はフ
ローティングとなるようにして、非選択ビットラインを
ソースラインとして使用する。したがって、ソースライ
ン抵抗は金属成分のみの抵抗値を有するので極めて小さ
い値となり、また、選択ビットラインに隣接したビット
ラインは検証時にグラウンドレベルに維持されるので、
容量性カップリングの問題もほぼ解消される。
【００１３】
【発明が解決しようとする課題】しかしながら上記技術
でも、解決すべき課題がいくつか残されている。すなわ
ち、ビットラインのメタルピッチが従来からあるシング
ルビットのＮＡＮＤ構造と変わりないため、マルチビッ
ト方式に適用した場合にビットラインに接続するセンス
アンプのレイアウトを難しくし、またメタルピッチを狭
めるとフォトリソグラフィ工程が難しくなる。加えて、
２つのしきい値電圧を有するストリング選択トランジス
タを別に製造するために、追加のマスク工程を実施しな
ければならない。そして、その追加工程により製造され
るストリング選択トランジスタは２Ｖ以上のしきい値電
圧を有するので、読出動作時にストリング電流の減少を
引き起こす。さらに、プログラム時にストリング選択ト
ランジスタのゲートへ電源電圧ではない１．５Ｖの電圧
が印加されるので、非選択ビットラインに接続している
メモリセルにプログラムかく乱(program disturbance)
現象を誘発する。
【００１４】このような課題に着目して本発明の目的
は、ビットラインに接続されたセンスアンプのレイアウ
トをフリーにするとともに、製造工程中のフォトリソグ
ラフィ工程を容易にし得るマルチビット方式に適したメ
モリセルアレイ構造を提供することにある。また、本発
明の目的は、ストリング選択トランジスタの製造時に追
加マスクを伴わず、読出動作時のストリング電流減少を
解消するメモリセルアレイ構造を提供することにある。
さらに、本発明の目的は、プログラム時に非選択ビット
ラインに接続するメモリセルにプログラムかく乱現象を
誘発しないようなメモリセルアレイ構造及びその駆動方
法を提供することにある。そしてさらに、本発明の目的
は、ビットライン及びソースラインのピッチを大きくし
てセルしきい値電圧のばらつき現象を除去し、隣接ビッ
トライン間のカップリング現象を無くし得るメモリセル
アレイ構造及びその駆動方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的のために本発明
による不揮発性メモリのメモリセルアレイは、第１グル
ープのビットラインに接続する第１グループの第１選択
トランジスタと第１共通ソースラインに接続する第１グ
ループの第２選択トランジスタとの間に直列接続したメ
モリセルからなる第１グループのストリング、及び、前
記第１グループのビットラインの各間に１本ずつ配線さ
れた第２グループのビットラインに接続する第２グルー
プの第１選択トランジスタと第２共通ソースラインに接
続する第２グループの第２選択トランジスタとの間に直
列接続したメモリセルからなる第２グループのストリン
グを有し、前記第１グループ及び第２グループのビット
ラインと前記第１及び第２共通ソースラインとが異なる
配線層とされていることを特徴とする。そのビットライ
ンはポリシリコン又はポリサイドを利用したもがよく、
第１及び第２共通ソースラインは、アルミニウムか、又
はチタンナイトライド及びアルミニウムの複合層からな
るものとするとよい。第１及び第２選択トランジスタは
エンハンスメント型のＮＭＯＳトランジスタとすること
ができる。
【００１６】あるいは、本発明による不揮発性メモリの
メモリセルアレイは、ワードラインに接続されるコント
ロールゲート及びデータ記憶用のフローティングゲート
を有する多数のメモリセルを第１グループのビットライ
ンと第１共通ソースラインとの間に直列接続してなる第
１グループのストリングと、ワードラインに接続される
コントロールゲート及びデータ記憶用のフローティング
ゲートを有する多数のメモリセルを、前記第１グループ
のビットラインの各間に配線した第２グループのビット
ラインと第２共通ソースラインとの間に直列接続してな
り、前記第１グループのストリングと同じ行の第２グル
ープのストリングと、を備え、前記第１及び第２グルー
プのビットラインと前記第１及び第２共通ソースライン
とが異なる材質の配線層に分けて形成されていることを
特徴とする。
【００１７】またあるいは、本発明によれば、交互に配
線された第１グループのビットライン及び第２グループ
のビットラインと、該ビットラインの配線層とは異なる
配線層とした第１及び第２共通ソースラインと、をも
ち、メモリセルを直列接続してなるストリングが行方向
交互に前記第１グループと第２グループに属するように
分けられ、その第１グループのストリングは、前記第１
グループのビットラインに接続する第１グループの第１
選択トランジスタと前記第１共通ソースラインに接続す
る第１グループの第２選択トランジスタとの間に位置
し、前記第２グループのストリングは、前記第２グルー
プのビットラインに接続する第２グループの第１選択ト
ランジスタと前記第２共通ソースラインに接続する第２
グループの第２選択トランジスタとの間に位置するよう
にしたメモリセルアレイを備え、各動作モードに応じて
前記第１及び第２共通ソースラインに所定の電圧が印加
され、そして、同一グループのビットラインが選択され
るとともに少なくとも１本のワードラインが選択されて
該選択ワードラインに各動作モードに応じて所定の電圧
が印加されることを特徴とした不揮発性メモリが提供さ
れる。
【００１８】そして、本発明では、第１グループのビッ
トラインに接続する第１グループの第１選択トランジス
タと第１共通ソースラインに接続する第１グループの第
２選択トランジスタとの間に直列接続したメモリセルか
らなる第１グループのストリング、及び、前記第１グル
ープのビットラインの各間に１本ずつ配線された第２グ
ループのビットラインに接続する第２グループの第１選
択トランジスタと第２共通ソースラインに接続する第２
グループの第２選択トランジスタとの間に直列接続した
メモリセルからなる第２グループのストリングを有し、
前記第１グループ及び第２グループのビットラインと前
記第１及び第２共通ソースラインとが異なる配線層とさ
れているメモリセルアレイを備えた不揮発性メモリのメ
モリセルアレイ駆動方法において、プログラムモード
で、前記第１グループ又は第２グループのいずれか一方
に属する選択ビットラインに第１レベルの電圧を印加す
るとともに非選択ビットラインに第２レベルの電圧を印
加し、また、選択ワードラインにプログラム電圧を印加
するとともに非選択ワードラインにパス電圧を印加し、
そして、前記選択ビットラインの属するグループの第１
選択トランジスタのゲートに第２レベルの電圧を印加す
るとともに該グループの第２選択トランジスタのゲート
に第１レベルの電圧を印加し、さらに他方のグループが
接続する共通ソースラインに第２レベルの電圧を印加
し、読出モードで、選択ワードライン及び両共通ソース
ラインに第１レベルの電圧を印加するとともに非選択ワ
ードラインに読出電圧を印加し、また、前記第１グルー
プ又は第２グループのいずれか一方のビットラインを選
択ビットラインとして読出用の所定電圧を印加するとと
もに他方のグループのビットラインに第１レベルの電圧
を印加し、そして、前記選択ビットラインの属するグル
ープの第１及び第２選択トランジスタのゲートに読出電
圧を印加することを特徴とする。その第１レベルの電圧
は接地電圧、第２レベルの電圧は電源電圧とし、さら
に、プログラム電圧はパス電圧より高く、該パス電圧は
電源電圧より高い。この場合の消去モードでは、選択ワ
ードラインに接地電圧を印加する以外はフローティング
状態とし、基板に消去電圧を印加する。
【００１９】上記構造の他にも本発明によれば、ビット
ラインに接続する第１の第１選択トランジスタと該ビッ
トライン方向に延設した共通ソースラインに接続する第
１の第２選択トランジスタとの間に直列接続したメモリ
セルからなる第１のストリング、及び、前記ビットライ
ンに接続する第２の第１選択トランジスタと前記共通ソ
ースラインに接続する第２の第２選択トランジスタとの
間に直列接続したメモリセルからなる第２のストリング
と、を有し、前記第１のストリング及び第２のストリン
グが同じ行にあって１つのビットライン及び共通ソース
ラインを共有するとともに、ビットラインと共通ソース
ラインとが異なる配線層とされていることを特徴とする
不揮発性メモリのメモリセルアレイが提供される。その
第１の第２選択トランジスタと第２の第１選択トランジ
スタとは、それぞれ２つのトランジスタを直列接続して
なるものとすることができ、この場合、第１の第２選択
トランジスタと第２の第１選択トランジスタとはそれぞ
れエンハンスメント型とデプレション型のＮＭＯＳトラ
ンジスタを直列接続してなるものとし、その他の選択ト
ランジスタはエンハンスメント型のＮＭＯＳトランジス
タとすることができる。また、ビットラインはポリシリ
コン又はポリサイドを利用したものとし、共通ソースラ
インは、アルミニウムか、又はチタンナイトライド及び
アルミニウムの複合層からなるものとする。
【００２０】そして、本発明によれば、ビットラインに
接続する第１の第１選択トランジスタと該ビットライン
方向に延設した共通ソースラインに接続する第１の第２
選択トランジスタとの間に直列接続したメモリセルから
なる第１のストリング、及び、前記ビットラインに接続
する第２の第１選択トランジスタと前記共通ソースライ
ンに接続する第２の第２選択トランジスタとの間に直列
接続したメモリセルからなる第２のストリングと、を有
し、前記第１のストリング及び第２のストリングが同じ
行にあって１つのビットライン及び共通ソースラインを
共有するとともに、ビットラインと共通ソースラインと
が異なる配線層とされているメモリセルアレイを備えた
不揮発性メモリのメモリセルアレイ駆動方法において、
プログラムモードで、共通ソースラインに第２レベルの
電圧を印加し、そして、各選択トランジスタの制御によ
り、第１のストリング又は第２のストリングのいずれか
一方をビットラインに接続するとともに他方のストリン
グを共通ソースラインに接続し、読出モードで、共通ソ
ースラインに第１レベルの電圧を印加し、そして、各選
択トランジスタの制御により、第１のストリング又は第
２のストリングのいずれか一方をビットラインに接続す
るとともに他方のストリングをビットライン又は共通ソ
ースラインから電気的に遮断することを特徴とする。
【００２１】具体的にはそのプログラムモードで、選択
ビットラインに第１レベルの電圧を印加するとともに非
選択ビットラインに第２レベルの電圧を印加し、また、
選択ワードラインにプログラム電圧を印加するとともに
非選択ワードラインにパス電圧を印加し、そして、第１
のストリング又は第２のストリングのいずれか一方の第
１選択トランジスタのゲートに第２レベルの電圧を印加
するとともに該ストリングの第２選択トランジスタのゲ
ートに第１レベルの電圧を印加し、さらに、他方のスト
リングの第１選択トランジスタのゲートに第１レベルの
電圧を印加するとともに該ストリングの第２選択トラン
ジスタのゲートに第２レベルの電圧を印加し、読出モー
ドで、選択ワードラインに第１レベルの電圧を印加する
とともに非選択ワードラインに読出電圧を印加し、ま
た、ビットラインに読出用の所定電圧を印加し、そし
て、第１のストリング又は第２のストリングのいずれか
一方の第１選択トランジスタ及び第２選択トランジスタ
のゲートに読出電圧を印加し、さらに、他方のストリン
グの第１選択トランジスタ又は第２選択トランジスタの
ゲートに第１レベルの電圧を印加する。この場合、第１
の第２選択トランジスタと第２の第１選択トランジスタ
とがそれぞれエンハンスメント型及びデプレション型の
ＮＭＯＳトランジスタの直列接続からなるものとし、プ
ログラムモードでは前記各２つのトランジスタのゲート
に同じ電圧を印加し、読出モードでは前記各２つのトラ
ンジスタのゲートに異なる電圧を印加するようにしてお
くことができる。その第１レベルの電圧は接地電圧、第
２レベルの電圧は電源電圧とし、プログラム電圧はパス
電圧より高く、該パス電圧は電源電圧より高いものとす
る。この場合、消去モードで、選択ワードラインに接地
電圧を印加する以外はフローティング状態とし、基板に
消去電圧を印加する。
【００２２】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００２３】図１に、マルチビットメモリセルの第１実
施形態についてアレイ平面構造を示してある。符号５
０，５５はストリング選択ライン、符号５１，５２，５
３，５４はストリング内のメモリセルにつながったワー
ドライン、符号１００，１０９は共通ソースライン、符
号９０，９１，９２，９３はスプリット構造で配置され
てワードラインと直交するビットラインをそれぞれ示
す。
【００２４】ビットラインは、図中左側から奇数番目に
ある第１グループビットライン９０，９２と、偶数番目
にある第２グループビットライン９１，９３とに区別さ
れ、そして、共通ソースラインも、図中下側に位置する
第１共通ソースライン１００と、図中上側に位置する第
２共通ソースライン１０９とに区別されている。これら
ビットラインをなす導電層とソースラインをなす導電層
は相互に異なる配線層として形成されている。
【００２５】図１の平面構造に対する断面構造を図２及
び図３で示している。図２は図１中のＸ−Ｘ’断面、図
３は図１中のＹ−Ｙ’断面で示してある。
【００２６】Ｐ型基板１０にＮ型ウェル１３が形成さ
れ、そのＮ型ウェル１３にＰ型ウェル１７が形成されて
いる。このＰ型ウェル１７は多値記憶セルトランジスタ
のボディ領域として使用される。Ｐ型ウェル１７には素
子分離膜３０を介して離隔した活性領域２０が形成さ
れ、これを利用したセルトランジスタのフローティング
ゲート２１０が形成されている。さらに、フローティン
グゲート２１０の上には、ゲート絶縁膜２３０を介して
コントロールゲート２４１が配設され、コントロールゲ
ート２４１の上面にワードライン５１〜５４がそれぞれ
対応して接触形成される。
【００２７】ビットライン９０〜９３の上には、層間絶
縁膜４５を介した共通ソースライン１００，１０９がビ
ットラインとは異なる配線層として形成される。ストリ
ングの各ワードライン５１〜５４は、その第１共通ソー
スライン１００と第２共通ソースライン１０９との間に
平行に延設される。行方向に整列した選択トランジスタ
を共通制御する第１ストリング選択ライン５０及び第２
ストリング選択ライン５５は、ワードラインに平行で、
それぞれ共通ソースライン１００，１０９の隣に配置さ
れている。
【００２８】ゲート絶縁膜２３０は、絶縁性に優れるよ
うに、酸素、窒素、酸素イオンの含有された層を有する
Ｏ／Ｎ／Ｏ構造とされる。また、ビットライン９０〜９
３として機能する配線層は、コンタクトに対するステッ
プカバレッジの優秀なポリシリコン又はポリサイドの材
質で製造される。この場合、層の厚さは３０００Å以下
に維持するようにしてビットラインキャパシタンスを減
らすのが好ましい。そして、このビットラインとして機
能する配線層とは異なる上部配線層として第１及び第２
共通ソースライン１００，１０９を形成し、これにはシ
ート抵抗値の低い金属配線を使用する。本例ではアルミ
ニウム系の材質とし、たとえばチタンナイトライドとア
ルミニウムを積層した複合層で、厚さは６０００〜８０
００Å程度に維持する。これらビットラインとして機能
する配線層と共通ソースラインとして機能する配線層と
の間を絶縁するための層間絶縁膜４５は、高温熱酸化膜
であるＨＴＯ又はＢＰＳＧ膜で形成できる。
【００２９】以上のようなセルアレイ構造により、ビッ
トラインとソースラインの間隔は従来の技術に比べて２
倍程度に広がるので、ビットライン及びソースラインの
ピッチが２倍に拡張され、ビットラインに接続されるセ
ンスアンプのレイアウトをフリーにするとともにフォト
リソグラフィ工程を容易にすることができる。また、ス
トリング選択トランジスタはエンハンスメント型ＮＭＯ
Ｓで構成するので、追加マスクは不要である。さらに、
読出動作時の隣接ビットライン間のカップリングは、上
記のようなビットライン及び共通ソースラインの適切な
配置により解決される。
【００３０】図４は、図１〜図３に示したセルアレイの
等価回路図である。
【００３１】図４中の左から奇数番目のビットライン９
０，９２が第１グループに属し、偶数番目のビットライ
ン９１，９３が第２グループに属する。これらビットラ
イン９０〜９３には多数のストリングが選択トランジス
タを介して接続される。その各ストリングは行方向交互
に第１グループと第２グループに属するように分けられ
て、多数の直列接続したメモリセルＭＣを有する。そし
て、第１グループのストリングは、第１グループビット
ライン９０，９２にドレイン接続した第１選択トランジ
スタＳＴ１のソースと、第１共通ソースライン１００に
ソース接続した第２選択トランジスタＳＴ２のドレイン
との間にそれぞれ位置し、第２グループのストリング
は、第２グループビットライン９１，９３にドレイン接
続した第１選択トランジスタＳＴ１のソースと、第２共
通ソースライン１０９にソース接続した第２選択トラン
ジスタＳＴ２のドレインとの間にそれぞれ位置する。各
メモリセルＭＣは、ワードラインで制御されるコントロ
ールゲートＣＧ、データ記憶用フローティングゲートＦ
Ｇ、半導体基板に形成されたチャネルを挟んで形成され
たソースＳとドレインＤを有する。
【００３２】図４のように構成されたアレイを駆動する
ため、選択トランジスタＳＴ１，ＳＴ２のゲートにつな
がるストリング選択ライン５０，５５、ワードライン５
１〜５４、共通ソースライン１００，１０９が駆動制御
部（図示せず）により制御される。すなわち、プログラ
ム、消去、読出、検証の各動作モードに応じて、第１及
び第２共通ソースライン１００，１０９に所定の電圧が
印加され、また、同一グループに属するビットライン及
び少なくとも１本のワードラインが選択され、その選択
ワードラインに接続するメモリセルのコントロールゲー
トに所定のモード対応電圧が印加されることにより、シ
ングルビット又はマルチビット方式でＮＡＮＤフラッシ
ュメモリの動作が実行される。
【００３３】プログラムモードでは、選択ビットライン
に第１レベルの電圧を印加するとともに非選択ビットラ
インに第２レベルの電圧を印加し、また、選択ワードラ
インにプログラム電圧を印加するとともに非選択ワード
ラインにパス電圧を印加する。そして、選択ビットライ
ンが第１グループである場合は、第２共通ソースライン
１０９及び第１グループの第１選択トランジスタＳＴ１
のゲートに第２レベルの電圧を印加するとともに第１グ
ループの第２選択トランジスタＳＴ２のゲートに第１レ
ベルの電圧を印加する。一方、選択ビットラインが第２
グループである場合は、第１共通ソースライン１００及
び第２グループの第１選択トランジスタＳＴ１のゲート
に第２レベルの電圧を印加するとともに第２グループの
第２選択トランジスタＳＴ２のゲートに第１レベルの電
圧を印加する。これにより、非選択ビットラインについ
てストリング内のメモリセルプログラムを禁止しつつプ
ログラムが実行される。
【００３４】読出モードでは、第１グループビットライ
ンの選択であれば選択ビットライン９０，９２に読出の
ための所定電圧を印加するとともに、選択ワードライン
及び共通ソースライン１００，１０９と第２グループの
非選択ビットライン９１，９３に第１レベルの電圧を印
加し、そして、その他には読出電圧を印加する。これに
より、隣接ビットライン間の容量性カップリングを防い
でセル電流が正常に出力されるようにする。
【００３５】消去モードでは、選択ワードラインにだけ
接地レベルの電圧を印加し、残りはフローティング状態
にして基板に２０Ｖ程度の消去電圧を印加し、ページ単
位又はフラッシュ消去を遂行する。
【００３６】本例における第１レベルの電圧は接地電
圧、第２レベルの電圧は電源電圧である。プログラム電
圧はパス電圧のレベルより高く、そのパス電圧は電源電
圧のレベルより高い電圧である。
【００３７】図５には第２実施形態のアレイ構造につい
て示してある。この第２実施形態では、異なる配線層と
したビットライン９０，９３と共通ソースライン１０
０，１０９を同じ方向に設け、１行中の２列（カラム）
のストリングが１ビットライン及び１共通ソースライン
を共有するようにそれぞれ途中でねじってある。符号５
０，５５，５６はストリング選択ラインＳＳＬ１〜ＳＳ
Ｌ３、符号５１，５２，５３はストリング内のメモリセ
ルを制御するワードライン、符号１００，１０９は共通
ソースライン、符号９０，９９はビットラインをそれぞ
れ示す。図６に図５中のＸ−Ｘ’断面、図７には５中の
Ｙ−Ｙ’断面を示している。
【００３８】Ｐ型基板１０にＮ型ウェル１３が形成さ
れ、そのＮ型ウェル１３にＰ型ウェル１７が形成され
る。このＰ型ウェル１７は多値記憶セルトランジスタの
ボディ領域として使用される。Ｐ型ウェル１７には素子
分離膜３０を介して離隔させた活性領域２０が形成さ
れ、これを利用したセルトランジスタのフローティング
ゲート２１０が形成されている。フローティングゲート
２１０の上にはゲート絶縁膜２３０を介してコントロー
ルゲート２４１が配設され、その上面にワードライン５
１，５２が接触形成される。
【００３９】ビットライン９０，９９の上に、層間絶縁
膜４５を介した共通ソースライン１００，１０９がビッ
トラインとは異なる配線層として形成される。選択トラ
ンジスタを制御する第１〜第３ストリング選択ライン５
０，５５，５６は、ビットラインと直交し、ワードライ
ン５１〜５３と平行に延設される。
【００４０】以上のような２列共有のビットラインと共
通ソースラインのクロス構造により、ビットラインとソ
ースラインの間隔は従来技術に比べて２倍程度に広がる
ので、ビットライン及びソースラインのピッチが２倍に
拡張され、ビットラインに接続されるセンスアンプのレ
イアウトをフリーにするとともにフォトリソグラフィ工
程を容易にすることができる。また、読出動作時の隣接
ビットライン間のカップリングはビットライン及び共通
ソースラインの配置により解決される。
【００４１】図８は、図５のセルアレイの等価回路図を
示してある。
【００４２】本例の第１のストリングは、１つのビット
ラインの図中左側に形成され、第２のストリングは、ビ
ットラインの図中右側に形成されている。第１のストリ
ングは、ビットライン９０，９３にドレイン接続された
第１の第１選択トランジスタＳＴ１のソースと、共通ソ
ースライン１００，１０９にソース接続して直列に２つ
設けた第１の第２選択トランジスタＳＴ２ａ，ＳＴ２ｂ
のドレインとの間に接続され、ワードライン５１〜５３
につながるコントロールゲートＣＧ、データ記憶用のフ
ローティングゲートＦＧ、チャネルを挟んで離隔形成さ
れたソースＳ及びドレインＤからなる直列接続のメモリ
セルＭＣを有する。第２のストリングは、ビットライン
９０，９３にドレイン接続して直列に２つ設けた第２の
第１選択トランジスタＳＴ１ａ，ＳＴ１ｂのソースと、
共通ソースライン１００，１０９にソース接続された第
２の第２選択トランジスタＳＴ２のドレインとの間に接
続され、ワードライン５１〜５３につながるコントロー
ルゲートＣＧ、データ記憶用のフローティングゲートＦ
Ｇ、チャネルを挟んで離隔形成されたソースＳ及びドレ
インＤからなる直列接続のメモリセルＭＣを有する。
【００４３】直列にした第１の第２選択トランジスタＳ
Ｔ２ａ，ＳＴ２ｂと第２の第１選択トランジスタＳＴ１
ａ，ＳＴ１ｂは、いずれか一方がデプレション型とされ
る。また、そのデプレション型トランジスタの位置は、
第１のグループと第２のグループとで互い違いになるよ
うにしてある。
【００４４】この構造のアレイを駆動するために駆動制
御部は、ストリング選択ライン５０，５５，５６、ワー
ドライン５１〜５３、共通ソースライン１００，１０９
に対し、プログラム、消去、読出、検証の各動作モード
に応じた電圧を提供する。
【００４５】プログラムモードでは、共通ソースライン
１００，１０９に第２レベル（＝電源電圧）の電圧を印
加し、そして、プログラム対象のメモリセルをもつ選択
ストリングが第１のストリングである場合、第２のスト
リングを共通ソースラインに接続する一方で選択ビット
ラインから電気的に遮断するべく第１〜第３ストリング
選択ライン５０，５５，５６を制御し、関係のないメモ
リセルのプログラムを禁止する。すなわち、選択ビット
ライン（＝プログラム対象のメモリセルがある）には第
１レベル（＝接地電圧）の電圧を印加するとともに非選
択ビットライン（＝プログラム対象のメモリセルがな
い）には第２レベルの電圧を印加し、さらに、選択ワー
ドにプログラム電圧を印加するとともに非選択ワードラ
インにパス電圧を印加する。そして、第１のストリング
が選択ストリングである場合、第１ストリング選択ライ
ン５０を第２レベルの電圧とし、且つ第２及び第３スト
リング選択ライン５５，５６を第１レベルの電圧とす
る。逆に、選択ストリングが第２のストリングである場
合には、第２及び第３ストリング選択ライン５５，５６
を第２レベルの電圧とし、且つ第１ストリング選択ライ
ン５０を第１レベルの電圧とする。
【００４６】読出モードでは、選択ワードライン及び共
通ソースライン１００，１０９に第１レベルの電圧を印
加し、そして、読出対象のメモリセルをもつ選択ストリ
ングが第１のストリングである場合、第２のストリング
をビットラインから電気的に遮断するべく第１〜第３ス
トリング選択ライン５０，５５，５６を制御し、第１の
ストリングをビットラインへ電気的に接続する。選択ス
トリングが第２のストリングである場合はこの逆とな
る。すなわち、ビットライン９０，９９に読出用の所定
電圧を印加するとともに非選択ワードラインには読出電
圧を印加し、そして、第１のストリングが選択ストリン
グである場合は、第１ストリング選択ライン５０及び第
３ストリング選択ライン５６に読出電圧を印加し、且つ
第２ストリング選択ライン５５に第１レベルの電圧を印
加する。第２のストリングが選択ストリングである場合
は、第１ストリング選択ライン５０及び第２ストリング
選択ライン５５に読出電圧を印加し、且つ第３ストリン
グ選択ライン５６に第１レベルの電圧を印加する。
【００４７】本例では、隣接ビットライン間が広く一定
の電圧を維持する共通ソースライン１００，１０９が存
在するので、容量性カップリングによる読出電位の不安
定現象が防止され、セル電流が正常に出力される。
【００４８】消去モードでは、選択ワードラインにだけ
接地レベルを印加し、その他はフローティング状態にし
て基板に消去電圧を印加することにより、ページ単位又
はフラッシュ消去を遂行する。
【００４９】
【発明の効果】本発明によれば、ビットラインのレイア
ウトピッチを従来よりも広げることが可能で、ビットラ
インに接続されるセンスアンプのレイアウトに余裕が増
して配置設計しやすくなり、またフォトリソグラフィ工
程が容易になる。さらに、ストリング選択トランジスタ
の製造用に追加するマスクをなくすことが可能である。
あるいは、読出動作時のストリング電流減少を解消し、
プログラム動作時の非選択セルにおけるプログラムかく
乱現象を誘発しないですむメモリセルアレイ構造が提供
される。そして、隣接ビットライン間のカップリング現
象を除去し、セルしきい値電圧のばらつきを防止する効
果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るセルアレイ構造の
平面図。
【図２】図１中のＸ−Ｘ’断面でみた断面図。
【図３】図１中のＹ−Ｙ’断面でみた断面図。
【図４】図１のセルアレイの等価回路図。
【図５】本発明の第２実施形態に係るセルアレイ構造の
平面図。
【図６】図５中のＸ−Ｘ’断面でみた断面図。
【図７】図５中のＹ−Ｙ’断面でみた断面図。
【図８】図５のセルアレイの等価回路図。
【符号の説明】
１０ Ｐ型基板 １３ Ｎ型ウェル １７ Ｐ型ウェル ２０ 活性領域 ３０ 素子分離膜 ５０，５５，５６ ストリング選択ライン ５１，５２，５３，５４ ワードライン ９０，９１，９２，９３，９９ ビットライン １００，１０９ 共通ソースライン ２１０ フローティングゲート ２３０ ゲート絶縁膜 ２４１ コントロールゲート ＭＣ メモリセル ＳＴ 選択トランジスタ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 第１グループのビットラインに接続する
    第１グループの第１選択トランジスタと第１共通ソース
    ラインに接続する第１グループの第２選択トランジスタ
    との間に直列接続したメモリセルからなる第１グループ
    のストリング、及び、前記第１グループのビットライン
    の各間に１本ずつ配線された第２グループのビットライ
    ンに接続する第２グループの第１選択トランジスタと第
    ２共通ソースラインに接続する第２グループの第２選択
    トランジスタとの間に直列接続したメモリセルからなる
    第２グループのストリングを有し、前記第１グループ及
    び第２グループのビットラインと前記第１及び第２共通
    ソースラインとが異なる配線層とされていることを特徴
    とする不揮発性メモリのメモリセルアレイ。
  2. 【請求項２】 ビットラインがポリシリコン又はポリサ
    イドを利用して形成されている請求項１記載の不揮発性
    メモリのメモリセルアレイ。
  3. 【請求項３】 第１及び第２共通ソースラインがアルミ
    ニウムからなるか、又はチタンナイトライド及びアルミ
    ニウムの複合層からなる請求項１又は請求項２記載の不
    揮発性メモリのメモリセルアレイ。
  4. 【請求項４】 第１及び第２選択トランジスタがエンハ
    ンスメント型のＮＭＯＳトランジスタである請求項１〜
    ３のいずれか１項に記載の不揮発性メモリのメモリセル
    アレイ。
  5. 【請求項５】 交互に配線された第１グループのビット
    ライン及び第２グループのビットラインと、該ビットラ
    インの配線層とは異なる配線層とした第１及び第２共通
    ソースラインと、をもち、メモリセルを直列接続してな
    るストリングが行方向交互に前記第１グループと第２グ
    ループに属するように分けられ、その第１グループのス
    トリングは、前記第１グループのビットラインに接続す
    る第１グループの第１選択トランジスタと前記第１共通
    ソースラインに接続する第１グループの第２選択トラン
    ジスタとの間に位置し、前記第２グループのストリング
    は、前記第２グループのビットラインに接続する第２グ
    ループの第１選択トランジスタと前記第２共通ソースラ
    インに接続する第２グループの第２選択トランジスタと
    の間に位置するようにしたメモリセルアレイを備え、各
    動作モードに応じて前記第１及び第２共通ソースライン
    に所定の電圧が印加され、そして、同一グループのビッ
    トラインが選択されるとともに少なくとも１本のワード
    ラインが選択されて該選択ワードラインに各動作モード
    に応じて所定の電圧が印加されることを特徴とする不揮
    発性メモリ。
  6. 【請求項６】 ワードラインに接続されるコントロール
    ゲート及びデータ記憶用のフローティングゲートを有す
    る多数のメモリセルを第１グループのビットラインと第
    １共通ソースラインとの間に直列接続してなる第１グル
    ープのストリングと、ワードラインに接続されるコント
    ロールゲート及びデータ記憶用のフローティングゲート
    を有する多数のメモリセルを、前記第１グループのビッ
    トラインの各間に配線した第２グループのビットライン
    と第２共通ソースラインとの間に直列接続してなり、前
    記第１グループのストリングと同じ行の第２グループの
    ストリングと、を備え、前記第１及び第２グループのビ
    ットラインと前記第１及び第２共通ソースラインとが異
    なる材質の配線層に分けて形成されていることを特徴と
    する不揮発性メモリのメモリセルアレイ。
  7. 【請求項７】 第１グループのビットラインに接続する
    第１グループの第１選択トランジスタと第１共通ソース
    ラインに接続する第１グループの第２選択トランジスタ
    との間に直列接続したメモリセルからなる第１グループ
    のストリング、及び、前記第１グループのビットライン
    の各間に１本ずつ配線された第２グループのビットライ
    ンに接続する第２グループの第１選択トランジスタと第
    ２共通ソースラインに接続する第２グループの第２選択
    トランジスタとの間に直列接続したメモリセルからなる
    第２グループのストリングを有し、前記第１グループ及
    び第２グループのビットラインと前記第１及び第２共通
    ソースラインとが異なる配線層とされているメモリセル
    アレイを備えた不揮発性メモリのメモリセルアレイ駆動
    方法において、 プログラムモードで、前記第１グループ又は第２グルー
    プのいずれか一方に属する選択ビットラインに第１レベ
    ルの電圧を印加するとともに非選択ビットラインに第２
    レベルの電圧を印加し、また、選択ワードラインにプロ
    グラム電圧を印加するとともに非選択ワードラインにパ
    ス電圧を印加し、そして、前記選択ビットラインの属す
    るグループの第１選択トランジスタのゲートに第２レベ
    ルの電圧を印加するとともに該グループの第２選択トラ
    ンジスタのゲートに第１レベルの電圧を印加し、さらに
    他方のグループが接続する共通ソースラインに第２レベ
    ルの電圧を印加し、 読出モードで、選択ワードライン及び両共通ソースライ
    ンに第１レベルの電圧を印加するとともに非選択ワード
    ラインに読出電圧を印加し、また、前記第１グループ又
    は第２グループのいずれか一方のビットラインを選択ビ
    ットラインとして読出用の所定電圧を印加するとともに
    他方のグループのビットラインに第１レベルの電圧を印
    加し、そして、前記選択ビットラインの属するグループ
    の第１及び第２選択トランジスタのゲートに読出電圧を
    印加するようにしたことを特徴とする駆動方法。
  8. 【請求項８】 第１レベルの電圧が接地電圧で、第２レ
    ベルの電圧が電源電圧である請求項７記載の駆動方法。
  9. 【請求項９】 プログラム電圧がパス電圧より高く、該
    パス電圧が電源電圧より高い請求項８記載の駆動方法。
  10. 【請求項１０】 消去モードで、選択ワードラインに接
    地電圧を印加する以外はフローティング状態とし、基板
    に消去電圧を印加する請求項９記載の駆動方法。
  11. 【請求項１１】 ビットラインに接続する第１の第１選
    択トランジスタと該ビットライン方向に延設した共通ソ
    ースラインに接続する第１の第２選択トランジスタとの
    間に直列接続したメモリセルからなる第１のストリン
    グ、及び、前記ビットラインに接続する第２の第１選択
    トランジスタと前記共通ソースラインに接続する第２の
    第２選択トランジスタとの間に直列接続したメモリセル
    からなる第２のストリングと、を有し、前記第１のスト
    リング及び第２のストリングが同じ行にあって１つのビ
    ットライン及び共通ソースラインを共有するとともに、
    ビットラインと共通ソースラインとが異なる配線層とさ
    れていることを特徴とする不揮発性メモリのメモリセル
    アレイ。
  12. 【請求項１２】 第１の第２選択トランジスタと第２の
    第１選択トランジスタとは、それぞれ２つのトランジス
    タを直列接続してなる請求項１１記載の不揮発性メモリ
    のメモリセルアレイ。
  13. 【請求項１３】 第１の第２選択トランジスタと第２の
    第１選択トランジスタとはそれぞれエンハンスメント型
    とデプレション型のＮＭＯＳトランジスタを直列接続し
    てなり、その他の選択トランジスタはエンハンスメント
    型のＮＭＯＳトランジスタである請求項１２記載の不揮
    発性メモリのメモリセルアレイ。
  14. 【請求項１４】 ビットラインがポリシリコン又はポリ
    サイドを利用して形成されている請求項１１〜１３のい
    ずれか１項に記載の不揮発性メモリのメモリセルアレ
    イ。
  15. 【請求項１５】 共通ソースラインがアルミニウムから
    なるか、又はチタンナイトライド及びアルミニウムの複
    合層からなる請求項１４記載の不揮発性メモリのメモリ
    セルアレイ。
  16. 【請求項１６】 ビットラインに接続する第１の第１選
    択トランジスタと該ビットライン方向に延設した共通ソ
    ースラインに接続する第１の第２選択トランジスタとの
    間に直列接続したメモリセルからなる第１のストリン
    グ、及び、前記ビットラインに接続する第２の第１選択
    トランジスタと前記共通ソースラインに接続する第２の
    第２選択トランジスタとの間に直列接続したメモリセル
    からなる第２のストリングと、を有し、前記第１のスト
    リング及び第２のストリングが同じ行にあって１つのビ
    ットライン及び共通ソースラインを共有するとともに、
    ビットラインと共通ソースラインとが異なる配線層とさ
    れているメモリセルアレイを備えた不揮発性メモリのメ
    モリセルアレイ駆動方法において、 プログラムモードで、共通ソースラインに第２レベルの
    電圧を印加し、そして、各選択トランジスタの制御によ
    り、第１のストリング又は第２のストリングのいずれか
    一方をビットラインに接続するとともに他方のストリン
    グを共通ソースラインに接続し、 読出モードで、共通ソースラインに第１レベルの電圧を
    印加し、そして、各選択トランジスタの制御により、第
    １のストリング又は第２のストリングのいずれか一方を
    ビットラインに接続するとともに他方のストリングをビ
    ットライン又は共通ソースラインから電気的に遮断する
    ようにしたことを特徴とする駆動方法。
  17. 【請求項１７】 プログラムモードで、選択ビットライ
    ンに第１レベルの電圧を印加するとともに非選択ビット
    ラインに第２レベルの電圧を印加し、また、選択ワード
    ラインにプログラム電圧を印加するとともに非選択ワー
    ドラインにパス電圧を印加し、そして、第１のストリン
    グ又は第２のストリングのいずれか一方の第１選択トラ
    ンジスタのゲートに第２レベルの電圧を印加するととも
    に該ストリングの第２選択トランジスタのゲートに第１
    レベルの電圧を印加し、さらに、他方のストリングの第
    １選択トランジスタのゲートに第１レベルの電圧を印加
    するとともに該ストリングの第２選択トランジスタのゲ
    ートに第２レベルの電圧を印加し、 読出モードで、選択ワードラインに第１レベルの電圧を
    印加するとともに非選択ワードラインに読出電圧を印加
    し、また、ビットラインに読出用の所定電圧を印加し、
    そして、第１のストリング又は第２のストリングのいず
    れか一方の第１選択トランジスタ及び第２選択トランジ
    スタのゲートに読出電圧を印加し、さらに、他方のスト
    リングの第１選択トランジスタ又は第２選択トランジス
    タのゲートに第１レベルの電圧を印加する請求項１６記
    載の駆動方法。
  18. 【請求項１８】 第１の第２選択トランジスタと第２の
    第１選択トランジスタとがそれぞれエンハンスメント型
    及びデプレション型のＮＭＯＳトランジスタの直列接続
    からなり、 プログラムモードでは前記各２つのトランジスタのゲー
    トに同じ電圧を印加し、読出モードでは前記各２つのト
    ランジスタのゲートに異なる電圧を印加する請求項１７
    記載の駆動方法。
  19. 【請求項１９】 第１レベルの電圧が接地電圧で、第２
    レベルの電圧が電源電圧である請求項１７又は請求項１
    ８記載の駆動方法。
  20. 【請求項２０】 プログラム電圧がパス電圧より高く、
    該パス電圧が電源電圧より高い請求項１９記載の方法。
  21. 【請求項２１】 消去モードで、選択ワードラインに接
    地電圧を印加する以外はフローティング状態とし、基板
    に消去電圧を印加する請求項２０記載の駆動方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216161A (ja) * 2005-02-03 2006-08-17 Toshiba Corp 半導体集積回路装置及びそのデータプログラム方法

Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10320988A (ja) * 1997-05-23 1998-12-04 Sony Corp 半導体不揮発性記憶装置、そのデータプログラム方法、およびその製造方法
JP3344331B2 (ja) * 1998-09-30 2002-11-11 日本電気株式会社 不揮発性半導体記憶装置
JP2001085660A (ja) * 1999-09-10 2001-03-30 Toshiba Corp 固体撮像装置及びその制御方法
KR100323140B1 (ko) * 2000-01-17 2002-02-06 윤종용 낸드형 플래쉬 메모리소자 및 그 제조방법
DE60122412T2 (de) * 2000-03-22 2007-05-03 Microchip Technology Inc., Chandler Verbessertes Programmierungsverfahren für eine Speicherzelle
EP1191542B1 (en) * 2000-09-22 2008-10-29 SAMSUNG ELECTRONICS Co. Ltd. Driving circuits for a memory cell array in a NAND-type flash memory device
KR100390944B1 (ko) * 2000-12-29 2003-07-10 주식회사 하이닉스반도체 플래쉬 메모리 장치
EP1349214A1 (en) * 2002-03-26 2003-10-01 eMemory Technology Inc. Nonvolatile semiconductor memory
US6847087B2 (en) 2002-10-31 2005-01-25 Ememory Technology Inc. Bi-directional Fowler-Nordheim tunneling flash memory
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
AU2003300007A1 (en) * 2002-12-31 2004-07-29 Matrix Semiconductor, Inc. Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
EP1437772A1 (en) * 2003-01-09 2004-07-14 eMemory Technology Inc. Bi-directional fowler-nordheim tunneling flash memory
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7423304B2 (en) * 2003-12-05 2008-09-09 Sandisck 3D Llc Optimization of critical dimensions and pitch of patterned features in and above a substrate
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
JP2005251859A (ja) * 2004-03-02 2005-09-15 Renesas Technology Corp 不揮発性半導体記憶装置
KR100604561B1 (ko) * 2004-05-11 2006-07-31 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 메모리 소자 및 이의 웰 형성 방법
US6879519B1 (en) * 2004-07-30 2005-04-12 Micron Technology, Inc. Non-volatile programmable fuse apparatus in a memory device
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
AU2006213686A1 (en) * 2005-02-09 2006-08-17 Avi Bio Pharma, Inc. Antisense composition and method for treating muscle atrophy
KR100632953B1 (ko) * 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법
KR100704628B1 (ko) * 2005-03-25 2007-04-09 삼성전자주식회사 다수의 스트링을 사용하여 상태 정보를 저장하는 방법 및비휘발성 저장 장치
JP4113211B2 (ja) * 2005-07-27 2008-07-09 株式会社東芝 半導体集積回路装置
US7710774B2 (en) * 2005-11-23 2010-05-04 Macronix International Co., Ltd. NAND type multi-bit charge storage memory array and methods for operating and fabricating the same
JP2007164969A (ja) * 2005-12-15 2007-06-28 Samsung Electronics Co Ltd 選択された基準メモリセルを具備する抵抗型メモリ素子
JP4939804B2 (ja) 2005-12-21 2012-05-30 三星電子株式会社 不揮発性半導体記憶装置
EP1814123A1 (en) * 2006-01-26 2007-08-01 Samsung Electronics Co.,Ltd. Nand-type nonvolatile memory device having common bit lines and methods of operating the same
KR100666186B1 (ko) 2006-02-17 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 적용되는페이지 버퍼
US7876613B2 (en) 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
KR100733952B1 (ko) * 2006-06-12 2007-06-29 삼성전자주식회사 플래그 셀들 사이의 커플링을 최소화시킬 수 있는멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100919156B1 (ko) 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
JP5016888B2 (ja) * 2006-10-04 2012-09-05 株式会社東芝 不揮発性半導体記憶装置
KR100926475B1 (ko) 2006-12-11 2009-11-12 삼성전자주식회사 멀티 비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100794311B1 (ko) * 2006-12-27 2008-01-11 삼성전자주식회사 프로그램 에러를 차단할 수 있는 멀티 비트 플래시 메모리장치의 프로그램 방법
KR100816123B1 (ko) * 2007-01-02 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 소자
KR100850509B1 (ko) * 2007-01-10 2008-08-05 삼성전자주식회사 프로그램 에러를 감소시킬 수 있는 멀티 비트 플래시메모리 장치의 프로그램 방법
KR100889781B1 (ko) 2007-04-30 2009-03-20 삼성전자주식회사 멀티-비트 데이터를 저장하는 메모리 시스템, 그것의프로그램 방법, 그것을 포함한 컴퓨팅 시스템
KR100932369B1 (ko) * 2007-06-28 2009-12-16 주식회사 하이닉스반도체 불휘발성 메모리 장치
US7869273B2 (en) * 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
KR101425958B1 (ko) * 2007-09-06 2014-08-04 삼성전자주식회사 멀티-비트 데이터를 저장하는 메모리 시스템 및 그것의읽기 방법
US9129845B2 (en) * 2007-09-19 2015-09-08 Micron Technology, Inc. Buried low-resistance metal word lines for cross-point variable-resistance material memories
US7876597B2 (en) 2007-09-19 2011-01-25 Micron Technology, Inc. NAND-structured series variable-resistance material memories, processes of forming same, and methods of using same
KR100909627B1 (ko) * 2007-10-10 2009-07-27 주식회사 하이닉스반도체 플래시 메모리소자
KR101426845B1 (ko) * 2007-12-05 2014-08-14 삼성전자주식회사 공통 소스를 포함하는 비휘발성 기억 소자
KR101469105B1 (ko) * 2008-07-24 2014-12-05 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것을 포함한 메모리시스템
KR101491829B1 (ko) 2008-08-14 2015-02-12 삼성전자주식회사 읽기 디스터번스를 방지하는 메모리 장치 및 그 방법
US7983085B2 (en) * 2009-02-06 2011-07-19 Micron Technology, Inc. Memory array with inverted data-line pairs
US7974114B2 (en) * 2009-04-28 2011-07-05 Infineon Technologies Ag Memory cell arrangements
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8422296B2 (en) * 2010-12-22 2013-04-16 HGST Netherlands B.V. Early detection of degradation in NAND flash memory
US8426306B1 (en) 2010-12-31 2013-04-23 Crossbar, Inc. Three dimension programmable resistive random accessed memory array with shared bitline and method
US8320160B2 (en) * 2011-03-18 2012-11-27 Crossbar, Inc. NAND architecture having a resistive memory cell connected to a control gate of a field-effect transistor
KR101762828B1 (ko) 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
WO2012168954A1 (en) * 2011-06-10 2012-12-13 Micron Technology Inc. Apparatus and methods to perform read-while write (rww) operations
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US8593869B2 (en) 2011-07-27 2013-11-26 Micron Technology, Inc. Apparatuses and methods including memory array and data line architecture
US8792263B2 (en) 2011-12-22 2014-07-29 Micron Technology, Inc. Apparatuses and methods including memory with top and bottom data lines
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
KR101430415B1 (ko) * 2012-06-09 2014-08-14 서울대학교산학협력단 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US8780631B2 (en) 2012-08-21 2014-07-15 Micron Technology, Inc. Memory devices having data lines included in top and bottom conductive lines
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US9236126B2 (en) * 2013-06-17 2016-01-12 Seoul National University R&Db Foundation Simplified nonvolatile memory cell string and NAND flash memory array using the same
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
US9058881B1 (en) * 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
KR20160139991A (ko) * 2015-05-29 2016-12-07 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20170010620A (ko) * 2015-07-20 2017-02-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102521278B1 (ko) * 2017-09-25 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR102067115B1 (ko) * 2018-11-08 2020-01-16 한양대학교 산학협력단 Ots의 오작동을 방지하기 위한 상변화 메모리 소자 및 상기 상변화 메모리 소자의 매핑 동작 방법
US20220366984A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits and devices, and methods thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448517A (en) * 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
JP2732601B2 (ja) * 1987-11-18 1998-03-30 株式会社東芝 不揮発性半導体メモリ装置
US5295096A (en) * 1988-07-11 1994-03-15 Mitsubishi Denki Kabushiki Kaisha NAND type EEPROM and operating method therefor
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
JPH06291332A (ja) * 1993-04-06 1994-10-18 Nippon Steel Corp 半導体記憶装置及びその使用方法
JPH07122080A (ja) * 1993-08-31 1995-05-12 Sony Corp 半導体不揮発性記憶装置
US5392248A (en) * 1993-10-26 1995-02-21 Texas Instruments Incorporated Circuit and method for detecting column-line shorts in integrated-circuit memories
KR960008823B1 (en) * 1993-11-30 1996-07-05 Samsung Electronics Co Ltd Non-volatile semiconductor memory device
JP3192861B2 (ja) * 1994-03-14 2001-07-30 株式会社東芝 不揮発性半導体記憶装置
JP3184045B2 (ja) * 1994-06-17 2001-07-09 株式会社東芝 不揮発性半導体メモリ
KR0145475B1 (ko) * 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
US5596526A (en) * 1995-08-15 1997-01-21 Lexar Microsystems, Inc. Non-volatile memory system of multi-level transistor cells and methods using same
KR0170707B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 그 구동 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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