JP4083846B2 - 不揮発性メモリのセルアレイ構造及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ(Non-Volatile Memory) に関するもので、特に、１つのメモリセルで多値記憶を行うマルチビット方式の不揮発性メモリに適したセルアレイ構造に関するものである。
【０００２】
【従来の技術】
不揮発性メモリは、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシＥＥＰＲＯＭに大きく区分され、このうち特に、フラッシュ消去によるデータ一括消去で電気的に書き換え可能であり、低電力特性に優れる特徴をもつフラッシュＥＥＰＲＯＭが、ノートブックコンピュータのメモリやデジタルカメラ、メモリカードなど携帯用端末のデータ媒体用に脚光を浴びている。
【０００３】
今までの不揮発性メモリにおけるメモリセルは、オンセルとオフセルの２通りの状態による２値記憶であり、したがって、Ｎ（Ｎは２以上の自然数) ビットのデータを貯蔵するためにはＮ個のメモリセルが要求される。このシングルビットメモリセルでは、プログラム（書込）によりしきい値電圧を調整することで０，１のデータが記憶される。マスクＲＯＭの場合、セルトランジスタのしきい値電圧はイオン注入技術を用いて製造工程中にプログラムされる。一方、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭの場合は、セルトランジスタのフローティングゲートにおける電荷量を変えることによりしきい値電圧をプログラムする。
【０００４】
このようなメモリセルのデータを読出すには、デコーダ回路を用いて読出しに必要な電流又は電圧を選択メモリセルに関連した回路に加え、選択メモリセルの記憶データ＝しきい値電圧による電流又は電圧をビットラインで感知する。そのメモリセルアレイの構造は、メモリセルのビットライン接続形態に従ってＮＯＲ型とＮＡＮＤ型に大別される。ＮＯＲ型の場合は各メモリセルがビットラインと接地ラインとの間に接続され、ＮＡＮＤ型の場合は多数のメモリセルがビットラインと接地ラインとの間に直列接続される。
【０００５】
ＮＯＲ型に比べてＮＡＮＤ型の方が集積性に優れることはよく知られている。このＮＡＮＤ型において、直列接続されたメモリセルとこれらの選択に必要な選択トランジスタ（メモリセルとビットラインとの間及びメモリセルと接地ラインとの間に設けられるトランジスタ）とを合わせて１単位とし、ストリングと呼ばれる。そのデータ読出しでは、選択メモリセルをもつストリング内にある選択トランジスタをオンさせ、さらに、該選択ストリング内の非選択メモリセルのコントロールゲートに、選択メモリセルのコントロールゲート印加電圧よりも高い電圧を提供する。これにより非選択メモリセルの抵抗値が選択メモリセルに比べて低くなり、該当ビットラインから当ストリングに流れる電流は、選択メモリセルのしきい値電圧に依存することになる。この結果ビットラインに現れる電圧又は電流をセンスアンプにより感知してデータが読出される。
【０００６】
以上のようなシングルビットメモリセルでは当然ながら、記憶容量を増やそうとすれば相応してセル数を増加させなければならないので、集積度を上げるにしても限度がある。これを解決するため、１メモリセルに２ビット以上のマルチビットを記憶する多値記憶技術が登場している。すなわち、１メモリセルのしきい値電圧を４段階に分けて４値記憶とすれば、その状態に応じて“００”，“０１”，“１０”，“１１”の２ビット記憶が可能となる。したがって、大幅にメモリセル数を減らすことが可能となり、大容量化に貢献する。
【０００７】
このマルチビットメモリセルの実現において最も重要なのが、しきい値電圧の分布を正確に維持することである。たとえば上記のように２ビット記憶とする場合、メモリセルは２．５Ｖ，１．５Ｖ，０．５Ｖ，−３Ｖの４種のしきい値電圧に正確に区分されなければならない。そこで、プログラムや消去動作後に検証(verify)モードをおくようにしている。
【０００８】
検証モードは、シングルビットメモリでも、データの過プログラム(over program)や過消去(over erase)、あるいは不足プログラムや不足消去に起因したしきい値電圧のばらつきを防ぐために実施される。すなわち検証モードは、直前のプログラム動作又は消去動作により該当メモリセルのしきい値電圧値が目標とするしきい値電圧値に達したかどうかをチェックするモードで、データ読出動作に類似した動作を実行してメモリセルの状態をチェックすることにより行われる。このメモリセルのしきい値電圧をチェックする検証モードでプログラム又は消去を再実行するかどうかを判断する技術は、たとえば１９９１年発行のJOURNAL OF SOLID STATE CIRCUITS ，４９２頁〜４９５頁に開示されている。
【０００９】
このメモリセルのしきい値電圧検証は、検証条件に応じ設定された電圧信号をワードライン、ビットライン、及び関連ラインに提供し、メモリセルのしきい値電圧に従うビットライン電流を感知することにより行われるが、ＮＡＮＤ型のセルアレイ構造には、セル電流のばらつきを誘発する構造的問題がいくつか存在している。
【００１０】
まず、ソースラインを多数のセルストリングが共有している構造では、メモリセルの位置によってソースラインのコンタクトまでの距離がそれぞれ異なってくる問題がある。このような距離の差に起因してソースラインの抵抗差が存在すると、メモリセルごとにセル電流に違いが生じ、結果として各メモリセルのしきい値電圧がばらつくことになる。ソースラインの抵抗によるセル電流の差は、レベルマージンがタイトなマルチビットメモリセルの場合に影響が大きく、検証を不可能にし得る。
【００１１】
そして、選択ビットラインとその隣接ビットラインとの間に容量性カップリング(capacitive coupling) が発生する問題もある。この容量性カップリングに起因してメモリセルの状態によらずにビットライン電位が変化し、誤動作が誘発される。たとえば、オンセルの選択である場合の該当ビットラインの電位は低くなるが、これに隣接したビットラインでオフセルが選択されると、当該オフセルのビットラインにおいて、電位の低いオンセルのビットラインとの容量性カップリングにより読出電位が低くなる。すなわち、隣り合ったビットラインの選択メモリセルがオンセルかオフセルかで読出電位に差が生じる結果となり、この現象が顕著になると、オフセルがオンセルと検証されてしまうような検証エラーが発生する。またこれは、レベルマージンがタイトになるマルチビットメモリセルで影響を大きくする。さらに、容量性カップリングの影響は、大容量でビットライン面積が増加するほど、そして集積度を上げてビットライン間を狭くするほど起こりやすくなる。
【００１２】
これらソースライン抵抗差及び隣接ビットライン間の容量性カップリング現象によるメモリセルのしきい値電圧問題を解決するための技術として、１９９５年発行のSYPOSIUM ON VLSI CIRCUITS DIGEST OF THE TECHNICAL PAPERS，６９頁〜７０頁に開示されたようなものがある。この技術は、２つのしきい値電圧を有するストリング選択トランジスタをビットラインコンタクトの下に配置し、隣接したストリングのビットラインをビットラインコンタクトに共通接続する。これにより、動作モードで選択された一方のビットラインはページバッファと呼ばれるセンスアンプに接続されるようにし、選択されなかった他方のビットラインはグラウンド又はフローティングとなるようにして、非選択ビットラインをソースラインとして使用する。したがって、ソースライン抵抗は金属成分のみの抵抗値を有するので極めて小さい値となり、また、選択ビットラインに隣接したビットラインは検証時にグラウンドレベルに維持されるので、容量性カップリングの問題もほぼ解消される。
【００１３】
【発明が解決しようとする課題】
しかしながら上記技術でも、解決すべき課題がいくつか残されている。すなわち、ビットラインのメタルピッチが従来からあるシングルビットのＮＡＮＤ構造と変わりないため、マルチビット方式に適用した場合にビットラインに接続するセンスアンプのレイアウトを難しくし、またメタルピッチを狭めるとフォトリソグラフィ工程が難しくなる。加えて、２つのしきい値電圧を有するストリング選択トランジスタを別に製造するために、追加のマスク工程を実施しなければならない。そして、その追加工程により製造されるストリング選択トランジスタは２Ｖ以上のしきい値電圧を有するので、読出動作時にストリング電流の減少を引き起こす。さらに、プログラム時にストリング選択トランジスタのゲートへ電源電圧ではない１．５Ｖの電圧が印加されるので、非選択ビットラインに接続しているメモリセルにプログラムかく乱(program disturbance) 現象を誘発する。
【００１４】
このような課題に着目して本発明の目的は、ビットラインに接続されたセンスアンプのレイアウトをフリーにするとともに、製造工程中のフォトリソグラフィ工程を容易にし得るマルチビット方式に適したメモリセルアレイ構造を提供することにある。また、本発明の目的は、ストリング選択トランジスタの製造時に追加マスクを伴わず、読出動作時のストリング電流減少を解消するメモリセルアレイ構造を提供することにある。さらに、本発明の目的は、プログラム時に非選択ビットラインに接続するメモリセルにプログラムかく乱現象を誘発しないようなメモリセルアレイ構造及びその駆動方法を提供することにある。そしてさらに、本発明の目的は、ビットライン及びソースラインのピッチを大きくしてセルしきい値電圧のばらつき現象を除去し、隣接ビットライン間のカップリング現象を無くし得るメモリセルアレイ構造及びその駆動方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明によれば、ビットラインに接続する第１の第１選択トランジスタと該ビットライン方向に延設した共通ソースラインに接続する第１の第２選択トランジスタとの間に直列接続したメモリセルからなる第１のストリング、及び、前記ビットラインに接続する第２の第１選択トランジスタと前記共通ソースラインに接続する第２の第２選択トランジスタとの間に直列接続したメモリセルからなる第２のストリングと、を有し、前記第１のストリング及び第２のストリングが同じ行にあって１つのビットライン及び共通ソースラインを共有するとともに、ビットラインと共通ソースラインとが異なる配線層とされていることを特徴とする不揮発性メモリのメモリセルアレイが提供される。その第１の第２選択トランジスタと第２の第１選択トランジスタとは、それぞれ２つのトランジスタを直列接続してなるものとすることができ、この場合、第１の第２選択トランジスタと第２の第１選択トランジスタとはそれぞれエンハンスメント型とデプレション型のＮＭＯＳトランジスタを直列接続してなるものとし、その他の選択トランジスタはエンハンスメント型のＮＭＯＳトランジスタとすることができる。また、ビットラインはポリシリコン又はポリサイドを利用したものとし、共通ソースラインは、アルミニウムか、又はチタンナイトライド及びアルミニウムの複合層からなるものとする。
【００２０】
そして、本発明によれば、ビットラインに接続する第１の第１選択トランジスタと該ビットライン方向に延設した共通ソースラインに接続する第１の第２選択トランジスタとの間に直列接続したメモリセルからなる第１のストリング、及び、前記ビットラインに接続する第２の第１選択トランジスタと前記共通ソースラインに接続する第２の第２選択トランジスタとの間に直列接続したメモリセルからなる第２のストリングと、を有し、前記第１のストリング及び第２のストリングが同じ行にあって１つのビットライン及び共通ソースラインを共有するとともに、ビットラインと共通ソースラインとが異なる配線層とされているメモリセルアレイを備えた不揮発性メモリのメモリセルアレイ駆動方法において、プログラムモードで、共通ソースラインに第２レベルの電圧を印加し、そして、各選択トランジスタの制御により、第１のストリング又は第２のストリングのいずれか一方をビットラインに接続するとともに他方のストリングを共通ソースラインに接続し、読出モードで、共通ソースラインに第１レベルの電圧を印加し、そして、各選択トランジスタの制御により、第１のストリング又は第２のストリングのいずれか一方をビットラインに接続するとともに他方のストリングをビットライン又は共通ソースラインから電気的に遮断することを特徴とする。
【００２１】
具体的にはそのプログラムモードで、選択ビットラインに第１レベルの電圧を印加するとともに非選択ビットラインに第２レベルの電圧を印加し、また、選択ワードラインにプログラム電圧を印加するとともに非選択ワードラインにパス電圧を印加し、そして、第１のストリング又は第２のストリングのいずれか一方の第１選択トランジスタのゲートに第２レベルの電圧を印加するとともに該ストリングの第２選択トランジスタのゲートに第１レベルの電圧を印加し、さらに、他方のストリングの第１選択トランジスタのゲートに第１レベルの電圧を印加するとともに該ストリングの第２選択トランジスタのゲートに第２レベルの電圧を印加し、読出モードで、選択ワードラインに第１レベルの電圧を印加するとともに非選択ワードラインに読出電圧を印加し、また、ビットラインに読出用の所定電圧を印加し、そして、第１のストリング又は第２のストリングのいずれか一方の第１選択トランジスタ及び第２選択トランジスタのゲートに読出電圧を印加し、さらに、他方のストリングの第１選択トランジスタ又は第２選択トランジスタのゲートに第１レベルの電圧を印加する。この場合、第１の第２選択トランジスタと第２の第１選択トランジスタとがそれぞれエンハンスメント型及びデプレション型のＮＭＯＳトランジスタの直列接続からなるものとし、プログラムモードでは前記各２つのトランジスタのゲートに同じ電圧を印加し、読出モードでは前記各２つのトランジスタのゲートに異なる電圧を印加するようにしておくことができる。その第１レベルの電圧は接地電圧、第２レベルの電圧は電源電圧とし、プログラム電圧はパス電圧より高く、該パス電圧は電源電圧より高いものとする。この場合、消去モードで、選択ワードラインに接地電圧を印加する以外はフローティング状態とし、基板に消去電圧を印加する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００２３】
図１に、マルチビットメモリセルの参考例についてアレイ平面構造を示してある。符号５０，５５はストリング選択ライン、符号５１，５２，５３，５４はストリング内のメモリセルにつながったワードライン、符号１００，１０９は共通ソースライン、符号９０，９１，９２，９３はスプリット構造で配置されてワードラインと直交するビットラインをそれぞれ示す。
【００２４】
ビットラインは、図中左側から奇数番目にある第１グループビットライン９０，９２と、偶数番目にある第２グループビットライン９１，９３とに区別され、そして、共通ソースラインも、図中下側に位置する第１共通ソースライン１００と、図中上側に位置する第２共通ソースライン１０９とに区別されている。これらビットラインをなす導電層とソースラインをなす導電層は相互に異なる配線層として形成されている。
【００２５】
図１の平面構造に対する断面構造を図２及び図３で示している。図２は図１中のＸ−Ｘ’断面、図３は図１中のＹ−Ｙ’断面で示してある。
【００２６】
Ｐ型基板１０にＮ型ウェル１３が形成され、そのＮ型ウェル１３にＰ型ウェル１７が形成されている。このＰ型ウェル１７は多値記憶セルトランジスタのボディ領域として使用される。Ｐ型ウェル１７には素子分離膜３０を介して離隔した活性領域２０が形成され、これを利用したセルトランジスタのフローティングゲート２１０が形成されている。さらに、フローティングゲート２１０の上には、ゲート絶縁膜２３０を介してコントロールゲート２４１が配設され、コントロールゲート２４１の上面にワードライン５１〜５４がそれぞれ対応して接触形成される。
【００２７】
ビットライン９０〜９３の上には、層間絶縁膜４５を介した共通ソースライン１００，１０９がビットラインとは異なる配線層として形成される。ストリングの各ワードライン５１〜５４は、その第１共通ソースライン１００と第２共通ソースライン１０９との間に平行に延設される。行方向に整列した選択トランジスタを共通制御する第１ストリング選択ライン５０及び第２ストリング選択ライン５５は、ワードラインに平行で、それぞれ共通ソースライン１００，１０９の隣に配置されている。
【００２８】
ゲート絶縁膜２３０は、絶縁性に優れるように、酸素、窒素、酸素イオンの含有された層を有するＯ／Ｎ／Ｏ構造とされる。また、ビットライン９０〜９３として機能する配線層は、コンタクトに対するステップカバレッジの優秀なポリシリコン又はポリサイドの材質で製造される。この場合、層の厚さは３０００Å以下に維持するようにしてビットラインキャパシタンスを減らすのが好ましい。そして、このビットラインとして機能する配線層とは異なる上部配線層として第１及び第２共通ソースライン１００，１０９を形成し、これにはシート抵抗値の低い金属配線を使用する。本例ではアルミニウム系の材質とし、たとえばチタンナイトライドとアルミニウムを積層した複合層で、厚さは６０００〜８０００Å程度に維持する。これらビットラインとして機能する配線層と共通ソースラインとして機能する配線層との間を絶縁するための層間絶縁膜４５は、高温熱酸化膜であるＨＴＯ又はＢＰＳＧ膜で形成できる。
【００２９】
以上のようなセルアレイ構造により、ビットラインとソースラインの間隔は従来の技術に比べて２倍程度に広がるので、ビットライン及びソースラインのピッチが２倍に拡張され、ビットラインに接続されるセンスアンプのレイアウトをフリーにするとともにフォトリソグラフィ工程を容易にすることができる。また、ストリング選択トランジスタはエンハンスメント型ＮＭＯＳで構成するので、追加マスクは不要である。さらに、読出動作時の隣接ビットライン間のカップリングは、上記のようなビットライン及び共通ソースラインの適切な配置により解決される。
【００３０】
図４は、図１〜図３に示したセルアレイの等価回路図である。
【００３１】
図４中の左から奇数番目のビットライン９０，９２が第１グループに属し、偶数番目のビットライン９１，９３が第２グループに属する。これらビットライン９０〜９３には多数のストリングが選択トランジスタを介して接続される。その各ストリングは行方向交互に第１グループと第２グループに属するように分けられて、多数の直列接続したメモリセルＭＣを有する。そして、第１グループのストリングは、第１グループビットライン９０，９２にドレイン接続した第１選択トランジスタＳＴ１のソースと、第１共通ソースライン１００にソース接続した第２選択トランジスタＳＴ２のドレインとの間にそれぞれ位置し、第２グループのストリングは、第２グループビットライン９１，９３にドレイン接続した第１選択トランジスタＳＴ１のソースと、第２共通ソースライン１０９にソース接続した第２選択トランジスタＳＴ２のドレインとの間にそれぞれ位置する。各メモリセルＭＣは、ワードラインで制御されるコントロールゲートＣＧ、データ記憶用フローティングゲートＦＧ、半導体基板に形成されたチャネルを挟んで形成されたソースＳとドレインＤを有する。
【００３２】
図４のように構成されたアレイを駆動するため、選択トランジスタＳＴ１，ＳＴ２のゲートにつながるストリング選択ライン５０，５５、ワードライン５１〜５４、共通ソースライン１００，１０９が駆動制御部（図示せず）により制御される。すなわち、プログラム、消去、読出、検証の各動作モードに応じて、第１及び第２共通ソースライン１００，１０９に所定の電圧が印加され、また、同一グループに属するビットライン及び少なくとも１本のワードラインが選択され、その選択ワードラインに接続するメモリセルのコントロールゲートに所定のモード対応電圧が印加されることにより、シングルビット又はマルチビット方式でＮＡＮＤフラッシュメモリの動作が実行される。
【００３３】
プログラムモードでは、選択ビットラインに第１レベルの電圧を印加するとともに非選択ビットラインに第２レベルの電圧を印加し、また、選択ワードラインにプログラム電圧を印加するとともに非選択ワードラインにパス電圧を印加する。そして、選択ビットラインが第１グループである場合は、第２共通ソースライン１０９及び第１グループの第１選択トランジスタＳＴ１のゲートに第２レベルの電圧を印加するとともに第１グループの第２選択トランジスタＳＴ２のゲートに第１レベルの電圧を印加する。一方、選択ビットラインが第２グループである場合は、第１共通ソースライン１００及び第２グループの第１選択トランジスタＳＴ１のゲートに第２レベルの電圧を印加するとともに第２グループの第２選択トランジスタＳＴ２のゲートに第１レベルの電圧を印加する。これにより、非選択ビットラインについてストリング内のメモリセルプログラムを禁止しつつプログラムが実行される。
【００３４】
読出モードでは、第１グループビットラインの選択であれば選択ビットライン９０，９２に読出のための所定電圧を印加するとともに、選択ワードライン及び共通ソースライン１００，１０９と第２グループの非選択ビットライン９１，９３に第１レベルの電圧を印加し、そして、その他には読出電圧を印加する。これにより、隣接ビットライン間の容量性カップリングを防いでセル電流が正常に出力されるようにする。
【００３５】
消去モードでは、選択ワードラインにだけ接地レベルの電圧を印加し、残りはフローティング状態にして基板に２０Ｖ程度の消去電圧を印加し、ページ単位又はフラッシュ消去を遂行する。
【００３６】
本例における第１レベルの電圧は接地電圧、第２レベルの電圧は電源電圧である。プログラム電圧はパス電圧のレベルより高く、そのパス電圧は電源電圧のレベルより高い電圧である。
【００３７】
図５には本発明の実施形態のアレイ構造について示してある。この本発明の実施形態では、異なる配線層としたビットライン９０，９９と共通ソースライン１００，１０９を同じ方向に設け、１行中の２列（カラム）のストリングが１ビットライン及び１共通ソースラインを共有するようにそれぞれ途中でねじってある。符号５０，５５，５６はストリング選択ラインＳＳＬ１〜ＳＳＬ３、符号５１，５２，５３はストリング内のメモリセルを制御するワードライン、符号１００，１０９は共通ソースライン、符号９０，９９はビットラインをそれぞれ示す。図６に図５中のＸ−Ｘ’断面、図７には５中のＹ−Ｙ’断面を示している。
【００３８】
Ｐ型基板１０にＮ型ウェル１３が形成され、そのＮ型ウェル１３にＰ型ウェル１７が形成される。このＰ型ウェル１７は多値記憶セルトランジスタのボディ領域として使用される。Ｐ型ウェル１７には素子分離膜３０を介して離隔させた活性領域２０が形成され、これを利用したセルトランジスタのフローティングゲート２１０が形成されている。フローティングゲート２１０の上にはゲート絶縁膜２３０を介してコントロールゲート２４１が配設され、その上面にワードライン５１，５２が接触形成される。
【００３９】
ビットライン９０，９９の上に、層間絶縁膜４５を介した共通ソースライン１００，１０９がビットラインとは異なる配線層として形成される。選択トランジスタを制御する第１〜第３ストリング選択ライン５０，５５，５６は、ビットラインと直交し、ワードライン５１〜５３と平行に延設される。
【００４０】
以上のような２列共有のビットラインと共通ソースラインのクロス構造により、ビットラインとソースラインの間隔は従来技術に比べて２倍程度に広がるので、ビットライン及びソースラインのピッチが２倍に拡張され、ビットラインに接続されるセンスアンプのレイアウトをフリーにするとともにフォトリソグラフィ工程を容易にすることができる。また、読出動作時の隣接ビットライン間のカップリングはビットライン及び共通ソースラインの配置により解決される。
【００４１】
図８は、図５のセルアレイの等価回路図を示してある。
【００４２】
本例の第１のストリングは、１つのビットラインの図中左側に形成され、第２のストリングは、ビットラインの図中右側に形成されている。第１のストリングは、ビットライン９０，９９にドレイン接続された第１の第１選択トランジスタＳＴ１のソースと、共通ソースライン１００，１０９にソース接続して直列に２つ設けた第１の第２選択トランジスタＳＴ２ａ，ＳＴ２ｂのドレインとの間に接続され、ワードライン５１〜５３につながるコントロールゲートＣＧ、データ記憶用のフローティングゲートＦＧ、チャネルを挟んで離隔形成されたソースＳ及びドレインＤからなる直列接続のメモリセルＭＣを有する。第２のストリングは、ビットライン９０，９９にドレイン接続して直列に２つ設けた第２の第１選択トランジスタＳＴ１ａ，ＳＴ１ｂのソースと、共通ソースライン１００，１０９にソース接続された第２の第２選択トランジスタＳＴ２のドレインとの間に接続され、ワードライン５１〜５３につながるコントロールゲートＣＧ、データ記憶用のフローティングゲートＦＧ、チャネルを挟んで離隔形成されたソースＳ及びドレインＤからなる直列接続のメモリセルＭＣを有する。
【００４３】
直列にした第１の第２選択トランジスタＳＴ２ａ，ＳＴ２ｂと第２の第１選択トランジスタＳＴ１ａ，ＳＴ１ｂは、いずれか一方がデプレション型とされる。また、そのデプレション型トランジスタの位置は、第１のグループと第２のグループとで互い違いになるようにしてある。
【００４４】
この構造のアレイを駆動するために駆動制御部は、ストリング選択ライン５０，５５，５６、ワードライン５１〜５３、共通ソースライン１００，１０９に対し、プログラム、消去、読出、検証の各動作モードに応じた電圧を提供する。
【００４５】
プログラムモードでは、共通ソースライン１００，１０９に第２レベル（＝電源電圧）の電圧を印加し、そして、プログラム対象のメモリセルをもつ選択ストリングが第１のストリングである場合、第２のストリングを共通ソースラインに接続する一方で選択ビットラインから電気的に遮断するべく第１〜第３ストリング選択ライン５０，５５，５６を制御し、関係のないメモリセルのプログラムを禁止する。すなわち、選択ビットライン（＝プログラム対象のメモリセルがある）には第１レベル（＝接地電圧）の電圧を印加するとともに非選択ビットライン（＝プログラム対象のメモリセルがない）には第２レベルの電圧を印加し、さらに、選択ワードにプログラム電圧を印加するとともに非選択ワードラインにパス電圧を印加する。そして、第１のストリングが選択ストリングである場合、第１ストリング選択ライン５０を第２レベルの電圧とし、且つ第２及び第３ストリング選択ライン５５，５６を第１レベルの電圧とする。逆に、選択ストリングが第２のストリングである場合には、第２及び第３ストリング選択ライン５５，５６を第２レベルの電圧とし、且つ第１ストリング選択ライン５０を第１レベルの電圧とする。
【００４６】
読出モードでは、選択ワードライン及び共通ソースライン１００，１０９に第１レベルの電圧を印加し、そして、読出対象のメモリセルをもつ選択ストリングが第１のストリングである場合、第２のストリングをビットラインから電気的に遮断するべく第１〜第３ストリング選択ライン５０，５５，５６を制御し、第１のストリングをビットラインへ電気的に接続する。選択ストリングが第２のストリングである場合はこの逆となる。すなわち、ビットライン９０，９９に読出用の所定電圧を印加するとともに非選択ワードラインには読出電圧を印加し、そして、第１のストリングが選択ストリングである場合は、第１ストリング選択ライン５０及び第３ストリング選択ライン５６に読出電圧を印加し、且つ第２ストリング選択ライン５５に第１レベルの電圧を印加する。第２のストリングが選択ストリングである場合は、第１ストリング選択ライン５０及び第２ストリング選択ライン５５に読出電圧を印加し、且つ第３ストリング選択ライン５６に第１レベルの電圧を印加する。
【００４７】
本例では、隣接ビットライン間が広く一定の電圧を維持する共通ソースライン１００，１０９が存在するので、容量性カップリングによる読出電位の不安定現象が防止され、セル電流が正常に出力される。
【００４８】
消去モードでは、選択ワードラインにだけ接地レベルを印加し、その他はフローティング状態にして基板に消去電圧を印加することにより、ページ単位又はフラッシュ消去を遂行する。
【００４９】
【発明の効果】
本発明によれば、ビットラインのレイアウトピッチを従来よりも広げることが可能で、ビットラインに接続されるセンスアンプのレイアウトに余裕が増して配置設計しやすくなり、またフォトリソグラフィ工程が容易になる。さらに、ストリング選択トランジスタの製造用に追加するマスクをなくすことが可能である。あるいは、読出動作時のストリング電流減少を解消し、プログラム動作時の非選択セルにおけるプログラムかく乱現象を誘発しないですむメモリセルアレイ構造が提供される。そして、隣接ビットライン間のカップリング現象を除去し、セルしきい値電圧のばらつきを防止する効果がある。
【図面の簡単な説明】
【図１】参考例に係るセルアレイ構造の平面図。
【図２】図１中のＸ−Ｘ’断面でみた断面図。
【図３】図１中のＹ−Ｙ’断面でみた断面図。
【図４】図１のセルアレイの等価回路図。
【図５】本発明の実施形態に係るセルアレイ構造の平面図。
【図６】図５中のＸ−Ｘ’断面でみた断面図。
【図７】図５中のＹ−Ｙ’断面でみた断面図。
【図８】図５のセルアレイの等価回路図。
【符号の説明】
１０ Ｐ型基板
１３ Ｎ型ウェル
１７ Ｐ型ウェル
２０ 活性領域
３０ 素子分離膜
５０，５５，５６ ストリング選択ライン
５１，５２，５３，５４ ワードライン
９０，９１，９２，９３，９９ ビットライン
１００，１０９ 共通ソースライン
２１０ フローティングゲート
２３０ ゲート絶縁膜
２４１ コントロールゲート
ＭＣ メモリセル
ＳＴ 選択トランジスタ
【発明の属する技術分野】
本発明は不揮発性メモリ(Non-Volatile Memory) に関するもので、特に、１つのメモリセルで多値記憶を行うマルチビット方式の不揮発性メモリに適したセルアレイ構造に関するものである。
【０００２】
【従来の技術】
不揮発性メモリは、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシＥＥＰＲＯＭに大きく区分され、このうち特に、フラッシュ消去によるデータ一括消去で電気的に書き換え可能であり、低電力特性に優れる特徴をもつフラッシュＥＥＰＲＯＭが、ノートブックコンピュータのメモリやデジタルカメラ、メモリカードなど携帯用端末のデータ媒体用に脚光を浴びている。
【０００３】
今までの不揮発性メモリにおけるメモリセルは、オンセルとオフセルの２通りの状態による２値記憶であり、したがって、Ｎ（Ｎは２以上の自然数) ビットのデータを貯蔵するためにはＮ個のメモリセルが要求される。このシングルビットメモリセルでは、プログラム（書込）によりしきい値電圧を調整することで０，１のデータが記憶される。マスクＲＯＭの場合、セルトランジスタのしきい値電圧はイオン注入技術を用いて製造工程中にプログラムされる。一方、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭの場合は、セルトランジスタのフローティングゲートにおける電荷量を変えることによりしきい値電圧をプログラムする。
【０００４】
このようなメモリセルのデータを読出すには、デコーダ回路を用いて読出しに必要な電流又は電圧を選択メモリセルに関連した回路に加え、選択メモリセルの記憶データ＝しきい値電圧による電流又は電圧をビットラインで感知する。そのメモリセルアレイの構造は、メモリセルのビットライン接続形態に従ってＮＯＲ型とＮＡＮＤ型に大別される。ＮＯＲ型の場合は各メモリセルがビットラインと接地ラインとの間に接続され、ＮＡＮＤ型の場合は多数のメモリセルがビットラインと接地ラインとの間に直列接続される。
【０００５】
ＮＯＲ型に比べてＮＡＮＤ型の方が集積性に優れることはよく知られている。このＮＡＮＤ型において、直列接続されたメモリセルとこれらの選択に必要な選択トランジスタ（メモリセルとビットラインとの間及びメモリセルと接地ラインとの間に設けられるトランジスタ）とを合わせて１単位とし、ストリングと呼ばれる。そのデータ読出しでは、選択メモリセルをもつストリング内にある選択トランジスタをオンさせ、さらに、該選択ストリング内の非選択メモリセルのコントロールゲートに、選択メモリセルのコントロールゲート印加電圧よりも高い電圧を提供する。これにより非選択メモリセルの抵抗値が選択メモリセルに比べて低くなり、該当ビットラインから当ストリングに流れる電流は、選択メモリセルのしきい値電圧に依存することになる。この結果ビットラインに現れる電圧又は電流をセンスアンプにより感知してデータが読出される。
【０００６】
以上のようなシングルビットメモリセルでは当然ながら、記憶容量を増やそうとすれば相応してセル数を増加させなければならないので、集積度を上げるにしても限度がある。これを解決するため、１メモリセルに２ビット以上のマルチビットを記憶する多値記憶技術が登場している。すなわち、１メモリセルのしきい値電圧を４段階に分けて４値記憶とすれば、その状態に応じて“００”，“０１”，“１０”，“１１”の２ビット記憶が可能となる。したがって、大幅にメモリセル数を減らすことが可能となり、大容量化に貢献する。
【０００７】
このマルチビットメモリセルの実現において最も重要なのが、しきい値電圧の分布を正確に維持することである。たとえば上記のように２ビット記憶とする場合、メモリセルは２．５Ｖ，１．５Ｖ，０．５Ｖ，−３Ｖの４種のしきい値電圧に正確に区分されなければならない。そこで、プログラムや消去動作後に検証(verify)モードをおくようにしている。
【０００８】
検証モードは、シングルビットメモリでも、データの過プログラム(over program)や過消去(over erase)、あるいは不足プログラムや不足消去に起因したしきい値電圧のばらつきを防ぐために実施される。すなわち検証モードは、直前のプログラム動作又は消去動作により該当メモリセルのしきい値電圧値が目標とするしきい値電圧値に達したかどうかをチェックするモードで、データ読出動作に類似した動作を実行してメモリセルの状態をチェックすることにより行われる。このメモリセルのしきい値電圧をチェックする検証モードでプログラム又は消去を再実行するかどうかを判断する技術は、たとえば１９９１年発行のJOURNAL OF SOLID STATE CIRCUITS ，４９２頁〜４９５頁に開示されている。
【０００９】
このメモリセルのしきい値電圧検証は、検証条件に応じ設定された電圧信号をワードライン、ビットライン、及び関連ラインに提供し、メモリセルのしきい値電圧に従うビットライン電流を感知することにより行われるが、ＮＡＮＤ型のセルアレイ構造には、セル電流のばらつきを誘発する構造的問題がいくつか存在している。
【００１０】
まず、ソースラインを多数のセルストリングが共有している構造では、メモリセルの位置によってソースラインのコンタクトまでの距離がそれぞれ異なってくる問題がある。このような距離の差に起因してソースラインの抵抗差が存在すると、メモリセルごとにセル電流に違いが生じ、結果として各メモリセルのしきい値電圧がばらつくことになる。ソースラインの抵抗によるセル電流の差は、レベルマージンがタイトなマルチビットメモリセルの場合に影響が大きく、検証を不可能にし得る。
【００１１】
そして、選択ビットラインとその隣接ビットラインとの間に容量性カップリング(capacitive coupling) が発生する問題もある。この容量性カップリングに起因してメモリセルの状態によらずにビットライン電位が変化し、誤動作が誘発される。たとえば、オンセルの選択である場合の該当ビットラインの電位は低くなるが、これに隣接したビットラインでオフセルが選択されると、当該オフセルのビットラインにおいて、電位の低いオンセルのビットラインとの容量性カップリングにより読出電位が低くなる。すなわち、隣り合ったビットラインの選択メモリセルがオンセルかオフセルかで読出電位に差が生じる結果となり、この現象が顕著になると、オフセルがオンセルと検証されてしまうような検証エラーが発生する。またこれは、レベルマージンがタイトになるマルチビットメモリセルで影響を大きくする。さらに、容量性カップリングの影響は、大容量でビットライン面積が増加するほど、そして集積度を上げてビットライン間を狭くするほど起こりやすくなる。
【００１２】
これらソースライン抵抗差及び隣接ビットライン間の容量性カップリング現象によるメモリセルのしきい値電圧問題を解決するための技術として、１９９５年発行のSYPOSIUM ON VLSI CIRCUITS DIGEST OF THE TECHNICAL PAPERS，６９頁〜７０頁に開示されたようなものがある。この技術は、２つのしきい値電圧を有するストリング選択トランジスタをビットラインコンタクトの下に配置し、隣接したストリングのビットラインをビットラインコンタクトに共通接続する。これにより、動作モードで選択された一方のビットラインはページバッファと呼ばれるセンスアンプに接続されるようにし、選択されなかった他方のビットラインはグラウンド又はフローティングとなるようにして、非選択ビットラインをソースラインとして使用する。したがって、ソースライン抵抗は金属成分のみの抵抗値を有するので極めて小さい値となり、また、選択ビットラインに隣接したビットラインは検証時にグラウンドレベルに維持されるので、容量性カップリングの問題もほぼ解消される。
【００１３】
【発明が解決しようとする課題】
しかしながら上記技術でも、解決すべき課題がいくつか残されている。すなわち、ビットラインのメタルピッチが従来からあるシングルビットのＮＡＮＤ構造と変わりないため、マルチビット方式に適用した場合にビットラインに接続するセンスアンプのレイアウトを難しくし、またメタルピッチを狭めるとフォトリソグラフィ工程が難しくなる。加えて、２つのしきい値電圧を有するストリング選択トランジスタを別に製造するために、追加のマスク工程を実施しなければならない。そして、その追加工程により製造されるストリング選択トランジスタは２Ｖ以上のしきい値電圧を有するので、読出動作時にストリング電流の減少を引き起こす。さらに、プログラム時にストリング選択トランジスタのゲートへ電源電圧ではない１．５Ｖの電圧が印加されるので、非選択ビットラインに接続しているメモリセルにプログラムかく乱(program disturbance) 現象を誘発する。
【００１４】
このような課題に着目して本発明の目的は、ビットラインに接続されたセンスアンプのレイアウトをフリーにするとともに、製造工程中のフォトリソグラフィ工程を容易にし得るマルチビット方式に適したメモリセルアレイ構造を提供することにある。また、本発明の目的は、ストリング選択トランジスタの製造時に追加マスクを伴わず、読出動作時のストリング電流減少を解消するメモリセルアレイ構造を提供することにある。さらに、本発明の目的は、プログラム時に非選択ビットラインに接続するメモリセルにプログラムかく乱現象を誘発しないようなメモリセルアレイ構造及びその駆動方法を提供することにある。そしてさらに、本発明の目的は、ビットライン及びソースラインのピッチを大きくしてセルしきい値電圧のばらつき現象を除去し、隣接ビットライン間のカップリング現象を無くし得るメモリセルアレイ構造及びその駆動方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明によれば、ビットラインに接続する第１の第１選択トランジスタと該ビットライン方向に延設した共通ソースラインに接続する第１の第２選択トランジスタとの間に直列接続したメモリセルからなる第１のストリング、及び、前記ビットラインに接続する第２の第１選択トランジスタと前記共通ソースラインに接続する第２の第２選択トランジスタとの間に直列接続したメモリセルからなる第２のストリングと、を有し、前記第１のストリング及び第２のストリングが同じ行にあって１つのビットライン及び共通ソースラインを共有するとともに、ビットラインと共通ソースラインとが異なる配線層とされていることを特徴とする不揮発性メモリのメモリセルアレイが提供される。その第１の第２選択トランジスタと第２の第１選択トランジスタとは、それぞれ２つのトランジスタを直列接続してなるものとすることができ、この場合、第１の第２選択トランジスタと第２の第１選択トランジスタとはそれぞれエンハンスメント型とデプレション型のＮＭＯＳトランジスタを直列接続してなるものとし、その他の選択トランジスタはエンハンスメント型のＮＭＯＳトランジスタとすることができる。また、ビットラインはポリシリコン又はポリサイドを利用したものとし、共通ソースラインは、アルミニウムか、又はチタンナイトライド及びアルミニウムの複合層からなるものとする。
【００２０】
そして、本発明によれば、ビットラインに接続する第１の第１選択トランジスタと該ビットライン方向に延設した共通ソースラインに接続する第１の第２選択トランジスタとの間に直列接続したメモリセルからなる第１のストリング、及び、前記ビットラインに接続する第２の第１選択トランジスタと前記共通ソースラインに接続する第２の第２選択トランジスタとの間に直列接続したメモリセルからなる第２のストリングと、を有し、前記第１のストリング及び第２のストリングが同じ行にあって１つのビットライン及び共通ソースラインを共有するとともに、ビットラインと共通ソースラインとが異なる配線層とされているメモリセルアレイを備えた不揮発性メモリのメモリセルアレイ駆動方法において、プログラムモードで、共通ソースラインに第２レベルの電圧を印加し、そして、各選択トランジスタの制御により、第１のストリング又は第２のストリングのいずれか一方をビットラインに接続するとともに他方のストリングを共通ソースラインに接続し、読出モードで、共通ソースラインに第１レベルの電圧を印加し、そして、各選択トランジスタの制御により、第１のストリング又は第２のストリングのいずれか一方をビットラインに接続するとともに他方のストリングをビットライン又は共通ソースラインから電気的に遮断することを特徴とする。
【００２１】
具体的にはそのプログラムモードで、選択ビットラインに第１レベルの電圧を印加するとともに非選択ビットラインに第２レベルの電圧を印加し、また、選択ワードラインにプログラム電圧を印加するとともに非選択ワードラインにパス電圧を印加し、そして、第１のストリング又は第２のストリングのいずれか一方の第１選択トランジスタのゲートに第２レベルの電圧を印加するとともに該ストリングの第２選択トランジスタのゲートに第１レベルの電圧を印加し、さらに、他方のストリングの第１選択トランジスタのゲートに第１レベルの電圧を印加するとともに該ストリングの第２選択トランジスタのゲートに第２レベルの電圧を印加し、読出モードで、選択ワードラインに第１レベルの電圧を印加するとともに非選択ワードラインに読出電圧を印加し、また、ビットラインに読出用の所定電圧を印加し、そして、第１のストリング又は第２のストリングのいずれか一方の第１選択トランジスタ及び第２選択トランジスタのゲートに読出電圧を印加し、さらに、他方のストリングの第１選択トランジスタ又は第２選択トランジスタのゲートに第１レベルの電圧を印加する。この場合、第１の第２選択トランジスタと第２の第１選択トランジスタとがそれぞれエンハンスメント型及びデプレション型のＮＭＯＳトランジスタの直列接続からなるものとし、プログラムモードでは前記各２つのトランジスタのゲートに同じ電圧を印加し、読出モードでは前記各２つのトランジスタのゲートに異なる電圧を印加するようにしておくことができる。その第１レベルの電圧は接地電圧、第２レベルの電圧は電源電圧とし、プログラム電圧はパス電圧より高く、該パス電圧は電源電圧より高いものとする。この場合、消去モードで、選択ワードラインに接地電圧を印加する以外はフローティング状態とし、基板に消去電圧を印加する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００２３】
図１に、マルチビットメモリセルの参考例についてアレイ平面構造を示してある。符号５０，５５はストリング選択ライン、符号５１，５２，５３，５４はストリング内のメモリセルにつながったワードライン、符号１００，１０９は共通ソースライン、符号９０，９１，９２，９３はスプリット構造で配置されてワードラインと直交するビットラインをそれぞれ示す。
【００２４】
ビットラインは、図中左側から奇数番目にある第１グループビットライン９０，９２と、偶数番目にある第２グループビットライン９１，９３とに区別され、そして、共通ソースラインも、図中下側に位置する第１共通ソースライン１００と、図中上側に位置する第２共通ソースライン１０９とに区別されている。これらビットラインをなす導電層とソースラインをなす導電層は相互に異なる配線層として形成されている。
【００２５】
図１の平面構造に対する断面構造を図２及び図３で示している。図２は図１中のＸ−Ｘ’断面、図３は図１中のＹ−Ｙ’断面で示してある。
【００２６】
Ｐ型基板１０にＮ型ウェル１３が形成され、そのＮ型ウェル１３にＰ型ウェル１７が形成されている。このＰ型ウェル１７は多値記憶セルトランジスタのボディ領域として使用される。Ｐ型ウェル１７には素子分離膜３０を介して離隔した活性領域２０が形成され、これを利用したセルトランジスタのフローティングゲート２１０が形成されている。さらに、フローティングゲート２１０の上には、ゲート絶縁膜２３０を介してコントロールゲート２４１が配設され、コントロールゲート２４１の上面にワードライン５１〜５４がそれぞれ対応して接触形成される。
【００２７】
ビットライン９０〜９３の上には、層間絶縁膜４５を介した共通ソースライン１００，１０９がビットラインとは異なる配線層として形成される。ストリングの各ワードライン５１〜５４は、その第１共通ソースライン１００と第２共通ソースライン１０９との間に平行に延設される。行方向に整列した選択トランジスタを共通制御する第１ストリング選択ライン５０及び第２ストリング選択ライン５５は、ワードラインに平行で、それぞれ共通ソースライン１００，１０９の隣に配置されている。
【００２８】
ゲート絶縁膜２３０は、絶縁性に優れるように、酸素、窒素、酸素イオンの含有された層を有するＯ／Ｎ／Ｏ構造とされる。また、ビットライン９０〜９３として機能する配線層は、コンタクトに対するステップカバレッジの優秀なポリシリコン又はポリサイドの材質で製造される。この場合、層の厚さは３０００Å以下に維持するようにしてビットラインキャパシタンスを減らすのが好ましい。そして、このビットラインとして機能する配線層とは異なる上部配線層として第１及び第２共通ソースライン１００，１０９を形成し、これにはシート抵抗値の低い金属配線を使用する。本例ではアルミニウム系の材質とし、たとえばチタンナイトライドとアルミニウムを積層した複合層で、厚さは６０００〜８０００Å程度に維持する。これらビットラインとして機能する配線層と共通ソースラインとして機能する配線層との間を絶縁するための層間絶縁膜４５は、高温熱酸化膜であるＨＴＯ又はＢＰＳＧ膜で形成できる。
【００２９】
以上のようなセルアレイ構造により、ビットラインとソースラインの間隔は従来の技術に比べて２倍程度に広がるので、ビットライン及びソースラインのピッチが２倍に拡張され、ビットラインに接続されるセンスアンプのレイアウトをフリーにするとともにフォトリソグラフィ工程を容易にすることができる。また、ストリング選択トランジスタはエンハンスメント型ＮＭＯＳで構成するので、追加マスクは不要である。さらに、読出動作時の隣接ビットライン間のカップリングは、上記のようなビットライン及び共通ソースラインの適切な配置により解決される。
【００３０】
図４は、図１〜図３に示したセルアレイの等価回路図である。
【００３１】
図４中の左から奇数番目のビットライン９０，９２が第１グループに属し、偶数番目のビットライン９１，９３が第２グループに属する。これらビットライン９０〜９３には多数のストリングが選択トランジスタを介して接続される。その各ストリングは行方向交互に第１グループと第２グループに属するように分けられて、多数の直列接続したメモリセルＭＣを有する。そして、第１グループのストリングは、第１グループビットライン９０，９２にドレイン接続した第１選択トランジスタＳＴ１のソースと、第１共通ソースライン１００にソース接続した第２選択トランジスタＳＴ２のドレインとの間にそれぞれ位置し、第２グループのストリングは、第２グループビットライン９１，９３にドレイン接続した第１選択トランジスタＳＴ１のソースと、第２共通ソースライン１０９にソース接続した第２選択トランジスタＳＴ２のドレインとの間にそれぞれ位置する。各メモリセルＭＣは、ワードラインで制御されるコントロールゲートＣＧ、データ記憶用フローティングゲートＦＧ、半導体基板に形成されたチャネルを挟んで形成されたソースＳとドレインＤを有する。
【００３２】
図４のように構成されたアレイを駆動するため、選択トランジスタＳＴ１，ＳＴ２のゲートにつながるストリング選択ライン５０，５５、ワードライン５１〜５４、共通ソースライン１００，１０９が駆動制御部（図示せず）により制御される。すなわち、プログラム、消去、読出、検証の各動作モードに応じて、第１及び第２共通ソースライン１００，１０９に所定の電圧が印加され、また、同一グループに属するビットライン及び少なくとも１本のワードラインが選択され、その選択ワードラインに接続するメモリセルのコントロールゲートに所定のモード対応電圧が印加されることにより、シングルビット又はマルチビット方式でＮＡＮＤフラッシュメモリの動作が実行される。
【００３３】
プログラムモードでは、選択ビットラインに第１レベルの電圧を印加するとともに非選択ビットラインに第２レベルの電圧を印加し、また、選択ワードラインにプログラム電圧を印加するとともに非選択ワードラインにパス電圧を印加する。そして、選択ビットラインが第１グループである場合は、第２共通ソースライン１０９及び第１グループの第１選択トランジスタＳＴ１のゲートに第２レベルの電圧を印加するとともに第１グループの第２選択トランジスタＳＴ２のゲートに第１レベルの電圧を印加する。一方、選択ビットラインが第２グループである場合は、第１共通ソースライン１００及び第２グループの第１選択トランジスタＳＴ１のゲートに第２レベルの電圧を印加するとともに第２グループの第２選択トランジスタＳＴ２のゲートに第１レベルの電圧を印加する。これにより、非選択ビットラインについてストリング内のメモリセルプログラムを禁止しつつプログラムが実行される。
【００３４】
読出モードでは、第１グループビットラインの選択であれば選択ビットライン９０，９２に読出のための所定電圧を印加するとともに、選択ワードライン及び共通ソースライン１００，１０９と第２グループの非選択ビットライン９１，９３に第１レベルの電圧を印加し、そして、その他には読出電圧を印加する。これにより、隣接ビットライン間の容量性カップリングを防いでセル電流が正常に出力されるようにする。
【００３５】
消去モードでは、選択ワードラインにだけ接地レベルの電圧を印加し、残りはフローティング状態にして基板に２０Ｖ程度の消去電圧を印加し、ページ単位又はフラッシュ消去を遂行する。
【００３６】
本例における第１レベルの電圧は接地電圧、第２レベルの電圧は電源電圧である。プログラム電圧はパス電圧のレベルより高く、そのパス電圧は電源電圧のレベルより高い電圧である。
【００３７】
図５には本発明の実施形態のアレイ構造について示してある。この本発明の実施形態では、異なる配線層としたビットライン９０，９９と共通ソースライン１００，１０９を同じ方向に設け、１行中の２列（カラム）のストリングが１ビットライン及び１共通ソースラインを共有するようにそれぞれ途中でねじってある。符号５０，５５，５６はストリング選択ラインＳＳＬ１〜ＳＳＬ３、符号５１，５２，５３はストリング内のメモリセルを制御するワードライン、符号１００，１０９は共通ソースライン、符号９０，９９はビットラインをそれぞれ示す。図６に図５中のＸ−Ｘ’断面、図７には５中のＹ−Ｙ’断面を示している。
【００３８】
Ｐ型基板１０にＮ型ウェル１３が形成され、そのＮ型ウェル１３にＰ型ウェル１７が形成される。このＰ型ウェル１７は多値記憶セルトランジスタのボディ領域として使用される。Ｐ型ウェル１７には素子分離膜３０を介して離隔させた活性領域２０が形成され、これを利用したセルトランジスタのフローティングゲート２１０が形成されている。フローティングゲート２１０の上にはゲート絶縁膜２３０を介してコントロールゲート２４１が配設され、その上面にワードライン５１，５２が接触形成される。
【００３９】
ビットライン９０，９９の上に、層間絶縁膜４５を介した共通ソースライン１００，１０９がビットラインとは異なる配線層として形成される。選択トランジスタを制御する第１〜第３ストリング選択ライン５０，５５，５６は、ビットラインと直交し、ワードライン５１〜５３と平行に延設される。
【００４０】
以上のような２列共有のビットラインと共通ソースラインのクロス構造により、ビットラインとソースラインの間隔は従来技術に比べて２倍程度に広がるので、ビットライン及びソースラインのピッチが２倍に拡張され、ビットラインに接続されるセンスアンプのレイアウトをフリーにするとともにフォトリソグラフィ工程を容易にすることができる。また、読出動作時の隣接ビットライン間のカップリングはビットライン及び共通ソースラインの配置により解決される。
【００４１】
図８は、図５のセルアレイの等価回路図を示してある。
【００４２】
本例の第１のストリングは、１つのビットラインの図中左側に形成され、第２のストリングは、ビットラインの図中右側に形成されている。第１のストリングは、ビットライン９０，９９にドレイン接続された第１の第１選択トランジスタＳＴ１のソースと、共通ソースライン１００，１０９にソース接続して直列に２つ設けた第１の第２選択トランジスタＳＴ２ａ，ＳＴ２ｂのドレインとの間に接続され、ワードライン５１〜５３につながるコントロールゲートＣＧ、データ記憶用のフローティングゲートＦＧ、チャネルを挟んで離隔形成されたソースＳ及びドレインＤからなる直列接続のメモリセルＭＣを有する。第２のストリングは、ビットライン９０，９９にドレイン接続して直列に２つ設けた第２の第１選択トランジスタＳＴ１ａ，ＳＴ１ｂのソースと、共通ソースライン１００，１０９にソース接続された第２の第２選択トランジスタＳＴ２のドレインとの間に接続され、ワードライン５１〜５３につながるコントロールゲートＣＧ、データ記憶用のフローティングゲートＦＧ、チャネルを挟んで離隔形成されたソースＳ及びドレインＤからなる直列接続のメモリセルＭＣを有する。
【００４３】
直列にした第１の第２選択トランジスタＳＴ２ａ，ＳＴ２ｂと第２の第１選択トランジスタＳＴ１ａ，ＳＴ１ｂは、いずれか一方がデプレション型とされる。また、そのデプレション型トランジスタの位置は、第１のグループと第２のグループとで互い違いになるようにしてある。
【００４４】
この構造のアレイを駆動するために駆動制御部は、ストリング選択ライン５０，５５，５６、ワードライン５１〜５３、共通ソースライン１００，１０９に対し、プログラム、消去、読出、検証の各動作モードに応じた電圧を提供する。
【００４５】
プログラムモードでは、共通ソースライン１００，１０９に第２レベル（＝電源電圧）の電圧を印加し、そして、プログラム対象のメモリセルをもつ選択ストリングが第１のストリングである場合、第２のストリングを共通ソースラインに接続する一方で選択ビットラインから電気的に遮断するべく第１〜第３ストリング選択ライン５０，５５，５６を制御し、関係のないメモリセルのプログラムを禁止する。すなわち、選択ビットライン（＝プログラム対象のメモリセルがある）には第１レベル（＝接地電圧）の電圧を印加するとともに非選択ビットライン（＝プログラム対象のメモリセルがない）には第２レベルの電圧を印加し、さらに、選択ワードにプログラム電圧を印加するとともに非選択ワードラインにパス電圧を印加する。そして、第１のストリングが選択ストリングである場合、第１ストリング選択ライン５０を第２レベルの電圧とし、且つ第２及び第３ストリング選択ライン５５，５６を第１レベルの電圧とする。逆に、選択ストリングが第２のストリングである場合には、第２及び第３ストリング選択ライン５５，５６を第２レベルの電圧とし、且つ第１ストリング選択ライン５０を第１レベルの電圧とする。
【００４６】
読出モードでは、選択ワードライン及び共通ソースライン１００，１０９に第１レベルの電圧を印加し、そして、読出対象のメモリセルをもつ選択ストリングが第１のストリングである場合、第２のストリングをビットラインから電気的に遮断するべく第１〜第３ストリング選択ライン５０，５５，５６を制御し、第１のストリングをビットラインへ電気的に接続する。選択ストリングが第２のストリングである場合はこの逆となる。すなわち、ビットライン９０，９９に読出用の所定電圧を印加するとともに非選択ワードラインには読出電圧を印加し、そして、第１のストリングが選択ストリングである場合は、第１ストリング選択ライン５０及び第３ストリング選択ライン５６に読出電圧を印加し、且つ第２ストリング選択ライン５５に第１レベルの電圧を印加する。第２のストリングが選択ストリングである場合は、第１ストリング選択ライン５０及び第２ストリング選択ライン５５に読出電圧を印加し、且つ第３ストリング選択ライン５６に第１レベルの電圧を印加する。
【００４７】
本例では、隣接ビットライン間が広く一定の電圧を維持する共通ソースライン１００，１０９が存在するので、容量性カップリングによる読出電位の不安定現象が防止され、セル電流が正常に出力される。
【００４８】
消去モードでは、選択ワードラインにだけ接地レベルを印加し、その他はフローティング状態にして基板に消去電圧を印加することにより、ページ単位又はフラッシュ消去を遂行する。
【００４９】
【発明の効果】
本発明によれば、ビットラインのレイアウトピッチを従来よりも広げることが可能で、ビットラインに接続されるセンスアンプのレイアウトに余裕が増して配置設計しやすくなり、またフォトリソグラフィ工程が容易になる。さらに、ストリング選択トランジスタの製造用に追加するマスクをなくすことが可能である。あるいは、読出動作時のストリング電流減少を解消し、プログラム動作時の非選択セルにおけるプログラムかく乱現象を誘発しないですむメモリセルアレイ構造が提供される。そして、隣接ビットライン間のカップリング現象を除去し、セルしきい値電圧のばらつきを防止する効果がある。
【図面の簡単な説明】
【図１】参考例に係るセルアレイ構造の平面図。
【図２】図１中のＸ−Ｘ’断面でみた断面図。
【図３】図１中のＹ−Ｙ’断面でみた断面図。
【図４】図１のセルアレイの等価回路図。
【図５】本発明の実施形態に係るセルアレイ構造の平面図。
【図６】図５中のＸ−Ｘ’断面でみた断面図。
【図７】図５中のＹ−Ｙ’断面でみた断面図。
【図８】図５のセルアレイの等価回路図。
【符号の説明】
１０ Ｐ型基板
１３ Ｎ型ウェル
１７ Ｐ型ウェル
２０ 活性領域
３０ 素子分離膜
５０，５５，５６ ストリング選択ライン
５１，５２，５３，５４ ワードライン
９０，９１，９２，９３，９９ ビットライン
１００，１０９ 共通ソースライン
２１０ フローティングゲート
２３０ ゲート絶縁膜
２４１ コントロールゲート
ＭＣ メモリセル
ＳＴ 選択トランジスタ
Claims (9)
- ビットラインに接続する第１の第１選択トランジスタと該ビットライン方向に延設した共通ソースラインに接続する第１の第２選択トランジスタとの間に直列接続したメモリセルからなる第１のストリング、及び、前記ビットラインに接続する第２の第１選択トランジスタと前記共通ソースラインに接続する第２の第２選択トランジスタとの間に直列接続したメモリセルからなる第２のストリングと、を有し、
前記第１のストリング及び第２のストリングが共に前記ビットラインの方向に延在し１つのビットライン及び共通ソースラインを共有するとともに、ビットラインと共通ソースラインとが異なる配線層とされ、かつ前記第１の第１選択トランジスタと前記第１の第２選択トランジスタとの間で第１及び第２のストリングに対する相対位置が入れ替わるようにねじって配設され、
前記第１の第２選択トランジスタと前記第２の第１選択トランジスタとは、それぞれエンハンスメント型とデプレション型のＮＭＯＳトランジスタを直列接続してなり、かつ前記デプレション型トランジスタの位置は、第１のストリングと第２のストリングとで互い違いになるようにしてあり、その他の選択トランジスタはエンハンスメント型のＮＭＯＳトランジスタであることを特徴とする不揮発性メモリのメモリセルアレイ。 - ビットラインがポリシリコン又はポリサイドを利用して形成されている請求項１に記載の不揮発性メモリのメモリセルアレイ。
- 共通ソースラインがアルミニウムからなるか、又はチタンナイトライド及びアルミニウムの複合層からなる請求項２記載の不揮発性メモリのメモリセルアレイ。
- ビットラインに接続する第１の第１選択トランジスタと該ビットライン方向に延設した共通ソースラインに接続する第１の第２選択トランジスタとの間に直列接続したメモリセルからなる第１のストリング、及び、前記ビットラインに接続する第２の第１選択トランジスタと前記共通ソースラインに接続する第２の第２選択トランジスタとの間に直列接続したメモリセルからなる第２のストリングと、を有し、
前記第１のストリング及び第２のストリングが共に前記ビットラインの方向に延在し１つのビットライン及び共通ソースラインを共有するとともに、ビットラインと共通ソースラインとが異なる配線層とされ、かつ前記第１の第１選択トランジスタと前記第１の第２選択トランジスタとの間で第１及び第２のストリングに対する相対位置が入れ替わるようにねじって配設され、
前記第１の第２選択トランジスタと前記第２の第１選択トランジスタとは、それぞれエンハンスメント型とデプレション型のＮＭＯＳトランジスタを直列接続してなり、かつ前記デプレション型トランジスタの位置は、第１のストリングと第２のストリングとで互い違いになるようにしてあり、その他の選択トランジスタはエンハンスメント型のＮＭＯＳトランジスタであるメモリセルアレイを備えた不揮発性メモリのメモリセルアレイ駆動方法において、
プログラムモードで、共通ソースラインに第２レベルの電圧を印加し、そして、各選択トランジスタの制御により、第１のストリング又は第２のストリングのいずれか一方をビットラインに接続するとともに他方のストリングを共通ソースラインに接続し、
読出モードで、共通ソースラインに第１レベルの電圧を印加し、そして、各選択トランジスタの制御により、第１のストリング又は第２のストリングのいずれか一方をビットラインに接続するとともに他方のストリングをビットライン又は共通ソースラインから電気的に遮断するようにしたことを特徴とする駆動方法。 - プログラムモードで、選択ビットラインに第１レベルの電圧を印加するとともに非選択ビットラインに第２レベルの電圧を印加し、また、選択ワードラインにプログラム電圧を印加するとともに非選択ワードラインにパス電圧を印加し、そして、第１のストリング又は第２のストリングのいずれか一方の第１選択トランジスタのゲートに第２レベルの電圧を印加するとともに該ストリングの第２選択トランジスタのゲートに第１レベルの電圧を印加し、さらに、他方のストリングの第１選択トランジスタのゲートに第１レベルの電圧を印加するとともに該ストリングの第２選択トランジスタのゲートに第２レベルの電圧を印加し、
読出モードで、選択ワードラインに第１レベルの電圧を印加するとともに非選択ワードラインに読出電圧を印加し、また、ビットラインに読出用の所定電圧を印加し、そして、第１のストリング又は第２のストリングのいずれか一方の第１選択トランジスタ及び第２選択トランジスタのゲートに読出電圧を印加し、さらに、他方のストリングの第１選択トランジスタ又は第２選択トランジスタのゲートに第１レベルの電圧を印加する請求項４記載の駆動方法。 - プログラムモードでは前記各２つのトランジスタのゲートに同じ電圧を印加し、読出モードでは前記各２つのトランジスタのゲートに異なる電圧を印加する請求項５記載の駆動方法。
- 第１レベルの電圧が接地電圧で、第２レベルの電圧が電源電圧である請求項５又は請求項６記載の駆動方法。
- プログラム電圧がパス電圧より高く、該パス電圧が電源電圧より高い請求項７記載の方法。
- 消去モードで、選択ワードラインに接地電圧を印加する以外はフローティング状態とし、基板に消去電圧を印加する請求項８記載の駆動方法。
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