KR20020047771A - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시되는 노어형 플래시 메모리 장치는 그로벌 워드 라인들에 연결되는 그로벌 디코더 회로를 포함한다. 상기 그로벌 디코더 회로는 각 동작 모드시 상기 로컬 워드 라인들에 인가될 워드 라인 전압들로 상기 그로벌 워드 라인들을 구동하고, 상기 그로벌 워드 라인들에 각각 대응하는 워드 라인 선택 스위치들을 갖는다. 로컬 디코더 회로는 섹터 선택 신호에 응답하여 상기 로컬 워드 라인들과 상기 그로벌 워드 라인들을 연결하며, 섹터 선택 회로는 상기 메모리 셀 어레이를 선택하기 위한 어드레스 정보에 따라 상기 제어 신호를 발생한다. 상기 스위치 회로는 대응하는 제 1 및 제 2 워드 라인들 사이에 각각 연결된 복수 개의 공핍형 MOS 트랜지스터들을 포함하며, 상기 공핍형 MOS 트랜지스터들은 상기 제어 신호에 의해서 공통으로 제어된다. 상기 각 워드 라인 선택 스위치는 2개의 NMOS 트랜지스터들로 구성된다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 노어 구조로 된 메모리 셀들을 구비한 플래시 메모리 장치에 관한 것이다.
노어형 플래시 메모리는 전기적으로 프로그램 및 소거 동작이 가능한 불휘발성 반도체 메모리 장치들과 비교하여, 프로그램 및 읽기 동작에 있어서 속도가 월등하게 빠르기 때문에 빠른 속도를 요구하는 사용자들로부터 많은 호응을 받고 있다. 도 1은 플래시 EEPROM 셀의 구조를 보여주는 단면도이다. 플래시 EEPROM 셀은 전기적으로 프로그램 및 소거가 가능한 메모리 셀이다. 도 1을 참조하면, P-type 기판 또는 벌크 영역 (2) 상에 N-type의 소오스 영역(3)이 형성되어 있고, 상기 소오스 영역(3)으로부터 채널 영역을 사이에 두고, N-type의 드레인 영역(4)이 형성되어 있다. 상기 P-type 채널 영역 위에는 100Å 이하의 절연막(7)에 의해 절연된 부유 게이트(6)가 형성되어 있고, 상기 부유 게이트(6) 위에 또다른 절연막(9)에 의해 절연되어진 제어 게이트(8)가 형성되어 있다.
EEPROM 셀의 프로그램은 드레인 영역에 인접한 채널 영역에서 부유 게이트로 열전자 주입(Channel Hot Electron Injection)이 발생함으로 이루어 진다. 상기 열전자 주입 방법은 상기 소오스 영역과 P형 벌크 영역을 접지하고, 상기 제어 게이트 전극에 높은 고전압(예를 들면, +10V)를 인가하고, 상기 드레인 영역에는 열전자를 발생시키기 위한 적당한 양의 전압(예를 들면, 5V~6V)를 인가함으로써 이루어진다. 상기 프로그램으로 음의 전하(주입되는 열전자)가 부유 게이트에 충분히 축적되어 (-) 전위를 가지게 되면, 일련의 독출 동작시 문턱 전압(채널 영역에 채널이 발생하기 위한 최소의 게이트 전압)의 상승을 초래한다. 상기 독출 동작은 메모리 셀의 드레인 영역에 적당한 양의 전압(예를 들면, 1V)을 인가하고, 제어 게이트에 적정 전압(소거된 셀과 프로그램된 셀을 구분하기 위한 적정 전압; 4.5V)을 인가하고 소오스와 P-형 기판에는 OV를 인가함으로써 이루어진다. 상기 프로그램된 셀의 문턱 전압 분포는, 도 2에 도시된 바와같이, 통상 6V~7V 정도로서 상기 독출 동작시 부유 게이트와 절연막으로 분리된 P형 기판에 채널이 형성되지 않음으로 해서 메모리 셀은 논리적으로 "오프 상태"로 읽힌다.
또한, EEPROM 셀은 부유 게이트에서 벌크(P형 기판)로 F-N 터널링(Fowler-Nordheim tunneling)이 발생함으로써 소거된다. 일반적인 터널링 방법은 음의 고전압(예를 들면, -10V)을 상기 제어 게이트의 전극에 인가하고, 상기 벌크 영역에는 적당한 양의 전압(예를 들면, +5V)을 인가함으로써 이루어진다. 이때 드레인 영역은 소거의 효과를 극대화하기 위해 고 임피던스 상태 또는 부유 상태로 유지된다. 상기와 같은 방법에 의해 제어 게이트와 벌크 영역 간에 강한 전계가 형성되고, 이로 인해 F-N 터널링이 발생하여 부유 게이트 내의 음의 전하를 소오스(또는 벌크)로 방전시킨다. 일반적으로, F-N 터널링은 6~7MV/cm의 전계가 절연막의 양단에 걸릴 때 일어나는 것으로 부유 게이트와 벌크 영역 간에는 100Å이하의 얇은 절연막이 형성되어 있음으로 가능하다. 상기 소거된 셀의 문턱 전압 분포는, 도 2에 도시된 바와같이, 통상 1V~3V 정도로서 상기 독출 동작시 부유 게이트와 절연막으로 분리된 P형 기판에 채널이 형성됨으로 해서 메모리 셀은 논리적으로 "온 상태"로 읽힌다.
상기 EEPROM 셀을 이용하여 메모리 셀 어레이를 구성할 때 고집적화를 위해 각각의 셀의 벌크 영역을 같이 연결하는데, 이로 인해 소거시에는 벌크를 공유한 복수의 EEPROM 셀들이 동시에 소거되는 특징을 갖는다. 이때 소거의 최소 단위가 되는 영역을 블럭 또는 섹터라고 칭한다. 표 1에는 통상적인 플래시 메모리 셀에 대한 프로그램, 독출 및 소거 동작시 각각 단자에 인가되는 전압들이 보여지며, 도 2는 프로그램 및 소거 후의 셀 문턱 전압의 산포를 보여준다.
동작 모드 Vg Vd Vs Vb
프로그램 +10V +5V∼+6V 0V 0V
소 거 -10V floating floating +5V
독 출 +4.5V +1V 0V 0V
노어형 플래시 EEPROM 셀을 사용한 반도체 메모리 장치에서 프로그램 및 소거는 칩 외부에서 인가하는 커맨드(command)에 의해 수행된다. 이때, 목표 프로그램 또는 소거 문턱 전압 분포를 갖도록 내부 알고리즘에 의한 검증 동작을 수행하여, 목표하는 문턱 전압에 못 미치거나 오버되는 경우에 대해서 재-프로그램과 재-소거 또는 과소거 치유(포스트-프로그램)을 수행한다. 섹터 소거를 위한 내장된 알고리즘은, 도 3에 도시된 바와 같이, 크게 세 영역, 즉 제 1 프로그램 동작으로서 프리-프로그램 알고리즘, 메인 소거 알고리즘 및 제 2 프로그램 동작으로서포스트-프로그램 알고리즘으로 나눠진다. 먼저 소거된 셀의 문턱 전압의 분포를 모으기 위해 해당 섹터 내의 모든 셀들을 순차적으로 프로그램시켜(제 1 프로그램 동작) 소거될 섹터의 모든 셀들의 문턱 전압을 일정 레벨(예를 들면, 7V 또는 그 보다 높은 전압)로 위치 시킨 후 섹터 내의 모든 워드 라인들에 일정 음 전압(예를 들면, -10V)을 인가하여 동시에 소거하게 된다(메인 소거 동작). 이때, 해당 섹터의 벌크는 일정 양 전압(예를 들면, 5V)이 인가되며 리던던시 필드(Redundancy Field)의 셀의 벌크에도 동일한 전압이 인가되어 메인 필드(Main Field)의 셀들과 동시에 소거 된다. 소거 동작 후 과소거된 셀들을 검출하여 일정 문턱 전압(예를 들면, 1V 또는 그 보다 높은 전압) 이상으로 높여주는 프로그램 동작(제 2 프로그램 동작)을 행하는 일련의 절차로 이루어져 있다.
일반적으로, 노어형 플래시 메모리 장치의 셀 어레이는 메인 필드와 메인 필드의 셀 어레이 내에 발생한 하드 결함(hard defect) 및 소프트 결함(soft defect)으로 인하여 상기한 프로그램 및 소거 동작이 페일되는 셀들을 구제하기 위한 리던던시 필드로 구성되어 있으며, 이때 구제되는 단위는 코어 구조에 따라 열 (또는 워드 라인) 단위 혹은 열 (또는 비트 라인) 단위로 이루어지게 된다.
페일을 유발시키는 메인 필드에 있는 셀(이하, 결함 셀이라 칭함)은 리던던시 필드에 있는 셀(이하, 리던던트 셀이라 칭함)로 구제되는데 구제된 이후에도 여전히 메인 필드 내에 남아서 메모리 장치의 동작에 영향을 미치게 된다. 그 중 워드 라인성 결함에 의한 페일(워드 라인과 비트 라인이 전기적으로 연결되는 경우, word line to bit line short)의 경우, PMOS 트랜지스터와 NMOS 트랜지스터를 이용하여 워드 라인을 디코딩하기 위한 스위치를 만들었을 때 소거 동작 중 벌크에 인가되는 양의 고전압이 동일하게 게이트에도 인가되어 통상적인 디코더에 사용되는 PMOS 트랜지스터의 드레인 쪽에 PMOS 트랜지스터의 벌크보다 높은 전압을 가하게 됨으로써 P-N 접합에 순방향 바이어스(forward bias)가 걸리게 된다. 워드 라인과 벌크이 전기적인 연결되는 경우에도 디코더에 사용된 PMOS 트랜지스터 접합에 순방향 바이어스가 걸리게 되어 이러한 구조(벌크에 바이어스를 가하여 소거 동작을 수행하는 구조)에서 워드 라인 리페어 동작을 수행할 수 없게 된다. 이는 이후 상세히 설명된다.
도 4는 종래 기술에 따른 16M 노어형 플래시 메모리 장치를 보여주는 블럭도이고, 도 5는 하나의 워드 라인에 관련된 워드 라인 스위치 회로를 보여주는 회로도이다. 16M 노어형 플래시 메모리 장치에서 읽기 혹은 프로그램 동작시 하나의 워드 라인을 선택하기 위해서는, 먼저, 섹터 어드레스에 의하여 하나의 섹터가 선택된다. 일반적으로, 하나의 섹터의 저장 용량은 64KB이며, 1024개의 워드 라인들과 512개의 비트 라인들로 구성되어 있다. 하나의 섹터를 선택한 후, 1024개의 워드 라인들을 디코딩하기 위해서는, 개념적으로, 10-비트 어드레스가 필요하다. 10-비트 어드레스(A0-A9)는 제 1 어드레스(A0-A6)와 제 2 어드레스(A7-A9)로 구분되며, 상기 제 1 어드레스는 7개의 어드레스 비트들로 이루어지고 상기 제 2 어드레스는 3개의 어드레스 비트들로 이루어진다.
제 1 어드레스에 따라 128개의 선택기들을 각각 선택하기 위한 제 1 선택 신호들(nSSi) (i=0-127) 중 하나가 활성화되고, 제 2 어드레스에 따라 각 선택기에대응하는 8개의 워드라인들 중 하나를 선택하기 위한 제 2 선택 신호들(PWLj) (j=0-7) 중 하나가 활성화된다. 활성화된 선택 신호들에 대응하는 하나의 워드 라인만이 선택된다. 또한, 프로그램이나 읽기 동작시에는 전원 전압 이상의 높은 전압이 워드 라인에 인가되어야 하므로 워드 라인을 디코딩함에 있어 높은 전압을 스위치할 수 있는 레벨 쉬프터가 요구된다. 소거 동작은 섹터 단위로 64KB의 셀들에게 동시에 수행되므로 섹터 전체의 워드 라인들(WL0-WL1023)에 음의 전압이 인가된다. 이와 같이, 양전압과 음전압을 각 동작 모드에 따라 인가하기 위한 구조의 워드 라인 선택 스위치 회로가 도 5에 도시되어 있다. 도 5의 워드 라인 선택 스위치 회로는, 도 6에 도시된 바와 같이, 프로그램 또는 읽기 동작시 선택된 워드 라인으로 양의 전압을 전달하고 소거 동작시 상기 선택된 워드 라인으로 음의 전압을 전달한다.
이러한 구조를 갖는 메모리 어레이에서 워드 라인성 결함이 발생하였을 경우 통상 앞서 설명된 리던던시 필드에 있는 셀로 메인 필드에 있는 셀들을 구제하게 된다. 즉, 외부에서 결함이 있는 워드 라인에 달려있는 셀에 접근하고자 어드레스를 인가하면, 내부에 있는 논리 회로에 의하여 리페어 여부를 판정한 다음 리페어되었다고 판정이 되면 리던던시 필드에 있는 셀을 지정하도록 조정되고 이후 메인 셀에 가해지는 모든 전압 조건들이 동일하게 리던던시 필드에 있는 셀에 가해진다. 그런데, 도 5에 도시된 바와같이, PMOS 트랜지스터와 NMOS 트랜지스터를 모두 사용한 워드 라인 선택 스위치를 사용한 코어일 경우 워드 라인과 비트 라인이 연결될 때 또는 워드 라인과 벌크가 전기적으로 연결될 때 소거 동작시 벌크에 인가한 양의 전압이 워드 라인 선택에 인가된다. 문제는 이렇게 인가된 양의 전압으로 인해 소거 동작시 턴-오프 상태로 유지되도록 게이트, 소오스 및 벌크에 0V가 인가된 워드 라인 선택 스위치에 있는 PMOS 트랜지스터의 드레인-벌크 접합에 순방향 바이어스가 걸리게 됨으로써 소자를 사용할 수 없게 된다.
또한, 상기 PMOS 트랜지스터의 드레인-벌크 접합의 순방향 바이어스 조건 이외에도, 게이트에 음의 전압을 인가하기 위한 워드 라인 선택 스위치에 있는 NMOS 트랜지스터의 벌크-드레인 및 벌크-소오스 접합 사이에 브레이크다운(breakdown)이 일어난다. 좀 더 구체적으로는, 워드 라인-비트 라인 연결이 발생하였을 경우, 소거 동작시 벌크에 인가된 양의 고전압이 빌트-인 전압(built-in voltage) 만큼 강하되고, 그렇게 강하된 전압이 비트 라인과 워드 라인에 각각 인가된다. 워드 라인 상의 전압이 워드 라인 선택 스위치에 있는 NMOS 트랜지스터의 드레인에 인가됨으로써, 음의 전압이 인가되는 NMOS 트랜지스터의 벌크-드레인 접합 사이에 브레이크다운이 일어나며, 소자를 사용할 수 없게 된다. 이는 음의 전압을 전달하는 NMOS 스위치를 만들기 위해서는 NMOS 트랜지스터의 웰에도 동일하게 음의 전압을 인가해야 하고 필수적으로 사용되는 P형 반도체 기판과 분리된 포켓 P-웰 구조의 브레이크다운 전압(포켓 P-웰 영역의 농도가 높은 원인으로 인해)이 낮기 때문에 피할 수 없는 문제이다.
본 발명의 목적은 NMOS 트랜지스터만을 이용하여 워드 라인 선택 스위치를 구성함으로써 워드 라인-비트 라인 연결, 워드 라인-벌크 연결 및 워드 라인-워드라인 연결 등과 같은 결함을 구제할 수 있는 불휘발성 반도체 메모리 장치를 제공하는 것이다.
도 1은 전기적으로 소거 및 프로그램 가능한 메모리 셀의 구조를 보여주는 단면도;
도 2는 소거 및 프로그램 상태들에 대응하는 문턱 전압 분포들을 보여주는 도면;
도 3은 일반적인 소거 알고리즘을 보여주는 도면;
도 4는 종래 기술에 따른 노어형 플래시 메모리 장치를 보여주는 블럭도;
도 5는 종래 기술에 따른 워드 라인 선택 스위치를 보여주는 회로도;
도 6은 각 동작 모드에 필요한 전압들을 워드 라인에 전달하는 종래 기술의 흐름을 보여주는 도면;
도 7은 본 발명에 따른 노어형 플래시 메모리 장치를 보여주는 블럭도;
도 8은 각 동작 모드에 필요한 전압들을 워드 라인에 전달하는 본 발명의 흐름을 보여주는 도면; 그리고
도 9는 소거 동작시 리페어된 로컬 워드 라인 및 그로벌 워드 라인의 관계를 보여주는 도면이다.
*도면의 주요부분에 대한 부호설명*
100 : 섹터110 : 그로벌 디코더 회로
120 : 워드 라인 선택 신호 발생 회로130 : 로컬 디코더 회로
140 : 섹터 선택 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 불휘발성 반도체 메모리 장치는 메모리 셀 어레이를 포함하며, 상기 어레이는 복수 개의 로컬 워드 라인들, 복수 개의 비트 라인들 그리고 상기 로컬 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 플래시 EEPROM 셀들을 구비한다. 복수 개의 그로벌 워드 라인들이 상기 로컬 워드 라인들에 각각 대응하도록 상기 메모리 셀 어레이를 통해 배열된다. 그로벌 디코더 회로는 상기 그로벌 워드 라인들에 연결되고, 각 동작 모드시 상기 로컬 워드 라인들에 인가될 워드 라인 전압들로 상기 그로벌 워드 라인들을 구동하고, 상기 그로벌 워드 라인들에 각각 대응하는 워드 라인 선택 스위치들을 갖는다. 로컬 디코더 회로는 섹터 선택 신호에 응답하여 상기 로컬 워드 라인들과 상기 그로벌 워드 라인들을 연결하며, 섹터 선택 회로는 상기 메모리 셀 어레이를 선택하기 위한 어드레스 정보에 따라 상기 제어 신호를 발생한다. 상기 스위치 회로는 대응하는 제 1 및 제 2 워드 라인들 사이에 각각 연결된 복수 개의 공핍형 MOS 트랜지스터들을 포함하며, 상기 공핍형 MOS 트랜지스터들은 상기 제어 신호에 의해서 공통으로 제어된다. 상기 각 워드 라인 선택 스위치는 2개의 NMOS 트랜지스터들로 구성된다.
(작용)
이러한 장치에 의하면, NMOS 트랜지스터만을 이용하여 워드 라인 선택 스위치를 구성함으로써 워드 라인-비트 라인 연결, 워드 라인-벌크 연결 및 워드 라인-워드 라인 연결 등과 같은 결함을 구제할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
도 7은 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 장치를 보여주는 블럭도이다.
도 7을 참조하면, 노어형 플래시 메모리 장치는 메모리 셀 어레이를 포함하며, 상기 메모리 셀 어레이는 복수 개의 섹터들로 분리된다. 이 실시예에 있어서, 2개의 섹터들(100)이 메모리 셀 어레이를 구성한다. 상기 노어형 플래시 메모리 장치는 그로벌 디코더 회로(110), 워드 라인 선택 신호 발생 회로(120), 로컬 디코더 회로들(130), 그리고 섹터 선택 회로(140)를 더 포함한다. 각 섹터(100)에 배열된 1K 워드 라인들 (이후, "로컬 워드 라인"이라 칭함) (WL0-WL1023)은 128의 워드 라인 세그먼트들로 구분되며, 각 워드 라인 세그먼트는 8개의 로컬 워드 라인들로 이루어졌다. 로컬 워드 라인들에 각각 대응하는 그로벌 워드 라인들(GWL0-GWL1023)이 섹터들(100)을 통해 로컬 워드 라인과 동일한 방향으로 배열된다. 즉, 로컬 워드 라인들 대 그로벌 워드 라인들의 비는 1:1이다.
상기 그로벌 디코더 회로(110)는 워드 라인 세그먼트들에 각각 대응하는 선택 블럭들(110_0-110_127)로 구성된다. 각 선택 블럭은 워드 라인 선택 스위치로서2개의 NMOS 트랜지스터들(200,202)로 구성된다. 그로벌 워드 라인(GWL0)에 대응하는 워드 라인 선택 스위치는, 예를 들면, 워드 라인 선택 신호 발생 회로(120)로부터의 선택 신호 (S0) 라인에 연결된 드레인, 대응하는 그로벌 워드 라인(GWL0)에 연결된 소오스 그리고 제어 신호(A)를 받아들이도록 연결된 게이트를 갖는 제 1 NMOS 트랜지스터(200)와, 상기 그로벌 워드 라인(GWL0)에 연결된 드레인, 접지된 소오스 그리고 제어 신호(B)를 받아들이도록 연결된 게이트를 갖는 제 2 NMOS 트랜지스터(202)로 구성된다.
여기서, 각 선택 블럭의 제 1 NMOS 트랜지스터들(200)은 대응하는 제어 신호(A)에 의해서 공통으로 제어되고, 제 2 NMOS 트랜지스터들(202)은 대응하는 제어 신호(B)에 의해서 공통으로 제어된다. 상기 제어 신호들 (A,B)은 어드레스 신호들(예를 들면, A3-A9)의 디코딩 결과로서 미도시된 프리-디코더 회로로부터 생성되는 신호들이고, 상기 선택 신호들(S0-S7)은 어드레스 신호들(A0-A2)에 따라 워드 라인 선택 신호 발생 회로(120)로부터 생성되는 신호들이다.
계속해서 도 7을 참조하면, 각 로컬 디코더 회로(130)는 섹터 선택 회로(140)의 제어하에서 대응하는 섹터의 로컬 워드 라인들(WL0-WL1023)과 그로벌 워드 라인들(GWL0-GWL1023)을 각각 전기적으로 연결한다. 각 로컬 디코더 회로(130)는 대응하는 로컬 워드 라인들 및 그로벌 워드 라인들 사이에 연결되고 섹터 선택 회로(140)로부터의 섹터 선택 신호에 의해서 공통으로 제어되는 공핍형 모오스 트랜지스터들(depletion-type MOS transistors)로 구성된다.
이러한 회로 구성을 갖는 본 발명의 메모리 장치의 동작이 이하 상세히 설명된다.
먼저, 프로그램 및 독출 동작시 하나의 로컬 워드 라인이 선택되는 과정을 살펴보면, 1024개의 로컬 워드 라인들이 하나의 섹터를 구성하는 경우, 제 1 어드레스로서 어드레스 신호들(A3-A9)의 어드레스 디코딩에 의해서 128개의 워드 라인 세그먼트들 (또는 유니트들)이 구분된다. 상기 선택된 워드 라인 세그먼트 내의 8개의 그로벌 워드 라인들 중 하나가 제 2 어드레스로서 어드레스 신호들(A0-A2)의 어드레스 디코딩에 의하여 선택된다. 하나의 그로벌 워드 라인을 선택하기 위해서, 2개의 NMOS 트랜지스터들(200,202)이 사용되며, 아래에 위치한 NMOS 트랜지스터(202)는 비선택된 그로벌 워드 라인을 접지시키도록 사용된다.
NMOS 트랜지스터를 이용하여 신호의 전압 강하없이 양의 고전압을 스위칭하기 위해서는, NMOS 트랜지스터의 게이트에 스위치하고자 하는 신호보다 문턱 전압 이상의 고전압을 인가해야 한다. 이를 위해서, NMOS 트랜지스터의 게이트를 일정 전압으로 프리챠지시킨 후에 플로팅시킨다. NMOS 트랜지스터의 드레인에 스위치하고자 하는 선택 신호의 양의 고전압을 인가함으로써 드레인과 게이트 사이의 커패시티브 커플링(capacitive coupling)을 이용하여 게이트 전압을 드레인 전압보다, 프리챠지 레벨 정도, 높은 전압을 유지하도록 하는 셀프-부스팅(self-boosting) 회로 구조를 사용한다. 이러한 방법으로 PMOS 트랜지스터를 사용하지 않고 워드 라인 선택 스위치를 구현할 수 있는 것이다.
상기 선택된 그로벌 워드 라인과 섹터 선택 회로 및 로컬 디코더 회로에 의해서 최종적으로 하나의 로컬 워드 라인이 선택된다. 섹터를 선택하기 위해 사용되는 로컬 디코더 회로는 그로벌 디코더 회로로부터 인가된 고전압을 그대로 로컬 워드 라인에 전달하기 위하여 공핍형 NMOS 트랜지스터가 사용되었다. 소거 동작시에는, 각 섹터마다 분리된 벌크에 20V정도의 고전압을 인가하여 부유 게이트에 있는 전자들은 F-N 터널링 효과에 의해서 벌크로 이동된다.
워드 라인 선택 스위치에 PMOS 트랜지스터를 사용하지 않기 때문에, 워드 라인-비트 라인 연결에 의한 페일이 발생한 섹터에서 소거 동작시 벌크에 고전압이 인가될 때, 그러한 고전압이 비트 라인을 통해 그로벌 워드 라인에 인가되더라도, 그로벌 디코더 회로의 워드 라인 선택 스위치의 NMOS 트랜지스터들의 소오스-벌크 및 드레인-벌크 접합이 순방향으로 바이어스되는 경우는 발생하지 않는다. NMOS 트랜지스터만을 사용하는 코어 구조에서, 결함이 생긴 워드 라인을 리페어한 후, 다른 정상적인 워드 라인의 동작에 영향을 미치지 않도록 하기 위해서는, 소거 동작시에 결함 워드 라인에 연결된 셀들이 소거가 되지 않도록 하는 회로 구조가 필요한데 이는 리페어된 워드 라인의 디코덩 정보(A0-A2)를 저장함으로써 소거시 리페어된 선택 신호 라인에 전원 전압(Vcc)을 인가하여 섹터 선택을 위해 사용되는 공핍형 NMOS 트랜지스터를 셧 오프시킴으로써 리페어된 워드 라인을 플로팅시키는 방법을 사용한다.
본 발명에 사용된 워드 라인 리페어 구조가 도 8 및 도 9를 참조하여 상세히 설명된다. 워드 라인에 페일이 발생하였을 경우 페일이 발생한 워드 라인의 워드 라인 세그먼트 선택을 위한 어드레스 정보(A3-A9)과 선택 신호들의 발생을 위한 어드레스 정보(A0-A2)을 퓨즈 박스와 같은 어드레스 저장 수단에 저장한다. 이후 페일된 워드 라인에 접근하고자 하면 워드 라인 세그먼트에서 리페어된 어드레스를 가리키도록 조정된다. 소거 동작시에는, 페일을 일으켠던 그로벌 워드 라인에 전원 전압(Vcc)이 인가되도록 페일된 그로벌 워드 라인들의 디코딩 패스를 열고 실제 페일된 워드 라인의 선택 신호 라인에 전원 전압을 인가함으로써 소거 금지을 하게 된다. 이와 같은 구조를 사용하면, 실제 페일을 일으킨 로컬 워드 라인 외에 또 다른 페일을 일으킨 그로벌 워드 라인의 선택 신호 라인에도 전원 전압(Vcc)을 인가하게 되어(선택 신호 라인은 1024개의 워드 라인들에 의해서 공통으로 사용되기 때문), 실제는 페일이 아니더라도 소거 금지되는 워드 라인들이 생겨나는 특성을 갖게 된다.
상술한 바와같이, NMOS 트랜지스터만을 이용하여 워드 라인 선택 스위치를 구성함으로써 워드 라인-비트 라인 연결, 워드 라인-벌크 연결 및 워드 라인-워드 라인 연결 등과 같은 결함을 구제할 수 있다.

Claims (7)

  1. 복수 개의 로컬 워드 라인들, 복수 개의 비트 라인들 그리고 상기 로컬 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 플래시 EEPROM 셀들을 구비한 메모리 셀 어레이와;
    상기 로컬 워드 라인들에 각각 대응하도록 상기 메모리 셀 어레이를 통해 배열된 복수 개의 그로벌 워드 라인들과;
    상기 그로벌 워드 라인들에 연결되며, 각 동작 모드시 상기 로컬 워드 라인들에 인가될 워드 라인 전압들로 상기 그로벌 워드 라인들을 구동하고, 상기 그로벌 워드 라인들에 각각 대응하는 워드 라인 선택 스위치들을 갖는 그로벌 디코더 회로와;
    섹터 선택 신호에 응답하여 상기 로컬 워드 라인들과 상기 그로벌 워드 라인들을 연결하는 로컬 디코더 회로 및;
    상기 메모리 셀 어레이를 선택하기 위한 어드레스 정보에 따라 상기 제어 신호를 발생하는 섹터 선택 회로를 포함하며,
    상기 스위치 회로는 대응하는 제 1 및 제 2 워드 라인들 사이에 각각 연결된 복수 개의 공핍형 MOS 트랜지스터들을 포함하고; 상기 공핍형 MOS 트랜지스터들은 상기 제어 신호에 의해서 공통으로 제어되며; 그리고 상기 각 워드 라인 선택 스위치는 2개의 NMOS 트랜지스터들로 구성되는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 공핍형 MOS 트랜지스터들 각각은 음의 문턱 전압을 갖는 공핍형 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 각 워드 라인 스위치 회로의 제 1 NMOS 트랜지스터는 워드 라인 선택 신호 발생 회로로부터의 선택 신호를 받아들이는 드레인, 대응하는 그로벌 워드 라인에 연결된 소오스 그리고 제 1 제어 신호를 받아들이도록 연결된 게이트를 가지며; 제 2 NMOS 트랜지스터는 상기 대응하는 그로벌 워드 라인에 연결된 드레인, 접지된 소오스 그리고 제 2 제어 신호를 받아들이도록 연결된 게이트를 갖는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 제어 신호들은 그로벌 워드 라인들의 세그먼트들을 선택하기 위한 어드레스 정보의 디코딩 결과로서 생성되는 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 로컬 워드 라인들 중 리페어된 로컬 워드 라인에 대응하는 워드 라인 선택 스위치에 인가되는 선택 신호는 전원 전압 레벨을 갖는 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    소거 동작이 수행될 때, 상기 공핍형 NMOS 트랜지스터들의 게이트들에는 접지 전압이 인가되고, 상기 EEPROM 셀들의 벌크에는 약 20V의 고전압이 인가되는 플래시 메모리 장치.
  7. 제 3 항에 있어서,
    리페어 동작이 수행될 때, 상기 워드 라인 선택 스위치의 제 1 NMOS 트랜지스터의 게이트에는 전원 전압이 인가되는 플래시 메모리 장치.
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