JP2013218772A - 不揮発性メモリ、電子装置及び検証方法 - Google Patents

Abstract

【課題】消去ベリファイ時の検証精度の悪化を抑制する。
【解決手段】消去ベリファイ時に、Ｎ個のメモリセル２１に含まれるメモリセル２１ａに接続される選択ワード線ＷＬａに第１のゲート電圧を供給し、Ｍ個のリファレンスセル３１に含まれるリファレンスセル３１ａに接続される選択ワード線ＷＬｂに第１のゲート電圧を供給し、メモリセルアレイ２に接続された第１の非選択ワード線に第２のゲート電圧を供給し、リファレンスセルアレイ３に接続された第２の非選択ワード線に第３のゲート電圧を供給するゲート電圧発生部５、を設ける。ここで、第２の非選択ワード線に接続されたリファレンスセルに流れる電流は、第１の非選択ワード線に接続されたメモリセルに流れる電流より大きい。
【選択図】図１

Description

本発明は、不揮発性メモリ、電子装置及び検証方法に関する。

フラッシュメモリなどの不揮発性メモリは、メモリセルアレイの他に、各種試験の際に用いられるリファレンスセルアレイを有している。
たとえば、消去試験の際には、消去パルスが印加されたメモリセルが消去状態となっているか否かを検証するため、そのメモリセルに接続されるビット線の電流と消去ベリファイ用のリファレンスセルに接続されるビット線の電流との比較が行われる。たとえば、メモリセルに接続されるビット線に流れる電流が、リファレンスセルに接続されるビット線に流れる電流より大きくなると、検証結果は“Ｐａｓｓ”、すなわち、正しく消去されていると判定される。

特開２００６−１１４１５４号公報 特表平９−５０２８２３号公報

しかし、検証の際に選択されるメモリセルが接続しているビット線には、非選択のメモリセルも接続されているが、消去ベリファイの際、この非選択のメモリセルによるリーク電流により、正しい検証結果が得られなくなるという問題があった。たとえば、検証対象のメモリセルに流れる電流がリファレンスセルの電流よりも小さいのに、非選択のメモリセルのリーク電流がビット線に重畳されることによりリファレンスセルの電流を上回り、誤って検証結果が“Ｐａｓｓ”と判定される可能性があるからである。この問題の理由の１つとして、リファレンスセルアレイはメモリセルアレイよりも小さく、１つのビット線あたりに接続されるセルの数がメモリセルアレイより少なく、リファレンスセルに接続されるビット線に重畳されるリーク電流が、選択セルに接続されるビット線に重畳されるリーク電流よりも少ないことが考えられる。

発明の一観点によれば、メモリセルアレイ、リファレンスセルアレイ、比較部、ゲート電圧発生部を備えた不揮発性メモリが提供される。
メモリセルアレイは、Ｎ個のメモリセルに接続された第１ビット線を有する。リファレンスセルアレイは、Ｎ個より少ないＭ個のリファレンスセルに接続された第２ビット線を有する。比較部は、第１ビット線に流れる第１の電流と、第２ビット線に流れる第２の電流とを比較する。ゲート電圧発生部は、消去ベリファイ時に、Ｎ個のメモリセルに含まれる第１のメモリセルに接続される第１選択ワード線に第１のゲート電圧を供給し、Ｍ個のリファレンスセルに含まれる第１のリファレンスセルに接続される第２選択ワード線に第１のゲート電圧を供給し、メモリセルアレイに接続された第１の非選択ワード線に第２のゲート電圧を供給し、リファレンスセルアレイに接続された第２の非選択ワード線に第３のゲート電圧を供給する。ここで、第２の非選択ワード線に接続されたリファレンスセルに流れる電流は、第１の非選択ワード線に接続されたメモリセルに流れる電流より大きい。

また、発明の一観点によれば、以下のような検証方法が提供される。
この検証方法は、Ｎ個のメモリセルに接続された第１ビット線を有するメモリセルアレイと、Ｎ個より少ないＭ個のリファレンスセルに接続された第２ビット線を有するリファレンスセルアレイと、を有する不揮発性メモリのメモリセルの状態を検証する際に、比較部が、第１ビット線に流れる第１の電流と、第２ビット線に流れる第２の電流とを比較する。そして、ゲート電圧発生部が、消去ベリファイ時にＮ個のメモリセルに含まれる第１のメモリセルに接続される第１選択ワード線に第１のゲート電圧を供給し、Ｍ個のリファレンスセルに含まれる第１のリファレンスセルに接続される第２選択ワード線に第１のゲート電圧を供給し、メモリセルアレイに接続された第１の非選択ワード線に第２のゲート電圧を供給し、リファレンスセルアレイに接続された第２の非選択ワード線に第３のゲート電圧を供給する。ここで、第２の非選択ワード線に接続されたリファレンスセルに流れる電流は、第１の非選択ワード線に接続されたメモリセルに流れる電流より大きい。

開示の不揮発性メモリ、電子装置及び検証方法によれば、消去ベリファイ時の検証精度の悪化を抑制できる。

第１の実施の形態の不揮発性メモリの一例を示す図である。 第２の実施の形態の不揮発性メモリの一例を示す図である。 消去試験時の検証方法の一例の流れを示すフローチャートである。 消去試験時のメモリセルの閾値電圧分布の推移の例を示す図である。 温度の違いによるメモリセル（単体）のＩｄ−Ｖｇ特性の変化の一例を示す図である。 高温（１５０℃）で、ビット線に接続されるメモリセルが３種類のケースにおけるゲート電圧Ｖｇとビット線電流Ｉｂの特性の例を示す図である。 第２の実施の形態の不揮発性メモリのリファレンスセルアレイの一例と、ワード線に印加される電圧の例を示す図である。 電圧（Ｖｅｒ−ΔＶ）の設定例を示す図である。縦軸はリファレンスセルのセル電流Ｉｄ、横軸はリファレンスセルのゲート電圧Ｖｇを示している。 ゲート電圧発生部とＸデコーダの回路例を示す図である。 第３の実施の形態の不揮発性メモリのリファレンスセルアレイ、Ｘデコーダ及びゲート電圧発生部の一例を示す図である。 不揮発性メモリを備えた電子装置の例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の不揮発性メモリの一例を示す図である。

不揮発性メモリ１は、たとえば、フラッシュメモリなどのＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などであり、メモリセルアレイ２、リファレンスセルアレイ３、比較部４、ゲート電圧発生部５、制御部６を有している。

メモリセルアレイ２は、複数のメモリセル２１を有している。また、メモリセルアレイ２は、Ｎ個のメモリセル２１を接続したビット線ＢＬを複数有している。たとえば、Ｎは６４、１２８、２５６などである。

リファレンスセルアレイ３は、複数のリファレンスセル３１を有している。また、リファレンスセルアレイ３は、Ｎ個より少ないＭ個のリファレンスセル３１を接続したビット線ＢＬｒを複数有している。ビット線ＢＬｒあたり、たとえば、１０〜２０個程度のリファレンスセル３１が設けられているが、ビット線ＢＬｒに接続されていないものもある。

図１の例では、リファレンスセルアレイ３において、消去ベリファイの際に選択されるリファレンスセル３１がリファレンスセル３１ａと表記されている。リファレンスセル３１ｂ，３１ｃは、たとえば、プログラムベリファイまたはソフトプログラムベリファイの際に選択されるリファレンスセル３１である。

また、メモリセルアレイ２とリファレンスセルアレイ３は、ビット線ＢＬ，ＢＬｒのほか、ワード線ＷＬ，ＷＬｒ、ソース線ＳＬ，ＳＬｒを含み、メモリセル２１や、リファレンスセル３１との間で適宜コンタクト（図中の黒丸で示されている）がなされている。

図１の例では、メモリセルアレイ２の全てのメモリセル２１は、ソース線ＳＬ及びビット線ＢＬと接続されている。また、リファレンスセルアレイ３において、消去ベリファイ用のリファレンスセル３１ａに接続されているビット線（以下ビット線ＢＬｂと表記する）には、他のリファレンスセル３１が接続されている。これらのリファレンスセル３１は、ソース線ＳＬｒにも接続されている。一方、リファレンスセル３１ｂ，３１ｃを接続したビット線ＢＬｒには、それらに隣接する１つを除き、他のリファレンスセル３１が接続されていない。

なお、図１ではメモリセル２１やリファレンスセル３１を選択するデコーダなどについては図示が省略されている。
比較部４は、複数のメモリセル２１の状態を検証する際に、検証対象のメモリセル２１を接続したビット線ＢＬに流れる電流と、比較対象のリファレンスセル３１を接続したビット線ＢＬｒに流れる電流とを比較して比較結果を出力する。

図１では、メモリセル２１ａを接続したビット線ＢＬａに流れる電流と、消去ベリファイ用のリファレンスセル３１ａを接続したビット線ＢＬｂに流れる電流を比較する様子が示されている。このとき比較部４は、消去ベリファイ時、ビット線ＢＬａに流れる電流が、ビット線ＢＬｂに流れる電流より大きくなると、比較結果として“Ｐａｓｓ（たとえば“１”）”を出力する。また、比較部４は、ビット線ＢＬａに流れる電流が、ビット線ＢＬｂに流れる電流以下だと、比較結果として“Ｆａｉｌ（たとえば“０”）”を出力する。

ゲート電圧発生部５は、メモリセル２１またはリファレンスセル３１にワード線ＷＬ，ＷＬｒを介してゲート電圧を供給する。また、ゲート電圧発生部５は、消去ベリファイ時における比較部４での比較時に、検証対象のメモリセル２１と、比較対象のリファレンスセル３１とに選択ワード線を介して第１のゲート電圧を供給する。図１の例のように、メモリセル２１ａが検証対象のメモリセル２１であり、リファレンスセル３１ａが比較対象のリファレンスセル３１であるとき、ワード線ＷＬａ，ＷＬｂが選択ワード線となる。

また、本実施の形態のゲート電圧発生部５は、非選択ワード線に接続された非選択リファレンスセルにも、第２のゲート電圧を供給する。これにより、比較対象のリファレンスセル３１を接続したビット線ＢＬｒに流れる電流が、比較対象のリファレンスセル３１だけにゲート電圧を印加する場合よりも増加する。図１の例では、ワード線ＷＬｂ以外のワード線ＷＬｒが非選択ワード線となり、非選択ワード線に接続されたリファレンスセル３１が第２のゲート電圧が供給される非選択リファレンスセルとなる。また、ビット線ＢＬｂには複数の非選択リファレンスセル（リファレンスセル３１ａ以外のリファレンスセル３１）が接続されているため、これらに第２のゲート電圧が印加されることによってビット線ＢＬｂの電流が増加する。

なお、図１の例では、第１のゲート電圧が電圧Ｖｅｒであり、第２のゲート電圧が電圧（Ｖｅｒ−ΔＶ）である。
制御部６は、不揮発性メモリ１の各部を制御する。たとえば、消去ベリファイの結果、比較部４から、あるメモリセル２１が“Ｆａｉｌ”と判定された場合、制御部６は、そのメモリセル２１が含まれるメモリセル群（以下セクタと呼ぶ）に消去パルスを追加するような制御を行う。また、たとえば、比較部４からセクタの全メモリセル２１について“Ｐａｓｓ”が出力された場合、制御部６は、セクタへの消去パルスの印加を停止させる。

以下、消去試験時の不揮発性メモリ１の動作例を説明する。
消去試験時、たとえば、セクタの複数のメモリセル２１への消去パルスの印加後、メモリセル２１が１つずつ選択され、消去ベリファイが行われる。たとえば、図１のように、メモリセル２１ａが選択され、メモリセル２１ａに接続されたビット線ＢＬａが、比較部４の一方の入力端子に接続される。一方、リファレンスセルアレイ３においては、消去ベリファイ用のリファレンスセル３１ａが選択され、リファレンスセル３１ａに接続されたビット線ＢＬｂが比較部４の他方の入力端子に接続される。

消去ベリファイの際、ゲート電圧発生部５は、メモリセル２１ａと、消去ベリファイ用のリファレンスセル３１ａのゲートに、ワード線ＷＬａ，ＷＬｂを介してゲート電圧として電圧Ｖｅｒを供給する。メモリセルアレイ２において、メモリセル２１ａのゲートに接続するワード線ＷＬａ以外のワード線ＷＬ（非選択ワード線）の電位は０Ｖとなっている。電圧Ｖｅｒの値は、特に限定されるものではないが、たとえば、ドレイン電圧Ｖｄが１Ｖのときに、ドレイン−ソース電流が１０μＡ流れるような値が用いられる。１０μＡは例として挙げたターゲット電流である。

また、ゲート電圧発生部５は、リファレンスセルアレイ３において、非選択ワード線に接続された非選択リファレンスセルにゲート電圧として電圧（Ｖｅｒ−ΔＶ）を供給する。

このとき、ビット線ＢＬａには選択されたメモリセル２１ａ以外にもメモリセル２１が接続されているため、ゲート電圧が０Ｖの状態でもわずかにリーク（カラムリーク）電流が流れ、ビット線ＢＬａの電流は増加する。リーク電流は、温度が高くなるほど増加する。

なお、リファレンスセルアレイ３のビット線ＢＬｂに接続されたリファレンスセル３１のゲートを０Ｖとしたときにも同様にリーク電流が流れる。しかし、前述したようにビット線ＢＬｂに接続されるリファレンスセル３１の数は、ビット線ＢＬａに接続されるメモリセル２１の数より小さい。よって、リーク電流の差が生じ、比較部４で正しい検証結果が得られない可能性がある。

しかし、本実施の形態の不揮発性メモリ１では、ゲート電圧発生部５が、非選択リファレンスセルにもゲート電圧を供給して、ビット線ＢＬｂに流れる電流を増加させるようにしている。図１の例では、ビット線ＢＬｂに、非選択リファレンスセルとなる複数のリファレンスセル３１が接続されている。それらのリファレンスセル３１にもゲート電圧を供給することで、ビット線ＢＬｂに流れる電流は、リファレンスセル３１ａだけにゲート電圧を供給する場合よりも増加する。

そのため、メモリセルアレイ２のビット線ＢＬａに流れ込むリーク電流と、リファレンスセルアレイ３のビット線ＢＬｂに流れ込むリファレンスセル３１ａ以外の電流との差分を小さくすることができる。つまり、ビット線ＢＬａに流れ込むリーク電流が比較部４の比較結果に与える影響を少なくすることができる。

したがって、比較部４から誤った検証結果が得られることを抑制でき、リーク電流による消去ベリファイ時の検証精度の悪化を抑制できる。
（第２の実施の形態）
図２は、第２の実施の形態の不揮発性メモリの一例を示す図である。

不揮発性メモリ５０は、たとえば、フラッシュメモリなどのＥＥＰＲＯＭなどであり、メモリセルアレイ５１、リファレンスセルアレイ５２を有している。さらに、不揮発性メモリ５０は、Ｘデコーダ５３，５４、Ｙデコーダ５５，５６、ソースデコーダ５７，５８、ゲート電圧発生部５９、センスアンプ６０、内部アドレス生成回路６１、ステートマシン６２を有している。

メモリセルアレイ５１と、リファレンスセルアレイ５２は、図１に示したメモリセルアレイ２、リファレンスセルアレイ３と同様の回路構成となっている。
Ｘデコーダ５３は、内部アドレス生成回路６１から供給される内部アドレス（ロウアドレス）をもとに、メモリセルに接続されているワード線を選択し、そのワード線にゲート電圧発生部５９で発生されたゲート電圧を印加する。Ｘデコーダ５４は、ステートマシン６２からの選択信号をもとに、リファレンスセルに接続されているワード線を選択し、そのワード線にゲート電圧発生部５９で発生されたゲート電圧を印加する。

Ｙデコーダ５５は、内部アドレス生成回路６１から供給される内部アドレス（カラムアドレス）をもとに、メモリセルに接続されているビット線を選択し、そのビット線をセンスアンプ６０に接続する。Ｙデコーダ５６は、ステートマシン６２からの選択信号をもとに、リファレンスセルに接続されているビット線を選択し、そのビット線をセンスアンプ６０に接続する。

ソースデコーダ５７，５８は、ステートマシン６２からの制御信号により、所定の電圧を、メモリセルアレイ５１またはリファレンスセルアレイ５２のソース線に印加する。
ゲート電圧発生部５９は、前述した図１のゲート電圧発生部５と同様の機能を有している。ゲート電圧発生部５９は、ステートマシン６２からのモード信号に応じて、所定のゲート電圧を発生する。

センスアンプ６０は、差動型のセンスアンプである。センスアンプ６０は、前述した図１の比較部４と同様の機能を有しており、検証対象のメモリセルに接続されるビット線に流れる電流と、比較対象のリファレンスセルに接続されるビット線に流れる電流とを比較して比較結果をステートマシン６２に出力する。

内部アドレス生成回路６１は、図示しない外部アドレス端子から入力される外部アドレスをもとに、内部アドレス（ロウアドレスとカラムアドレス）を生成する。また、試験時にステートマシン６２からの制御信号をもとに、内部アドレスのインクリメントなどを行う。

ステートマシン６２は、不揮発性メモリ５０の各部を制御する。
（消去試験時の検証方法）
図３は、消去試験時の検証方法の一例の流れを示すフローチャートである。

なお、図３では、消去ベリファイに着目して図示されており、プログラムベリファイや、ソフトプログラムベリファイなどについては省略されている。
まず、ステートマシン６３の制御のもと、一旦セクタの全メモリセルに対してプリプログラムが行われる（ステップＳ１０）。これにより、セクタの全メモリセルが書き込み状態となる。

その後、１ビットごと（１つのメモリセルごと）、消去ベリファイが行われる（ステップＳ１１）。消去ベリファイは、メモリセルやリファレンスセルへのゲート電圧の供給（ステップＳ１１ａ）と、センスアンプ６０による電流の比較（ステップＳ１１ｂ）という処理を含む。

消去ベリファイによる検証結果が“Ｆａｉｌ”である場合には、セクタ全体に消去パルスが印加される（ステップＳ１２）。消去パルスの印加後、メモリセルの閾値電圧（ドレイン−ソース電流が流れ始めるときのゲート電圧）が０Ｖ以下になると過消去状態となり、ワード線の電圧が０Ｖであってもメモリセルに電流が流れてしまう。過消去を避けるため、消去パルスの印加後に、比較的小さい電圧の書き込みパルスを印加して閾値電圧をわずかに上昇させるソフトプログラムが行われる（ステップＳ１３）。なお、図示を省略しているが、ソフトプログラムはソフトプログラムベリファイによって、“Ｆａｉｌ”と判定されたメモリセルに対して実行される。その後、ステップＳ１１からの処理が繰り返される。

一方、消去ベリファイによる検証結果が“Ｐａｓｓ”であった場合には、ステートマシン６３は、セクタの最後のアドレスのメモリセルまで検証結果が“Ｐａｓｓ”となったか判定する（ステップＳ１４）。セクタの最後のアドレスのメモリセルまで検証結果が“Ｐａｓｓ”となっていない場合、ステートマシン６３は、内部アドレス生成回路６１にアドレスをインクリメントさせ（ステップＳ１５）、ステップＳ１１からの処理を繰り返す。

セクタの最後のアドレスのメモリセルまで検証結果が“Ｐａｓｓ”となった場合には、消去試験が終了する。
図４は、消去試験時のメモリセルの閾値電圧分布の推移の例を示す図である。縦軸はメモリセル数、横軸は閾値電圧Ｖｔを示している。

ここでは、プリプログラム後のメモリセルの閾値電圧Ｖｔがおよそ６Ｖ（Ｖｄ：ドレイン電圧＝１Ｖ、Ｉｄ：セル電流＝１０μＡ）としている。これを初期閾値分布とし、図３に示した消去ベリファイと、消去パルスの印加が交互に行われていくと、図４の閾値分布４０１→４０２→４０３→４０４の方向に、全体の閾値分布が徐々に低いＶｔ側に移っていく。消去ベリファイが進むほど閾値分布がブロードになっていくのは、消去パルスの印加がセクタ単位で行われるためである。

消去状態となる閾値電圧Ｖｔｅｒを、図４に示すように、たとえば３Ｖ（Ｖｄ＝１Ｖ、Ｉｄ＝１０μＡ）とすると、セクタ内の全メモリセルの閾値電圧Ｖｔが３Ｖ以下になると、そのセクタの検証結果が、“Ｐａｓｓ”となる。また、過消去防止のためのソフトプログラムを行うため、消去試験後のＶｔ分布は、Ｖｔｓｐ＜Ｖｔ＜Ｖｔｅｒの間に分布している。Ｖｔｓｐは、ソフトプログラムベリファイ用の閾値電圧であり、図４の例では、１Ｖ（Ｖｄ＝１Ｖ、Ｉｄ＝１０μＡ）となっている。

ところで、Ｖｔ分布が全体的に低い電圧側にシフトしてくると、Ｖｔ分布の左端付近に存在するメモリセルで、リーク電流が見え始めてくる。リーク電流は高温の環境下でより大きくなるという性質をもつ。

図５は、温度の違いによるメモリセル（単体）のＩｄ−Ｖｇ特性の変化の一例を示す図である。縦軸はセル電流Ｉｄ、横軸はゲート電圧Ｖｇを示している。なお、ソフトプログラムベリファイ時において、Ｖｇ＝１Ｖ、Ｖｄ＝１Ｖ、Ｉｄ＝１０μＡ、温度は２５℃であるとしている。

図５では、曲線５０１が−４０℃、曲線５０２が２５℃、曲線５０３が１５０℃のときのメモリセルのＩｄ−Ｖｇ特性の変化を示しているが、ゲート電圧（ワード線の電圧）が低い領域では、高温で、よりセル電流Ｉｄが大きくなっていることが分かる。そのため、消去ベリファイ時に、非選択ワード線に接続される非選択メモリセルによって発生するリーク電流は、高温ほど大きくなる。

図６は、高温（１５０℃）で、ビット線に接続されるメモリセルが３種類のケースにおけるゲート電圧Ｖｇとビット線電流Ｉｂの特性の例を示す図である。縦軸はビット線電流Ｉｂ、横軸はゲート電圧Ｖｇを示している。

曲線６０１は、ビット線上に選択メモリセル（前述の検証対象のメモリセル）だけが接続されているときの、Ｉｂ−Ｖｇ特性を示している。曲線６０２は、同一ビット線上に選択メモリセル以外に、閾値電圧Ｖｔを前述したソフトプログラムベリファイ用の閾値電圧Ｖｔｓｐとした非選択メモリセルが５つ（５ビット）接続されているときの、Ｉｂ−Ｖｇ特性を示している。曲線６０３は、同一ビット線上に選択メモリセル以外に、閾値電圧Ｖｔ＝Ｖｔｓｐとした非選択メモリセルが１０個（１０ビット）接続されているときの、Ｉｂ−Ｖｇ特性を示している。

たとえば、消去ベリファイ時に、Ｖｇ＝３．０ＶでＩｂ＝１０μＡ以上流れると検証結果が“Ｐａｓｓ”となるとする。
ビット線電流Ｉｂは、リーク電流の影響で、ビット線に選択メモリセルだけが接続されている場合に対して、閾値電圧Ｖｔ＝Ｖｔｓｐとした非選択メモリセルがビット線に多く接続されているほど大きくなる。たとえば、同一ビット線上に非選択メモリセルが１０ビット接続されている場合には、選択メモリセルだけの場合よりもΔＩｂ分のリーク電流がビット線に流れ込むことになる。

図６の場合、Ｖｇ＝３．０Ｖのとき、選択メモリセルにより流れるＩｂは、“Ｐａｓｓ”となる１０μＡまで達していない（曲線６０１）。しかし、同一ビット線上に非選択メモリセルが１０ビット接続されている場合には、Ｉｂは、“Ｐａｓｓ”となるレベルに達している（曲線６０３）。このように、非選択メモリセルのリーク電流の影響で、選択メモリセルの消去状態を判定できない可能性がある。

これを防止するため、本実施の形態の不揮発性メモリ５０は、消去ベリファイ時のゲート電圧供給ステップ（図３のステップＳ１１ａ）において、リファレンスセルアレイ５２の非選択リファレンスセルにもゲート電圧を供給し、選択ビット線の電流を増やす。つまり、不揮発性メモリ５０は、リファレンスセルアレイ５２にも、メモリセルアレイ５１で生じるリーク電流に相当する電流をビット線に流すようにしている。これにより、メモリセルアレイ５１で生じるリーク電流がセンスアンプ６０での比較結果に与える影響が少なくなる。

図７は、第２の実施の形態の不揮発性メモリのリファレンスセルアレイの一例と、ワード線に印加される電圧の例を示す図である。
リファレンスセルアレイ５２は、複数のリファレンスセル７０、３本のビット線ＢＬｒ１，ＢＬｒ２，ＢＬｒ３、ソース線ＳＬｒ、ワード線ＷＬｒ１，ＷＬｒ２，ＷＬｒ３，ＷＬｒ４，ＷＬｒ５，ＷＬｒ６を有している。また、図中の黒丸は、コンタクトを示している。

図７の例では、ビット線ＢＬｒ２に接続されているリファレンスセル７０のうち、ゲートをワード線ＷＬｒ１に接続しているものを、消去ベリファイ用のリファレンスセル７０ａとしている。なお、ビット線ＢＬｒ２に接続されているリファレンスセル７０のうち、ワード線ＷＬｒ２〜ＷＬｒ６に接続しているものは、ダミーセル７０ｄと呼ぶことにする。消去ベリファイ用のリファレンスセル７０ａと、ダミーセル７０ｄは、ソース線ＳＬｒとも接続されている。

また、図７の例では、ビット線ＢＬｒ１、ワード線ＷＬｒ２、ソース線ＳＬｒに接続されているリファレンスセル７０が、プログラムベリファイ用のリファレンスセル７０ｂである。そして、ビット線ＢＬｒ３、ワード線ＷＬｒ３、ソース線ＳＬｒに接続されているリファレンスセル７０が、ソフトプログラムベリファイ用のリファレンスセル７０ｃである。ビット線ＢＬｒ１には、プログラムベリファイ用のリファレンスセル７０ｂに隣接する１つを除き、リファレンスセル７０は接続されていない（コンタクトが形成されていない）。ビット線ＢＬｒ３には、ソフトプログラムベリファイ用のリファレンスセル７０ｃに隣接する１つを除き、リファレンスセル７０は接続されていない。

スイッチ部５４ｘは、図２に示したＸデコーダ５４の一部を模式的に示したものであり、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６を有している。スイッチＳＷ１は、ワード線ＷＬｒ１に電圧Ｖｅｒを印加するか、ワード線ＷＬｒ２の電位を０Ｖにするか切り替える。スイッチＳＷ２は、ワード線ＷＬｒ２に電圧Ｖｐｇまたは電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ２の電位を０Ｖにするか切り替える。スイッチＳＷ３は、ワード線ＷＬｒ３に電圧Ｖｓｐｇまたは電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ３の電位を０Ｖにするか切り替える。スイッチＳＷ４は、ワード線ＷＬｒ４に電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ４の電位を０Ｖにするか切り替える。スイッチＳＷ５は、ワード線ＷＬｒ５に電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ５の電位を０Ｖにするか切り替える。スイッチＳＷ６は、ワード線ＷＬｒ６に電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ６の電位を０Ｖにするか切り替える。

Ｙデコーダ５６は、ｎチャンネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）であるトランジスタ５６ａ，５６ｂ，５６ｃを有している。
トランジスタ５６ａのドレインは、ビット線ＢＬｒ１に接続されており、トランジスタ５６ｂのドレインは、ビット線ＢＬｒ２に接続されており、トランジスタ５６ｃのドレインは、ビット線ＢＬｒ３に接続されている。トランジスタ５６ａ，５６ｂ，５６ｃのソースには、センスアンプ６０が接続されており、ゲートには、図２に示したステートマシン６２からの選択信号が入力される。

消去ベリファイ時には、選択信号により、トランジスタ５６ａ，５６ｃがオフ、トランジスタ５６ｂがオンされ、ビット線ＢＬｒ２がセンスアンプ６０に接続される。プログラムベリファイ時には、選択信号により、トランジスタ５６ａがオン，トランジスタ５６ｂ，５６ｃがオフされ、ビット線ＢＬｒ１がセンスアンプ６０に接続される。ソフトプログラムベリファイ時には、選択信号により、トランジスタ５６ａ，５６ｂがオフ、トランジスタ５６ｃがオンされ、ビット線ＢＬｒ３がセンスアンプ６０に接続される。

各リファレンスセル７０は、試験の段階で閾値電圧Ｖｔの設定が行われる。たとえば、消去ベリファイ用のリファレンスセル７０ａは、ゲート電圧が電圧Ｖｅｒ（たとえば、３Ｖ）、ドレイン電圧が１Ｖで電流が１０μＡ流れる閾値電圧Ｖｔに設定される。プログラムベリファイ用のリファレンスセル７０ｂは、ゲート電圧が電圧Ｖｐｇ（たとえば、６Ｖ）、ドレイン電圧が１Ｖで電流が１０μＡ流れる閾値電圧Ｖｔに設定される。ソフトプログラムベリファイ用のリファレンスセル７０ｃは、ゲート電圧が電圧Ｖｓｐｇ（たとえば、１Ｖ）、ドレイン電圧が１Ｖで電流が１０μＡ流れる閾値電圧Ｖｔに設定される。なお、１０μＡは例として挙げたターゲット電流である。

消去ベリファイにあたって、まずダミーセル７０ｄも消去ベリファイ用のリファレンスセル７０ａと同じ閾値電圧Ｖｔに設定される。ダミーセル７０ｄも消去ベリファイ用のリファレンスセル７０ａと同じ閾値電圧Ｖｔとすることで、同じゲート電圧で閾値電圧の設定が可能であり、試験時間の増大を抑制できる。

その後、ゲート電圧発生部５９によって、消去ベリファイ用のリファレンスセル７０ａのゲートには前述の電圧Ｖｅｒが印加され、ダミーセル７０ｄのゲートには、スイッチＳＷ２〜ＳＷ６を介して、電圧（Ｖｅｒ−ΔＶ）が印加される。

電圧（Ｖｅｒ−ΔＶ）は、選択メモリセルが接続されたビット線に流れる電流に含まれる、非選択メモリセルのリーク電流の大きさに応じて設定される。たとえば、電圧（Ｖｅｒ−ΔＶ）は、非選択メモリセルの数に応じて、図６に示したようなビット線電流Ｉｂに含まれるリーク電流による増加分（図６のΔＩｂ）を、ダミーセル７０ｄで発生させるように設定される。

また、リーク電流は、図５に示したように温度により変化するため、電圧（Ｖｅｒ−ΔＶ）は、リーク電流の温度変化に応じて設定される。
図８は、電圧（Ｖｅｒ−ΔＶ）の設定例を示す図である。縦軸はリファレンスセルのセル電流Ｉｄ、横軸はリファレンスセルのゲート電圧Ｖｇを示している。

図８の例では曲線８０１が−４０℃（低温）、曲線８０２が２５℃（室温）、曲線８０３が１５０℃（高温）の３つの条件下におけるリファレンスセルのゲート電圧Ｖｇと、セル電流Ｉｄの関係を示している。

たとえば、電圧（Ｖｅｒ−ΔＶ）は、その電圧で、低温、室温条件では、１０μＡの数％程度のセル電流Ｉｄが流れ、高温条件では、１０μＡの５％〜１０％程度のセル電流Ｉｄが流れるように設定される。なお、ビット線ＢＬｒ２に接続されるダミーセル７０ｄの数は、図７の例のように５個に限定されるものではなく、発生させたいリーク電流の量による。

以上のようにゲート電圧を設定した後、センスアンプ６０にてメモリセルアレイ５１で選択されたビット線の電流と、ビット線ＢＬｒ２の電流との比較が行われ比較結果が、ステートマシン６２に出力される。

なお、プログラムベリファイ時には、スイッチＳＷ２により、ワード線ＷＬｒ２には電圧Ｖｐｇが印加され、スイッチＳＷ１，ＳＷ３〜ＳＷ６により、他のワード線ＷＬｒ１，ＷＬｒ３〜ＷＬｒ６の電位は０Ｖとなる。

また、ソフトプログラムベリファイ時には、スイッチＳＷ３により、ワード線ＷＬｒ３には電圧Ｖｓｐｇが印加され、スイッチＳＷ１，ＳＷ２，ＳＷ４〜ＳＷ６により、他のワード線ＷＬｒ１，ＷＬｒ２，ＷＬｒ４〜ＷＬｒ６の電位は０Ｖとなる。

プログラムベリファイやソフトプログラムベリファイの際には、非選択リファレンスセルにリーク電流を発生させなくてもよいため、上記のように非選択ワード線の電位は０Ｖとしている。

このような方法により、消去ベリファイを行う際に、リファレンスセルアレイ５２側でもメモリセルアレイ５１側の非選択メモリセルで発生するリーク電流に相当する電流を発生させることができる。そのため、メモリセルアレイ５１において、センスアンプ６０に接続されるビット線に流れ込むリーク電流がセンスアンプ６０の比較結果に与える影響を、少なくすることができる。

したがって、センスアンプ６０から誤った比較結果が得られることを抑制でき、精度のよい消去ベリファイを行うことができるようになる。
また、消去ベリファイ用のリファレンスセル７０ａと同一ビット線ＢＬｒ２に接続するダミーセル７０ｄの数を調整することで、ビット線ＢＬｒ２に流れる電流量を容易に調整することができる。

次に、上記のようなゲート電圧をリファレンスセルアレイ５２に供給するゲート電圧発生部５９と、Ｘデコーダ５４の一例を説明する。
（ゲート電圧発生部５９と、Ｘデコーダ５４の例）
図９は、ゲート電圧発生部とＸデコーダの回路例を示す図である。図９では、図７に示したリファレンスセルアレイ５２及びＹデコーダ５６についても図示してある。

ゲート電圧発生部５９は、コンパレータ８０、ｎチャンネル型ＭＯＳＦＥＴであるトランジスタ８１，８２，８３，８４、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６を有している。

コンパレータ８０の一方の入力端子には、図示しない基準電圧発生回路からのリファレンス電圧ＶＲＥＦが入力される。他方の入力端子は、トランジスタ８１〜８４のドレインに接続されている。コンパレータ８０の出力端子からは信号ＶＰが出力され、Ｘデコーダ５４に供給される。

抵抗Ｒ１〜Ｒ６は、コンパレータ８０の出力端子と接地端子間に直列に接続されている。トランジスタ８１のソースは抵抗Ｒ２，Ｒ３間のノードに接続され、トランジスタ８２のソースは抵抗Ｒ３，Ｒ４間のノードに接続されている。また、トランジスタ８３のソースは抵抗Ｒ４，Ｒ５間のノードに接続され、トランジスタ８４のソースは抵抗Ｒ５，Ｒ６間のノードに接続されている。トランジスタ８１〜８４のゲートには、前述したステートマシン６２からのモード信号ＶＲｓ，ＶＲｅ，ＶＲｐ，ＷＲが入力される。

図９に示すようなゲート電圧発生部５９では、信号ＶＰを抵抗分割して得られる電圧ＶＤＩＶと、リファレンス電圧ＶＲＥＦとをコンパレータ８０が比較し、信号ＶＰの電位レベルが制御される。

リファレンスセル７０へのプログラム（書き込み）時には、モード信号ＷＲが“１”、モード信号ＶＲｓ，ＶＲｅ，ＶＲｐが“０”となり、トランジスタ８４がオン、トランジスタ８１〜８３がオフする。このとき、信号ＶＰの電位レベルは最大となる。ソフトプログラムベリファイ時には、モード信号ＶＲｓが“１”、他のモード信号ＶＲｅ，ＶＲｐ，ＷＲが“０”となり、トランジスタ８１がオン、トランジスタ８２〜８４がオフする。消去ベリファイ時には、モード信号ＶＲｅが“１”、他のモード信号ＶＲｓ，ＶＲｐ，ＷＲが“０”となり、トランジスタ８２がオン、トランジスタ８１，８３，８４がオフする。プログラムベリファイ時には、モード信号ＶＲｐが“１”、他のモード信号ＶＲｓ，ＶＲｅ，ＷＲが“０”となり、トランジスタ８３がオン、トランジスタ８１，８２，８４がオフする。

消去ベリファイ時の信号ＶＰの電位レベルが、前述した消去ベリファイ用のリファレンスセル７０ａのゲート電圧（電圧Ｖｅｒ）となる。また、消去ベリファイ時には、抵抗Ｒ１，Ｒ２間のノードから取り出される電圧（信号ＶＰを抵抗分圧で降圧した電圧）が、ダミーセル７０ｄのゲート電圧（電圧Ｖｅｒ−ΔＶ）となる。

なお、ベリファイ時の信号ＶＰの電位レベルは、たとえば、プログラムベリファイ時には６Ｖ、イレースベリファイ時には３Ｖ、ソフトプログラムベリファイ時には１Ｖとなるように、抵抗Ｒ１〜Ｒ６の抵抗値が調整されている。

Ｘデコーダ５４は、ＮＡＮＤ回路９０，９１，９２，９３，９４，９５，９６，９７、インバータ１００、ＯＲ回路１０１，１０２，１０３，１０４、レベルシフタ（ＬＶと表記している）１１０，１１１，１１２，１１３，１１４を有している。さらに、Ｘデコーダ５４は、ｐチャンネル型ＭＯＳＦＥＴであるトランジスタ１２０，１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８と、ｎチャンネル型ＭＯＳＦＥＴであるトランジスタ１２９，１３０，１３１，１３２を有している。回路部１３５，１３６は、ＮＡＮＤ回路９６，９７、ＯＲ回路１０４、レベルシフタ１１４、トランジスタ１２３，１３２による回路部と同様の回路構成となっているが、図示を省略している。

ＮＡＮＤ回路９０は、ステートマシン６２からのモード信号ＥＲＳ，ＶＲを入力して、それらのＮＡＮＤ論理演算結果を出力する。モード信号ＥＲＳは、消去動作や消去ベリファイの時に“１”となり、モード信号ＶＲはベリファイ時に“１”となる信号である。インバータ１００は、ＮＡＮＤ回路９０の出力信号の信号レベルを反転した信号ＥＲＶを出力する。レベルシフタ１１０は、ＮＡＮＤ回路９０の出力信号の信号レベルを、電圧（Ｖｅｒ−ΔＶ）で昇圧して生成した信号ＥＲＶＸを出力する。

ＯＲ回路１０１は、モード信号ＶＲ，ＷＲを入力して、それらのＯＲ論理演算結果を出力する。ベリファイ時やプログラム時には、ＯＲ回路１０１の出力は“１”となる。ＮＡＮＤ回路９１〜９７の一方の入力端子には、ＯＲ回路１０１の出力信号が入力される。

また、ＮＡＮＤ回路９１の他方の入力端子には、モード信号ＥＲＳが入力され、ＮＡＮＤ回路９２の他方の入力端子には、モード信号ＰＧＭが入力され、ＮＡＮＤ回路９４の他方の入力端子には、モード信号ＳＰＧＭが入力される。ＮＡＮＤ回路９３の他方の入力端子には、ＯＲ回路１０２の出力信号が入力され、ＮＡＮＤ回路９５の他方の入力端子には、ＯＲ回路１０３の出力信号が入力される。また、ＮＡＮＤ回路９６の他方の入力端子には、モード信号ＤＵＭ０が入力され、ＮＡＮＤ回路９７の他方の入力端子には、ＯＲ回路１０４の出力信号が入力される。

ＯＲ回路１０２には、モード信号ＰＧＭと信号ＥＲＶが入力され、ＯＲ回路１０３には、モード信号ＳＰＧＭと信号ＥＲＶが入力され、ＯＲ回路１０４には、モード信号ＤＵＭ０と信号ＥＲＶが入力される。

モード信号ＰＧＭ，ＳＰＧＭ，ＤＵＭ０は、ステートマシン６２から供給され、信号ＥＲＶは前述したインバータ１００の出力信号である。モード信号ＰＧＭは、プログラム時またはプログラムベリファイ時に“１”となる信号である。モード信号ＳＰＧＭは、ソフトプログラム時またはソフトプログラムベリファイ時に“１”となる信号である。モード信号ＤＵＭ０は、ワード線ＷＬｒ６に接続されたダミーセル７０ｄを駆動する際に“１”となる信号である。

レベルシフタ１１１〜１１４は、ＮＡＮＤ回路９１，９２，９４，９６の出力信号を、ゲート電圧発生部５９から出力される信号ＶＰを用いて昇圧する。
トランジスタ１２０，１２９はインバータとなっている。トランジスタ１２０，１２９のゲートにはレベルシフタ１１１の出力信号が入力され、トランジスタ１２０のソースには信号ＶＰが供給され、トランジスタ１２９のソースは接地されている。また、トランジスタ１２０，１２９のドレインはワード線ＷＬｒ１に接続されている。

また、トランジスタ１２１〜１２３のゲートにはレベルシフタ１１２〜１１４の出力信号が入力され、ソースには信号ＶＰが供給され、ドレインはワード線ＷＬｒ２，ＷＬｒ３，ＷＬｒ６に接続されている。

また、トランジスタ１３０〜１３２のソースは接地されており、ドレインは、トランジスタ１２１〜１２３のドレイン及びワード線ＷＬｒ２，ＷＬｒ３，ＷＬｒ６に接続されている。また、トランジスタ１３０〜１３２のゲートには、ＮＡＮＤ回路９３，９５，９７の出力信号が入力される。

トランジスタ１２４〜１２８のソースは、ゲート電圧発生部５９の抵抗Ｒ１，Ｒ２間のノードに接続されており、消去ベリファイ時には、電圧（Ｖｅｒ−ΔＶ）が入力される。また、トランジスタ１２４〜１２８のゲートには、レベルシフタ１１０から出力される信号ＥＲＶＸが入力される。トランジスタ１２４〜１２８のドレインは、ワード線ＷＬｒ２〜ＷＬｒ６に接続されている。

以下、ステートマシン６２からのモード信号により制御されるＸデコーダ５４の動作を説明する。
消去ベリファイを行う場合、図３に示したように、プリプログラムが行われ、リファレンスセル７０の閾値電圧が設定される。このとき、ステートマシン６２により、モード信号ＷＲ，ＥＲＳ，ＰＧＭ，ＳＰＧＭ，ＤＵＭ０（さらに、モード信号ＤＵＭ０に対応する回路部１３５，１３６に供給される信号）は“１”、図９に示されている他のモード信号は“０”と設定される。

これにより、トランジスタ１２０〜１２３はオンし、トランジスタ１２４〜１２８はゲートがソースとバックバイアスと同電位となりオフする。また、トランジスタ１２９〜１３２もオフする。したがって、プログラム用の電圧レベルの信号ＶＰが、ワード線ＷＬｒ１〜ＷＬｒ６に供給され、ビット線ＢＬｒ２に接続された、消去ベリファイ用のリファレンスセル７０ａとダミーセル７０ｄの閾値電圧の設定が行われる。

消去ベリファイ時には、ステートマシン６２により、モード信号ＶＲｅ，ＥＲＳ，ＶＲ，ＤＵＭ０（さらに、モード信号ＤＵＭ０に対応する回路部１３５，１３６に供給される信号）が“１”、図９に示されている他のモード信号は“０”と設定される。

これにより、トランジスタ１２０はオン、トランジスタ１２９〜１３２はオフのままであるが、トランジスタ１２１〜１２３がオフし、トランジスタ１２４〜１２８がオンする。消去ベリファイ時には、信号ＶＰの電圧レベルが電圧Ｖｅｒとなるため、電圧Ｖｅｒがワード線ＷＬｒ１に印加され、電圧（Ｖｅｒ−ΔＶ）が、他のワード線ＷＬｒ２〜ＷＬｒ６に印加される。電圧（Ｖｅｒ−ΔＶ）は、ダミーセル７０ｄのゲートに印加されるため、消去ベリファイ時に、ダミーセル７０ｄからビット線ＢＬｒ２に流れ込むリーク電流を発生させることができる。

なお、プログラムベリファイ用のリファレンスセル７０ｂのプログラムが行われる場合、ステートマシン６２により、モード信号ＷＲ，ＰＧＭは“１”、図９に示されている他のモード信号は“０”と設定される。

これにより、トランジスタ１２１，１２９，１３１，１３２はオンし、トランジスタ１２０，１２２〜１２８はオフする。したがって、プログラム用の電圧レベルの信号ＶＰが、ワード線ＷＬｒ２に供給され、他のワード線ＷＬｒ１，ＷＬｒ３〜ＷＬｒ６の電位は０Ｖとなる。これにより、ビット線ＢＬｒ１に接続された、プログラムベリファイ用のリファレンスセル７０ｂのプログラムが行われる。

プログラムベリファイ時には、ステートマシン６２により、モード信号ＶＲｐ，ＰＧＭ，ＶＲが“１”、図９に示されている他のモード信号は“０”と設定される。これにより、プログラムベリファイ用の電圧レベルの信号ＶＰが、ワード線ＷＬｒ２に供給され、他のワード線ＷＬｒ１，ＷＬｒ３〜ＷＬｒ６の電位は０Ｖのままである。

以上のようなゲート電圧発生部５９と、Ｘデコーダ５４によれば、消去ベリファイ時に、消去ベリファイ用のリファレンスセル７０ａのゲートに電圧Ｖｅｒを印加し、ダミーセル７０ｄのゲートに電圧（Ｖｅｒ−ΔＶ）を印加することができる。

（第３の実施の形態）
第３の実施の形態の不揮発性メモリは、第２の実施の形態の不揮発性メモリ５０と同様に、図２に示したような各部を有している。ただし、図９に示した第２の実施の形態の不揮発性メモリ５０のリファレンスセルアレイ５２、Ｘデコーダ５４、ゲート電圧発生部５９の回路構成とは、以下のように異なっている。

図１０は、第３の実施の形態の不揮発性メモリのリファレンスセルアレイ、Ｘデコーダ及びゲート電圧発生部の一例を示す図である。
図９に示した第２の実施の形態の不揮発性メモリ５０のリファレンスセルアレイ５２、ゲート電圧発生部５９と同様の要素については同一符号を付している。なお、図１０には、Ｙデコーダ５６も図示してある。

図９の例では、リファレンスセルアレイ５２ａでは、複数のリファレンスセル７０のうち、ビット線ＢＬｒ１、ワード線ＷＬｒ３、ソース線ＳＬｒに接続されているものが、プログラムベリファイ用のリファレンスセル７０ｂである。また、複数のリファレンスセル７０のうち、ビット線ＢＬｒ３、ワード線ＷＬｒ５、ソース線ＳＬｒに接続されているものが、ソフトプログラムベリファイ用のリファレンスセル７０ｃである。

ビット線ＢＬｒ１には、プログラムベリファイ用のリファレンスセル７０ｂとこれに隣接する１つを除き、リファレンスセル７０は接続されていない（コンタクトが形成されていない）。ビット線ＢＬｒ２には、消去ベリファイ用のリファレンスセル７０ａを除き、リファレンスセル７０は接続されていない。ビット線ＢＬｒ３には、ソフトプログラムベリファイ用のリファレンスセル７０ｃとこれに隣接する１つを除き、リファレンスセル７０は接続されていない。

各ベリファイ用のリファレンスセル７０ａ，７０ｂ，７０ｃが接続されていないワード線ＷＬｒ２，ＷＬｒ４，ＷＬｒ６は接地されており、電位は０Ｖとなっている。
ゲート電圧発生部５９ａは、図９に示したゲート電圧発生部５９と同様に、コンパレータ８０とトランジスタ８１〜８４を有しているほか、抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６，Ｒ１７を有している。図９に示したゲート電圧発生部５９より、抵抗の数が増えているのは、抵抗分圧により取り出す電圧が増えているからである。

消去ベリファイの際にプログラムベリファイ用のリファレンスセル７０ｂに供給されるゲート電圧として、電圧ＶＲＰが抵抗Ｒ１０，Ｒ１１間のノードから取り出される。また、消去ベリファイの際にソフトプログラムベリファイ用のリファレンスセル７０ｃに供給されるゲート電圧として、電圧ＶＲＳが抵抗Ｒ１１，Ｒ１２間のノードから取り出される。電圧ＶＲＰは、プログラムベリファイの際にリファレンスセル７０ｂに供給されるゲート電圧よりも低く、電圧ＶＲＳは、ソフトプログラムベリファイの際にリファレンスセル７０ｃに供給されるゲート電圧よりも低い。

Ｘデコーダ５４ａは、ＯＲ回路１４０，１４１，１４２、ＮＡＮＤ回路１５０，１５１，１５２，１５３，１５４，１５５，１５６、レベルシフタ１６０，１６１，１６２，１６３，１６４を有している。さらに、Ｘデコーダ５４ａは、ｐチャンネル型ＭＯＳＦＥＴであるトランジスタ１７０，１７１，１７２，１７３，１７４と、ｎチャンネル型ＭＯＳＦＥＴであるトランジスタ１７５，１７６，１７７を有している。

ＯＲ回路１４０は、ステートマシン６２からのモード信号ＶＲ，ＷＲを入力し、それらのＯＲ論理演算結果を出力する。ベリファイ時やプログラム時には、ＯＲ回路１４０の出力は“１”となる。ＮＡＮＤ回路１５０，１５２，１５３，１５５，１５６の一方の入力端子には、ＯＲ回路１４０の出力信号が入力される。

また、ＮＡＮＤ回路１５０の他方の入力端子には、モード信号ＥＲＳが入力され、ＮＡＮＤ回路１５２の他方の入力端子には、モード信号ＰＧＭが入力され、ＮＡＮＤ回路１５５の他方の入力端子には、モード信号ＳＰＧＭが入力される。ＮＡＮＤ回路１５３の他方の入力端子には、ＯＲ回路１４１の出力信号が入力され、ＮＡＮＤ回路１５６の他方の入力端子には、ＯＲ回路１４２の出力信号が入力される。

ＯＲ回路１４１には、モード信号ＰＧＭ，ＥＲＳが入力され、ＯＲ回路１４２には、モード信号ＳＰＧＭ，ＥＲＳが入力される。
ＮＡＮＤ回路１５１，１５４には、モード信号ＥＲＳ，ＶＲが入力される。ＮＡＮＤ回路１５１，１５４の出力信号は、消去ベリファイの実行時に“０”となり、その他の場合には“１”となる。

レベルシフタ１６０〜１６４は、ＮＡＮＤ回路１５０，１５１，１５２，１５４，１５５の出力信号を、ゲート電圧発生部５９ａから出力される信号ＶＰを用いて昇圧する。
トランジスタ１７０，１７１はインバータとなっている。トランジスタ１７０，１７１のゲートにはレベルシフタ１６０の出力信号が入力され、トランジスタ１７０のソースには信号ＶＰが供給され、トランジスタ１７５のソースは接地されている。また、トランジスタ１７０，１７５のドレインはワード線ＷＬｒ１に接続されている。

また、トランジスタ１７１のゲートにはレベルシフタ１６１の出力信号が入力され、ソースにはゲート電圧発生部５９ａで発生した電圧ＶＲＰが供給され、ドレインはワード線ＷＬｒ３に接続されている。トランジスタ１７２のゲートにはレベルシフタ１６２の出力信号が入力され、ソースには信号ＶＰが供給され、ドレインはワード線ＷＬｒ３に接続されている。また、トランジスタ１７３のゲートにはレベルシフタ１６３の出力信号が入力され、ソースにはゲート電圧発生部５９ａで発生した電圧ＶＲＳが供給され、ドレインはワード線ＷＬｒ５に接続されている。トランジスタ１７４のゲートにはレベルシフタ１６４の出力信号が入力され、ソースには信号ＶＰが供給され、ドレインはワード線ＷＬｒ５に接続されている。

また、トランジスタ１７５〜１７７のソースは接地されており、ドレインは、トランジスタ１７０，１７２，１７４のドレイン及びワード線ＷＬｒ１，ＷＬｒ３，ＷＬｒ５に接続されている。また、トランジスタ１７６，１７７のゲートには、ＮＡＮＤ回路１５３，１５６の出力信号が入力される。

以下、ステートマシン６２からのモード信号により制御されるＸデコーダ５４ａの動作を説明する。
プログラムベリファイ用のリファレンスセル７０ｂのプログラムが行われる場合、ステートマシン６２により、モード信号ＷＲ，ＰＧＭは“１”、図１０に示されている他のモード信号は“０”と設定される。

これにより、トランジスタ１７２，１７５，１７７はオンし、トランジスタ１７０，１７１，１７３，１７４，１７６はオフする。したがって、プログラム用の電圧レベルの信号ＶＰが、ワード線ＷＬｒ３に供給され、他のワード線ＷＬｒ１，ＷＬｒ３〜ＷＬｒ６は０Ｖとなる。これにより、ビット線ＢＬｒ１に接続された、プログラムベリファイ用のリファレンスセル７０ｂのプログラムが行われる。

プログラムベリファイ時には、ステートマシン６２により、モード信号ＶＲｐ，ＰＧＭ，ＶＲが“１”、図９に示されている他のモード信号は“０”と設定される。これにより、プログラムベリファイ用の電圧レベルの信号ＶＰが、ワード線ＷＬｒ３に供給され、他のワード線ＷＬｒ１，ＷＬｒ２，ＷＬｒ４〜ＷＬｒ６は０Ｖのままである。

一方、消去ベリファイを行う際、図３に示したようにプリプログラムが行われ、消去ベリファイ用のリファレンスセル７０ａの閾値電圧が設定される。このとき、ステートマシン６２により、モード信号ＷＲ，ＥＲＳは“１”、図１０に示されている他のモード信号は“０”と設定される。

これにより、トランジスタ１７０はオンし、トランジスタ１７１〜１７７はオフする。したがって、プログラム用の電圧レベルの信号ＶＰが、ワード線ＷＬｒ１に供給され、ビット線ＢＬｒ２に接続された、消去ベリファイ用のリファレンスセル７０ａの閾値電圧の設定が行われる。

本実施の形態では、図９で示したようなダミーセル７０ｄの閾値電圧の設定は行われないので、試験時間を短縮できる。そして、以下の方法により、メモリセルアレイ側で発生するリーク電流の影響を抑制するための電流を発生させる。

消去ベリファイ時、ステートマシン６２により、モード信号ＶＲｅ，ＥＲＳ，ＶＲが“１”、図１０に示されている他のモード信号は“０”と設定される。
これにより、トランジスタ１７０，１７１，１７３がオンし、トランジスタ１７２，１７４，１７５〜１７７がオフする。消去ベリファイ時には、信号ＶＰの電圧レベルが電圧Ｖｅｒとなるため、電圧Ｖｅｒが選択ワード線であるワード線ＷＬｒ１に印加される。また、上記のようなトランジスタ１７０〜１７７の状態により、電圧ＶＲＰが、非選択ワード線であるワード線ＷＬｒ３に印加され、電圧ＶＲＳが非選択ワード線であるワード線ＷＬｒ５に印加される。

さらに、第３の実施の形態では、消去ベリファイ時、ステートマシン６２は、Ｙデコーダ５６のトランジスタ５６ｂだけでなく、トランジスタ５６ａ，５６ｃもオンする。これにより、消去ベリファイ用のリファレンスセル７０ａが接続されたビット線ＢＬｒ２に、プログラムベリファイ用及びソフトプログラムベリファイ用のリファレンスセル７０ｂ，７０ｃが接続されたビット線ＢＬｒ１，ＢＬｒ３が電気的に接続される。

上記のように、ワード線ＷＬｒ３，ＷＬｒ５に電圧ＶＲＰ，ＶＲＳが印加されるため、プログラムベリファイ用及びソフトプログラムベリファイ用のリファレンスセル７０ｂ，７０ｃのゲートには電圧ＶＲＰ，ＶＲＳが供給され、セル電流が流れる。この電流がセンスアンプ６０に流れ込むビット線ＢＬｒ２の電流を増加させる。

これにより、メモリセルアレイ側で発生するリーク電流がセンスアンプ６０の比較結果に与える影響を、少なくすることができる。
なお、電圧ＶＲＰ，ＶＲＳは、メモリセルアレイ側で発生するリーク電流の大きさに応じてゲート電圧発生部５９ａの抵抗Ｒ１０〜Ｒ１７にて設定される。

また、リーク電流は、図５に示したように温度により変化するため、電圧ＶＲＰ，ＶＲＳは、リーク電流の温度変化に応じて設定される。消去ベリファイ時に、たとえば、消去ベリファイ用のリファレンスセル７０ａが１０μＡの電流を流すとする。このとき、リファレンスセル７０ｂ，７０ｃにおいて、たとえば、前述した低温、室温条件では、１０μＡの数％程度のセル電流が流れ、高温条件では、１０μＡの５％〜１０％程度のセル電流が流れるように電圧ＶＲＰ，ＶＲＳが設定される。

これにより、メモリセルアレイ側で発生するリーク電流がセンスアンプ６０の比較結果に与える影響をより少なくすることができ、精度のよい消去ベリファイが可能となる。
なお、第３の実施の形態では、消去ベリファイ時に、メモリセルアレイ側で発生するリーク電流に相当する電流を得るために、上記のような電圧ＶＲＰ，ＶＲＳが印加される非選択リファレンスセルが多い方が好ましい。

図１０に示した例では、消去ベリファイ用、プログラムベリファイ用またはソフトベリファイ用のリファレンスセル７０ａ，７０ｂ，７０ｃをそれぞれ１つとしたがこれに限定されない。リファレンスセルアレイ５２ａにおいて、さらにビット線を設けて、そのビット線にリファレンスセルを接続するようにしてもよい。

（電子装置）
図１１は、不揮発性メモリを備えた電子装置の例を示す図である。図１１では、電子装置としてマイクロコントローラ（以下マイコンと略す）の例が示されている。

電子装置２００は、ＣＰＵ（Central Processing Unit）２０１，不揮発性メモリ２０２、ＲＡＭ（Random Access Memory）２０３、Ａ／Ｄ（Analogue/Digital）変換部２０４、クロック生成部２０５、タイマー部２０６、通信処理部２０７を有している。各部はバス２０８に接続されている。

ＣＰＵ２０１は、各種の演算処理を行い、バス２０８を介して各部を制御する。
不揮発性メモリ２０２は、図２に示したような各部を有し、ＲＯＭ（Read Only Memory）と同じようにプログラム格納用メモリとして用いられる。ＣＰＵ２０１からの制御信号をもとに、ステートマシン６２がモード信号を生成し、前述したような各種の動作が行われる。

ＲＡＭ２０３は、ＣＰＵ１０１が実行するプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。電源オフ時には、データが消去されるので、ＲＡＭ２０３中のデータは、たとえば、一旦不揮発性メモリ２０２に格納される。

Ａ／Ｄ変換部２０４は、入出力信号のＡ／Ｄ変換を行う。
クロック生成部２０５は、たとえば、ＰＬＬ（Phase Locked Loop）回路を有し、電子装置２００を動作させるためのクロック信号を生成する。

タイマー部２０６は、電子装置２００のタイミング制御に用いられる。
通信処理部２０７は、たとえば、ＵＳＢ（Universal Serial Bus）インタフェースなどであり、外部機器などとの間で信号の送受信を行う。

第１乃至第３の実施の形態の不揮発性メモリは、たとえば、上記のような電子装置２００の不揮発性メモリ２０２として搭載される。
第１乃至第３の実施の形態の不揮発性メモリは、精度のよい消去ベリファイが可能であるので、消去状態となっていないにも関わらず、消去状態であると認識されるメモリセルの発生を抑制できる。そのため、このような不揮発性メモリを用いた電子装置２００では、メモリセルの状態が誤って認識されることによる誤動作が抑制される。

以上、実施の形態に基づき、本発明の不揮発性メモリ、電子装置及び検証方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

また、以上の実施の形態では、メモリセル及びリファレンスセルをＮチャネル型メモリセルで構成した場合について説明したが、本発明はメモリセル及びリファレンスセルをＰチャネル型メモリセルで構成した場合にも適用できる。この場合は、ワード線に供給する第１〜第３のゲート電圧の大小の関係を逆にすればよい。

１ 不揮発性メモリ
２ メモリセルアレイ
３ リファレンスセルアレイ
４ 比較部
５ ゲート電圧発生部
６ 制御部
２１，２１ａ メモリセル
３１，３１ａ，３１ｂ，３１ｃ リファレンスセル
ＢＬ，ＢＬｒ，ＢＬａ，ＢＬｂ ビット線
ＷＬ，ＷＬｒ，ＷＬａ，ＷＬｂ ワード線
ＳＬ，ＳＬｒ ソース線

Claims (8)

1. Ｎ個のメモリセルに接続された第１ビット線を有するメモリセルアレイと、
   Ｎ個より少ないＭ個のリファレンスセルに接続された第２ビット線を有するリファレンスセルアレイと、
   前記第１ビット線に流れる第１の電流と、前記第２ビット線に流れる第２の電流とを比較する比較部と、
   消去ベリファイ時に、前記Ｎ個のメモリセルに含まれる第１のメモリセルに接続される第１選択ワード線に第１のゲート電圧を供給し、前記Ｍ個のリファレンスセルに含まれる第１のリファレンスセルに接続される第２選択ワード線に前記第１のゲート電圧を供給し、前記メモリセルアレイに接続された第１の非選択ワード線に第２のゲート電圧を供給し、前記リファレンスセルアレイに接続された第２の非選択ワード線に第３のゲート電圧を供給するゲート電圧発生部と、を有し、
   前記第２の非選択ワード線に接続された前記リファレンスセルに流れる電流は、前記第１の非選択ワード線に接続された前記メモリセルに流れる電流より大きいことを特徴とする不揮発性メモリ。
2. 前記第３のゲート電圧は、前記第１のゲート電圧と前記第２のゲート電圧の中間のゲート電圧であることを特徴とする、請求項１記載の不揮発性メモリ。
3. 前記リファレンスセルはＮチャネル型メモリセルで構成されており、前記第３のゲート電圧は前記第２のゲート電圧よりも高いことを特徴とする、請求項１記載の不揮発性メモリ。
4. 前記第２の非選択ワード線は、前記第２ビット線に接続された非選択リファレンスセルに接続されており、
   前記第３のゲート電圧は、前記第１のゲート電圧よりも低い電圧である、請求項３記載の不揮発性メモリ。
5. 前記第２ビット線に接続された非選択リファレンスセルの閾値電圧は、前記第１のリファレンスセルの閾値電圧と同じ電圧に設定されている、請求項４記載の不揮発性メモリ。
6. 前記第２の非選択ワード線は、前記Ｍ個のリファレンスセルに含まれ第３ビット線に接続された第２のリファレンスセルに接続され、
   前記第２のリファレンスセルは前記消去ベリファイとは異なるベリファイにおいて選択され第４のゲート電圧が供給されるリファレンスセルであり、
   前記第３のゲート電圧は、前記第４のゲート電圧よりも低く、
   前記第３ビット線は、前記消去ベリファイ時に、前記第２ビット線に接続される、請求項３記載の不揮発性メモリ。
7. 不揮発性メモリと、
   前記不揮発性メモリを制御するプロセッサと、を有し、
   前記不揮発性メモリは、
   Ｎ個のメモリセルに接続された第１ビット線を有するメモリセルアレイと、
   Ｎ個より少ないＭ個のリファレンスセルに接続された第２ビット線を有するリファレンスセルアレイと、
   前記第１ビット線に流れる第１の電流と、前記第２ビット線に流れる第２の電流とを比較する比較部と、
   消去ベリファイ時に前記Ｎ個のメモリセルに含まれる第１のメモリセルに接続される第１選択ワード線に第１のゲート電圧を供給し、前記Ｍ個のリファレンスセルに含まれる第１のリファレンスセルに接続される第２選択ワード線に前記第１のゲート電圧を供給し、前記メモリセルアレイに接続された第１の非選択ワード線に第２のゲート電圧を供給し、前記リファレンスセルアレイに接続された第２の非選択ワード線に第３のゲート電圧を供給するゲート電圧発生部と、を有し、
   前記第２の非選択ワード線に接続された前記リファレンスセルに流れる電流は、前記第１の非選択ワード線に接続された前記メモリセルに流れる電流より大きいことを特徴とする電子装置。
8. Ｎ個のメモリセルに接続された第１ビット線を有するメモリセルアレイと、Ｎ個より少ないＭ個のリファレンスセルに接続された第２ビット線を有するリファレンスセルアレイと、を有する不揮発性メモリの前記メモリセルの状態を検証する際に、
   比較部が、前記第１ビット線に流れる第１の電流と、前記第２ビット線に流れる第２の電流とを比較し、
   ゲート電圧発生部が、消去ベリファイ時に前記Ｎ個のメモリセルに含まれる第１のメモリセルに接続される第１選択ワード線に第１のゲート電圧を供給し、前記Ｍ個のリファレンスセルに含まれる第１のリファレンスセルに接続される第２選択ワード線に前記第１のゲート電圧を供給し、前記メモリセルアレイに接続された第１の非選択ワード線に第２のゲート電圧を供給し、前記リファレンスセルアレイに接続された第２の非選択ワード線に第３のゲート電圧を供給し、
   前記第２の非選択ワード線に接続された前記リファレンスセルに流れる電流は、前記第１の非選択ワード線に接続された前記メモリセルに流れる電流より大きいことを特徴とする検証方法。

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