JP2013218772A5 - - Google Patents

Description

なお、図３では、消去ベリファイに着目して図示されており、プログラムベリファイや、ソフトプログラムベリファイなどについては省略されている。
まず、ステートマシン６２の制御のもと、一旦セクタの全メモリセルに対してプリプログラムが行われる（ステップＳ１０）。これにより、セクタの全メモリセルが書き込み状態となる。

一方、消去ベリファイによる検証結果が“Ｐａｓｓ”であった場合には、ステートマシン６２は、セクタの最後のアドレスのメモリセルまで検証結果が“Ｐａｓｓ”となったか判定する（ステップＳ１４）。セクタの最後のアドレスのメモリセルまで検証結果が“Ｐａｓｓ”となっていない場合、ステートマシン６２は、内部アドレス生成回路６１にアドレスをインクリメントさせ（ステップＳ１５）、ステップＳ１１からの処理を繰り返す。

ここでは、プリプログラム後のメモリセルの閾値電圧Ｖｔがおよそ６Ｖ（Ｖｄ：ドレイン電圧＝１Ｖ、Ｉｄ：セル電流＝１０μＡ）としている。これを初期閾値分布とし、図３に示した消去ベリファイと、消去パルスの印加が交互に行われていくと、図４の閾値電圧分布４０１→４０２→４０３→４０４の方向に、全体の閾値電圧分布が徐々に低いＶｔ側に移っていく。消去ベリファイが進むほど閾値電圧分布がブロードになっていくのは、消去パルスの印加がセクタ単位で行われるためである。

図６の場合、Ｖｇ＝３．０Ｖのとき、選択メモリセルに流れるＩｂは、“Ｐａｓｓ”となる１０μＡまで達していない（曲線６０１）。しかし、同一ビット線上に非選択メモリセルが１０ビット接続されている場合には、Ｉｂは、“Ｐａｓｓ”となるレベルに達している（曲線６０３）。このように、非選択メモリセルのリーク電流の影響で、選択メモリセルの消去状態を判定できない可能性がある。

スイッチ部５４ｘは、図２に示したＸデコーダ５４の一部を模式的に示したものであり、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６を有している。スイッチＳＷ１は、ワード線ＷＬｒ１に電圧Ｖｅｒを印加するか、ワード線ＷＬｒ１の電位を０Ｖにするか切り替える。スイッチＳＷ２は、ワード線ＷＬｒ２に電圧Ｖｐｇまたは電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ２の電位を０Ｖにするか切り替える。スイッチＳＷ３は、ワード線ＷＬｒ３に電圧Ｖｓｐｇまたは電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ３の電位を０Ｖにするか切り替える。スイッチＳＷ４は、ワード線ＷＬｒ４に電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ４の電位を０Ｖにするか切り替える。スイッチＳＷ５は、ワード線ＷＬｒ５に電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ５の電位を０Ｖにするか切り替える。スイッチＳＷ６は、ワード線ＷＬｒ６に電圧（Ｖｅｒ−ΔＶ）を印加するか、ワード線ＷＬｒ６の電位を０Ｖにするか切り替える。

消去ベリファイ時の信号ＶＰの電位レベルが、前述した消去ベリファイ用のリファレンスセル７０ａのゲート電圧（電圧Ｖｅｒ）となる。また、消去ベリファイ時には、抵抗Ｒ１，Ｒ２間のノードから取り出される電圧（信号ＶＰを抵抗分圧した電圧）が、ダミーセル７０ｄのゲート電圧（電圧Ｖｅｒ−ΔＶ）となる。

図１０の例では、リファレンスセルアレイ５２ａでは、複数のリファレンスセル７０のうち、ビット線ＢＬｒ１、ワード線ＷＬｒ３、ソース線ＳＬｒに接続されているものが、プログラムベリファイ用のリファレンスセル７０ｂである。また、複数のリファレンスセル７０のうち、ビット線ＢＬｒ３、ワード線ＷＬｒ５、ソース線ＳＬｒに接続されているものが、ソフトプログラムベリファイ用のリファレンスセル７０ｃである。

レベルシフタ１６０〜１６４は、ＮＡＮＤ回路１５０，１５１，１５２，１５４，１５５の出力信号を、ゲート電圧発生部５９ａから出力される信号ＶＰを用いて昇圧する。
トランジスタ１７０，１７５はインバータとなっている。トランジスタ１７０，１７５のゲートにはレベルシフタ１６０の出力信号が入力され、トランジスタ１７０のソースには信号ＶＰが供給され、トランジスタ１７５のソースは接地されている。また、トランジスタ１７０，１７５のドレインはワード線ＷＬｒ１に接続されている。

プログラムベリファイ時には、ステートマシン６２により、モード信号ＶＲｐ，ＰＧＭ，ＶＲが“１”、図１０に示されている他のモード信号は“０”と設定される。これにより、プログラムベリファイ用の電圧レベルの信号ＶＰが、ワード線ＷＬｒ３に供給され、他のワード線ＷＬｒ１，ＷＬｒ２，ＷＬｒ４〜ＷＬｒ６は０Ｖのままである。

図１０に示した例では、消去ベリファイ用、プログラムベリファイ用またはソフトプログラムベリファイ用のリファレンスセル７０ａ，７０ｂ，７０ｃをそれぞれ１つとしたがこれに限定されない。リファレンスセルアレイ５２ａにおいて、さらにビット線を設けて、そのビット線にリファレンスセルを接続するようにしてもよい。

ＲＡＭ２０３は、ＣＰＵ２０１が実行するプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。電源オフ時には、データが消去されるので、ＲＡＭ２０３中のデータは、たとえば、一旦不揮発性メモリ２０２に格納される。
Ａ／Ｄ変換部２０４は、入出力信号のＡ／Ｄ変換を行う。

また、以上の実施の形態では、メモリセル及びリファレンスセルをＮチャネル型セルで構成した場合について説明したが、本発明はメモリセル及びリファレンスセルをＰチャネル型セルで構成した場合にも適用できる。この場合は、ワード線に供給する第１〜第３のゲート電圧の大小の関係を逆にすればよい。

Claims (4)

1. Ｎ個のメモリセルに接続された第１ビット線を有するメモリセルアレイと、
   Ｎ個より少ないＭ個のリファレンスセルに接続された第２ビット線を有するリファレンスセルアレイと、
   前記第１ビット線に流れる第１の電流と、前記第２ビット線に流れる第２の電流とを比較する比較部と、
   消去ベリファイ時に、前記Ｎ個のメモリセルに含まれる第１のメモリセルに接続される第１選択ワード線に第１のゲート電圧を供給し、前記Ｍ個のリファレンスセルに含まれる第１のリファレンスセルに接続される第２選択ワード線に前記第１のゲート電圧を供給し、前記メモリセルアレイに接続された第１の非選択ワード線に第２のゲート電圧を供給し、前記リファレンスセルアレイに接続された第２の非選択ワード線に第３のゲート電圧を供給するゲート電圧発生部と、を有し、
   前記第２の非選択ワード線に接続されたリファレンスセルに流れる電流は、前記第１の非選択ワード線に接続されたメモリセルに流れる電流より大きいことを特徴とする不揮発性メモリ。
2. 前記リファレンスセルはＮチャネル型セルで構成されており、前記第３のゲート電圧は前記第２のゲート電圧よりも高いことを特徴とする、請求項１記載の不揮発性メモリ。
3. 不揮発性メモリと、
   前記不揮発性メモリを制御するプロセッサと、を有し、
   前記不揮発性メモリは、
   Ｎ個のメモリセルに接続された第１ビット線を有するメモリセルアレイと、
   Ｎ個より少ないＭ個のリファレンスセルに接続された第２ビット線を有するリファレンスセルアレイと、
   前記第１ビット線に流れる第１の電流と、前記第２ビット線に流れる第２の電流とを比較する比較部と、
   消去ベリファイ時に、前記Ｎ個のメモリセルに含まれる第１のメモリセルに接続される第１選択ワード線に第１のゲート電圧を供給し、前記Ｍ個のリファレンスセルに含まれる第１のリファレンスセルに接続される第２選択ワード線に前記第１のゲート電圧を供給し、前記メモリセルアレイに接続された第１の非選択ワード線に第２のゲート電圧を供給し、前記リファレンスセルアレイに接続された第２の非選択ワード線に第３のゲート電圧を供給するゲート電圧発生部と、を有し、
   前記第２の非選択ワード線に接続されたリファレンスセルに流れる電流は、前記第１の非選択ワード線に接続されたメモリセルに流れる電流より大きいことを特徴とする電子装置。
4. Ｎ個のメモリセルに接続された第１ビット線を有するメモリセルアレイと、Ｎ個より少ないＭ個のリファレンスセルに接続された第２ビット線を有するリファレンスセルアレイと、を有する不揮発性メモリの前記メモリセルの状態を検証する際に、
   比較部が、前記第１ビット線に流れる第１の電流と、前記第２ビット線に流れる第２の電流とを比較し、
   ゲート電圧発生部が、消去ベリファイ時に、前記Ｎ個のメモリセルに含まれる第１のメモリセルに接続される第１選択ワード線に第１のゲート電圧を供給し、前記Ｍ個のリファレンスセルに含まれる第１のリファレンスセルに接続される第２選択ワード線に前記第１のゲート電圧を供給し、前記メモリセルアレイに接続された第１の非選択ワード線に第２のゲート電圧を供給し、前記リファレンスセルアレイに接続された第２の非選択ワード線に第３のゲート電圧を供給し、
   前記第２の非選択ワード線に接続されたリファレンスセルに流れる電流は、前記第１の非選択ワード線に接続されたメモリセルに流れる電流より大きいことを特徴とする検証方法。