TWI768901B - 記憶體裝置及其操作方法 - Google Patents

Abstract

本案提出記憶體裝置及其操作方法。記憶體裝置包括：一記憶體陣列，包括複數個記憶體單元；一第一區域信號線解碼器，耦接至該記憶體陣列；一第二區域信號線解碼器，耦接至該記憶體陣列；以及一控制器，耦接且控制該記憶體陣列、該第一區域信號線解碼器與該第二區域信號線解碼器。在程式化時，該些記憶體晶胞的一臨界電壓分布低於一讀取電壓。在抹除時，該些記憶體晶胞的一臨界電壓分布高於該讀取電壓。

Description

記憶體裝置及其操作方法

本發明是有關於一種記憶體裝置及其操作方法。

以目前而言，記憶體裝置已朝向3D堆疊發展，以提高記憶體密度。

以3D結構而言，除了3D NAND快閃記憶體與3D NOR快閃記憶體之外，目前又已發展出3D AND快閃記憶體。以電晶體連接方式而言，在3D NAND快閃記憶體中，記憶體電晶體乃是串聯；相反地，在3D AND快閃記憶體中，記憶體電晶體乃是並聯。

以目前而言，在對記憶體進行抹除時，會遇到過度抹除(over erase)的問題，且抹除速度較慢。此外，由於抹除速度較慢，也會導致臨界電壓分布較寬。這將會負面影響3D記憶體的效能。

根據本案一實施例，提出一種記憶體裝置，包括：一記憶體陣列，包括複數個記憶體單元；一第一區域信號線解碼器，耦接至該記憶體陣列；一第二區域信號線解碼器，耦接至該記憶體陣列；以及一控制器，耦接且控制該記憶體陣列、該第一區域信號線解碼器與該第二區域信號線解碼器。在程式化時，該些記憶體晶胞的一臨界電壓分布低於一讀取電壓。在抹除時，該些記憶體晶胞的一臨界電壓分布高於該讀取電壓。

根據本案另一實施例，提出一種記憶體裝置之操作方法，該記憶體裝置包括具有複數個記憶體晶胞之一記憶體陣列，該操作方法包括：在程式化時，施加一第二整體信號線電壓至該些記憶體晶胞之一第一目標記憶體晶胞，以使得該第一目標記憶體晶胞的一第一臨界電壓分布低於一讀取電壓；以及，在抹除時，施加一第一整體信號線電壓至該些記憶體晶胞之一第二目標記憶體晶胞，以使得該第二目標記憶體晶胞的一第二臨界電壓分布高於該讀取電壓。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

請參照第1圖，其繪示根據本案一實施例的記憶體裝置的電路示意圖。如第1圖所示，本案一實施例的記憶體裝置100包括：記憶體陣列110，控制器120，區域源極線解碼器D_LSL與區域位元線解碼器D_LBL。記憶體陣列110包括以陣列排列的複數個記憶體單元MC。該些記憶體單元MC耦接至複數條字元線(如WL(Y, Z)、WL(Y, Z+1)、WL(Y+1, Z)、WL(Y+1, Z+1)等)、複數條區域源極線(如LSL1~LSL4)與複數條區域位元線(如LBL1~LBL4)。控制器120耦接至記憶體陣列110、區域源極線解碼器D_LSL與區域位元線解碼器D_LBL，用以控制記憶體陣列110、區域源極線解碼器D_LSL與區域位元線解碼器D_LBL。例如但不受限於，控制器120控制記憶體陣列110的讀取操作、程式化操作、抹除操作與壓力回復(stress recovery)操作。

區域源極線解碼器D_LSL耦接至記憶體陣列110。區域源極線解碼器D_LSL包括：PMOS電晶體P11~P14與NMOS電晶體N11~N14。該些PMOS電晶體P11~P14與NMOS電晶體N11~N14組成複數個CMOS(互補式金屬氧化物半導體，Complementary Metal-Oxide-Semiconductor)解碼器(也稱為複數個第一CMOS單元)，各CMOS解碼器包括一PMOS電晶體與一NMOS電晶體。

相似地，區域位元線解碼器D_LBL耦接至記憶體陣列110。區域位元線解碼器D_LBL包括：PMOS電晶體P21~P24與NMOS電晶體N21~N24。PMOS電晶體P21~P24與NMOS電晶體N21~N24組成複數個CMOS解碼器(也稱為複數個第二CMOS單元)，各CMOS解碼器包括PMOS電晶體與NMOS電晶體。

以PMOS電晶體P11為例，PMOS電晶體P11具有：一第一端(如源極)耦接至區域源極線LSL1，一第二端(如汲極)耦接至整體位元線之一(如GBLN)，以及一控制端(如閘極)接收一控制信號(未示出)。PMOS電晶體P12~P14的耦接關係類似於PMOS電晶體P11。

相似地，以PMOS電晶體P21為例，PMOS電晶體P21具有：一第一端(如源極)耦接至區域位元線LBL1，一第二端(如汲極)耦接至整體位元線之一(如GBLN)，以及一控制端(如閘極)接收一控制信號(未示出)。PMOS電晶體P22~P24的耦接關係類似於PMOS電晶體P21。

以NMOS電晶體N11為例，NMOS電晶體N11具有：一第一端(如源極)耦接至區域源極線LSL1，一第二端(如汲極)耦接至整體源極線之一(如GSLN)，以及一控制端(如閘極)接收一控制信號(未示出)。NMOS電晶體N12~N14的耦接關係類似於NMOS電晶體N11。

以NMOS電晶體N21為例，NMOS電晶體N21具有：一第一端(如源極)耦接至區域位元線LBL1，一第二端(如汲極)耦接至整體源極線之一(如GSLN)，以及一控制端(如閘極)接收一控制信號(未示出)。NMOS電晶體N22~N24的耦接關係類似於NMOS電晶體N21。

各該些PMOS電晶體P11~P14、PMOS電晶體P21~P24、NMOS電晶體N11~N14與NMOS電晶體N22~N24皆被獨立控制，以對該些記憶體晶胞MC進行讀取、抹除、程式化與壓力回復(stress recovery)。

現將說明區域源極線解碼器D_LSL與區域位元線解碼器D_LBL之操作。

以區域源極線解碼器D_LSL而言，當區域源極線解碼器D_LSL的NMOS電晶體N11~N14之至少一者導通時，可將整體源極線GSLN上的電壓傳導至區域源極線，進而使記憶體晶胞MC的第一端電壓拉低至整體源極線GSLN上的電壓。相似地，當區域源極線解碼器D_LSL的PMOS電晶體P11~P14之至少一者導通時，可將整體位元線GBLN上的電壓傳導至區域源極線，進而使記憶體晶胞MC的第一端電壓拉高至整體位元線GBLN上的電壓。

相似地，以區域位元線解碼器D_LBL而言，當區域位元線解碼器D_LBL之NMOS電晶體N21~N24之至少一者導通時，可將整體源極線GSLN上的電壓傳導至區域位元線，進而使記憶體晶胞MC的第二端電壓拉低至整體源極線GSLN上的電壓。相似地，當區域位元線解碼器D_LBL的PMOS電晶體P21~P24之至少一者導通時，可將整體位元線GBLN上的電壓傳導至區域位元線，進而使記憶體晶胞MC的第二端電壓拉高至整體位元線GBLN上的電壓。

第2圖顯示根據本案一實施例進行讀取時的操作示意圖。如第2圖所示，在區域源極線解碼器D_LSL內，耦接至受選記憶體晶胞SMC的PMOS電晶體(如P11)為不導通，其他PMOS電晶體(如P12~P14)為不導通；以及，耦接至受選記憶體晶胞SMC的NMOS電晶體(如N11)為導通但其他NMOS電晶體(如N12~N14)為不導通。在區域位元線解碼器D_LBL內，耦接至受選記憶體晶胞SMC的PMOS電晶體(如P21)為導通但其他PMOS電晶體(如P22~P24)為不導通；以及，耦接至受選記憶體晶胞SMC的NMOS電晶體(如N11)為不導通且其他NMOS電晶體(如N12~N14)也為不導通。故而，受選記憶體晶胞SMC的第一端電壓為整體源極線GSLN的電壓(例如但不受限於為0V)而受選記憶體晶胞SMC的第二端電壓為整體位元線GBLN上的電壓(例如但不受限於為1.5V)。此外，耦接至受選記憶體晶胞SMC的位元線(如WL(Y+1, Z+1))上的電壓(例如但不受限於為5V)以導通受選記憶體晶胞SMC，而其他未選字元線電壓例如但不受限於為0V)。藉此操作，可讀取受選記憶體晶胞SMC。當知，上述電壓數值乃是用於舉例說明，本案並不受限於此。

亦即，在本案實施例中，進行讀取時，該區域源極線解碼器將一整體源極線電壓傳導至該些記憶體單元之一第一目標記憶體晶胞；以及該區域位元線解碼器將一整體位元線電壓傳導至該第一目標記憶體晶胞。

第3圖顯示根據本案一實施例進行程式化時的操作示意圖。如第3圖所示，在區域源極線解碼器D_LSL內，耦接至受選記憶體晶胞SMC的PMOS電晶體(如P11)為導通但其他PMOS電晶體(如P12~P14)則不導通；以及耦接至受選記憶體晶胞SMC的NMOS電晶體(如N11)為不導通但其他NMOS電晶體(如N12~N14)則導通。在區域位元線解碼器D_LBL內，耦接至受選記憶體晶胞SMC的PMOS電晶體(如P21)為導通但其他PMOS電晶體(如P22~P24)則不導通；以及耦接至受選記憶體晶胞SMC的NMOS電晶體(如N21)為不導通但其他NMOS電晶體(如N22~N24)則導通。故而，受選記憶體晶胞SMC的第一端電壓為整體位元線GBLN的電壓(例如但不受限於為+11V)而受選記憶體晶胞SMC的第二端電壓為整體位元線GBLN上的電壓(例如但不受限於為+11V)。此外，耦接至受選記憶體晶胞SMC的受選位元線(如WL(Y+1, Z+1))上的電壓(例如但不受限於為-11V) ，而其他未選字元線電壓例如但不受限於為3V)。所以，受選記憶體晶胞SMC的閘極-源極電壓為-11V-11V=-22V，能使得受選記憶體晶胞SMC被程式化。至於其他未選記憶體晶胞的閘極-源極電壓(例如是-8V或+6V)則無法如此低，無法被程式化。藉此程式化操作，可程式化受選記憶體晶胞SMC。當知，上述電壓數值乃是用於舉例說明，本案並不受限於此。

也就是說，在本案實施例中，當進行程式化時，讓受選記憶體晶胞的閘極-源極電壓為低準位電壓(例如-22V)。

亦即，在本案實施例中，進行程式化時，該區域源極線解碼器將一整體位元線電壓傳導至該些記憶體單元之一第二目標記憶體晶胞；以及該區域位元線解碼器將該整體位元線電壓傳導至該第二目標記憶體晶胞。

第4圖顯示根據本案一實施例進行抹除時的操作示意圖。在進行抹除時，一次可針對複數條字元線的耦接記憶體晶胞進行抹除。如第4圖所示，在區域源極線解碼器D_LSL內， PMOS電晶體P11~P14不導通，而NMOS電晶體N11~N14為導通。在區域位元線解碼器D_LBL內，PMOS電晶體P21~P24為不導通；以及NMOS電晶體N21~N24為導通。故而，受選記憶體晶胞SMC的第一端電壓為整體源極線GSLN的電壓(例如但不受限於為-10V)而受選記憶體晶胞SMC的第二端電壓為整體源極線GSLN上的電壓(例如但不受限於為-10V)。此外，耦接至受選記憶體晶胞SMC的受選位元線(如WL(Y+1, Z+1)與WL(Y+1, Z))上的電壓例如但不受限於為+12V ，而其他未選字元線的電壓例如但不受限於為-2V。所以，受選記憶體晶胞SMC的閘極-源極電壓為+12-(-10V)=+22V，能使得受選記憶體晶胞SMC被抹除。至於其他未選記憶體晶胞的閘極-源極電壓則為-2V-(-10V)=+8V，無法被抹除。藉此抹除操作，可抹除受選記憶體晶胞SMC。當知，上述電壓數值乃是用於舉例說明，本案並不受限於此。

也就是說，在本案實施例中，當進行抹除時，讓受選記憶體晶胞的閘極-源極電壓為高準位電壓(例如+22V)。

亦即，在本案實施例中，在進行抹除時，該區域源極線解碼器將一整體源極線電壓傳導至該些記憶體單元之一第三目標記憶體晶胞；以及該區域位元線解碼器將該整體源極線電壓傳導至該第三目標記憶體晶胞。

第5圖顯示根據本案一實施例進行壓力回復時的操作示意圖。如第5圖所示，在區域源極線解碼器D_LSL內，耦接至受選記憶體晶胞SMC的PMOS電晶體(如P11)為不導通但其他PMOS電晶體(如P12~P14)則導通；以及耦接至受選記憶體晶胞SMC的NMOS電晶體(如N11)為導通但其他NMOS電晶體(如N12~N14)則不導通。在區域位元線解碼器D_LBL內，耦接至受選記憶體晶胞SMC的PMOS電晶體(如P21)為不導通但其他PMOS電晶體(如P22~P24)則導通；以及耦接至受選記憶體晶胞SMC的NMOS電晶體(如N21)為導通但其他NMOS電晶體(如N22~N24)則不導通。故而，受選記憶體晶胞SMC的第一端電壓為整體源極線GSLN的電壓(例如但不受限於為-10V)而受選記憶體晶胞SMC的第二端電壓為整體源極線GSLN的電壓(例如但不受限於為-10V)。此外，耦接至受選記憶體晶胞SMC的受選位元線(如WL(Y+1, Z+1))上的電壓例如但不受限於為+12V ，而其他未選字元線電壓例如但不受限於為0V。所以，受選記憶體晶胞SMC的閘極-源極電壓為+12V-(-10V)=+22V，能使得受選記憶體晶胞SMC被壓力回復。至於其他未選記憶體晶胞的閘極-源極電壓例如是+10V、+8V或-4V，無法被壓力回復。藉此壓力回復操作，可壓力回復受選記憶體晶胞SMC。當知，上述電壓數值乃是用於舉例說明，本案並不受限於此。

也就是說，在本案實施例中，當進行壓力回復時，讓受選記憶體晶胞的閘極-源極電壓為高準位電壓(例如+22V)。

亦即，在本案實施例中，進行壓力回復時，該區域源極線解碼器將一整體源極線電壓傳導至該些記憶體單元之一第四目標記憶體晶胞；以及該區域位元線解碼器將該整體源極線電壓傳導至該第四目標記憶體晶胞。

第6圖顯示根據本案一實施例的臨界電壓Vt分布圖。如第6圖所示，在本案實施例中，在程式化(PGM)時，記憶體晶胞的臨界電壓Vt分布約介於2V至3V之間，低於讀取電壓Vread(例如但不受限於是5V)；以及，在抹除(ERS)時，記憶體晶胞的臨界電壓Vt分布約介於8V至10V之間，高於讀取電壓Vread。

故而，在本案實施例中，將不會遇到過度抹除(over erase)的問題，甚至可以在施加單一抹除脈衝下，改善記憶體晶胞的臨界電壓Vt分布。故而本案實施例具有快速抹除的優點。

此外，在本案實施例中，如第6圖所示，臨界電壓Vt較窄，有助於提高讀取判讀正確率。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:記憶體裝置 110:記憶體陣列 120:控制器 D_LSL:區域源極線解碼器 D_LBL:區域位元線解碼器 MC: 記憶體單元 WL(Y,Z)、WL(Y,Z+1)、WL(Y+1,Z)、WL(Y+1,Z+1):字元線 LSL1~LSL4:區域源極線 LBL1~LBL4:區域位元線 P11~P14、P21~P24:PMOS電晶體 N11~N14、N21~N24:NMOS電晶體 GBLN:整體位元線 GSLN:整體源極線 SMC:受選記憶體單元

第1圖繪示根據本案一實施例的記憶體裝置的電路示意圖。 第2圖顯示根據本案一實施例進行讀取時的操作示意圖。 第3圖顯示根據本案一實施例進行程式化時的操作示意圖。 第4圖顯示根據本案一實施例進行抹除時的操作示意圖。 第5圖顯示根據本案一實施例進行壓力回復時的操作示意圖。 第6圖顯示根據本案一實施例的臨界電壓Vt分布圖。

100:記憶體裝置

110:記憶體陣列

120:控制器

D_LSL:區域源極線解碼器

D_LBL:區域位元線解碼器

MC:記憶體單元

WL(Y,Z)、WL(Y,Z+1)、WL(Y+1,Z)、WL(Y+1,Z+1):字元線

LSL1~LSL4:區域源極線

LBL1~LBL4:區域位元線

P11~P14、P21~P24:PMOS電晶體

N11~N14、N21~N24:NMOS電晶體

GBLN:整體位元線

GSLN:整體源極線

Claims (10)

1. 一種記憶體裝置，包括： 一記憶體陣列，包括複數個記憶體單元； 一第一區域信號線解碼器，耦接至該記憶體陣列； 一第二區域信號線解碼器，耦接至該記憶體陣列；以及 一控制器，耦接且控制該記憶體陣列、該第一區域信號線解碼器與該第二區域信號線解碼器， 其中， 在程式化時，該些記憶體晶胞的一臨界電壓分布低於一讀取電壓；以及， 在抹除時，該些記憶體晶胞的一臨界電壓分布高於該讀取電壓。
2. 如請求項1所述之記憶體裝置，其中，進行讀取時，該第一區域信號線解碼器將一第一整體信號線電壓傳導至該些記憶體單元之一第一目標記憶體晶胞；以及該第二區域信號線解碼器將一第二整體信號線電壓傳導至該第一目標記憶體晶胞，該第二整體信號線電壓高於該第一整體信號線電壓。
3. 如請求項1所述之記憶體裝置，其中，進行程式化時，該第一區域信號線解碼器將一第二整體信號線電壓傳導至該些記憶體單元之一第二目標記憶體晶胞；以及該第二區域信號線解碼器將該第二整體信號線電壓傳導至該第二目標記憶體晶胞。
4. 如請求項1所述之記憶體裝置，其中，在進行抹除時，該第一區域信號線解碼器將一第一整體信號線電壓傳導至該些記憶體單元之一第三目標記憶體晶胞；以及該第二區域信號線解碼器將該第一整體信號線電壓傳導至該第三目標記憶體晶胞。
5. 如請求項1所述之記憶體裝置，其中，進行壓力回復時，該第一區域信號線解碼器將一第一整體信號線電壓傳導至該些記憶體單元之一第四目標記憶體晶胞；以及該第二區域信號線解碼器將該第一整體信號線電壓傳導至該第四目標記憶體晶胞。
6. 一種記憶體裝置之操作方法，該記憶體裝置包括具有複數個記憶體晶胞之一記憶體陣列，該操作方法包括： 在程式化時，施加一第二整體信號線電壓至該些記憶體晶胞之一第一目標記憶體晶胞，以使得該第一目標記憶體晶胞的一第一臨界電壓分布低於一讀取電壓；以及， 在抹除時，施加一第一整體信號線電壓至該些記憶體晶胞之一第二目標記憶體晶胞，以使得該第二目標記憶體晶胞的一第二臨界電壓分布高於該讀取電壓。
7. 如請求項6所述之記憶體裝置之操作方法，其中，進行讀取時，將該第一整體信號線電壓傳導至該第一目標記憶體晶胞之一第一端；以及將該第二整體信號線電壓傳導至該第一目標記憶體晶胞之一第二端，其中，該第二整體信號線電壓高於該第一整體信號線電壓。
8. 如請求項6所述之記憶體裝置之操作方法，其中，進行程式化時，將該第二整體信號線電壓傳導至該第二目標記憶體晶胞之一第一端；以及將該第二整體信號線電壓傳導至該第二目標記憶體晶胞之一第二端。
9. 如請求項6所述之記憶體裝置之操作方法，在進行抹除時，將該第一整體信號線電壓傳導至該些記憶體單元之一第三目標記憶體晶胞之一第一端；以及將該第一整體信號線電壓傳導至該第三目標記憶體晶胞之一第二端。
10. 如請求項6所述之記憶體裝置之操作方法，其中，進行壓力回復時，將該第一整體信號線電壓傳導至該些記憶體單元之一第四目標記憶體晶胞之一第一端；以及將該第一整體信號線電壓傳導至該第四目標記憶體晶胞之一第二端。

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