200908343 九、發明說明 【發明所屬之技術領域】 本發明關於非揮發性半導體記億裝置，特別關於可以 減少抹除電流的非揮發性半導體記憶裝置。 【先前技術】 例如特開2005-3 1 7965號公報（專利文獻1 )揭示， 藉由帶對帶穿隧（Band To Band Tunneling)現象將電洞 注入電荷儲存膜（亦即氮化矽膜）而進行抹除動作（以下 稱 BTBT ( Band To Band Tunneling )抹除）之技術。於 BTBT抹除之前或後，對聞極施加_20V〜-23V之電壓，藉 由FN ( Fowler Nordheim，傅勒諾德翰）穿隧現象通過上 部氧化矽膜，由閘極將電子植入電荷儲存膜、亦即氮化矽 膜，或者通過下部氧化矽膜由電荷儲存膜、亦即氮化矽膜 放出電子至半導體基板，依此而改善BTBT抹除方式之課 題之一的電荷局部化引起之資料保持特性之惡化。 專利文獻1:特開2005-317965號公報 【發明內容】 (發明所欲解決之課題） EEPROM ( Electrically Erasable and Programmable Read only Memory)或快閃記憶體被廣泛使用爲電氣可寫 入抹除之非揮發性半導體記憶裝置。目前廣泛使用之 EEPROM或快閃記憶體之代表性非揮發性半導體記憶裝置 200908343 (記憶體），係於 MOS ( Metal Oxide Semiconductor)電 晶體之閘極下具有以氧化矽膜包圍之導電性浮置閘極〔 floating gate)或陷阱（trap)性絕緣膜等之電荷儲存膜， 藉由浮置閘極或陷阱性絕緣膜等之電荷儲存狀態使記憶體 之臨限値呈現不同，利用此來記憶資訊。 該陷阱性絕緣膜稱爲具有可儲存電荷之陷阱能階（ trap level )的絕緣膜，例如可爲氮化矽膜等。藉由對此種 陷阱性絕緣膜之電荷注入、放出來偏移MO S電晶體之臨 限値而作爲記憶元件之動作。以此種陷阱性絕緣膜作爲電 荷儲存膜使用的非揮發性半導體記憶裝置被稱爲MONOS (M e t a 1 Ο X i d e N i t r i d e Ο X i d e S e m i c ο n d u c t 〇 r )型電晶體， 和使用導電性浮置閘極作爲電荷儲存膜之情況比較，可以 離散式陷阱能階儲存電荷，因而具有較佳之資料保持信賴 性。另外’因具有較佳之資料保持信賴性之故，陷阱性絕 緣膜上下之氧化矽膜之膜厚可以薄膜化，具有寫入、抹除 動作低電壓化之優點。 圖34爲通常之MONOS型電晶體之斷面構造圖。於圖 34，於半導體基板PSUB被形成p型阱PWEL，於p型讲 PWEL之分離特定距離之表面形成源極區域MS與汲極區 域MD。於源極區域MS與汲極區域MD之間，介由閘極 絕緣膜SGOX而形成選擇閘極SG，形成選擇電晶體。另 外’於選擇閘極SG之一側側壁，介由下部氧化砂膜 BOTOX、氮化砂膜SIN及上部氧化矽膜TOPOX形成記憶 閘極MG，而形成記憶電晶體。圖34之MONOS型電晶體 200908343 係由選擇電晶體與記憶電晶體構成。 於上述構成之MONOS型電晶體，氮化矽膜SIN係作 爲電荷儲存膜之功能。藉由對該氮化矽膜SIN注入電子而 進行寫入動作，由該氮化矽膜SIN放出電子，對該氮化矽 膜SIN注入電洞而進行寫入動作而進行抹除動作。於氮化 矽膜S IN被注入電子之寫入狀態，記憶電晶體之臨限値電 壓上升。另外，在由氮化矽膜SIN放出電子之狀態或對氮 化矽膜S IN注入電洞之狀態，記憶電晶體之臨限値電壓下 降。因此，在讀出動作，於氮化矽膜SIN被注入電子之寫 入狀態使記憶電晶體之源極區域MS與汲極區域MD之間 不流通電流，而在由氮化矽膜S IN放出電子之狀態或對氮 化矽膜S IN注入電洞之狀態中，使記憶電晶體之源極區域 M S與汲極區域MD之間流通電流，如此則，可於記憶電 晶體記憶資訊。 作爲MONOS型電晶體之抹除方式之一，可爲使用FN 穿隧現象或直接穿隧現象對電荷儲存膜注入電洞或由電荷 儲存膜放出電子之方式。在使用該穿隧現象之抹除方式， 雖具有抹除電流小的優點，卻存在記憶電晶體之臨限値電 壓無法充分下降之問題。 作爲MONOS型電晶體之抹除方式之一，可爲藉由帶 域間穿隧現象將產生之熱電洞（hot hole )注入電荷儲存 膜的抹除方式（以下稱BTBT抹除方式）。具體言之爲， 對源極區域M S施加正電壓，對記憶閘極MG施加負電壓 ’於源極區域M S端部，藉由帶域間穿隧現象產生電洞。 200908343 藉由施加於源極區域MS與記憶閘極MG之高電壓，使產 生之電洞加速成爲熱電洞，使產生之熱電洞注入電荷儲存 膜之氮化矽膜SIN而進行抹除（參照圖34 )。依據該 BTBT抹除方式，使熱電洞注入電荷儲存膜，因此電荷儲 存膜跨越電荷中性狀態而可以成爲正電荷儲存狀態，記憶 電晶體之臨限値電壓可以充分下降，可獲得大的讀出電流 ，適合高速動作。 但是，BTBT抹除方式存在有抹除電流變大的問題， 具體言之爲，和FN穿隧現象之注入/放出電荷的抹除方 式之抹除電流比較，BTBT抹除方式流入之抹除電流約大 十億（1 〇1 ”倍。抹除電流變大時需要具備供給電流之大 面積充電泵電路，結果，記憶模組之面積變大。另外，抹 除電流變大時，同時抹除之記憶格數目受限，抹除區塊全 體之抹除時間變長之問題存在。 本發明目的在於提供可維持BTBT抹除方式之優點之 同時，可減低抹除電流的技術。 本發明上述及其他目的、特徵可由本說明書之記載及 圖面加以理解。 (用以解決課題的手段） 本發明之非揮發性半導體記憶裝置，係具備：（a ) 第1半導體區域與第2半導體區域，於半導體基板內被分 離形成；（b )第1絕緣膜，於上述第1半導體區域與上 述第2半導體區域間上的上述半導體基板上部被形成；及 -8 - 200908343 (c )第1閘極，形成於上述第1絕緣膜上；上述第1絕 緣膜包含記憶格’該記憶格具有· ( b 1 )氧化矽膜；及（ c)電荷儲存膜，形成於上述氧化矽膜上、具有儲存電荷 之功能；上述電荷儲存膜與上述第1閛極係直接接觸；其 特徵爲：藉由對上述第1閘極施加較上述半導體基板施加 之電壓爲大的正電壓，實施使上述記憶格之臨限値電壓下 降至小於上述記憶格之寫入狀態之臨限値電壓的第1動作 之後，使利用上述半導體基板內之帶對帶穿隧現象產生之 電洞注入上述電荷儲存膜，據此而另外實施使上述記憶格 之臨限値電壓下降的第2動作，而完成抹除動作。 【實施方式】 以下實施形態中必要時分割爲多數段落（section)或 實施形態加以說明，但除特別明示以外，彼等並非無關係 ’而是一方具有另一方之一部分或全部之變形例、詳細、 補充說明等之關係。 又’以下說明之實施形態中，言及要素之數（包含個 胃 '數値、量、範圍等）時，除特別明示以及原理上明確 限定爲特定數以外，並非限定於該特定數，而是可爲特定 數以上或以下。 X ’以下說明之實施形態中，其構成要素（包含要素 步胃等）時’除特別明示以及原理上明確爲必須以外，並 非一定必要。 同樣’以下說明之實施形態中，言及構成要素等之形 -9- 200908343 狀、位置關係等時，除特別明示以及原理上明確 以外’實質上包含包含和其之形狀近似或類似者 況’關於上述數値及範圍亦同樣。 又’以下說明實施形態之全圖中，同一構件 加同一符號，並省略重複說明。又，爲求圖面容 於平面圖亦有附加斜線之情況。 又’以下實施形態之中，依據η通道型記憶 明’但Ρ通道型記憶格或η通道型記憶格亦可以 (第1實施形態） 圖1爲本發明第1實施形態之構成非揮發性 憶裝置（快閃記憶體）的記憶格之重要部分斷面 ’記憶格，係使用陷阱性絕緣膜作爲電荷儲存膜 split )閘極型記憶格。所謂陷阱性絕緣膜，係指 膜中具有離散式陷阱能階，具有以該陷阱能階儲 功能者。 如圖1所示，於半導體基板PSUB上形疗 PWEL’於該P型阱PWEL之分離特定距離之表 極區域（源極擴散層、η型半導體區域）MS與 (汲極擴散層、η型半導體區域）MD。於源極區 汲極區域MD之間，介由閘極絕緣膜（第2 SGOX而形成選擇閘極（第2閘極）SG，形成選 。另外，於選擇閘極（第2閘極）S G之一側側 下部氧化矽膜BOTOX、氧氮化矽膜SION形成記 爲非如此 。此一情 原則上附 易理解， 格加以說 適用。 半導體記 圖。其中 的隙縫（ 絕緣膜之 存電荷之 K P型阱 面形成源 汲極區域 域MS與 絕緣膜） 擇電晶體 壁，介由 憶閘極（ -10- 200908343 第1閘極）MG，而形成記憶電晶體。圖1之記憶格（ MONO S型電晶體）係由選擇電晶體與記憶電晶體構成。 選擇電晶體，係指閘極絕緣膜SGOX、形成於該閘極絕緣 膜SGOX上的選擇閘極SG、源極區域MS與汲極區域MD 構成之MOS電晶體。記憶電晶體，係指形成於下部氧化 矽膜上的氧氮化矽膜SION、直接和氧氮化矽膜SION接觸 的記憶閘極MG、源極區域MS及汲極區域MD構成之 MOS電晶體。其中，第1絕緣膜定義爲下部氧化矽膜 BOTOX與氧氮化矽膜SION之積層膜。 半導體基板PSUB係由導入有p型雜質的矽（Si )基 板構成，P型阱PWEL係由導入有p型雜質的半導體區域 構成。源極區域MS及汲極區域MD，係由導入有η型雜 質的半導體區域構成。選擇閘極SG，係由例如η型多晶 矽膜（導電體）構成。同樣，記億閘極MG，係由例如η 型多晶矽膜（導電體）構成。本發明第1實施形態之記憶 格’記憶電晶體之電荷儲存膜係使用陷阱性絕緣膜之一的 氧氮化矽膜SION。 本發明第1實施形態之記憶格之構成如上述說明。以 下說明其特徵構成。第1實施形態之特徵之一爲，電荷儲 存膜使用陷阱性絕緣膜之一、亦即氧氮化矽膜SI ON，以 和該氧氮化矽膜SION直接接觸的方式形成記憶閘極MG 。亦即’在氧氮化矽膜SION與記憶閘極MG之間未形成 上部氧化矽膜之點爲其特徵。 如圖34所示，於習知記憶格，作爲記憶電晶體之閘 -11 - 200908343 極絕緣膜，係使用電荷儲存膜之氮化矽膜SIN，及位於其 上下的上部氧化矽膜TOPOX與下部氧化矽膜BOTOX。相 對於此’如圖1所示，於本發明第1實施形態，係使用氧 氮化矽膜SION作爲電荷儲存膜、而且，在氧氮化矽膜 SION與記憶閘極MG之間不存在上部氧化矽膜TOPOX。 此構成之優點如下。亦即，於本發明第1實施形態， 如後述說明，作爲記憶格之抹除動作係執行以下動作爲其 特徵，亦即執行：使用FN穿隧現象使電洞由記憶閘極 MG注入於電荷儲存膜之氧氮化矽膜的第丨動作；及執行 第1動作之後，使半導體基板PSUB內某一源極區域MS 之端部藉由帶對帶穿隧現象而產生之電洞（hot hole ), 介由下部氧化矽膜BOTOX注入電荷儲存膜之氧氮化矽膜 SION的第2動作。因此，於上述第1動作，電洞自記憶 閘極MG至氧氮化矽膜SION被注入。此時，因爲在氧氮 化矽膜SION與記憶閘極MG之間未形成障壁之上部氧化 矽膜TOPOX，亦即氧氮化矽膜SION與記憶閘極MG呈直 接接觸之構成，可以增加自記憶閘極MG至氧氮化矽膜 SION之電洞注入量，可獲得顯著效果。電洞注入量之增 加’可有效降低記憶格之臨限値電壓。另外，因爲使用氧 氮化矽膜SION作爲電荷儲存膜，氧氮化矽膜SION具有 @高之電荷保持能力之優點。於氧氮化矽膜，因爲有此優 點’即使未形成上部氧化矽膜TOP 0X亦可獲得良好之資 料保持特性。亦即，使用具有良好資料保持特性之氧氮化 砂膜SION作爲電荷儲存膜，因此不存在上部氧化矽膜 -12- 200908343 TOPOX亦可。因此不必要形成上部氧化矽膜ΤΟΡΟΧ，可 使氧氮化矽膜SION與記憶閘極MG直接接觸，可增加自 記憶閘極MG至氧氮化矽膜SION之電洞注入量。 於專利文獻1揭示之記憶格，作爲閘極絕緣膜，係使 用電荷儲存膜之氮化矽膜，及位於其上下的氧化矽膜之積 層膜構成的ON◦膜。相對於此，於本發明第1實施形態 ，係使用氧氮化矽膜SION作爲電荷儲存膜、而且，氧氮 化矽膜SION與記憶閘極MG直接接觸。另外，於專利文 獻1，位於氮化矽膜上部的氧化矽膜之膜厚爲3nm〜lOnm ，於此厚的氧化矽膜無法使電洞藉由FN穿隧現象自記億 閘極MG注入。 畢竟於專利文獻1，係對記憶閘極施加-20 V〜-23 V之 高電壓，藉由FN穿隧現象由記憶閘極將電子注入電荷儲 存膜，或者由電荷儲存膜放出電子至半導體基板。專利文 獻1之目的，係在使藉由能階穿隧現象而產生之電洞注入 電荷儲存膜之抹除方式（以下稱BTBT抹除方式）之前後 執行上述動作，而達成抑制BTBT抹除方式產生之電荷局 部化引起之資料保持特性劣化。亦即，於專利文獻1係使 用電子之注入/放出。 相對於此，本發明第1實施形態之目的爲，在BTBT 抹除方式抹除電流會變大，因此，作爲抹除動作之第1動 作’使用FN穿隧現象使電洞由記憶閘極MG注入氧氮化 矽膜SION。進行該第1動作來減少儲存於氧氮化矽膜 SION之電子，依此而可以減少第丨動作之後被進行的 -13- 200908343 BTBT抹除（第2動作）中之抹除電流。 本發明第1實施形態之以減少ΒΤΒΤ抹除方式引起之 抹除電流爲目的，係和專利文獻1不同者。另外，於本發 明第1實施形態，於第1動作，使用由記億閘極M G將電 洞注入氧氮化矽膜SION，此亦爲不同者。亦即，於本發 明第1實施形態，使用電洞之同時，使氧氮化矽膜SION 與記憶閘極MG直接接觸而構成，如此則於第1動作，施 加於記憶閘極MG之電壓可設爲約1 0V〜1 2 V之電壓。亦 即，和專利文獻1比較，具有可以低電壓進行第1動作之 優點。如上述說明，本發明第1實施形態和專利文獻1在 目的、構成及效果均爲不同。 另外，和氮化矽膜比較，氧氮化矽膜SION可儲存之 電荷量較少。因此，欲確保充分之電荷量時，可設爲在氧 氮化矽膜SION中或氧氮化矽膜SION與下部氧化矽膜 BOTOX之間積層氮化矽膜之構成。亦即，作爲電荷儲存 膜可設爲氮化矽膜與氧氮化矽膜SION之積層膜，或可由 第1氧氮化矽膜、形成於上述第1氧氮化矽膜上的氮化矽 膜、及形成於上述氮化矽膜上的第2氧氮化矽膜構成電荷 儲存膜。又’雖會減低電洞注入效率，然欲獲得更加之資 料保持特性時可設置上部氧化矽膜。此情況下，上部氧化 矽膜之膜厚設爲可產生來自記憶閘極MG之電洞之穿隧現 象的3 nm以下。此情況下’可以不使用氧氮化矽膜，而僅 使用氮化矽膜作爲電荷儲存膜。雖然較好是不形成上部氧 化矽膜，然而3 nm以下之膜厚乃可以產生電洞之FN穿隧 -14 - 200908343 現象，因此不會有問題。即使設置上部氧化矽膜之構成， 不論在膜厚或使用電洞作爲注入電荷之點均和專利文獻1 不同。即使設置3 nm以下之膜厚之上部氧化矽膜，乃可以 產生電洞之FN穿隧現象，因此施加於記憶閘極MG之電 壓爲約10V〜12V之電壓，和專利文獻i之技術（-20V〜 -23V )比較可以大幅降低。又，於氧化矽膜之間挾持柰米 導電粒子、氮化矽膜或非晶質矽膜，則有效之穿隧障壁變 小。因此，設置上部氧化矽膜時，欲有效使電洞藉由FN 穿隧現象自記憶閘極MG注入電荷儲存膜，其構造可爲在 上部氧化矽膜之中挾持氮化矽膜、柰米導電粒子、或非晶 質矽薄膜構成之導電體。 又’記憶閘極MG不使用η型多晶矽膜，而使用p型 多晶矽膜時，電洞藉由FN穿隧現象自記憶閘極MG注入 電荷儲存膜時（第1動作），可以增加電洞注入量。同樣 ，藉由降低η型雜質濃度亦可增加電洞注入量。 以下說明本發明第1實施形態之記憶格之寫入動作、 抹除動作、讀出動作。圖2爲寫入、抹除、讀出時對記憶 格各部位之電壓施加條件。其中，定義朝電荷儲存膜（氧 氮化矽膜SION )之電子之注入爲「寫入」，朝電荷儲存 膜（氧氮化矽膜SION)之電洞之注入爲「抹除」。 寫入動作，係藉由稱爲所謂源極側注入方式的熱電子 寫入而被進行。寫入電壓，設定例如施加於源極區域MS 之電壓Vs爲5V，施加於記憶閘極MG之電壓Vmg爲11V ’施加於選擇閘極SG之電壓Vsg爲1 .5V。施加於汲極區 -15- 200908343 域MD之電壓Vd，被控制爲使寫入時之通道電流成爲某 一設定値。此時之電壓Vd，係由通道電流之設定値與選 擇電晶體之臨限値電壓決定，例如於設定電流値1 μΑ約成 爲0.8V的，施加於ρ型阱PWEL之電壓Vwell爲0V。 圖3爲寫入時電荷移動之圖。如圖3所示，電子流動 於源極區域MS與汲極區域MD之間形成之通道區域。流 過通道區域之電子，係於選擇閘極S G與記憶閘極M G之 境界附近下之通道區域（源極區域MS與汲極區域MD之 間），被加速成爲熱電子。藉由施加於記億閘極MG之正 電壓（Vmg= 11V)產生之垂直方向電場，使熱電子被注 入記億閘極M G下之氧氮化矽膜s I ON之中。注入之熱電 子，被氧氮化矽膜SION中之陷阱能階捕獲，結果，電子 被儲存於氧氮化矽膜SION而使記憶電晶體之臨限値電壓 上升。 以下說明本發明第1實施形態之特徵之一之抹除動作 。圖4爲本發明第1實施形態之記憶格之抹除動作之流程 圖。如圖 4所示，首先進行 FN應力（Fowler Nordheim Stress )施加之後’在到達設定之臨限値電壓之前重複進 行BTBT抹除而進行抹除動作。其中，抹除動作設爲由第 1動作與第2動作構成。所謂第1動作，係指使用fn穿 隧現象使電洞由記憶閘極MG注入電荷儲存膜之氧氮化矽 膜SION的動作，以下記載中，稱該第1動作爲fN應力 施加。另外’所謂第2動作係指，在p型阱PW]El與源極 區域MS之境界附近’使因爲帶對帶穿隧現象而產生之電 -16- 200908343 洞（hot hole )注入電荷儲存膜之氧氮化矽膜SION的動作 ’以下記載中稱該第2動作爲BTBT抹除。 圖5爲FN應力施加時（第1動作時）之電荷之移動 。於FN應力施加時，施加電壓之設定、例如施加於記憶 閘極MG之電壓Vmg設爲1丨V，其他部位之施加電壓（施 加於源極區域MS之電壓Vs、施加於選擇閘極SG之電壓 Vsg、施加於汲極區域MD之電壓 Vd、施加於p型阱 PWEL之電壓Vwell)設爲0V。如圖5所示，於FN應力 施加，電洞自記憶閘極M G被注入，於寫入動作減少儲存 於氧氮化矽膜SION之電子，降低記憶格（記憶電晶體） 之臨限値電壓。 FN應力施加時與寫入時施加於記憶閘極MG之電壓 Vmg爲11V大略相同（11V)，因此，FN應力施加時， 亦可利用寫入時對記憶閘極MG施加電壓之電源，不必要 新設FN應力施加用之電源。亦即，對記憶閘極MG施加 電壓之電源，可於FN應力施加時與寫入時共用，電源電 路構成不會複雜化，因此，可以簡化電源電路之構成，可 以減少電源電路之佔有面積。 又，施加於汲極區域MD之電壓Vd，和BTBT抹除時 (第2動作時）同樣可設爲浮置狀態。如此則，FN應力 施加後移至BTBT抹除時之電壓切換變爲不需要。又，FN 應力施加時，施加於選擇閘極SG之電壓Vsg可以不設爲 0 V，而設爲1 . 5 V。如此則，加之於記憶閘極MG與選擇 閘極SG間之電壓變小，記憶閘極MG與選擇閘極SG間 -17- 200908343 形成之絕緣膜之信賴性確保成爲容易。 圖6爲FN應力施加時記憶格（選擇電晶體）之臨限 値電壓變化之圖。於該記億格，下部氧化矽膜BOTOX之 膜厚爲4nm，電荷儲存膜之氧氮化矽膜SION之膜厚爲 19nm，上部氧化矽膜未被形成。由圖6可知，藉由FN應 力施加欲使臨限値電壓由5V至3 V下降約2V時，在施加 於記憶閘極MG之電壓Vmg爲10V時約需3 00ms，施加於 記憶閘極M G之電壓V m g爲1 1 V時約需3 0 m s，施加於記 憶閘極MG之電壓Vmg爲12V時約需3ms之時間。由此 可知，施加於記憶閘極MG之電壓越增大時，對電荷儲存 膜之氧氮化矽膜SION之電洞注入量變爲越多，下降至特 定臨限値電壓之時間變爲越短。 又，藉由FN應力施加欲使臨限値電壓由5V至2V下 降約3V時，在施加於記憶閘極MG之電壓Vmg爲1 IV時 約需100ms，施加於記億閘極MG之電壓Vmg爲12V時約 需1 0ms » FN應力施加中流入之電流，1記憶格約僅需 1 (Γ15 A，該FN應力施加動作可對全部記憶格同時進行。 非揮發性半導體記憶裝置之容量爲5 1 2kB時，可對該抹除 區塊內全部記憶格同時進行FN應力施加。通常全部抹除 時間需3秒以上，因此FN應力施加引起之抹除時間增加 部分並非大者。相對於此，作爲抹除動作之第1階段，可 以減少因爲FN應力施加而儲存於氧氮化矽膜SI ON內之 電子，可使記憶格（記憶電晶體）之臨限値電壓下降至一 定位準作。 18- 200908343 如上述說明，實施FN應力施加之第1動作之後’實 施BTBT抹除之第2動作。以下說明BTBT抹除。 圖7爲FN應力施加後之BTBT抹除時電荷移動之圖 。於BTBT抹除時電荷移動之圖。於BTBT抹除時，例如 施加於記憶閘極MG之電壓Vmg設爲-6V ’施加於源極區 域MS之電壓Vs設爲6V，施加於選擇閘極SG之電壓 Vsg設爲0V，汲極區域MD設爲開放或施加1.5V之電壓 。依此則，藉由施加於源極區域MS與記憶閘極MG之間 之電壓，於源極區域MS之端部，因爲帶對帶穿隧現象而 產生之電洞，會被施加於源極區域MS之高電壓加速而成 爲熱電洞，該熱電洞之一部分被施加於記憶閘極MG之負 電壓吸引而注入氧氮化矽膜SION中。注入之熱電洞被氧 氮化矽膜SION內之陷阱能階捕獲，而降低記憶格（記憶 電晶體）之臨限値電壓。於BTBT抹除時，因爲注入熱電 洞，電荷儲存膜跨越電荷中性狀態而可以成爲電荷儲存狀 態，記憶電晶體之臨限値電壓可以充分降低，可獲得大的 讀出電流，適合高速動作。 於BTBT抹除時，因爲帶對帶穿隧現象而產生之電子 /電洞對之中，被注入電荷儲存膜之氧氮化砂膜SION的 熱電洞終歸僅一部分，大部分電洞流入半導體基板PSUB ，電子則流入源極區域MS。此爲BTBT抹除之抹除電流 ，1記憶格相當於流入1 μΑ以上之電流。欲供給該大的抹 除電流時需要具備大的充電泵電路。另外，抹除電流變大 時，一次能抹除之記憶格數目受到限制。例如，即使準備 -19- 200908343
具有1mA以上供給能力的充電泵電路， 個lk位元單位進行btbt抹除。如上述該 除會有抹除電流變大之問題。因此，本發 之中，作爲抹除動作並不單獨進行BTBT FN應力施加之後進行BTBT抹除。此點: 施形態之特徵之一。亦即，在BTBT抹 FN應力施加，而可以減低BTBT抹除時之 圖8爲藉由實施FN應力施加而減低 抹除電流之圖。圖8表示施加FN應力而 2V或3V時，及不施加FN應力時，其後 之抹除電流之時間變化。由該結果可知， 除電流，藉由實施FN應力施加而降低臨 可減少40%，降低臨限値電壓3V時可減ϋ 以下說明施加FN應力後進行BTBT右 抹除中之抹除電流之機制。B TB T抹除中 小，係由帶對帶穿隧現象產生之電子/電 該帶對帶穿隧現象產生之電子/電洞對’ 現象產生位置之垂直方向電場之變大而變 場，係隨帶對帶穿隧現象產生位置之上部 膜SION所儲存之電子之量之變多而變大 狀態之臨限値電壓越是降低臨限値電壓’ 小。因此，藉由FN應力施加而降低臨限 低抹除電流。亦即’在抹除動作之開始階 被儲存於電荷儲存膜之氧氮化矽膜SION 亦僅能對應每一 ί明，於BTBT抹 明第1實施形態 抹除，而是進行 爲本發明第1實 除之前藉由進行 抹除電流。 BTBT抹除時之 降低臨限値電壓 之BTBT抹除中 BTBT抹除之抹 限値電壓2V時 /、60%。 民除而減低BTBT 之抹除電流之大 洞之量來決定。 係隨帶對帶穿隧 多。垂直方向電 存在的氧氮化矽 。因此，由寫入 抹除電流變爲更 値電壓，可以減 段，多量之電子 中，藉由氧氮化 -20- 200908343 矽膜SION中儲存之多量之電子，使垂直方向電場變大。 垂直方向電場變大時，帶對帶穿隧現象產生之電子/電洞 對變多，抹除電流變大。因此，於第1實施形態，首先， 於抹除初期階段使用和帶對帶穿隧現象無關之FN穿隧現 象，使電洞自記憶閘極MG被注入氧氮化矽膜SION。依 此則，儲存於氧氮化矽膜SION之電子之量被減少，藉由 儲存於氧氮化矽膜SION之電子量之被減少，使垂直方向 電場被緩和，於此階段進行BTBT抹除。於BTBT抹除’ 雖因爲帶對帶穿隧現象而產生電子/電洞對，但垂直方向 電場因爲FN應力施加而被緩和，因此電子/電洞對之產 生量變少。由此可以減低BTBT抹除之抹除電流。又，和 BTBT抹除中之抹除電流比較，FN應力施加引起之抹除電 流極小，因此不會有問題。在抹除電流較大的B TB T抹除 中，可以大幅減低抹除電流’因此依據本發明第1實施形 態，藉由FN應力施加與BTBT抹除來進行抹除動作可以 減低抹除電流。 如上述說明，藉由減低抹除電流’可縮小充電泵電路 ，可縮小記憶模組之面積。換言之，藉由減低抹除電流， 可增加一次可抹除之記憶格數目’可縮短全體之抹除時間 〇 其中，針對BTBT抹除，藉由FN應力施加，抹除電 流會變少，可考慮僅藉由FN應力施加而進行記憶格之抹 除動作。但是，FN應力施加難以使記億格（記憶電晶體 )之臨限値電壓下降一定値以上。亦即’於氧氮化矽膜 -21 - 200908343 SION儲存某一量之電洞時，由半導體基板psUB(Sig )側被注入電子時，臨限値電壓會飽和。相對於此， BTBT抹除，係在不容易引起電子注入之條件下注入素 洞，電荷儲存膜可以跨越電荷中性狀態而成爲正電荷儲 狀態，因此記憶電晶體之臨限値電壓可以充分降低，可 獲得大的讀出電流，具有適合高速動作之優點。但是， BTBT抹除存在抹除電流變大之問題點，因此，於本發 第1實施形態，作爲記憶格之抹除動作，係實施FN應 施加後實施BTBT抹除，如此則可以維持BTBT抹除之 點之同時，可減低抹除電流，可達成顯著效果。 圖9爲於FN應力施加，降低與不降低臨限値電壓 之BTBT抹除之之抹除特性。如圖9所示，藉由實施 應力施加而降低臨限値電壓，則下降臨限値電壓至某一 準所需之BTBT抹除之時間亦變短。依本第1實施形態 除可以縮短全體之抹除時間之外，亦可獲得減少B TB T 除引起之下部氧化矽膜BOTOX之劣化效果。 以下說明讀出動作。 如圖2所示，施加於汲極區域MD之電壓Vd設 1.5V，施加於源極區域MS之電壓Vs設爲0V，施加於 擇閘極SG之電壓Vsg設爲1.5V，施加於記憶閘極MG 電壓Vmg設爲1.5V，流入和寫入時反向之電流。互換 加於汲極區域MD之電壓Vd與施加於源極區域MS之 壓Vs，分別設爲0 V、1 . 5 V，電流之方向和寫入時相同 進行讀出亦可。此時，記憶格處於寫入狀態，臨限値電 板 於 電 存 以 於 明 力 優 時 FN 位 ， 抹 爲 選 之 施 電 而 壓 -22- 200908343 高時，電流不流入記憶格。另外，記憶格處於抹除狀態， 臨限値電壓低時，電流流入記憶格。 如上述說明，藉由檢測有無電流流入記憶格可以判斷 記憶格處於寫入狀態或抹除狀態。讀出動作時，施加於記 憶閘極MG之電壓Vmg被設爲，寫入狀態之記憶格（記憶 電晶體）之臨限値電壓與抹除狀態之記憶格（記憶電晶體 )之臨限値電壓之間之値。例如寫入狀態之臨限値電壓設 爲4 V，抹除狀態之臨限値電壓設爲-1 V時，讀出時施加於 記憶閘極MG之電壓Vmg被設爲兩者之中間値（2.5 V )。 藉由讀出時施加於記憶閘極MG之電壓Vmg被設爲兩者之 中間値，資料保持中寫入狀態之臨限値電壓降低2V時， 或抹除狀態之臨限値電壓上升2V時，亦可判斷處於寫入 狀態或抹除狀態。資料保持特性之餘裕度變大。抹除狀態 之記憶格（記憶電晶體）之臨限値電壓充分降低’則可以 設定讀出時施加於記憶閘極MG之電壓Vmg爲0V。藉由 設定讀出時施加於記憶閘極MG之電壓Vmg爲0V ’則可 以抑制對記憶閘極MG之電壓施加引起之臨限値電壓變動 〇 以下說明以多數記憶格構成陣列時之記憶體動作。圖 1 0爲第1實施形態之記憶陣列之電路圖。爲求簡化’圖 W僅圖示2x4個記憶格。 如圖10所示，連接各記憶格（記憶格BIT1、BIT2等 )之選擇閘極S G的選擇閘極線（字元線）S G L 0〜S G L 3 ’ 連接記憶閘極MG的記憶閘極線MGLO〜MGL3，及連接2 -23- 200908343 個鄰接記憶格共有之源極區域MS的源極線SLO、SLl，係 分別於X方向平行延伸。 連接記億格之汲極區域MD的位元線BL0、BL1，係 於Y方向、亦即和選擇閘極線（字元線）SGL0〜SGL3等 呈正交之方向延伸。 又，彼等配線，不僅於電路圖上，於各元件或配線佈 局上亦延伸於上述方向而構成。另外，選擇閘極線SGL0 〜SGL3等亦可由選擇閘極SG構成，或由選擇閘極SG所 連接之配線構成。圖1 〇之WORD 1〜4表示抹除時之抹除 區塊。 又，圖10雖未圖示，於源極線SL0、SL1等與記憶閘 極線MGL0〜MGL3等連接由高耐壓之MOS電晶體構成之 升壓驅動器，於寫入或抹除時可施加高電壓。又，於選擇 閘極線SGL0〜SGL3等僅施加約1.5V簪低電壓，因此連 接低耐壓、高速之升壓驅動器。位元線BL0、BL1表示局 部位元線，1條局部位元線連接1 6個、32個、或64個記 憶格。局部位元線，係介由選擇局部位元線之MOS電晶 體連接於廣域位元線，廣域位元線連接於感測放大器。 圖1 1爲圖1 0之記憶陣列中，寫入、抹除、讀出時對 各配線之電壓施加條件之圖。 首先，說明圖11之電壓施加條件之寫入動作。進行 寫入時，電流流入通道、亦即選擇電晶體成爲ON (導通 )狀態乃必要之條件。 圖1 1之寫入條件，係表示選擇圖1 0之記憶格BIT 1 -24- 200908343 時之條件。使選擇閘極線SGL0由0V升壓至1 .〇V附近， 僅位元線BL0由1.5V降壓至0.8V附近。對選擇格、亦即 記憶格ΒΙΤ1連接之源極線SL0施加5V，對記憶閘極線 MGL0施加11V。結果，僅於圖10之記憶格ΒΙΤ1，選擇 閘極線SGL0之電位變爲大於位元線BL0之電位，選擇電 晶體成爲ON狀態，滿足圖2之寫入條件，寫入被進行。 此時，於記憶格B IT 1連接之選擇閘極線S G L 0所連 接之其他記憶格BIT2等之選擇閘極，亦被施加1 .0V之電 位，但於其他記憶格BIT2等連接之位元線BL1等，被施 加選擇閘極線SGL0之電位（1 .0V )以上之電位（圖1 1爲 1-5V)。依此則，於其他記憶格ΒΙΤ2等，選擇電晶體成 爲OFF狀態，寫入不被進行。 以下說明圖11之電壓條件之抹除動作。首先，於FN 應力施加，對全部記憶閘極線MGL0〜MGL3施加11V， 對其他之選擇閘極線SGL0〜SGL3、源極線SL0、SL1、位 元線BL0、BL 1均設爲0V。依此則，對全部記憶格被進行 FN應力施加。如圖 2所示，位元線 BLO、BL1可以和 BTBT抹除時同樣設爲浮置狀態。又，於選擇閘極線SGL0 〜SGL3可施力口 1.5V。 於之後的BTBT抹除，位元線BL0、BL1均設爲浮置 狀態，選擇閘極線SGL0〜SGL3設爲0V。對源極線SL0 施加6V，對記憶閘極線MGL0施加-6V。依此則，於源極 線SL0與記憶閘極線MGL0連接之WORD1之記憶格BIT1 、BIT2，被進行BTBT抹除。 -25- 200908343 圖1 2爲本發明第1實施形態之抹除動作之電壓施加 序列（Sequence )之一例。首先，對全部記憶格同時進行 FN應力施加，對記憶閘極線MGL0〜MGL3之全部施加 1 IV，設定源極線SL0、SL1、選擇閘極線SGL0〜SGL3爲 0V。位元線BLO、BL1雖可設爲0V，但和BTBT抹除時 設爲同樣之浮置狀態，則由FN應力施加移至BTBT抹除 時不必要進行電壓切換。FN應力施加之時間，可事先調 查電壓施加時間與臨限値電壓降低量之關係，而決定臨限 値電壓降低至期待位準爲止之時間。例如設爲對記憶閘極 線MGL0〜MGL3施加30ms時間之電壓1 1 V。總體之抹除 時間會增加，因此FN應力施加後之臨限値電壓確認動作 不進行較好。但是，FN應力施加引起之臨限値電壓下降 速度大幅依賴於寫入次數時，FN應力施加後進行臨限値 電壓確認動作，在到達期待之臨限値電壓之前設爲重複進 行FN應力施加之序列亦可。 進行FN應力施加之後，以共有同一記憶閘極線與源 極線的多數記憶格爲單位，依序進行BTBT抹除。圖12 之電壓施加序列之中’圖 1〇之 WORD1〜WORD4成爲 BTBT抹除之抹除單位（抹除區塊）。首先，欲進行 WORD1之記憶格之BTBT抹除時，選擇閘極線SGL0〜 SGL3設爲0V，位元線BL0、BL1由浮置狀態設爲1 _5V。 於源極線S L 0施加6 V，於記憶閘極線M G L 0施加-6 V。 於WΟRD 1之記憶格未連接之源極線SL 1、記憶閘極 線M G L 1〜M G L 3，未被施加高電壓而設爲〇 V。如此則， -26- 200908343 對 WORD1之記憶格施加 BTBT抹除之電壓後，可依 WORD2 ' WORD3、WORD4之記憶格順序，依序變更成爲 BTBT抹除對象之記憶格，而進行BTBT抹除。進行1次 BTBT抹除之電壓之施加時間設爲例如1〇〇μ8。 進行WORD 1〜WORD4之一組記憶格之BTBT抹除後 ，進行確認動作判斷臨限値電壓是否降低至指定之抹除位 準。確認動作失敗時重複進行BTBT抹除直至成功爲止。 於此方法，於最初一組之B T B T抹除進行階段不存在高臨 限値電壓狀態之記憶格，因此第2次以後之BTBT抹除時 流入非選擇記憶格之抹除電流（WORD 1之記憶格之抹除 時流入共通源極線SL0所連接WORD2記憶格之抹除電流 )變少，可以進行抹除電流更少之BTBT抹除。亦即，於 BTBT抹除，例如對WORD1之記憶格進行BTBT抹除時， 抹除電流當然會流入WORD 1之記憶格。此時，在非成爲 BTBT抹除對象之WORD 1記億格與共通源極線SL0所連 接WORD2記憶格，亦流入抹除電流。但是，進行BTBT 抹除之記憶格與共通源極線SL0所連接記憶格之數目增加 時，即使流入非B T B T抹除對象之各個記憶格之抹除電流 ，較流入BTBT抹除對象之記憶格之抹除電流爲小情況下 ，數目變多時總體之抹除電流亦會變大。 因此，如上述說明，針對WORD 1〜WORD4之一組記 憶格依序進行BTBT抹除時，具有WORD 1〜WORD4之記 憶格之臨限値電壓降低之優點。之後，確認動作失敗時再 度對WORD 1〜WORD4之一組記憶格依序進行BTBT抹除 -27- 200908343 。此時，例如針對w〇RD1之記憶格進行第2次之BTBT 抹除時，在w 0 R D 1之記憶格與共通源極線s L 0所連接的 非選擇之WORD2之記憶格’亦流入抹除電流。但是’針 對WORD2〜WORD4亦進行第2次之BTBT抹除，因此非 成爲抹除對象之WORD2之記憶格亦產生某一程度之臨限 値電壓降低。由此，在對WORD 1之記憶格進行第2次之 BTBT抹除時，因爲WORD2〜WORD4之記憶格亦產生某 一程度之臨限値電壓降低，因此可以減少流入非BTBT抹 除對象之記憶格的抹除電流。依據此方法’配合FN應力 施加引起之抹除電流之減少’可以實現抹除電流之更爲減 少〇 亦即，於每一個BTBT抹除區塊，在抹除完全終了之 前重複進行B T B T抹除與確認動作’在抹除完全終了之後 進行另一抹除區塊之BTBT抹除的方法。此情況下，例如 於WORD1之記憶格之抹除完全終了之前，對其他WORD 2 〜WORD4之記億格不進行 BTBT抹除。如此則，於 WORD2〜WORD4之記憶格，在臨限値電壓未充分下降狀 態下，WORD1之記憶格之BTBT抹除被進行。因此，實 施WORD1之記憶格之BTBT抹除時，流入實施BTBT抹 除之記憶格以及共通源極線SL0所連接之非BTBT抹除對 象之WORD2之記偷格的抹除電流雖有可能變大。但是， 此方法之情況下，對全部記憶格實施FN應力施加，因此 可實現FN應力施加引起之抹除電流之減少。 BTBT抹除單位，於圖1 2所示抹除序列設爲1條記憶 -28- 200908343 閘極線連接之記憶格，但亦可設爲多數條記憶閘極線連接 之記憶格。例如設定2條記憶閘極線連接之記憶格爲 BTBT抹除單位時，WORD1與 WORD2、WORD3 與 WORD4被同時進行BTBT抹除。1次抹除更多記憶格時需 要更高電流供給能力之充電泵電路，需要更大面積之充電 泵電路，但可縮短抹除需要之時間。亦即，依據本發明第 1實施形態，實施FN應力施加之後，實施BTBT抹除， 因此可實現抹除電流之減少。由此可使充電泵電路小型化 ，換言之，使用電流供給能力相同之充電泵電路時，因爲 流入各個記億格的抹除電流變少，因此更多記憶格可以同 時進行BTBT抹除，可縮短全體記憶格抹除之時間。 圖1 3表示除FN應力施加引起之BTBT抹除以外，更 爲減少BTBT抹除電流的BTBT抹除之電壓施加條件圖。 於圖1 3之電壓施加條件，使施加於記憶閘極線MGL之電 壓之絕對値與施加於源極線SL之電壓之絕對値，隨BTBT 抹除之進行呈階段上升。在流入較大抹除電流的BTBT抹 除初期之臨限値電壓高的狀態，施加較低電壓，藉由 BTBT抹除使臨限値電壓下降之後施加較高電壓。如此則 ，可減少在臨限値電壓高的狀態流入之大的抹除電流，而 且，臨限値電壓下降之後對記憶閘極線MGL與源極線SL 施加較高電壓（絕對値），可以獲得抹除速度不會大幅降 低之效果。 亦即，圖13之BTBT抹除之施加電壓之條件，係以 對各個記憶格實施多次BTBT抹除爲前提。例如於圖1 3， -29- 200908343 分割爲步驟〗〜步驟6之6次實施BTBT抹除。此時，在 重疊ΒΤΒΤ抹除次數之每一次，使施加於記憶閘極線MGL 之電壓之絕對値與施加於源極線SL之電壓之絕對値上升 。如此則，於最初之ΒΤΒΤ抹除，記憶格之臨限値電壓爲 未充分下降之狀態，因此降低施加於記憶閘極線MGL之 電壓之絕對値與施加於源極線SL之電壓之絕對値而抑制 抹除電流之增加。之後，隨ΒΤΒΤ抹除次數之進展，記憶 格之臨限値電壓充分下降，可以抑制抹除電流之增加，結 果，可以提高施加於記憶閘極線MGL之電壓之絕對値與 施加於源極線SL之電壓之絕對値，而提升抹除速度。例 如，於步驟1，施加於記憶閘極線MGL之電壓與施加於源 極線S L之電壓的施加時間爲1 0 με，於步驟2〜步驟6， 施加於記憶閘極線MGL之電壓與施加於源極線S L之電壓 的施加時間成爲1 〇 〇 μ s。 以下說明圖1 1之電壓條件之讀出動作。 選擇記憶格ΒΙΤ1進行讀出時，使和選擇格、亦即記 億格ΒΙΤ1連接的選擇閘極線SGL0、位元線BL0與記憶閘 極線MGL0之電壓設爲1 .5V，使未和記憶格ΒΙΤ1連接的 選擇閘極線SGL 1〜3、位元線BL 1與記憶閘極線MGL 1〜 3之電壓設爲〇V，源極線SLO、SL1之電壓均設爲0V。如 此則，選擇格、亦即記億格ΒΙΤ1連接的選擇電晶體成爲 ON狀態，讀出動作被進行。記億格ΒΙΤ1的記憶閜極線 MGL0之電壓，欲獲得更大之讀出電流而設爲1.5V，但欲 避開讀出之干擾時亦可設爲。 -30- 200908343 於上述條件，源極區域MS與汲極區域MD 係和寫入呈反向，但亦可進行同一方向之讀出。此 ，使和記憶格BIT1連接的選擇閘極線SGL0、位元 之電位分別設爲1 .5V與0V，使未和記憶格BIT1 選擇閘極線SGL1〜3、位元線BL1之電位分別設焉 1.5V，源極線SL0、SL1之電位均設爲1.5V而進行 以下說明本發明第1實施形態之其他記憶陣歹！J 。圖14爲第1實施形態之另一記憶陣列之電路圖 於圖1 〇之記憶陣列之構成，圖1 4之記憶陣列之中 接多數源極線成爲共通源極線SL。另外，連接多 閘極線成爲共通之記憶閘極線MGL。藉由源極線 億閘極線MGL之共通化，可削減驅動個別線之高 動器之數目，可實現晶片面積之縮減。構成記憶陣 線之共通化，亦可爲源極線SL或記憶閘極線MGL 之一。 以下說明本發明第1實施形態之其他記憶陣列 。圖1 5爲第1實施形態之另一記憶陣列之電路圖 於圖1 〇之記憶陣列之構成，圖1 5之記憶陣列之中 記憶電晶體與選擇電晶體之位置互換而配置，於記 體側之擴散層（汲極區域MD )連接位元線BL，於 晶體側之擴散層（源極區域MS )連接源極線SL。 圖14、15之記憶陣列之寫入、抹除、讀出動 加電壓，係和圖1 〇之記憶陣列基本上相同，對選 非選擇格施加和圖Π所示電壓相同之電壓而動作。 之電場 情況下 線BL0 連接的 ;0V與 即可。 之構成 。相對 ，係連 數記憶 SL、記 耐壓驅 列之配 之其中 之構成 。相對 ，係將 億電晶 選擇電 作之施 擇格與 -31 - 200908343 圖2、1 1〜1 3表示記憶格及記億陣列之動作電壓條件 ’但彼等條件僅爲一例，並非以其所示數値來限定本發明 〇 以下參照圖1 6〜2 3說明圖1所示非揮發性半導體記 憶裝置（記憶格）之製造方法之一例。圖16〜23爲本發 明第1實施形態之非揮發性半導體記億裝置之製造方法之 重要部分斷面圖。於各圖，圖示共有源極區域MS之2個 記憶格區域之斷面。 首先，說明圖16。於p型Si基板構成之半導體基板 PSUB上形成元件隔絕區域STI，形成成爲記憶格區域的p 型阱區域PWEL。 於該P型阱區域PWEL之表面部形成p型雜質區域（ 通道區域）SE用於調整選擇電晶體之臨限値。之後，對 半導體基板PSUB之表面實施潔淨處理後，藉由熱氧化法 形成選擇電晶體之閘極絕緣膜SGOX，於其上依序沈積成 爲選擇閘極之η型多晶矽層NSG (約lOOnm )及選擇閘極 之保護用氧化矽膜CAP。 其次，說明圖I 7。藉由微影成像技術及乾蝕刻技術， 加工於圖16被形成於半導體基板PSUB上之n型多晶矽 層NSG，形成選擇電晶體之選擇閘極SGI、SG2。彼等選 擇閘極SGI、SG2，係延伸於圖面之深度方向，成爲線狀 之圖案。該圖案形狀相當於記憶陣列之選擇閘極線S GL ( 參照圖10等）。又，形成該圖案形狀時，係於半導體基 板PSUB之表面，以不引起不必要損傷的方式，於閘極絕 -32- 200908343 緣膜SGOX之表面露出階段停止乾鈾刻。之後’於半導體 基板PSUB之表面之某一記憶電晶體之通道區域，形成η 型雜質區域ME用於調整臨限値。例如，η型雜質區域ME 之雜質濃度約爲lxl〇12/cm2。 其次，說明圖18。藉由氟酸除去圖17殘留於半導體 基板PSUB之表面的閘極絕緣膜SGOX，積層成爲記憶電 晶體之閘極絕緣膜的下部氧化矽膜BOTOX及氧氮化矽膜 SION。除去該閘極絕緣膜SGOX時亦可配合除去選擇閘極 SGI、SG2上形成之氧化矽膜CAP。 在形成成爲記憶電晶體之閘極絕緣膜的下部氧化矽膜 BOTOX及氧氮化矽膜SION時，係藉由例如熱氧化法或 ISSG( In-situ Stream Generation)氧化法形成下部氧化矽 膜BOTOX (約3nm〜10nm )之後，藉由減壓化學氣相成 長法沈積氧氮化砂膜 SION (約5nm〜30nm)。其中，下 部氧化矽膜BOTOX之膜厚較好是不容易引起穿隧現象之 3 n m以上。 之後，於下部氧化矽膜BOTOX與氧氮化矽膜SION 之積層膜上，沈積成爲記憶閘極之η型多晶矽層NMG ( 約 1 0 0 n m ) ° 其次，說明圖1 9。藉由異方性蝕刻法除去圖1 8沈積 之η型多晶矽層NMG ’直至氧氮化矽膜SION露出爲止， 於選擇閘極SGI、SG2側壁，介由下部氧化矽膜BOTOX 及氧氮化矽膜SION而形成記憶閘極MG 1、MG2。記憶閘 極MG1、MG2之間隔件（space )寬度可設爲4〇〜90nm。 -33- 200908343 此時’於記憶閛極MGl、MG2之相反側之選擇閘極SG1、 SG2側壁’亦作成由多晶矽膜構成之側壁間隔件mgR。 其次’爲除去側壁間隔件MGr而使用微影成像技術 以光阻膜RES 1覆蓋記憶閘極mg 1、MG2。此時，以光阻 膜RES1之端部成爲選擇閘極sgi、SG2上的方式形成光 阻膜RES1 。 其次’說明圖2 0。藉由乾蝕刻除去圖1 9作成之多晶 矽膜構成之側壁間隔件MGR，除去光阻膜RES】。 之後’藉由熱氧化法除去露出之氧氮化矽膜SION。 於半導體基板PSUB進行低濃度之n型雜質離子植入，形 成低濃度之η型雜質區域Mdm。於該離子植入時亦形成 低濃度之η型雜質區域MSM。低濃度之η型雜質區域 MDM、MSM亦可使用微影成像技術及阻劑膜分別形成。 於圖20，之所以除去多晶矽膜構成之側壁間隔件 MGR，係爲形成低濃度之η型雜質區域MDM。例如於圖 1 7，形成η型雜質區域ME之後，使用微影成像技術以光 阻膜覆蓋源極區域上部而形成低濃度之η型雜質區域 MDM，則不必要除去多晶矽膜構成之側壁間隔件MGR。 其次，說明圖 21。藉由氟酸除去下部氧化矽膜 BOTOX之中露出表面的部分之後，沈積氧化矽膜，使用 異方性蝕刻進行蝕刻，於選擇閘極s G 1、S G2之側壁與記 憶閘極MG 1、MG2之側壁形成側壁間隔件S W。 其次，說明圖22。於半導體基板PSUB內進行n型雜 質離子植入，形成選擇電晶體之汲極區域MD及記憶電晶 -34- 200908343 體之源極區域MS。其中，雖記載爲汲極區域MD及源極 區域M S，但汲極區域係由汲極區域MD與低濃度η型雜 質區域MDM構成，源極區域係由源極區域MS與低濃度η 型雜質區域MSM構成。 其次，說明圖23。於半導體基板PSUB全面沈積層間 絕緣膜INS 1，使用微影成像技術及乾蝕刻技術於汲極區 域MD上開口形成接觸孔，於開口部沈積金屬層構成之拴 塞CONT。之後，使用微影成像技術及乾飩刻技術於層間 絕緣膜IN S1形成第1層配線Ml用於電連接拴塞CONT。 如圖23所示，記憶閘極MG1、MG2及選擇閘極SG1 、SG2，係例如朝紙面之垂直方向延伸，連接於汲極區域 MD。成爲位元線BL之第1層配線Μ1，係例如朝和記憶 聞極MG1、MG2或選擇聞極SGI、SG2正交之方向延伸（ 參照圖1 〇等）。又，圖1 5之電路之情況下，記憶閘極 MG1、MG2及選擇閘極SGI、SG2之位置被互換。 之後，於第1層配線Μ1上沈積層間絕緣膜IN S 2。之 後，雖省略圖示，於層間絕緣膜IN S 2形成拴塞，再沈積 導電膜施予圖案化而形成第2層配線。藉由重複層間絕緣 膜與配線之形成工程可形成多層配線。如此而製造本發明 第1實施形態之非揮發性半導體記憶裝置。 圖24〜2 6表示實現第1實施形態之抹除方式的另一 隙縫（split )閘極型記億格。圖24〜26爲第1實施形態 之另一非揮發性半導體記憶裝置（記憶格）之重要部分斷 面圖。 -35- 200908343 圖2 4表不選擇閘極S G以記憶間極M G之側壁間隔件 之形狀構成的記憶格。此種記憶格，首先，係形成記憶電 晶體之下部氧化矽膜BOTOX、氧氮化矽膜SION及記憶閘 極MG，於其側壁形成由絕緣膜構成之側壁間隔件CAPSW 。再於其側壁，和參照圖1說明之記憶格之記憶閘極MG 同樣，使用異方性蝕刻法形成選擇閘極S G。 又，以較選擇電晶體之閘極絕緣膜S GOX更厚之氧化 膜形成側壁間隔件CAPSW，如此則，可以提升記億閘極 MG與選擇閘極SG之間之耐壓。 又，記憶閘極MG之下的通道區域（n型雜質區域） 與選擇閘極SG之下的通道區域（ρ型雜質區域）之雜質 植入，可於記憶閘極MG之形成前後分別進行。 圖25表示記憶閘極MG騎在選擇閘極SG上之構成的 記憶格。此種記憶格’首先’係和參照圖1說明之記憶格 同樣，首先形成選擇閘極SG，使用微影成像技術形成下 部氧化矽膜BOTOX、氧氮化矽膜SION及記憶閘極MG。 記憶電晶體的通道區域（n型雜質區域）與選擇電晶體的 通道區域（Ρ型雜質區域）之雜質植入，係和參照圖1 6、 1 7說明之情況同樣進行。 圖26表示選擇閘極SG騎在記憶閘極MG上之構成的 記憶格。此種記憶格，除使用微影成像技術形成選擇閘極 S G以外，均和圖24說明之記憶格同樣形成。亦即，首先 形成下部氧化矽膜Β0Τ0Χ、氧氮化矽膜SION及記憶閘極 M G之後’形成選擇閘極s 〇。記憶電晶體的通道區域（η -36- 200908343 型雜質區域）與選擇電晶體的通道區域（P型雜質區域） 之雜質植入’可於記憶閘極M G之形成前後分別進行。 針對圖24〜26之記憶格構造，可於圖2〜15所示之 記億陣列之電壓條件下，進行和參照圖丨說明之記憶格同 樣之動作。 (第2實施形態） 圖2 7爲本發明第2實施形態之代表性非揮發性半導 體記憶裝置（記憶格）之重要部分斷面圖。該非揮發性半 導體記憶裝置之記憶格，係使用陷阱性絕緣膜作爲電荷儲 存膜之單閘極型格。 如圖27所不’通憶格具有：電荷儲存膜之氧氮化砂 膜SION ;位於其下的下部氧化矽膜BOTOX所構成之閘極 絕緣膜；及η型多晶矽膜等導電體構成之記憶閘極MG。 具有：由導入有η型雜質的半導體區域（Si區域）構成之 源極區域（源極擴散層、η型半導體區域）MS;及由導入 有η型雜質的半導體區域（Si區域）構成之汲極區域（汲 極擴散層、η型半導體區域）MD。p型阱區域PWEL設於 由ρ型矽（Si)基板構成之半導體基板PSUB上，源極區 域MS及汲極區域MD被形成於p型阱區域PWEL之中。 和上述第1實施形態之記憶格同樣，實施FN應力施 加時，爲使電洞容易自記憶閘極M G被注入電荷儲存膜， 取代氮化矽膜改用氧氮化矽膜SION作爲電荷儲存膜，氧 氮化矽膜SION直接和記憶閘極MG接觸而構成，成爲無 -37- 200908343 上部氧化砂膜之構造。藉由此構造，可增加自記憶閘極 MG至電荷儲存膜、亦即氧氮化矽膜SION之電洞注入量 ，可有效降低記憶格之臨限値電壓。又，藉由氧氮化矽膜 SION之高電荷保持能力，即使無上部氧化矽膜亦可獲得 良好之資料保持特性。 又，和上述第1實施形態之記憶格同樣，欲確保充分 之電荷量時，可設爲在氧氮化矽膜SION中或氧氮化矽膜 SION與下部氧化矽膜BOTOX之間積層氮化矽膜之構成。 又，欲獲得更加之資料保持特性時可設置上部氧化矽膜， 上部氧化矽膜之膜厚可設爲產生自記憶閘極MG至氧氮化 矽膜SION被注入之電洞之穿隧現象的3 nm以下。又，設 置上部氧化矽膜時，於上部氧化矽膜之間挾持柰米導電粒 子、氮化砂膜或非晶質砂膜，可有效進行穿隧現象之電洞 注入。 又，記億閘極MG，係和第1實施形態之記憶格同樣 ’不使用π型多晶矽膜，而使用p型多晶矽膜。同樣，藉 由降低η型多晶矽膜之n型雜質濃度，可增加FN應力施 加時自記憶閘極MG至氧氮化矽膜SION之電洞注入量。 以下說明本發明第2實施形態之記憶格之寫入動作、 抹除動作、讀出動作。圖2 8爲寫入、抹除、讀出時對記 憶格各部位之電壓施加條件。寫入動作、抹除動作、讀出 動作，係以相反方向進行對源極區域MS及汲極區域MD 之電壓施加’而使電荷儲存位置設爲：氧氮化砂膜SION 之源極側之第1局部區域；及汲極側之第2局部區域等2 -38- 200908343 個位置，可以進行2位元/格動作。以下說 第1局部區域儲存電荷時之寫入動作、抹除 作。 寫入動作，係藉由通道熱電子注入法（ 寫入電壓，係設定例如施加於源極區域MS , 施加於記憶閘極M G之電壓爲7 V。施加於汲 電壓設爲0V，施加於ρ型阱PWEL之電壓！ 動作，除通道熱電子注入法以外，亦可藉由 電子注入（CHISEL)進行。 圖29爲通道熱電子注入法進行寫入時 。流入通道區域之電子，係藉由施加於源極 電壓而產生之源極區域MS端之電場，被加 。藉由施加於記憶閘極MG之正電壓產生之 ，使熱電子被注入記憶閘極MG下之氧氮化 中。注入之熱電子，被氧氮化矽膜SION中 獲，結果，電子被儲存於氧氮化矽膜SION 體之臨限値電壓上升。 於第2實施形態，係使用通道熱電子注 動作，相對於此，於第1實施形態，係使用 式，相同點在於不論任一注入方式均產生熱 注入電荷儲存膜，不同點在於施加於記憶格 條件爲不同。藉由該電壓條件之不同，使產 置不同。第1實施形態使用之源極側注入方 所示，於選擇閘極SG與記憶閘極MG之境 :明於源極側之 :動作、讀出動 CHE )進行。 之電壓爲5V， :極區域M D之 没爲ον。寫入 通道激發2次 電荷移動之圖 區域M S之高 速成爲熱電子 垂直方向電場 矽膜SION之 之陷阱能階捕 而使記憶電晶 入法進行寫入 源極側注入方 電子將熱電子 各部位之電壓 生熱電子之位 式，係如圖3 界附近正下方 -39- 200908343 產生熱電子，相對於此，第2實施形態使用之通道熱電子 注入法，係如圖29所示，於P型阱PWEL與源極區域MS 之境界附近產生熱電子。藉由通道熱電子注入法之使用， 可設定電子之儲存位置成爲氧氮化矽膜SI〇N之源極側之 第1局部區域。 以下說明抹除動作。抹除動作之流程’係和圖4之第 1實施形態之抹除動作之流程相同’首先進行FN應力施 加之後，在到達設定之臨限値電壓之前重複進行BTBT熱 電洞抹除，此爲特徵之一。 圖30爲FN應力施加時之電荷之移動。於FN應力施 加時，施加電壓之設定、例如施加於記憶閘極M G之電壓 設爲1 1 V，其他部位之施加電壓（施加於源極區域MS之 電壓、施加於汲極區域MD之電壓、施加於p型阱PWEL 之電壓）均設爲0V。如圖30所示’藉由FN應力施加之 FN穿隧現象，電洞自記憶閘極MG被注入氧氮化砍膜 SION。此時，寫入動作中，在電子儲存於氧氮化矽膜 SION之位置中，因爲儲存之電子使記憶閘極MG與氧氮 化矽膜SION之界面之氧氮化矽膜SION被施加之垂直方 向電場變大，因此電洞之注入量變大。藉由該電洞之注入 減少寫入動作中儲存於氧氮化矽膜SION之電子’降低記 憶格之臨限値電壓。施加於汲極區域MD之電壓’不需要 移至BTBT抹除時之電壓切換，可以設爲和BTBT抹除時 相同之浮置狀態。FN應力施加引起之記憶格之臨限値電 壓變化時係和圖6之特性相同。 -40- 200908343 圖31爲FN應力施加後之BTBT抹除時電荷移動之圖 。於ΒΤΒΤ抹除時，例如施加於記億閘極MG之電壓設爲-6V，施加於源極區域MS之電壓設爲6V，汲極區域MD設 爲浮置狀態。藉由施加於源極區域MS與記憶閘極MG之 間之電壓，於源極區域MS之端部，因爲帶對帶穿隧現象 而產生之電洞，會被施加於源極區域MS之高電壓加速而 成爲熱電洞，該熱電洞之一部分被施加於記憶閘極MG之 負電壓吸引而注入氧氮化矽膜SION中。注入之熱電洞被 氧氮化矽膜SION內之陷阱能階捕獲，而降低記憶格之臨 限値電壓。在記憶格之臨限値電壓充分下降之前（確認動 作成功之前）重複進行BTBT抹除。於BTBT抹除時，因 爲注入熱電洞，電荷儲存膜跨越電荷中性狀態而可以成爲 正電荷儲存狀態，記憶電晶體之臨限値電壓可以充分降低 ，可獲得大的讀出電流，具有適合高速動作之優點。 和上述第1實施形態同樣，第2實施形態中，藉由施 加FN應力引起之臨限値電壓下降，使帶對帶穿隧現象產 生位置之垂直方向電場變小，帶對帶穿隧現象產生之電子 /電洞量變少，和上述第1實施形態同樣可以獲得抹除電 流之減低效果。 以下說明讀出動作。讀出動作係例如，施加於汲極區 域MD之電壓設爲1.5V，施加於源極區域MS之電壓設爲 0V，施加於記憶閘極MG之電壓設爲3V。源極區域MS與 汲極區域MD之間的電壓設爲和寫入時相反方向而進行。 如此則，可進行讀出動作。 -41 - 200908343 以下說明以多數記憶格構成陣列時之動 圖3 2爲第2實施形態之記憶陣列之鵞 化，圖32僅圖示2x4個記憶格。如圖32戶/ 儲存膜之源極區域MS側與汲極區域MD側 局部區域而進行2位元/格動作，採用之晴 右對稱之虛擬接地陣列。 如圖3 2所示，連接各記憶格之記憶閘 閘極線MGL0〜MGL3，係於X方向平行延fe 連接記憶格之源極區域MS與汲極區域 BL0〜BL2，係於 Y方向、亦即和記憶閘 M GL3呈正交之方向延伸。又，彼等配線， 上，於各元件或配線佈局上亦延伸於上述方 又，圖32雖未圖示，於位元線BL0〜 閘極線MGL0〜MGL3等，連接有高耐壓之 成之升壓驅動器，於寫入或抹除時可施加高 BL0〜BL2等係構成局部位元線。1條局部· 個、3 2個、或6 4個記憶格。局部位元線， 部位元線之MOS電晶體而連接於廣域位元 線連接於感測放大器。 圖3 3爲圖3 2之記憶陣列中，寫入、抹 各配線之電壓施加條件之圖。 首先’說明圖3 3之電壓施加條件之寫 之寫入條件，係表示對圖3 2之記憶格ΒIΤ 1 側注入電荷之條件。對電荷被注入選擇格 作。 i路圖。爲求簡 :示，欲以電荷 之2個位置爲 [列構成稱爲左 極MG的記憶 i 〇 MD的位元線 極線 M G L 0〜 不僅於電路圖 向而構成。 BL2等與記憶 MOS電晶體構 電壓。位元線 泣元線連接1 6 係介由選擇局 線，廣域位元 除、讀出時對 入動作。圖3 3 之位元線BL1 '亦即記憶格 -42- 200908343 B IT 1之側所連接之位元線B L 1施加5 V，對記憶閘極線 MGL0施加7V，對電荷未被注入之記憶格BIT1之側所連 接之位元線BL0施加0V。結果，滿足圖28之寫入條件， 電子被注入記億格BIT1之位元線BL1側之電荷儲存膜內 ’寫入動作被進行。此時，於記憶格BIT2之位元線BL2 被施加3 V，而於非選擇記億格BiT2之位元線BL1側不被 注入電荷。於其他選擇格未連接之記憶閘極線MGL1〜3 被施加0 V。 以下說明圖3 3之電壓條件之抹除動作。在一定時間 質FN應力施加後，依據每—BTBT抹除單位進行BTBT 抹除之序列中，進行抹除動作。於最初之FN應力施加， 對全部記憶閘極線MGL0〜MGL3施加1 1 V，全部位元線 BL0〜BL2均設爲0V。於此條件下，對全部記憶格進行 FN應力施加。於之後的btBT抹除，WORD1之記憶格連 接之位元線BL0〜BL2被施加6V，記憶閘極線MGL0被施 加-6V。位元線BL0〜BL2與記憶閘極線MGL0同時被施 加高電壓，而進行WORD1之記憶格之BTBT抹除。 以下說明圖3 3之電壓條件之讀出動作。 讀出記憶格BIT1之位元線BL1側儲存之電荷時，使 和選擇格、亦即記憶格Β ϊ T 1連接的位元線B L0之電壓設 爲1 _5V ’使位元線BL1設爲0V，記憶閘極線MGL0之電 壓設爲3 V。流入和寫入爲反向之電流而進行讀出。 圖2 8、3 3表示第2實施形態之記憶格驅動之電壓條 件’但彼等條件僅爲一例，並非以該數値來限定本發明。 -43- 200908343 圖2 7之非揮發性半導體記憶裝置（記億格）之製造 方法，除記億電晶體之閘極絕緣膜之形成方法以外，均和 NROM (Nitride ROM)之製造方法相同。 記憶電晶體之閘極絕緣膜之之形成，係藉由例如熱氧 化法或 ISSG(In-situ Stream Generation)氧化法形成下 部氧化矽膜BOTOX (約3nm〜10nm )之後，藉由減壓化 學氣相成長法沈積氧氮化矽膜SION (約5nm〜30tun)而 進行。其中，下部氧化矽膜BOTOX之膜厚較好是不容易 引起穿隧現象之3nm以上。如上述說明，而可製造本發明 第2實施形態之非揮發性半導體記憶裝置。 以上依據實施形態說明本發明，但本發明不限定於上 述實施形態，在不脫離其要旨情況下可做各種變更實施。 於上述第1實施形態及第2實施形態中，使用氧氮化 矽膜或氮化矽膜作爲記億格之電荷儲存膜，但亦可使用氧 化钽膜、氧化鋁膜等具有陷阱能階之陷阱性絕緣膜。 於上述第1實施形態及第2實施形態中，作爲FN應 力施加而說明使用FN穿隧現象自記憶閘極至電荷儲存膜 注入電洞之例，但不限定於此，亦可構成爲例如使用FN 穿隧現象自電荷儲存膜放出電子至記憶閘極，而減少電荷 儲存膜儲存之電子。 (產業上可利用性） 本發明可以廣泛利用於製造非揮發性半導體記憶裝置 之製造業 -44- 200908343 (發明效果） 本發明之代表性效果簡單說明如下。 可以減低非揮發性半導體記億裝置之抹除電流’減少 充電泵電路之佔有面積，可以實現縮小記億體模組之面積 。換言之，藉由減低非揮發性半導體記憶裝置之抹除電流 ，增加同時抹除之記憶格數目，可以縮短抹除時間。 【圖式簡單說明】 圖1爲本發明第1實施形態之非揮發性半導體記億裝 置（記憶格）之重要部分斷面圖。 圖2爲圖1之非揮發性半導體記憶裝置之寫入、抹除 、讀出時對選擇記億格各部位之電壓施加條件。 圖3爲圖1之非揮發性半導體記憶裝置之寫入時電荷 移動之圖。 圖4爲本發明第1實施形態之抹除動作之流程圖。 圖5爲圖1之非揮發性半導體記億裝置之中，FN應 力施加時電荷移動之圖。 圖6爲圖1之非揮發性半導體記憶裝置之中，對記憶 閘極施加正電壓（FN應力施加）時，記憶格之臨限値電 壓變化之圖。 圖7爲圖1之非揮發性半導體記憶裝置之中，BTBT 抹除時電荷移動之圖。 圖8爲圖1之非揮發性半導體記憶裝置之中，實施與 -45- 200908343 不實施FN應力施加時，BTBT抹除之抹除電流之時間變 化圖。 圖9爲圖1之非揮發性半導體記憶裝置之中，實施與 不實施FN應力施加時，BTBT抹除之臨限値電壓之時間 變化圖。 圖1 〇爲第1實施形態之記憶陣列之電路圖。 圖1 1爲記憶陣列中之寫入、抹除、讀出時對各配線 之電壓施加條件之圖。 圖12爲抹除動作之電壓施加序列（Sequence)之圖 〇 圖13爲FN應力施加後之BTBT抹除之中’階段式上 升施加電壓之電壓條件圖。 圖1 4爲第1實施形態之另一記億陣列之電路圖。 圖1 5爲第1實施形態之另一記憶陣列之電路圖。 圖1 6爲第1實施形態之非揮發性半導體記憶裝置之 製程之重要部分斷面圖。 圖17爲接續圖16之非揮發性半導體記憶裝置之製程 之重要部分斷面圖。 圖1 8爲接續圖1 7之非揮發性半導體記憶裝置之製程 之重要部分斷面圖。 圖1 9爲接續圖1 8之非揮發性半導體記億裝置之製程 之重要部分斷面圖。 圖2 0爲接續圖1 9之非揮發性半導體記億裝置之製程 之重要部分斷面圖。 -46- 200908343 圖2 1爲接續圖2 G之非揮發性半導體記憶裝置之製程 之重要部分斷面圖。 圖22爲接續圖2 1之非揮發性半導體記憶裝置之製程 之重要部分斷面圖。 圖2 3爲接續圖2 2之非揮發性半導體記憶裝置之製程 之重要部分斷面圖。 圖2 4爲第1實施形態之另一非揮發性半導體記憶裝 置之重要部分斷面圖。 圖25爲第1實施形態之另一非揮發性半導體記憶裝 置之重要部分斷面圖。 圖2 6爲第1實施形態之另一非揮發性半導體記憶裝 置之重要部分斷面圖。 圖27爲第2實施形態之非揮發性半導體記憶裝置之 重要部分斷面圖。 圖2 8爲第2實施形態之非揮發性半導體記憶裝置之 寫入、抹除、讀出時，對選擇記憶格各部位之電壓施加條 件之圖。 圖29爲圖27之非揮發性半導體記億裝置之寫入時電 荷移動之圖。
圖30爲圖27之非揮發性半導體記憶裝置之中’ FN 應力施加時電荷移動之圖。 圖3 1爲圖2 7之非揮發性半導體記憶裝置之中’ BTBT抹除時電荷移動之圖。 圖3 2爲第2實施形態之記憶陣列之電路圖。 -47- 200908343 圖3 3爲記憶陣列中之寫入、抹除、讀出時對各配線 之電壓施加條件之圖。 圖3 4爲本發明人檢討之非揮發性半導體記憶裝置之 中表示BTBT抹除動作的記憶格之重要部分斷面圖。 【主要元件符號說明】 BIT1、BIT2 :記憶格 BL、BL0、BL1 :位元線 BOTOX :下部氧化矽膜 CAP :氧化矽膜 CONT :拴塞 CAPSW :側壁間隔件 INS 1、INS2 :層間絕緣膜 Μ1 :第1層配線 MD :汲極區域 MDM :低濃度η型雜質區域 ΜΕ: η型雜質區域 M G、M G 1、M G 2 :記憶閘極 MGL、MGL0〜MGL3 :記憶閘極線 MGR :側壁間隔件 MS :源極區域 MSM:低濃度η型雜質區域 NMG : η型多晶矽層 N S G : η型多晶矽層 -48- 200908343 PSUB :半導體基板 PWEL ： p型阱 RES1 :光阻膜 SE : p型雜質區域 SG、SGI、SG2:選擇閘極 S G L、S G L 0〜S G L 3 :選擇閘極線 SGOX :閘極絕緣膜 SIN :氮化矽膜 SION :氧氮化矽膜 SL、SL0〜SL3:源極線 STI :元件分離區域 SW :側壁間隔件 TOPOX :上部氧化矽膜 V d :施加於汲極區域MD之電壓 Vmg :施加於記憶閘極MG之電壓 V s :施加於源極區域M S之電壓 Vsg :施加於選擇閘極SG之電壓 Vwell :施力Π於p型阱PWEL之電壓 -49-