CN108122585A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，其解决在将电压设定表存储于非易失性存储器的存储器区域的情况下该区域会增大的课题。半导体器件具备存储器装置、和控制所述存储器装置的控制装置。所述存储器装置由非易失性存储器元件构成，具备存储改写所需的设定信息的存储器、具有第一寄存器及改写结束标志的第一控制电路、和生成改写电压的电源电路。所述控制装置具备具有改写开始标志的第二控制电路、基于所述改写开始标志及所述改写结束标志来测量改写电压施加时间的计数器、基于所述改写电压施加时间来存储下一改写电压的第二寄存器。所述控制装置在接收到改写所述存储器的指令的情况下，读出所述存储器内的改写所需的设定信息，对所述第一寄存器进行回写。

Description

半导体器件
技术领域
本公开涉及半导体器件，可适用于内置例如快闪存储器等可电改写的非易失性存储器装置的半导体器件。
背景技术
目前，作为存储有程序或数据的器件，广泛使用作为可电改写的非易失性存储器装置之一的快闪存储器。快闪存储器是通过使改写时施加的电压比读取时的电压高而能够多次进行存储内容的擦除/写入的存储器元件。即，对存储器元件施加脉冲状的电压，在栅极绝缘膜流通电流而向存储器元件注入电子、或引出电子，由此进行改写。
像这样，快闪存储器由于在每次进行改写时都需要向栅极绝缘膜流过电流，所以本质上无法避免劣化。因此，快闪存储器具有在存储器元件的劣化进展时无法进行改写，改写次数有限的特征。因此，在改写时，对存储器元件以适宜的脉冲宽度施加适宜的脉冲电压的技术至为重要。
国际公开第2014/033851号(专利文献1)中公开有“在半导体器件中，在进行基于带间隧穿方式的数据擦除时，在电荷泵电路的输出电压恢复至规定的基准电压这一条件的基础上，还满足开始将升压电压向作为擦除对象的存储器单元供给之后经过了规定的基准时间这一条件时，结束向作为擦除对象的存储器单元供给升压电压”。
现有技术文献
专利文献
专利文献1：国际公开第2014/033851号
但是，为了实现专利文献1的技术，需要对针对每一个周期设定的电荷泵电路的输出电压值或存储栅极电压值等进行擦除时的电压设定表。若详细地决定设定电压，则表规模会扩大。在将该表存储于快闪存储器等非易失性存储器的存储器区域的情况下，该区域会增大。
发明内容
其它课题和新的特征将根据本说明书的记载及附图变得明了。
本公开中，若简单地说明代表性的内容概要，则如下。
即，半导体器件测量非易失性存储器的改写电压施加时间，基于测量时间决定下次的改写电压。
发明效果
根据上述半导体器件，能够降低改写电压表的大小。
附图说明
图1是用于说明实施方式的非易失性存储器装置的结构及动作的框图。
图2是表示擦除电压的波形的图。
图3是表示电源电路的电荷泵电路的电压－电流特性的图。
图4是用于说明擦除时间的上限设定的图。
图5是表示实施例的半导体器件的结构的框图。
图6A是示意性表示存储器单元的结构的剖视图。
图6B是表示存储器单元的电路图记号的图。
图7A是表示程序脉冲施加动作时的状态的图。
图7B是表示擦除脉冲施加动作时的状态的图。
图7C是表示读出动作时的状态的图。
图7D是表示程序校验动作时的状态的图。
图8是表示图5的非易失性存储器装置的整体结构的框图。
图9是用于说明擦除动作时的电荷泵电路的输出电流和输出电压的变化的图。
图10是用于说明适宜的擦除脉冲的施加时间的设定方法的图。
图11是用于说明图8的非易失性存储器装置的擦除动作的图。
图12是用于说明在图8的非易失性存储器装置中流经控制电路和电源电路间之间的控制信号的图。
图13是表示图12的电荷泵电路的结构的一例的电路图。
图14是表示图12的电压检测部的结构的一例的电路图。
图15是表示图12的驱动脉冲生成部的动作的一例的时间图。
图16是用于说明图8的非易失存储器装置的擦除动作的图。
附图标记说明
1：微机(半导体器件)、4：非易失性存储器装置、20：硅衬底、21：控制栅、22：电荷积累部、23：存储栅极、24：源极区域、25：漏极区域、30：存储器阵列、40：控制电路、41：主控制部、42：电源电路控制部、43：定时控制部、50：电源电路、51：环形振荡器、52：电荷泵电路、53：电压检测部、54：基准电压产生电路、60：电源切换电路、150：主计数器、151：控制脉冲生成部、152：擦除结束标志、155：驱动脉冲生成部、BL：主位线、SBL：副位线、SLD0～SLD31：源极线驱动器、CGL：控制栅极线、MC：存储器单元、MGL：存储栅极线、SL：源极线、NVM：非易失性存储器装置、FMU：存储器装置、MRY：存储器、PE1：第一控制电路、REG1：第一寄存器、PSC：电源电路、FCU：控制装置、PE2：第二控制电路、CNT：计数器、REG2：第二寄存器。
具体实施方式
以下，使用附图说明实施方式及实施例。但是，在以下的说明中，有时对于同一构成要素标注同一附图标记并省略重复的说明。
首先，使用图1～图4说明实施方式的半导体器件即非易失性存储器装置。图1是用于说明实施方式的非易失性存储器装置的结构及动作的框图。图2是表示擦除电压的波形的图。图3是表示电源电路的电荷泵电路的电压－电流特性的图。
实施方式的非易失性存储器装置NVM具备存储器装置FMU和控制装置FCU。存储器装置FMU具备具有存储器MRY与第一寄存器REG1的第一控制电路PE1和电源电路PSC。此外，在非易失性存储器装置NVM具有多个存储器装置FMU的情况下，共用电源电路PSC，各存储器装置FMU也可以分别不具备电源电路PSC。控制装置FCU具备第二控制电路PE2、第二寄存器REG2、测量擦除电压施加时间的计数器CNT。存储器MRY具备存储器阵列和其周边电路，保存有擦除等改写所需的初始设定信息(表)。在存储器的改写实施中，控制装置FCU读出存储器MRY内的表的数据，对存储器装置FMU内的第一寄存器REG1进行回写。此外，在存储器的改写中，进行存储器的擦除动作和写入动作。
存储器MRY具备存储器单元晶体管，该存储器单元晶体管例如具有电荷积累部，通过与电荷积累部的电荷量对应的阈值电压的变化而存储数据。电源电路PSC具备：例如在改写动作时生成用于向存储器单元晶体管的一主电极供给的改写电压的电压生成电路、以及检测电压生成电路的输出电压并将其与基准值进行比较的检测电路。
以下说明非易失性存储器装置NVM的擦除动作。
(1)控制装置FCU以从CPU等的外部受理擦除指令并将擦除所需的初始设定信息从存储器装置FMU内的存储器MRY传送到控制装置FCU的方式进行控制，并将初始设定信息存储于控制装置FCU内的第二寄存器REG2。之后，控制装置FCU将第二寄存器REG2内的初始设定信息(初始擦除电压信息)回写到存储器装置FMU的第一控制电路PE1内的第一寄存器REG1。
(2)控制装置FCU的第二控制电路PE2向存储器装置FMU及控制装置FCU内的计数器CNT发行擦除开始标志。由此，存储器装置FMU开始擦除动作，控制装置FCU内的计数器CNT开始计数动作。
(3)存储器装置FMU基于擦除开始标志及写入第一寄存器REG1的信息来控制电源电路PSC，实施对存储器MRY的存储器单元晶体管的擦除。例如，第一控制电路PE1基于擦除开始标志，将擦除电压供给到存储器单元晶体管的主电极。
(4)存储器装置FMU的第一控制电路PE1在检测到第一次的擦除动作结束后，对控制装置FCU发行擦除结束标志。此外，擦除动作结束检测的是擦除施加电压返回到初始电压。例如，检测电路检测到擦除电压比基准值大，将结束标志置位，停止擦除电压的供给。由此，控制装置FCU的第二控制电路PE2停止控制装置FCU内的计数器CNT，测量与计数对应的擦除电压施加时间(Tp)。
(5)控制装置FCU内的计数器CNT将测量结果(计数)传送到控制装置FCU内的第二控制电路PE2。
(6)控制装置FCU的第二控制电路PE2设定与测量结果对应的电压值，并将其对存储器装置FMU内的第一寄存器REG1进行设定。例如，第二控制电路PE2基于计数器CNT的计数结果，接着决定对存储器单元晶体管的主电极施加的擦除电压。
(7)实施上述(2)～(6)直至达到规定擦除次数为止。
(8)执行擦除校验。
如图3所示，电源电路PSC的电荷泵电路在电压比规定电压(例如V1)高时，供给电流减少，泵能力降低。因此，第二控制电路PE2以下述方式设定计数器CNT的计数与电压增减幅度的关系。
(a)在计数器CNT的计数多的情况下，判断为电源电路PSC的电荷泵能力不足，通过降低擦除电压而以高能力进行擦除。此时的擦除电压例如设为V1，减少电压幅度为ΔVd。
(b)若擦除电压持续低，则Vth变动困难(无法加深Vth)，因此，计数器CNT的计数减少，从而提高擦除电压。此时的擦除电压例如设为V2，增加电压幅度为ΔVi。在此，ΔVi设为ΔVd以上。由此，能够提高擦除电压。
(c)重复(a)、(b)。
以上，对擦除动作进行了说明，写入动作也相同。写入动作时，将“擦除”另读为“写入”。此外，在未区别擦除和写入的情况下，使用“改写”。
目前，改写时的施加电压的设定值反复进行实机评价，决定最佳的值。另外，该值不是针对每一半导体芯片，而是能够具有余量地对应所有半导体芯片的值。在本实施方式中，最佳的设定值(施加电压信息)是控制装置FCU根据改写时间(计数器CNT的计数值)算出的。由此，能够施加与每一半导体芯片的改写特性一致的电压，以最低限的电压和时间实施改写，因此能够有助于存储器单元的可靠性提高。
另外，因为基于改写时间决定施加电压信息(电压增量幅度)，所以能够实现表规模的缩减。由此，能够进行存储器装置FMU内的改写信息存储用存储器区域的缩减、控制装置FCU内的寄存器数的缩减及改写信息的传送时间的缩减。
接着，使用图4说明改写时间(擦除时间及写入时间)的上限设定。图4是用于说明擦除时间的上限设定的图。
在设定擦除时间(计数器CNT的计数)的上限(Tmax)，接收擦除结束标志之前，在擦除电压的脉冲施加时间超过上限(Tmax)的情况下，控制装置FCU自动地使擦除电压下降到规定电压(图4的A、，例如)。此时，重置测量出的擦除时间(计数器CNT)，执行上述(2)以后的处理。在擦除时间上限(Tmax)以内的情况下，实施上述(4)以后的处理(进行与擦除时间对应的电压上升，施加下次的擦除电压的脉冲)(图4的B)。虽然说明了擦除时间的上限设定，但写入时间的上限设定也相同。由此，能够施加与每一半导体芯片的改写特性一致的最佳的电压及幅度的改写脉冲，能够有助于存储器单元的可靠性提高。
也可以监视擦除电压，直至擦除电压成为规定电压以上为止不进行擦除校验。另外，也可以监视写入电压，直至写入电压成为规定电压以上为止，不进行写入校验。由此，能够跳过无用的校验，能够缩短改写时间。
使用以下的实施例对实施方式的一例进行说明。
实施例
[半导体器件的结构]
图5是表示实施例的半导体器件的结构的框图。图5中，作为半导体器件之一例的微机在一个半导体芯片上包含CPU(Central Processing Unit：中央处理器)2、RAM(RandomAccess Memory：随机存储器)3、非易失性存储器装置4、周边电路5、接口电路(I/F)7、将它们相互连接的数据总线8、电源电路6。
电源电路6基于从微机1的外部接收的外部电源电压(VCC)，生成内部电源电压(VDD)。内部电源电压(VDD)被供给到微机1的各部分(图5中，代表性示出仅向非易失性存储器装置4供给)。
非易失性存储器装置4是EEPROM(Electrically Erasable and ProgrammableRead-only Memory：电可擦可编程只读存储器)或快闪存储器等。非易失性存储器装置4的各存储器单元在栅电极和沟道层之间具有电荷积累部。存储器单元的阈值电压根据积累于电荷积累部的电荷而发生变化，由此，能够存储“1”、“0”的信息。作为电荷积累部，通常使用由多晶硅膜形成的浮置栅(floating gate)、或氮化硅膜等。氮化硅膜跳过分散存在于膜中的陷阱能级(Trap level)积累电荷。在该实施方式中，对使用氮化硅膜作为电荷积累部的例子进行说明。接着，更详细地说明存储器单元的具体的结构。
[存储器单元的结构]
图6A是示意性示出存储器单元的结构的剖视图。图6B是表示存储器单元的电路图记号的图。图6A及图6B中，对于对应的部分标注同一附图标记。
参照图6A及图6B，存储器单元(也称作“存储器单元晶体管”)MC形成于衬底20上，包含控制栅(CG：Control Gate)21、电荷积累部22、存储栅极(MG：Memory Gate)23、源极区域24及漏极区域25。控制栅21经由绝缘膜(未图示)形成于P型硅衬底20的表面上。电荷积累部22在控制栅21的侧壁通过氧化硅膜(未图示)、氮化硅膜(未图示)、及由氧化硅膜(未图示)构成的ONO(Oxide-Nitride-Oxide)膜形成。在ONO膜上形成侧壁构造的存储栅极23。源极区域24及漏极区域25通过向控制栅21的左侧及存储栅极23的右侧的衬底20注入N型杂质而分别形成。从与衬底20垂直的方向观察，存储栅极23的一部分和源极区域24的一部分交叠，控制栅21的一部分和漏极区域25的一部分交叠。
在排列有多个存储器单元MC而成的存储器阵列中设置各自与存储器单元行对应地沿行方向X延伸的、存储栅极线MGL、控制栅极线CGL、及源极线SL。且设置与存储器单元列对应地沿列方向Y延伸的主位线BL。在各存储器单元MC中，存储栅极23与对应的存储栅极线MGL连接。控制栅21与对应的控制栅极线CGL连接。源极区域24与对应的源极线SL连接。漏极区域25与对应的主位线BL连接。
[存储器单元的动作]
对各存储器单元MC分配固有的地址，各存储器单元MC通过与电荷积累部22的电荷量对应的阈值电压的变化而存储1比特的数据。
图7A～图7D示出存储器单元MC动作时的状态。图7A是表示程序脉冲施加动作时的状态的图，图7B是表示擦除脉冲施加动作时的状态的图，图7C是表示读出动作时的状态的图，图7D是表示程序校验动作时的状态的图。
参照图7A，在程序脉冲施加动作时，对存储栅极23施加6.4～11V之间所选的电压，对控制栅21施加1.0V，对源极区域24施加3.2～7.0V之间的选择的电压，对漏极区域25施加0.8V。由此，通过源端注入(SSI：Source Side Injection)方式，将热电子注入电荷积累部22，存储器单元MC的阈值电压变高。程序脉冲施加动作反复进行直至存储器单元MC的阈值电压比规定的程序校验电压(PV)高为止。在被进行了编程的存储器单元MC中存储数据“0”和“1”中的例如“1”(也可以确定为“0”，但在该说明书中设为“1”)。此外，就存储栅极23的电压而言，在存储器单元MC的阈值电压不易变高的情况下，在正侧设定为高的电平。源极区域24的电压根据存储栅极23的电压进行设定。
参照图7B，在擦除脉冲施加动作时，对存储栅极23施加－3.3～－8V之间的选择的电压，对控制栅21施加0V，对源极区域24施加3.2～7.0V，漏极区域25设为开路(OPEN)状态，衬底20被接地(施加0V)。由此，在与存储栅极23交叠的源极区域24的部分作用高电场。因此，因为能带弯曲，所以产生电子从价电子带(Valence Band)向传导带(Conduction Band)隧穿的带间隧穿(BTBT：Band To Band Tunneling)。通过带间隧穿，在价电子带生成空穴(hole)。隧穿的电子到达源极线SL，在价电子带生成的空穴的一部分到达衬底20，因此，从源极线SL向衬底20流通电流。所生成的空穴的一部分通过高电场被加速，由此成为热空穴，并被注入到电荷积累部22。其结果为，存储器单元MC的阈值电压降低。
基于该带间隧穿方式的擦除脉冲的施加动作重复进行直至存储器单元MC的阈值电压比规定的擦除校验电压(EV)低为止。在所擦除的存储器单元MC存储数据“0”和“1”中的例如“0”。此外，就存储栅极23的电压而言，在存储器单元MC的阈值电压不易降低的情况下，在负侧设定为高的电平。源极区域24的电压根据存储栅极23的电压进行设定。
参照图7C，在读出动作时，对存储栅极23及源极区域24施加0V，对控制栅21及漏极区域25施加1.5V，判定流经漏极区域25和源极区域24之间的读出电流(Id)是否比阈值电流大。在读出电流(Id)比阈值电流大的情况下，存储器单元MC的阈值电压低，因此，存储器单元MC的存储数据被判定为是“0”。相反，在读出电流(Id)比阈值电流小的情况下，存储器单元MC的阈值电压高，因此，存储器单元MC的存储数据被判定为是“1”。
参照图7D，在程序校验动作时，对存储栅极23施加程序校验电压(PV)，对源极区域24施加0V，对控制栅21及漏极区域25施加1.5V，判定流经漏极区域25和源极区域24之间的读出电流(Id)是否比阈值电流大。在读出电流(Id)比阈值电流大的情况下，存储器单元MC的阈值电压比程序校验电压(PV)低，因此，判定为程序未结束。相反，在读出电流(Id)比阈值电流小的情况下，存储器单元MC的阈值电压比程序校验电压(PV)高，因此，判定为程序结束。
在擦除校验动作时，在图7D中，对存储栅极23施加擦除校验电压(EV)来代替程序校验电压(PV)。对其它部位施加的电压与图7D的情况相同。在流经漏极区域25和源极区域24之间的读出电流(Id)比阈值电流大的情况下，存储器单元MC的阈值电压比擦除校验电压(EV)低，因此，判定为擦除结束。相反，在读出电流(Id)比阈值电流小的情况下，存储器单元MC的阈值电压比擦除校验电压(EV)高，因此，判定为擦除未结束。
[非易失性存储器装置的结构]
图8是表示图5的非易失性存储器装置的整体结构的框图。非易失性存储器装置4具备存储器装置FMU和控制装置FCU。存储器装置FMU具备存储器MRY、具有第一寄存器REG1(未图示)的控制电路40(PE1)、电源电路50(PSC)、电源切换电路60。存储器MRY存储擦除等改写所需的初始设定信息(表)。存储器MRY包含存储器阵列30、地址缓冲器31、输入输出电路32、字线解码部35、控制栅极线驱动部36、存储栅极线驱动部37、列系选择电路38、源极线驱动部33、源极线栅极驱动部34。此外，如上述，控制装置FCU具备具有擦除开始标志的第二控制电路PE2(未图示)、第二寄存器REG2(未图示)和测量擦除电压施加时间的计数器CNT(未图示)，进行上述的动作。
在存储器阵列30呈矩阵状排列有多个图6A、6B中说明的存储器单元MC。该实施例中，位线包含多个主位线BL和副位线SBL。在各主位线BL经由开关用的晶体管QC连接多个副位线SBL。存储器单元MC的漏极区域25与对应的副位线SBL连接。
地址缓冲器31从非易失性存储器装置4的外部(例如图5的CPU2)接收地址信号(行地址信号、列地址信号)。地址缓冲器31将从外部接收到的行地址信号输出到字线解码部35，将列地址信号输出到列系选择电路38。
输入输出电路32将从非易失性存储器装置4的外部(例如图5的CPU2)接收到的写入数据信号输出到列系选择电路38。输入输出电路32还将从列系选择电路38接收到的读出数据信号输出到非易失性存储器装置4的外部。
字线解码部35对经由地址缓冲器31接收到的行地址信号进行解码，由此，输出指定存储器阵列30的选择行的信号。
控制栅极线驱动部36向通过字线解码部35指定的与选择行对应的控制栅极线CGL供给经由电源切换电路60接收到的规定的动作电压。
存储栅极线驱动部37向通过字线解码部35指定的与选择行对应的存储栅极线MGL供给经由电源切换电路60接收到的规定的动作电压。
源极线驱动部33包含多个源极线驱动器SLD。各源极线驱动器SLD向对应的源极线SL供给接地电压或经由电源切换电路60接收到的规定的动作电压。此外，各源极线驱动器SLD经由对应的开关用的晶体管QA与源极线SL连接。
源极线栅极驱动部34包含多个源极线栅极驱动器SGD。各源极线栅极驱动部34驱动对应的晶体管QA的栅极。
在列系选择电路38中，与主位线BL分别对应地设置有多个写入锁存器。各写入锁存器保存经由输入输出电路32输入的写入数据。
在列系选择电路38还设置有将经由地址缓冲器31接收到的列地址信号解码的列解码电路。列系选择电路38在进行数据写入时，基于列解码电路的解码结果及存储于写入锁存器的写入数据，向所选择的主位线BL(与选择列对应的主位线BL)供给经由接地电压或电源切换电路60接收到的规定的动作电压。
在列系选择电路38中还包含经由所选择的主位线BL探测流经作为读出对象的存储器单元MC的电流的读出用读出放大器(SA：Sense Amplifier)电路、及经由所选择的主位线BL探测流经作为程序对象或擦除对象的存储器单元MC的电流的校验用读出放大器电路等。
控制电路40与图1的第一控制电路PE1对应，根据图5的从CPU2等主机接收到的指令，根据来自执行程序脉冲施加动作、擦除脉冲施加动作、读出动作、程序校验动作、及擦除校验动作等各动作模式的第二控制电路PE2的控制信号，控制存储器MRY。控制电路40还以将各动作模式所需的动作电压向各驱动部供给的方式控制电源电路50及电源切换电路60。在进行存储器的改写实施时，控制装置FCU读出存储器MRY内的表的数据，在控制电路40内的第一寄存器REG1进行回写。
更详细而言，控制电路40包含从控制装置FCU接收控制信号的主控制部41、电源电路控制部42、定时控制部43。电源电路控制部42根据主控制部41的控制，控制电源电路50。定时控制部43根据主控制部41的控制，向源极线驱动部33输出控制信号(SLDCTL)，由此控制向各源极线SL供给动作电压(升压电压(VUCP))的定时。在该说明书中，将在擦除动作时向源极线驱动部33输出的控制信号(SLDCTL)也称作“擦除脉冲”。
图8中省略图示，但定时控制部43还通过向存储栅极线驱动部37输出控制信号而控制向各存储栅极线MGL供给动作电压的定时，通过向控制栅极线驱动部36输出控制信号，控制向各控制栅极线CGL供给动作电压的定时。
电源电路50包含通过将在图5的电源电路6生成的内部电源电压(VDD)向正方向升压或向负方向升压而生成与各动作模式对应的各种大小的动作电压的电荷泵电路。
例如，电源电路50中，作为用于生成在擦除脉冲施加动作时向源极线供给的升压电压(VUCP)的结构，包含图8所示的电荷泵电路52和电压检测部53。另外，在电源电路50中，为了生成与各动作模式对应的各种大小的动作电压，设置有多个同样的电路结构。
作为电压生成电路的电荷泵电路52基于来自环形振荡器(图示省略)的驱动信号(时钟)(DRV)，生成将内部电源电压(VDD)升压的升压电压(VUCP)。
电压检测部53检测电荷泵电路52的输出电压(升压电压(VUCP))，将对升压电压(VUCP)分压后的电压和由基准电压产生电路(图示省略)生成的参照电压(Vref)进行比较。电压检测部53在升压电压(VUCP)被分压后的电压为参照电压(Vref)以上时，将控制信号(UCPOK)设为激活状态。电荷泵电路52在从电压检测部53接收到激活状态的控制信号(UCPOK)时，停止升压动作。控制信号(UCPOK)也被输入定时控制部43。如图10、图11中详细说明那样，定时控制部43基于控制信号(UCPOK)，控制向源极线驱动器SLD输出的控制信号(SLDCTL)的定时。
电源切换电路60是接收由电源电路50生成的各种大小动作电压，并根据各动作模式来切换供给的动作电压的大小及作为供给目的地的开关组(也称作分配器)。
存储器阵列30作为一例，将图6A、6B的存储器单元MC呈64行4096列排列。存储器阵列30被分别分隔成由16行512列的存储器单元MC构成的32个存储器块。因此，在存储器阵列30内，32个存储器块呈4行8列排列。在各存储器块，通过相互连接源极线SL而成为共通。
源极线驱动部33包含分别驱动存储器块的源极线的源极线驱动器SLD。与源极线驱动器SLD分别对应地设置有32个开关用的NMOS(Negative-channel Metal OxideSemiconductor：N型金属氧化物半导体)晶体管QA。从源极线驱动器SLD各自输出的动作电压经由对应的NMOS晶体管QA向设置于对应的存储器块的共用的源极线SL供给。NMOS晶体管QA根据从源极线栅极驱动器SGD输出的信号切换导通或断开。此外，图8中未图示，源极线驱动器SLD及NMOS晶体管QA例如设置有32个。
[擦除动作时的电荷泵电路的输出电压的变化]
接着，对实施例的非易失性存储器装置4的擦除动作进行说明。
图9是用于说明擦除动作时的电荷泵电路的输出电流和输出电压的变化的图。图9中，从上起依次示出存储器单元的阈值电压(Vth)、电荷泵电路的输出电流(擦除电流)、从图8的控制电路40的定时控制部43输出的控制信号(擦除脉冲)(SLDCTL)、及图8的电荷泵电路52的输出电压(VUCP)的波形。
参照图8、图9，在从图9的第一时刻(t1)至第三时刻(t3)的期间，向源极线驱动器SLD供给的控制信号(SLDCTL)成为激活状态(实施例的情况下为H(高)电平)。在该期间，对存储器单元MC的源极区域24施加正的高电压(VUCP)。此时，因为对存储栅极MG施加负的高电压，所以在源极区域24中与存储栅极23交叠的部分，通过带间隧穿而生成电子和空穴对。所生成的电子到达源极线SL，所生成的空穴的一部分到达衬底20。所生成的空穴的另一部分通过以高电场加速而成为热空穴并注入到电荷积累部22。通过该热空穴的注入，存储器单元MC的阈值电压(Vth)降低。随着向电荷积累部22注入热空穴，作用于源极区域24的电场减少，因此，擦除电流逐渐减少最终饱和。
电荷泵电路52通过反馈控制进行动作，以将输出电压(VUCP)保持在目标电压(TV)。但是，因为在擦除脉冲施加期间(从第一时刻(t1)至第三时刻(t3))中的最初的期间(图9的从第一时刻(t1)至第二时刻(t2)的期间)流通较大的擦除电流，所以擦除电流会超出电荷泵电路的输出能力。因此，输出电压(VUCP)暂时低于目标电压(TV)。随着时间经过，擦除电流减少，当最终擦除电流成为电荷泵电路的输出能力以下时，电荷泵电路52的输出电压(VUCP)恢复至目标电压(TV)。
在此，通过向电荷积累部22注入热空穴而使阈值电压(Vth)大幅降低的是擦除脉冲的施加期间的初期(从第一时刻(t1)至第二时刻(t2))。因此，如果在流通较大的擦除电流的期间(与擦除电流饱和的期间相比较大的擦除电流流通的期间)集中地施加擦除脉冲，则能够以更短的擦除时间高效地降低阈值电压(Vth)。
图10是用于说明适当的擦除脉冲的施加时间的设定方法的图。
图10示出擦除电流较小且阈值电压(Vth)下降幅度小的情况(A)、擦除电流较大且阈值电压(Vth)大幅降低的情况(C)、它们的中间情况(B)。在擦除电流较小的情况下(A)，电荷泵电路52的输出电压(VUCP)暂时降低的期间(图10的从第一时刻(t1)至第二时刻(t2))较短，在擦除电流较大的情况下(C)，输出电压(VUCP)暂时降低的期间(图10的从第一时刻(t1)至第六时刻(t6))较长。在中间程度的擦除电流流通的情况下(B)，输出电压(VUCP)暂时降低的期间(图10的从第一时刻(t1)至第四时刻(t4))成为A及C的情况的中间。
因此，能够基于电荷泵电路52的输出电压(VUCP)暂时降低的期间将擦除脉冲的施加时间最优化。具体而言，在电荷泵电路52的输出电压(VUCP)恢复后经过了规定的等待时间(Twait)时，使源极线驱动器SLD的控制信号(SLDCTL)返回未激活状态(实施例的情况下为L(Low)电平)，结束擦除脉冲的施加。例如，在中间的擦除电流流通的情况下(B)，在从第一时刻(t1)至第五时刻(t5)之间将控制信号(SLDCTL)激活化，在较大的擦除电流流通的情况下(C)，在从第一时刻(t1)至第七时刻(t7)之间将控制信号(SLDCTL)激活。等待时间(Twait)是考虑擦除时间的缩短而预先设定的，但也可以为0。
[具体的擦除动作]
图11是用于说明图8所示的非易失性存储器装置的擦除动作的图。图11中，从上起依次示出对存储器阵列30的各存储器单元MC的存储栅极MG施加的电压(存储栅极电压(VMG))、电荷泵电路52的输出电压(VUCP)、启动脉冲信号(STRPLS)及对32个源极线驱动器SLD0～SLD31(参照图12)分别供给的控制信号(擦除脉冲)(SLDCTL0～SLDCTL31)的波形。
如利用了带间隧穿的擦除方式那样，在擦除动作时流经存储器单元的电流较大的情况下，电荷泵电路的电流供给能力有界限，因此，能够同时进行擦除的存储器单元数有限。因此，在图8的非易失性存储器装置4中，针对每一存储器块，对源极线施加高电压(升压电压(VUCP))。
参照图11，在擦除动作时，首先，基于保存有表的信息的第一寄存器REG1的内容将存储栅极电压(VMG)及电荷泵电路52的输出电压(VUCP)分别设定为初始值(VMGinit)、初始值(VUCPinit)。图8的晶体管QA成为导通状态。
在接下来的第一时刻(t1)，图8的主控制部41将启动脉冲信号(STRPLS)输出到定时控制部43。定时控制部43受理启动脉冲信号(STRPLS)变化成激活状态(实施例的情况下为H电平)这一情况，在第二时刻(t2)将向源极线驱动器SLD0供给的控制信号(SLDCTL0)变为激活状态(实施例的情况下为H电平)。由此，对第一存储器块的源极线施加电荷泵电路52的输出电压(VUCP)。因电荷泵电路52的电流供给能力有限，输出电压(VUCP)暂时降低(以图8的晶体管QA导通为前提)。
当电荷泵电路52的输出电压(VUCP)恢复至目标电压(例如初始值(VUCPinit))时，图8的电压检测部53将控制信号(UCPOK)设为激活状态。定时控制部43受理控制信号(UCPOK)被激活这一情况，将在第三时刻(t3)向源极线驱动器SLD0供给的控制信号(SLDCTL0)设为未激活状态(实施例的情况下为L电平)，将向源极线驱动器SLD1供给的控制信号(SLDCTL1)设为激活状态(H电平)。其结果为，将升压电压(VUCP)向第一存储器块的源极线的施加结束，将升压电压(VUCP)向第二存储器块的源极线的施加开始。
接着，定时控制部43受理电荷泵电路52的输出电压(VUCP)恢复至目标电压(初始值(VUCPinit))的结果即控制信号(UCPOK)被激活化这一情况，在第四时刻(t4)将控制信号(SLDCTL1)无效化，将向源极线驱动器SLD2供给的控制信号(SLDCTL2)激活。
通过以下相同的控制，图8的定时控制部43将向源极线驱动器SLD3～SLD31分别供给的控制信号(SLDCTL3～SLDCTL31)依次激活。即，定时控制部43在将第i+1号(1≤i≤30)的控制信号(SLDCTLi)激活化时，将第i号的控制信号(SLDCTLi－1)无效化。在图11的第六时刻(t6)，最后的控制信号(SLDCTL31)返回到未激活状态(L电平)。在本说明书中，将从该第一时刻(t1)至第六时刻(t6)称作“一个周期”。
在一个周期的擦除动作结束的时间点，基于第一寄存器REG1的内容，存储栅极电压(VMG)的设定值降低规定的电压幅度(ΔVMG)，电荷泵电路52的输出电压(VUCP)的设定值增加规定的电压幅度(ΔVUCP)。由此，在存储器单元MC的源极区域24和存储栅极23之间施加更高电压。
在接下来的第七时刻(t7)至时刻(t12)，基于第一寄存器REG1的内容，在该新的存储栅极电压(VMG)及电荷泵电路52的输出电压(VUCP)的设定值中，执行与从第一时刻(t1)至第六时刻(t6)相同的一个周期量的擦除动作。即，执行在新的高电压下进一步降低存储器单元MC的阈值电压的动作。此外，在第一时刻(t1)至第六时刻(t6)擦除电流暂时成为饱和状态的存储器单元基于新的高电压，再次显现出图9所示的擦除电流的特性。
每次一个周期量的擦除动作结束时，基于第一寄存器REG1的内容，存储栅极电压(VMG)的设定值进一步降低规定的电压幅度(ΔVMG)，电荷泵电路52的输出电压(VUCP)的设定值进一步增加规定的电压幅度(ΔVUCP)。由此，在存储器单元MC的源极区域24和存储栅极23之间，随着周期运转而施加更高电压。
例如，当数个周期的擦除动作结束，存储栅极电压(VMG)的设定值降低一定程度之后，每当一个周期的擦除动作结束时，都执行擦除校验动作。当然，也可以从最初就在每当一个周期的擦除动作结束时执行擦除校验动作。当确认到各存储器单元MC的阈值电压比擦除校验电压低时，擦除结束。
[控制电路和电源电路之间的控制信号]
图12是用于说明在图8的非易失性存储器装置中流经控制电路和电源电路间之间的控制信号的图。参照图12，控制电路40包含主控制部41、电源电路控制部42、定时控制部43。电源电路50包含环形振荡器51、电荷泵电路52、电压检测部53、基准电压产生电路54。
主控制部41具备第一寄存器REG1，响应于擦除开始标志的输入，将启动脉冲信号(STRPLS)输出到定时控制部43。第一寄存器REG1保存有擦除电压的设定值等，电源电路控制部42基于对第一寄存器REG1设定的擦除电压等，生成后述的选择信号(SLCT)。
电源电路控制部42根据主控制部41的控制，将用于可进行环形振荡器51的振荡动作的使能信号(RING＿ENB)输出到环形振荡器51。电源电路控制部42还将用于能够使比较器动作的动作信号(CMPON)、和用于选择电压分配器的分压比的选择信号(SLCT)输出到电压检测部53。电源电路控制部42还将用于控制开关的切换的控制信号(SWC0、SWC1)输出到电源切换电路60。
环形振荡器51向电荷泵电路52输出驱动信号(DRV1、DRV2)。驱动信号(DRV1、DRV2)是相位相互错开180度的时钟信号。
基准电压产生电路54生成用于与将电荷泵电路52的输出电压(VUCP)分压后的电压进行比较的参照电压(Vref)、和向恒流源用的MOS(Metal Oxide Semiconductor)晶体管供给的偏压(BIASN)。基准电压产生电路54将所生成的参照电压(Vref)及偏压(BIASN)输出到电压检测部53。
电压检测部53在输出电压(VUCP)的分压电压成为参照电压(Vref)以上时，将控制信号(UCPOK)设为激活状态(实施例的情况下为H电平)。控制信号(UCPOK)被输出到电荷泵电路52及定时控制部43。
[电荷泵电路的结构例]
图13是表示图12的电荷泵电路的结构之一例的电路图。
参照图13，电荷泵电路52包含串联连接于输入电源电压(VDD)的输入节点82和输出升压电压(VUCP)的输出节点85之间的PMOS(Positive-channel MOS)晶体管86及NMOS(Negative-channel MOS)晶体管87～90、电容器91～94。
PMOS晶体管86在栅极接收控制信号(UCPOK)。PMOS晶体管86在控制信号(UCPOK)成为激活状态(实施例的情况下为H电平)时切换为断开状态。其结果，电荷泵电路52的振荡动作停止。即，控制信号(UCPOK)的激活实质上也指示电荷泵电路的无效化。
NMOS晶体管87～90各自是将漏极和栅极进行了连接的所谓二极管连接的晶体管。在NMOS晶体管87～90的漏极分别连接有电容器91～94的一端。
向电容器91、93的另一端供给驱动信号(DRV1)，向电容器92、94的另一端供给驱动信号(DRV2)。由此，NMOS晶体管87～90交替成为导通状态，作为将正电荷从输入节点82向输出节点85的方向传送的电荷传送开关起作用。
[电压检测部的结构例]
图14是表示图12的电压检测部的结构之一例的电路图。参照图14，电压检测部53包含将电荷泵电路52的输出电压(VUCP)(升压电压(VUCP))分压后的电压分配器(VoltageDivider)100、和将电压分配器的输出电压(分压电压)与参照电压(Vref)进行比较的比较器(Comparator)106。
电压分配器100包含串联连接于输入升压电压(VUCP)的输入节点104和接地节点(VSS)110之间的多个电阻元件101、和选择电路103。选择电路103响应于选择信号(SLCT)，选择多个电阻元件101的连接节点中的一个，并输出所选择的连接节点的电压。例如，图15中选择连接节点102。此时，如果将输入节点104和连接节点102之间的电阻值设为R1，将连接节点102和接地节点110之间的电阻值设为R2，则分压电压(Vdiv)通过Vdiv＝VUCP×R2/(R1+R2)赋予。因此，为了得到更大的升压电压(VUCP)，通过选择电路103选择R2更小的连接节点。
比较器106包含差动段107、输出段108、反相器126、127。差动段107包含PMOS晶体管111、112、和NMOS晶体管118～121。
PMOS晶体管111及NMOS晶体管118按顺序串联连接于电源节点109和节点129之间。向电源节点109供给内部电源电压(VDD)。PMOS晶体管112及NMOS晶体管119按顺序串联连接于电源节点109和节点129之间。PMOS晶体管112的栅极与PMOS晶体管111的栅极及漏极连接。PMOS晶体管111、112构成电流镜对。向NMOS晶体管118的栅极输入参照电压(Vref)，向NMOS晶体管119的栅极输入电压分配器100的输出电压(升压电压(VUCP)的分压电压)。NMOS晶体管118、119构成差动对。
NMOS晶体管120、121按顺序连接于节点129和接地节点110之间。向接地节点110供给接地电压(VSS)。经由反相器126、127向NMOS晶体管120的栅极输入动作信号(CMPON)。因此，NMOS晶体管120作为在动作信号(CMPON)成为激活状态(H电平)时变为导通状态的开关起作用。向NMOS晶体管121的栅极输入偏压(BIASN)。NMOS晶体管121作为恒流源起作用。
输出段108包含PMOS晶体管113～117、NMOS晶体管122～125、反相器128。这些晶体管中，PMOS晶体管114作为在动作信号(CMPON)成为激活状态(H电平)时变为导通状态的开关起作用，PMOS晶体管116及NMOS晶体管112作为在动作信号(CMPON)成为激活状态(H电平)时变为非导通状态的开关起作用。
在动作信号(CMPON)为激活状态(H电平)时，PMOS晶体管113及NMOS晶体管123串联连接于电源节点109及接地节点110之间。PMOS晶体管115及NMOS晶体管124串联连接于电源节点109及接地节点110之间，PMOS晶体管117及NMOS晶体管125串联连接于电源节点109及接地节点110之间。
PMOS晶体管113构成PMOS晶体管111和电流镜，NMOS晶体管123构成NMOS晶体管124和电流镜，因此，在这些晶体管中流通相等的电流I1。
PMOS晶体管115的栅极与PMOS晶体管112的漏极连接，PMOS晶体管115的漏极131与PMOS晶体管117及NMOS晶体管125的各栅极连接。将PMOS晶体管117及NMOS晶体管125的共用的漏极的电压通过反相器128进行反转后得到的信号作为控制信号(UCPOK)输出。
根据以上的比较器106的结构，若电压分配器100的输出电压(升压电压(VUCP))的分压电压(Vdiv)比参照电压(Vref)大，则流经NMOS晶体管119的电流比电流(I1)大。其结果为，因为PMOS晶体管115及NMOS晶体管125成为导通状态，所以控制信号(UCPOK)成为H电平。如果通过选择信号(SLCT)设定的分压电压(Vdiv)即升压电压(VUCP)比作为基准电压的参照电压(Vref)大，则控制信号(UCPOK)成为H电平，如图11的说明中所述，升压电压(VUCP)对源极线的施加结束，如图15的说明中后述那样，将擦除结束标志152置位。
[定时控制部的结构]
图15是表示图12的定时控制部的结构的框图。参照图15，定时控制部43包含主计数器150、生成控制脉冲信号(移位脉冲(SFTPLS)、清除脉冲(CLRPLS))的控制脉冲生成部151、生成用于驱动源极线驱动器SLD的控制信号(SLDCTL[31：0])的驱动脉冲生成部155。
主计数器150生成成为各部分的动作的基准的主时钟(MCLK)。
控制脉冲生成部151响应于从主控制部41输出的启动脉冲信号(STRPLS)，向驱动脉冲生成部155输出控制脉冲信号(移位脉冲(SFTPLS)、清除脉冲(CLRPLS))。驱动脉冲生成部155响应于控制脉冲信号(移位脉冲(SFTPLS)、清除脉冲(CLRPLS))，向源极线驱动器SLD0～SLD31分别输出控制信号(SLDCTL0～SLDCTL31)。
将从图12的电压检测部53输出的控制信号(UCPOK)输出到控制脉冲生成部151。因此，控制脉冲生成部151响应于在输出了移位脉冲(SFTPLS)后控制信号(UCPOK)成为激活状态(H电平)，输出下一移位脉冲(SFTPLS)及清除脉冲(CLRPLS)。
内置于控制脉冲生成部151的擦除结束标志152为了通过实施方式中说明的控制装置FCU测量擦除电压的施加时间(Tp)而设置。控制脉冲生成部151的擦除结束标志152被以启动脉冲信号(STRPLS)的H电平清除，以控制信号(UCPOK)的H电平置位。
[非易失性存储器装置的擦除动作]
图16是用于说明非易失存储器装置的擦除动作的图。
参照图15、图16，控制脉冲生成部151在启动脉冲信号(STRPLS)成为激活状态(H电平)时(170)，输出移位脉冲(SFTPLS)及清除脉冲(CLRPLS)(172)。驱动脉冲生成部155响应于H电平的启动脉冲信号(STRPLS)、移位脉冲(SFTPLS)及清除脉冲(CLRPLS)，将向源极线驱动器SLD0输出的控制信号(SLDCTL0)切换为激活状态(H电平)(173)。其结果为，图12的电荷泵电路52的输出电压(VUCP)暂时降低(174)。
当电荷泵电路52的输出电压(VUCP)恢复至目标电压时(175)，图12的电压检测部53输出的控制信号(UCPOK)切换为激活状态(H电平)(176)。响应于H电平的控制信号(UCPOK)，擦除结束标志(EEF)152切换为H电平(177)。
控制脉冲生成部151响应于H电平的控制信号(UCPOK)，在下一主时钟(MCLK)上升的定时输出移位脉冲(SFTPLS)及清除脉冲(CLRPLS)(178)。驱动脉冲生成部155响应于移位脉冲(SFTPLS)及清除脉冲(CLRPLS)，将向源极线驱动器SLD0输出的控制信号(SLDCTL0)切换为未激活状态(L电平)，同时，将向源极线驱动器SLD1输出的控制信号(SLDCTL1)切换为激活状态(H电平)(179)。其结果为，图12的电荷泵电路52的输出电压(VUCP)暂时降低(180)。
以下，重复同样的控制动作。
以上，基于实施方式及实施例具体地说明了本发明者提出的发明，但本发明不限于上述实施方式及实施例，不用说也可以进行各种变更。
例如，就实施例的半导体器件而言，对内置非易失性存储器装置的微机进行了说明，但也可以是不内置CPU等的半导体存储器。
另外，非易失性存储器装置以分成存储器装置和控制装置的方式构成，但存储器装置和控制装置也可以一体构成。

Claims (18)

1.一种半导体器件，其特征在于，具备：
存储器装置；以及
控制所述存储器装置的控制装置，
所述存储器装置具备：
存储器，其由非易失性存储器元件构成，保存改写所需的设定信息；
第一控制电路，其具有第一寄存器及改写结束标志；以及
电源电路，其生成改写电压，
所述控制装置具备：
第二控制电路，其具有改写开始标志；
计数器，其基于所述改写开始标志及所述改写结束标志，测量改写电压施加时间；
第二寄存器，其基于所述改写电压施加时间，保存下一改写电压，
所述控制装置在接收到改写所述存储器的指令的情况下，从所述存储器读出改写所需的设定信息，并对所述第一寄存器进行回写。
2.根据权利要求1所述的半导体器件，其特征在于，
所述存储器具备存储器单元晶体管，所述存储器单元晶体管具有电荷积累部，根据与所述电荷积累部的电荷量对应的阈值电压的变化来存储数据，
所述电源电路具备：
电压生成电路，其在改写动作时生成用于向所述存储器单元晶体管的一主电极供给的改写电压；以及
检测电路，其将所述电压生成电路的输出电压和基准值进行比较，
所述第一控制电路基于所述改写开始标志，向所述主电极供给所述改写电压，
所述检测电路在所述改写电压比所述基准值大的情况下，将所述改写结束标志置位，
所述计数器根据所述改写开始标志开始计数，根据所述改写结束标志结束计数，
所述第二控制电路基于所述计数器的计数结果，决定接下来对所述主电极施加的改写电压。
3.根据权利要求2所述的半导体器件，其特征在于，
所述第二控制电路在所述计数器的计数值比规定值大的情况下，降低所述改写电压的设定值，
在所述计数器的计数值比规定值小的情况下，提高所述改写电压的设定值。
4.根据权利要求2所述的半导体器件，其特征在于，
所述第一控制电路在所述检测电路将所述改写结束标志置位的情况下，结束所述改写电压向所述主电极的供给。
5.根据权利要求2所述的半导体器件，其特征在于，
所述第一控制电路在所述改写结束标志未被激活、且从所述改写电压的供给开始经过了规定时间时，将所述改写电压的设定值降低至规定值。
6.根据权利要求2所述的半导体器件，其特征在于，
所述第二控制电路在所述改写电压上升至比规定电压大之后，进行校验动作。
7.根据权利要求2所述的半导体器件，其特征在于，
所述电压生成电路包含电荷泵电路。
8.一种半导体器件，其特征在于，具备：
存储器单元晶体管，其具有电荷积累部，根据与所述电荷积累部的电荷量对应的阈值电压的变化而存储数据；
电压生成电路，其生成在改写动作时用于向所述存储器单元晶体管的一主电极供给的升压电压；
检测电路，其将所述电压生成电路的输出电压和基准值进行比较；以及
控制电路，其对在所述改写动作时供给所述升压电压的定时进行控制，
所述控制电路对开始供给所述升压电压至所述检测电路检测到所述升压电压比所述基准值大为止的时间进行测量，基于测量时间来决定接下来对所述主电极施加的升压电压。
9.根据权利要求8所述的半导体器件，其特征在于，
所述控制电路具备：
开始标志，其指示所述升压电压的供给开始；
结束标志，其表示所述升压电压变得比所述基准值大；以及
计数器，其根据所述开始标志开始计数，根据所述结束标志结束计数，
所述控制电路基于所述计数器的计数值来决定接下来施加的升压电压的增减。
10.根据权利要求9所述的半导体器件，其特征在于，
所述控制电路还具备保存所述升压电压的设定值的寄存器，
所述升压电压的设定值与所述基准值对应。
11.根据权利要求10所述的半导体器件，其特征在于，
所述控制电路在所述计数器的计数值比规定值大的情况下，降低所述升压电压的设定值，
在所述计数器的计数值比规定值小的情况下，提高所述升压电压的设定值。
12.根据权利要求8所述的半导体器件，其特征在于，
所述控制电路在所述检测电路检测到所述升压电压比所述基准值大的情况下，结束所述升压电压向所述主电极的供给。
13.根据权利要求8所述的半导体器件，其特征在于，
所述控制电路在所述改写结束标志未被激活、且从所述升压电压的供给开始经过了规定时间时，将所述升压电压的设定值降低至规定值。
14.根据权利要求8所述的半导体器件，其特征在于，
所述控制电路在所述升压电压上升至比规定电压大之后，进行校验动作。
15.根据权利要求8所述的半导体器件，其特征在于，
所述存储器单元晶体管具备控制栅、电荷积累部、存储栅极、漏极、源极，
所述控制电路在进行基于带间隧穿方式的擦除动作时，对所述源极施加所述升压电压。
16.根据权利要求8所述的半导体器件，其特征在于，
所述电压生成电路包含电荷泵电路。
17.根据权利要求8所述的半导体器件，其特征在于，
具备存储器阵列，所述存储器阵列具备多个所述存储器单元晶体管，
在所述存储器阵列中保存包含所述改写动作时的升压电压信息的表。
18.根据权利要求17所述的半导体器件，其特征在于，
还具备保存所述表的信息的寄存器。
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