CN109686390B - 差分电压发生器 - Google Patents

差分电压发生器 Download PDF

Info

Publication number
CN109686390B
CN109686390B CN201810796399.7A CN201810796399A CN109686390B CN 109686390 B CN109686390 B CN 109686390B CN 201810796399 A CN201810796399 A CN 201810796399A CN 109686390 B CN109686390 B CN 109686390B
Authority
CN
China
Prior art keywords
voltage
transistor
target voltage
initial target
biasing element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810796399.7A
Other languages
English (en)
Other versions
CN109686390A (zh
Inventor
约翰·A·费尔德
艾瑞克·杭特-史罗德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kawam International Inc
Marvell International Ltd
Marvell Asia Pte Ltd
Original Assignee
Marvell Asia Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Marvell Asia Pte Ltd filed Critical Marvell Asia Pte Ltd
Publication of CN109686390A publication Critical patent/CN109686390A/zh
Application granted granted Critical
Publication of CN109686390B publication Critical patent/CN109686390B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/59—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices including plural semiconductor devices as final control devices for a single load
    • G05F1/595—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices including plural semiconductor devices as final control devices for a single load semiconductor devices connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)

Abstract

本发明涉及差分电压发生器，该差分电压发生器接收一初始目标电压，且提供该初始目标电压至第一偏置元件以及第二偏置元件。该第一偏置元件包括第一晶体管，该第二偏置元件包括第二晶体管。各该第一晶体管能够以一不同的增量改变该初始目标电压以改变该初始目标电压为一改变的目标电压。该第二晶体管能够去除由该第一晶体管产生的一电流，从而产生一相反电流，并使得该初始目标电压不受第二输出的影响。各该第一晶体管具有产生相同电流的对应的第二晶体管。第一输出能够输出该改变的目标电压，该第二输出能够输出该初始目标电压。

Description

差分电压发生器
技术领域
本发明涉及充电电路，更具体而言，涉及使用差分电压发生器的充电电路。
背景技术
Fifield的US专利案9000837在本文中被部分地并入，并解释了一种类型的动态随机存取存储(DRAM)设备的细节。更具体而言，图1(从美国专利案9000837中并入)示出了可包括配置逻辑器105、可调电压发生器110、单端感测设备120(single-ended sensedevice)、存储单元阵列125、电压缓冲器130、以及电压调节器135的示例性DRAM100的框图。配置逻辑器105控制可调电压发生器110以产生目标电压149。此电压用于产生位线恢复电压150，其用于将全局位线151(即“GBL”)预充电到与单端感测设备120的一开关点电压相同的一电位。也就是说，电压缓冲器130接收由可调电压发生器110所产生的目标电压149，并输出一高目标电压157(即H目标V)以及低目标电压159(即L目标V)。高目标电压157与目标电压149相等，低目标电压159位于低于高目标电压157一预定量(例如20mV以下)的偏置量。电压调节器135接收高目标电压157以及低目标电压159，并使用它们生成位线恢复电压150，其位于高目标电压157与低目标电压159的中点。
感测设备120为具有连接至全局位线151(global bit line)的单数据输入端的单端感测设备，其将感测设备120链接至存储单元阵列125。感测设备120可例如为放大器、反相器、比较器、或类似输出一低或一高(例如“0”或“1”)的数字逻辑器。通常，当全局位线151的电压低于或高于感测设备120的开关点电压(例如0.5V)时，感测设备120在“0”和“1”之间切换。
存储单元阵列125包括连接至一公共本地位线152(即“local bit line；LBL”)的多个存储单元112，以及一隔离器114(isolator)。存储单元112可以是嵌入在单半导体芯片上的eDRAM存储单元。应注意的是，图1为例举性地示出了三个存储单元112。然而，DRAM阵列可包括更多数量的存储单元112。例如，存储单元112可以沿着64字线排列，其中，存储单元阵列125的64位单元组通过相应的本地位线连接到相应的感测设备120。
隔离器114是当例如存储单元阵列125中没有任何存储单元112被读取时，将本地位线152与全局位线151断开的设备(例如，一互补金属氧化物半导体(CMOS)开关)。在从存储单元阵列125读取信息之前，隔离器114断开本地位线152与全局位线151，且全局位线151被预充电至位线恢复电压150(其是基于可调电压发生器110输出的目标电压149)。当存储于其中一个存储单元112的数值被读取时，存储单元阵列125控制隔离器114以将本地位线152连接至全局位线151。此外，存储单元阵列125将被选择的一个存储单元112连接至本地位线152。在从存储单元阵列125读取信息之后，全局位线151恢复到通过位线恢复电压150而集中感测设备120的开关点电压的两侧上的存储单元112的“高”和“低”数据电位的电压。
位线恢复电压150为基于配置逻辑器105而设置，使得当隔离器114被导通时，本地位线152上的电荷与全局位线151上的电荷相结合，将产生与感测设备120的开关点电压相同的电压。例如，在单端开关设备的开关点为0.5V的情况下，选择位线恢复电压150，使得“高”状态电压的电压带与“低”状态电压的电压带集中在0.5V。
因此，可通过配置逻辑器105设置可调电压发生器110以输出一目标电压149，使得位线恢复电压150被设置为一电位，该电位在当存储于全局位线151的电荷与存储于本地位线152的电荷共享时，从它们的组合所生成的全局位线151的电压是位于感测设备120的开关点电压(例如0.5V)。当存储单元112中的一个被读取时，在相应的本地位线152上产生的电压会拉低或拉高全局位线的预充电电压(例如0.5V)。由于该电压是从存储单元112中的一个被读取，所以感测设备120输出对应于全局位线151的电压中的电荷的逻辑低或逻辑高电压(例如“0”或“1”)。然而，由于制造工艺变化及/或环境条件，单端感测设备的开关点电压可根据设备至设备而有所不同。因此，例如，感测设备120的开关点电压可以为0.45V。在这种情况下，如果位线恢复电压150被设置为0.5V的预充电电位，则存储于一个存储单元112中的“低”电压将无法将全局位线151的电压下拉至低于0.45V。在这种情况下，存储单元112中所存储的数值将不被解释为“低”，而是被误解为“高”。因此，可调电压发生器110被控制为选择性地增加或减少位线恢复电压150，以基于一物理设备的电性测试结果将“高”和“低”数据带集中于感测设备120的开关点电压(例如0.45V)(而不是使用模型和仿真来接近此电压)。
可在DRAM100的初始、后期制作配置期间设置位线恢复电压150，以调谐位线恢复电压150而将预期的数据带集中在感测设备120的开关点电压上。另外，或者，位线恢复电压150可以在一系统中安装DRAM100之后予以设置，以基于系统的操作条件(例如，温度等)将数据带集中在感测设备120的开关点电压。位线恢复电压150的电压电位由存储单元阵列125的信号裕度测试(signal margin testing)予以确定。例如，可将一电源电压调整至其最小值及/或最大值，并且可以提高操作温度，及/或降低其创建一测试矩阵的上下值。因为各存储单元被测试以正确地保留“1”和“0”的数据类型，所以位线恢复电压150的电压值可通过一个范围来调整。可以通过重叠多个测试来获得通过/失败映射，且位线恢复电压150可被集中在所有测试的给定测试裕度的一点上。
仍参考图1，配置逻辑器105可以是控制可调电压发生器110以调整位线恢复电压150的一个或多个设备。逻辑配置器105连接到可调电压发生器110，并向其提供包括致能信号161(即EN)、模式选择信号162、以及控制字信号163的多个信号。致能信号161为例如当其功能为非必要时(例如测试模式期间)，选择性的启动/禁用可调电压发生器110一个或多个信号。模式选择信号162控制可调电压发生器110在目标电压149被增加的一第一模式以及目标电压149被降低的一第二模式之间切换。控制字信号163选择性地控制目标电压149从一位线源电压160(例如：±0.25mV,±0.50mV,±0.75mV,...±5.0mV)的偏置。控制字信号163可以是一数字信号(例如，一4位元的数字逻辑字)，其数值基于控制字信号163控制可调电压发生器110的输出。如图1所示，配置逻辑器105主流在DRAM100中。然而，配置逻辑器105的某些或所有元件可以在别处。例如，供DRAM100安装的一系统(例如，计算机设备或测试机台)可以纳入某些或全部的配置逻辑器105。
配置逻辑器105包括存储模式选择信号162以及控制字信号163的值的非易失性数据存储设备170(例如，易熔存储设备)。例如，基于从DRAM 100的制造后电气测试(post-manufacturing electrical testing)所确定的单端感测设备120的开关点电压，个人(例如：测试以及评估工程师)或自动化程序可以存储配置逻辑器105的存储设备170中的致能信号161、模式选择信号162及/或控制字信号163的值，以控制位线恢复电压150。此外，或者，基于在现场系统的操作期间的DRAM的监控操作条件(例如：温度)所确定的开关点电压，个人或自动化程序可以改变存储设备170中的致能信号161、模式选择信号162及/或控制字信号163的值。
可调电压发生器110是输出高于或低于位线源电压160的目标电压149的设备或设备的组合。基于模式选择信号162以及控制字信号163，可调电压发生器110可增加或降低位线源电压160以生成目标电压149。位线源电压160可从一带隙基准电压源提供给可调电压发生器110。
请继续参阅图1，可调电压发生器可包括电压控制器180、电压调节器182、开关184、以及电流源186。电压控制器180包括控制电压调节器182的操作的一个或多个设备，以根据致能信号164以及控制字信号163的内容，控制其在电流源186所吸取的不同电流下保持在一最佳工作范围内。电压控制器180选择性控制电压调节器182以改善在不同操作条件下可调电压发生器110所输出的目标电压149的线性度。例如，当电流源186吸取大量的电流以增加目标电压149时，电压控制器180可选择性地配置电压调节器182，使得模拟元件(例如，一放大器以及输出晶体管)线性工作。
电压调节器182是一个或多个设备，其在位线源电压160的电位之上或之下的电位产生目标电压149。然后，电压缓冲器130和电压调节器135使用目标电压149来生成位线恢复电压150，其将全局位线151预充电至会将“高”和“低”数据电位的频带集中到单端感测设备120的开关点电压的一电位。电压调节器182包括第一电路路径165(即，“电路路径1”)以及第二电路路径167(即“电路路径2”)，当由开关184选择时，控制电压调节器182以分别降低或增加目标电压149。
开关184是基于模式选择信号162而交替地选择两个状态之一的一个或多个设备。在第一状态下(即，“减小目标V”)，开关184连接电压调节器182的第一电路路径165至电流源186，使得电流源186所吸取的电流降低电压调节器182所输出的目标电压149。在第二状态(即“增加目标V”)下，开关184连接电压调节器182的第二电路路径167至电流源186，使得电流源186所吸取的电流增加电压调节器182所输出的目标电压149。
电流源186包括一个或多个设备，其基于控制字信号163增量地调节目标电压149的值。也就是说，被包含在控制字信号163中的信息选择性地控制电流源186从电压调节器182所吸取的电流量。控制字信号163选择由电流源186提供的预定数量的电流电平中的一个。例如，电流源186可以包括多个不同的电流路径，这些电流路径可以逐步被激活，以通过第一电路路径165或第二电路路径167逐步增加来自电压调节器182的电流。
电压缓冲器130以及电压调节器135使用目标电压149产生位线恢复电压150。电压缓冲器130接收目标电压149以将可调电压发生器110与电压调节器135隔离。电压缓冲器130输出高目标电压157以及低目标电压159。高目标电压157以及低目标电压159向产生位线恢复电压150的电压调节器135提供上限和下限参考电压。也就是说，电压调节器135将位线恢复电压150保持在一规定范围内(例如20mV)。当高目标电压157以及低目标电压159被调整到位线源电压160的上方和下方时，电压调节器135提供位线恢复电压150，其可被调整以在“0”逻辑上增加“1”的感测范围(sense margin)，反之亦然。
DRAM100的组件，包括配置逻辑器105、可调电压发生器110、单端感测设备120、存储单元阵列125、电压缓冲器130、电压调节器135、及其各自的组件，如图1所示的独立单元。应了解的是，这个描述是一个功能性的代表例子。DRAM100的实施例不限于图1所示的分区，并且可以以不同的方式组织组件。例如，可调电压发生器110、电压缓冲器130、及/或电压调节器135可以组合成一个单元。此外，电压控制器180、电压调节器182、开关184、及/或电流源186可例如从可调电压发生器110中分离出来以形成独立的元件。此外，如上所述，配置逻辑器105不必被包括在DRAM100中，而可以是安装DRAM100的系统的一部分。
发明内容
本文的各种集成电路设备包括(但不限于)：连接至电子存储单元的电子线路(例如，字线，位线等)，一充电电路，其连接至该电子线路并能够充电该电子线路等。于一实施例中，该充电电路包括一差分电压发生器。
此一差分电压发生器包括(但不限于)一电压输入，连接至该电压输入的一第一偏置元件(例如，一数字模拟转换器)以及一第二偏置元件(反相晶体管)，连接至该第一偏置元件以及该第二偏置元件的一多路复用器，连接至该第一偏置元件的一第一输出，连接至该第二偏置元件以及该电压输入的一第二输出，等。
该电压输入能够接收一初始目标电压并提供该初始目标电压至该第一偏置元件以及该第二偏置元件。连接至该电压输入的一联合增益运算放大器，该联合增益运算放大器能够提供该初始目标电压至该第二输出。该第一偏置元件包括第一晶体管，该第二偏置元件包括对应的第二晶体管。该多路复用器能够选择产生相同但相反的电流的该第一晶体管以及该第二晶体管的对。
各该第一晶体管能够通过一不同的增量改变(例如，上拉)该初始目标电压，以将该初始目标电压改变为一改变的目标电压(例如VREADH)。更具体而言，当该第一晶体管改变该初始目标电压为该改变的目标电压时，该第一晶体管以相等的电压增量将该初始目标电压从一低电压目标(例如，VREADL)增量至一高电压目标(例如，VREADH)。
当该第一晶体管改变该初始目标单元为该改变的目标电压时，该第一晶体管产生一电流。该第二晶体管能够通过引起反相电流来消除由该第一晶体管产生的该电流，从而使该初始目标电压不受该第二输出的影响。各该第一晶体管于产生相同电流的该第二晶体管中具有对应对的晶体管。更具体而言，一电阻器可连接于该第一偏置元件以及该第二偏置元件之间，且由该第一晶体管产生的该电流通过由该第二晶体管产生的匹配但相反的电流从该电阻器中取出。换言之，该第一晶体管以及该第二晶体管的对通过该电阻器产生一相等(equal)且相反的电流以防止由该第一晶体管产生的电压变化影响该第二输出上的该初始目标电压。
此外，一精密电流源可连接至该多路复用器。此一精密电流源能够提供选择信号至该多路复用器以选择产生相同电流的第一晶体管以及第二晶体管的对。该第一输出能够输出该改变的目标电压，该第二输出能够输出该初始目标电压。
本文的各种方法执行的操作包括，但不限于，使用该差分电压发生器的该电压输入接收一初始目标电压。使用该联合增益运算放大器将该初始目标电压提供给该第二输出。这些方法还提供该初始目标电压给该差分电压发生器的该第一偏置元件以及该第二偏置元件。如上所述，该第一偏置元件包括第一晶体管，该第二偏置元件包括第二晶体管。
用这些方法，该差分电压发生器的该多路复用器选择产生相同电流的第一以及第二晶体管的对。此涉及该差分电压发生器的该精密电流源提供选择信号至该多路复用器，以选择产生相同电流的第一以及第二晶体管的对。此方法然后可以一不同的增量改变该初始目标电压，以改变该初始目标电压为一改变的目标电压(使用该被选择的第一晶体管)。更具体而言，当该第一晶体管改变该初始目标电压为该改变的目标电压时，这些方法使用该被选择的第一晶体管以相等的电压增量将该初始目标电压从该低电压目标增量至该高电压目标。
此外，这些方法移除由该第一晶体管产生的该电流(使用第二晶体管中对应的一个)，从而产生一相反电流，使得该初始目标电压不受影响。此外，各第一晶体管具有产生与第一晶体管相同电流的一对应的第二晶体管，该第二晶体管与该第一晶体管对应。更具体而言，由该第一晶体管产生的该电流通过由该第二晶体管产生的相反电流而从该差分电压发生器的一电阻器被去除。因此，该第二晶体管通过该电阻器产生一相等且相反的电流，以防止由该第一晶体管产生的电压变化影响该初始目标电压。这些方法然后从该第一输出输出该改变的目标电压，且从该第二输出输出该初始目标电压。
附图说明
下述参考附图的详细描述将更好地理解本文的实施例，这些附图不一定按照比例绘制，其中：
图1为显示一现有技术的DRAM结构的一示意图；
图2为根据本文的实施例所示的一差分电压发生器的一示意图；
图3为根据本文的实施例所示的一精密电流源的一示意图；
图4为根据本文的实施例所示的一多路复用器的一示意图；
图5为根据本文的实施例所示的一电子设备的一示意图；
图6为根据本文的实施例所示的一电子设备的一示意图；以及
图7为根据本文的实施例所示的一流程图。
具体实施方式
如上所述，常规系统使用差分电压发生器。这样的系统使用一联合增益(unitygain)放大器和一运算放大器来缓冲一输入电压基准，通过一偏置电阻器而吸取固定偏置电流接地；但是，如果偏置电流变化，则输入偏置误差增大，因为输出晶体管的栅极电压与其理想工作点不同(接近互补运算放大器节点的电压)，且漏极调制降低增益并增加误差。此外，由于偏置电流在较高的差分电压设置下增加，这样的系统的工作范围受到输出晶体管的截点的限制。本文公开的结构通过向这样的一偏置电阻器施加相等和相反的电流来解决这种情况。这允许输出的栅极电压不受电流流至偏置电阻器的干扰，避免了吸取固定偏置电流的系统所引发的偏置电流变化的问题。
图2为根据本文的各个方面示出了一示例性的差分电压发生器/电压缓冲器130A。差分电压发生器130A可以使用在上述图1所示的电压缓冲器130中，或者在使用相同设备的其他电路内(例如，如图6所示的一通用设备，下面将予以讨论)。如前所述，一DRAM中的电压缓冲器130A可以接收一目标电压149作为一输入，以及输出一高目标电压(在图2中被称为电压读取高(VREADH)输出157)以及一低目标电压(在图2中被称为一电压读取低(VREADL)输出159)。
图2示出了一联合增益运算放大器202，其接收目标电压149作为一基准，使用功率(VIO)操作，并输出一控制信号(CNTL)208至输出晶体管T9。此外，输出电阻器T9的电压由一反馈电路210返回以作为运算放大器202的输入而提供联合增益。
一多晶体管电压上拉设备212用于将运算放大器202的电压信号(CNTL)输出拉到一更高的电压(VREADH)，并且在输出157上提供相同的电压信号。此外，图2显示了连接至VREADL输出159的NFET电流源晶体管218(T13,T14及T15)。多晶体管电压上拉设备212的不同晶体管T10-T12中的每个上拉CNTL信号(增加CNTL信号的电压)一额外(可能不同)电压量。因此，晶体管T10-T12中的一个或多个的激活可以使CNTL信号的电压上拉不同的增量。于一实施例中，三个晶体管以5mv的增量(从5mv到35mv)来增加CNTL信号的电压。
因此，在如何实现本文的概念的一非限制性实施例中，多晶体管电压上拉设备212可以是连接至偏置电阻器R2以及VREADH输出157的一3位数字模拟(DAC)电路212。DAC电路212包括P型场效应晶体管(PFET)T10,T11,及T12，其不同的大小分别产生20MV、10MV和5MV的不同偏置，(当由图4所示的多路复用器MUX1 242致能时，如下所述)。
图3显示了连接至电压缓冲器130A的一精密电流源230。精密电流源230使用一带隙基准发生器232提供一恒定的带隙电压(VBGR_TRIM)至由电压VIO供电的一联合增益运算放大器234。一反馈电路236返回VCMP的输出作为运算放大器234的输出的一克隆信号，提供联合增益。VCMP将是PFET上需要的栅极电压，以便使克隆电压与在联合增益运算放大器234中的VBGR_TRIM相同。运算放大器234输出一栅极偏置电压VCMP(其与克隆相同)至晶体管T5,T6，其镜像晶体管T1,T2的电流(当饱和时)。从精密电流源230(NBIAS)的输出是通过T3和T4由VCMP所生成，以同样的方式，通过反射相同的电流，但相对负面(相反的)。使用一电流镜像技术产生的这个电流基准(NBIAS)比单纯使用带隙电路232其本身的一电流基准更为准确。
此外，图4显示了包括多路复用器MUX1 242以及多路复用器MUX2244的多路复用器240。多路复用器MUX1 242使用PFET电流源栅极偏置电压VCMP(来自精密电流源230)以及数字字MDAC<2:0>作为输入，以致能图2所示的DAC电路212的特定晶体管(其中，MDAC<2:0>表示手动或自动提供的MDAC信号可以为0，1，和/或2)。请注意，在图4中，MUX1 242的输出是使用符号“M”来表示，其中M<2:0>表示M可以是0，1，和/或2，且图2所示，M<2>激活晶体管T10，M<1>激活晶体管T11，M<0>激活晶体管T12。
多路复用器MUX2 244使用NFET电流镜像NBIAS(来自精密电流源230)以及MDAC<2:0>作为输入，以致能图2所示的NFET电流源晶体管218。请注意，在图4中，MUX2 244的输出是使用符号“I”来表示，其中，I<2:0>表示I可以是0，1，和/或2，且图2所示，I<2>激活晶体管T13，I<1>激活晶体管T14，I<0>激活晶体管T15。
请注意，图5显示了可以包括控制多路复用器240的选择的精密电流源230的一结构的一实施例，其依序选择差分电压发生器130A中的晶体管对。参考图2中电压缓冲器130A，图3中精密电流源230，以及图4中多路复用器的联合操作，在操作期间，一特定上拉电流被施加至偏置电阻器R2，这是由多路复用器242激活DAC电路212中的晶体管所控制的，且其將VREADH输出157上拉一被激活/被选择的晶体管的电压增量。更具体而言，DAC电路212基于多路复用器MUX1 242(如图4所示)的M<2:0>信号打开晶体管T10,T11或T12中的一个或多个以激活晶体管T10,T11及/或T12。由于在本实施例中，当被多路复用器MUX1 242致能时，DAC电路212中的T10,T11和T12的大小分别分成产生20mv,10mv以及5mv的偏置，这允许在输出电压VREADL159以及VREADH157之间的5mv到35mv差分进行5mv增量的精确控制。
另外，通过NFET电流源218(T13,T14或T15)从偏置电阻器R2中吸取出相等且相反的电流，以精确地消除从DAC电路212(T10,T11或T12)流入偏置电阻器R2的电流。更具体而言，多路复用器MUX2 244使用来自MUX2 244的I<2:0>信号以激活一个或多个互补下拉NFET(T13,T14或T15)，以匹配致能的上拉PFET(T10,T11或T12)。
从偏置电阻器R2中去除电流使输出PFET T9的栅极电压不受DAC212流过偏置电阻器R2的电流的干扰。因此，栅极电压CNTL208在DAC212范围内基本上是恒定的，其还可以提供例如输出电压VREADL159以及VREADH157之间一5mv至35mv差分的增量差。因此，输出PFETT9的工作点可以在独立于DAC电路212的设置的一优选区域中保持，DAC电路212用于设置VREADL159以及VREADH157之间的电压差。此外，这允许CNTL信号208的电平在5mv至35mv的整体DAC范围内基本不变，且CNTL信号208保持在一优选的电压电平。
相反的，系统(如上面背景部分所讨论的)使用具有一运算放大器的一联合增益放大器以及一输出FET以缓冲一输入电压基准，通过一电阻器将一固定偏置电流吸取接地。因此，如果偏置电流变化，输入偏置误差将增大(因为输出晶体管的栅极电压(例如，对应于上述的输出晶体管T9)会从其互补运算放大器节点附近的理想工作点发生变化)；此外，漏极调制将降低增益并增加误差。此外，因为偏置电流在较高的差分电压设置下增加，这样的系统的工作范围将受到输出晶体管的截点的限制。由于元件212以及218产生的相等和相反的电流从电阻器R2中去除任何和全部电流，所以本实施例的结构解决了这种情况。这允许了输出PFET T9的栅极电压不受DAC212流过偏置电阻器R2的电流的干扰，避免了一固定偏置电流的系统所引发的偏置电流变化的问题。
因此，如图6所示，本文的各种集成电路设备250包括(除其他组件之外)连接到任何形式的电子设备268(电子存储单元、存储设备、电容器、控制设备等)的电子线路266(位线、字线等)，其能够使用一电压充电、预充电、再充电等。此外，如图6所示，一充电电路252，例如一预充电电路、电荷捕捉(charge trap)电路、电压发生器/缓冲器/稳压器电路等(其连接至电子线路266)能够充电电子线路266等。于一实施例中，充电电路包括一差分电压发生器254。
也如图6所示，这样的差分电压发生器254包括(除其他组件之外)连接至任何形式的放大器或信号发生器256的一电压/信号输入149。虽然，本文的一些实施例中使用了运算放大器202，但是图6所示的放大器/信号发生器256是能够基于施加给电压/信号输入149的初始目标电压而提供一输出的任何形式的设备，且此放大器/信号发生器256的输出可以是一不受影响的、电压增加的、电压降低的、频滤的(frequency-filtered)、频移的(frequency-shifted)等提供给输入149的信号或电压的版本(取决于应用)。
差分电压发生器254还包括通过放大器/信号发生器256连接至电压/信号输入149的一第一偏置元件258以及一第二偏置元件260。因此，输入149能够接收初始目标电压并通过放大器256将初始电压目标提供给第一偏置元件258以及第二偏置元件260。此外，一个或多个选择器262,264(其可以是如上所述多路复用器的，或能够选择、激活、切换、选择等有源设备的任何其他设备)连接至第一偏置元件258或第二偏置元件260。在图6中未示出的设备可自动的(或响应手动输入)提供信号至选择器262,264以使或允许选择器262,264能够激活第一或第二偏置元件258,260中的特定的一个有源设备。
虽然在本文的实施例中使用了一3位DAC212，第一偏置元件258可以是具有任意数量的有源元件(例如晶体管、二极管、开关等)的任何设备，其能够(单独或组合)增加或降低所提供的信号的电压。因此，例如，各有源元件能够以不同的增量改变(例如上拉)初始目标电压，以将初始目标电压改变为一改变的目标电压。更具体而言，当有源元件将初始目标电压改变成一改变的目标电压时，有源元件可以一相等的电压增量将初始目标电压从一低电压目标增量到一高电压目标。
此外，第二偏置元件260可以是具有与那些第一偏置元件258的极性相反的对应的有源元件的数量相同的任何设备，第二偏置元件260能够提供、产生、引起、吸取等与第一偏置元件258提供、产生、引起、吸取相同的电流量；但是在朝与接地相反的方向上、相反极性、相反电流方向等。
差分电压发生器254还包括连接到第一偏置元件258的第一输出157，以及连接到第二偏置元件218和通过放大器/发生器256连接到初始目标电压输入149的一第二输出159。第一和第二输出157，159还输出提供给输入149的相对不同的电压版本。
如上所述，当第一偏置元件258将初始目标电压改变为一改变的目标电压时，由第一偏置元件258产生一电流。第二偏置元件260能够通过引起相反电流来消除第一偏置元件258所产生的电流，从而使初始目标电压不受第二输出159的影响。第一偏置元件258在产生相同电流但相反方向的第二偏置元件260中具有一对应对设备。更具体而言，由第一偏置元件258产生的电流被第二偏置元件260产生的匹配的、但相反方向的电流移除。换言之，第一偏置元件258和第二偏置元件260的对应被选择的元件对产生一相等以及相反方向的电流，以防止由第一偏置元件258引起的电压变化影响第二输出159的初始目标电压。
图7为显示本文实施例所执行的操作的流程图。更具体而言，本文的方法执行的操作包括，但不限于，步骤300中，使用差分电压发生器的电压输入接收一初始目标电压。在步骤302中，使用联合增益运算放大器将初始目标电压提供给第二输出。在步骤304中，这些方法还从联合增益运算放大器提供初始目标电压到差分电压发生器的第一偏置元件和第二偏置组件。如上所述，第一偏置元件包括第一晶体管，第二偏置元件包括第二晶体管。
在步骤306中，利用这些方法，差分电压发生器的多路复用器选择产生相同电流的第一以及第二晶体管对。此涉及提供选择信号至多路复用器的差分电压发生器的精密电流源，以选择产生相同电流的第一及第二晶体管对。在步骤308中，然后，这些方法可以通过一不同的增量改变初始目标电压以将初始目标电压改变为一改变的目标电压(使用所选择的第一晶体管)。更具体而言，当第一晶体管将初始目标电压改变为改变的目标电压时，这些方法使用所选择的第一晶体管以相等的电压增量将该初始目标电压从低电压目标增量到高电压目标。
此外，在步骤310中，这些方法去除由第一晶体管产生的电流(使用相对应的第二晶体管)，从而引起一相反电流，并且使该初始目标电压不受影响。同样的，各第一晶体管具有一相对应的第二晶体管，其产生与其对应的第一晶体管相同的电流。更具体而言，由第一晶体管产生的电流通过第二晶体管产生的相反电流而从一差分电压发生器的电阻器中被去除。因此，在步骤310中，第二晶体管通过电阻器产生一相等的和相反的电流，以防止由第一晶体管引发的电压变化影响该初始目标电压。如步骤312所示，这些方法然后从第一输出输出改变的目标电压，并从第二输出输出该初始目标电压。
一正型晶体管“P型晶体管”使用一固有的半导体衬底内的例如硼、铝或稼等掺杂物(以产生价电子的缺陷)作为一半导体区域。类似的，一N型晶体管是一种负型晶体管，其使用一固有的半导体衬底内的例如锑、砷或磷等掺杂物(以产生过量的价电子)作为一半导体区域。
图中的流程图和框图说明了根据各种实施例的设备以及方法所可能实现的架构、功能以及操作。在这方面，流程图或框图中的每个区块可以表示一模块、段、或指令的部分，其中包括用于执行指定的逻辑功能的一个或多个可执行指令。在一些替换实施例中，区块中所指出的功能可能不以图中所指出的顺序而发生。例如，所显示的连续执行的两个区块实际上可以同时执行，或者这些区块有时可以按照相反的顺序执行，取决于其所涉及的功能。还应注意的是，框图和/或流程图中的每个区块，以及框图和/或流程图中的区块的组合，可以通过执行特定功能或行为或执行专用硬件或计算机指令的特定硬件系统来实现。
本文使用的术语仅用于描述特定的实施例，并不旨在限制。如本文所示的单数形式的“一”、“一个”、以及“该”均包括复数形式，除非上下文有清楚地表明。除了说明各实施例在各个阶段的方法以及功能之外，各相应的图示还说明了由一个或多个设备和结构整体或部分实现的方法的逻辑。这样的设备以及结构被配置为(即包括一个或多个组件，例如电阻器、电容、晶体管、以及连接至致能一步骤的执行的类似组件)实现上述方法。换句话说，可以创建一个或多个计算机硬件设备，其被配置为参照附图及其相应描述来实现本文所述的方法和步骤。
为了说明的目的，已经给出了各种实施例的描述，但不打算穷尽或局限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对本领域的普通技术人员来说是显而易见的。本文使用的术语被选择来最好地解释实施例的原理、实际应用或相较于市场上的现有技术的技术改进，或者使本领域的技术人员能够理解本文所揭露的实施例。最好地解释实施例的原理、实际应用或相较于市场上的现有技术的技术改进，或者使本领域的技术人员能够理解本文所揭露的实施例。
本文的实施例可用于各种电子应用，包括但不限于先进的传感器、存储器/数据存储器、半导体、微处理器和其他应用。所得到的设备和结构，例如一集成电路(IC)芯片可以由制造者以原始晶片形式(即，作为具有多个未封装芯片的一单晶片)、一裸片或一封装形式分布。在后一种情况下，芯片安装在一单芯片封装中(例如一塑料载体，具有附着到一母板或其他更高级别载体的引线)或一多芯片封装(例如具有两个或两个表面互连或埋置互连的一陶瓷载体)。在任何情况下，芯片然后与其它芯片、独立电路元件和/或其他信号处理设备集成为(a)一中间产品，例如一主板或，或者(b)一最终产品。该最终产品可以是包括集成电路芯片在内的任何产品，从玩具以及其他低端应用到具有一显示器、一键盘或其他输入设备以及一中央处理器的先进计算机产品。
下面的权利要求中的相应的结构、材料、行为和等效性的所有方法或步骤加上功能元件，旨在包括任何结构，材料或与具体要求的其他权利要求相结合的功能。为了说明和描述的目的，已经给出了本实施例的描述，但不打算穷尽或限制于所公开的实施例形式。在不脱离本发明实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。选择和描述实施例用于最好地解释这样的原理和实际应用，并使本领域的普通技术人员能够理解各种适合于特定用途的各种实施例。
虽然前面仅结合有限数量的实施例进行了详细描述，但应当容易理解的是，本文的实施例不限于这样的公开。更确切地说，本文的元件可以被修改以包含任何上述没有描述过的变化、改变、替换或等价的设置，但是它们与本文的精神和范围相称。另外，虽然已经描述了各种实施例，但应当理解，本文中的各个方面可以仅由所描述的实施例中的一些所包含。因此，下面的权利要求不被上述描述所限制。对单数元件的引用并不意指“唯一的一个”，而是“一个或多个”，除非具体说明。在本发明中所描述的各种实施例的元件的所有结构和功能等价物对于本领域普通技术人员而言，都是已知的或后来的已知的，通过引用明确地并入本文，并意欲包含在本发明中。因此，应当理解，在所附的权利要求所概述的上述范围内，所公开的特定实施例可以作出改变。

Claims (20)

1.一种差分电压发生器，包括：
电压输入；
第一偏置元件以及第二偏置元件，连接至该电压输入；
第一输出，连接至该第一偏置元件；
第二输出，连接至该第二偏置元件以及该电压输入，其中，该电压输入能够接收初始目标电压并提供该初始目标电压给该第一偏置元件以及该第二偏置元件，该第一偏置元件包括第一晶体管，该第二偏置元件包括第二晶体管，各该第一晶体管能够通过不同的增量改变该初始目标电压以将该初始目标电压改变为一改变的目标电压，该第二晶体管能够去除由该第一晶体管所产生的一电流，从而引发一相反电流并且使该初始目标电压不受该第二输出的影响，各该第一晶体管在产生相同电流的该第二晶体管中具有一对应对晶体管，该第一输出能够输出该改变的目标电压，以及该第二输出能够输出该初始目标电压；以及
多路复用器，连接至该第一晶体管以及该第二晶体管，该多路复用器能够响应选择信号而选择产生相同电流的该第一晶体管与该第二晶体管的对。
2.根据权利要求1所述的差分电压发生器，还包括连接于该第一偏置元件以及该第二偏置元件之间的电阻器，其中，由该第一晶体管产生的该电流通过由第二晶体管产生的该电流从该电阻器被去除。
3.根据权利要求2所述的差分电压发生器，该第一晶体管与该第二晶体管通过该电阻器产生相等且相反的电流，以防止由该第一晶体管引起的电压变化影响该第二输出的该初始目标电压。
4.根据权利要求1所述的差分电压发生器，还包括：
精密电流源，连接至该多路复用器；
其中，该精密电流源能够提供该选择信号至该多路复用器以选择产生相同电流的该第一晶体管与该第二晶体管的对。
5.根据权利要求1所述的差分电压发生器，其中，当该第一晶体管改变该初始目标电压为该改变的目标电压时，该第一晶体管以相等的电压增量将该初始目标电压从一低电压目标增量到一高电压目标。
6.根据权利要求1所述的差分电压发生器，还包括联合增益运算放大器，连接至该电压输入，该联合增益运算放大器能够提供该初始目标电压给该第二输出。
7.根据权利要求1所述的差分电压发生器，其中，该第一偏置元件包括数字模拟转换器。
8.一种集成电路设备，包括：
电子存储单元；
电子线路，连接至该电子存储单元；以及
充电电路，连接至该电子线路并能够充电该电子线路，
该充电电路包括差分电压发生器，以及该差分电压发生器包括：
电压输入；
第一偏置元件，连接至该电压输入；
第二偏置元件，连接至该电压输入；
多路复用器，连接至该第一偏置元件以及该第二偏置元件；
第一输出，连接至该第一偏置元件；以及
第二输出，连接至该第二偏置元件以及该电压输入，
其中，该电压输入能够接收初始目标电压并提供该初始目标电压给该第一偏置元件以及该第二偏置元件，
其中，该第一偏置元件包括第一晶体管，该第二偏置元件包括相应的第二晶体管；
其中，该多路复用器能够响应选择信号而选择产生相同电流的该第一晶体管与该第二晶体管的对；
其中，各该第一晶体管能够通过不同的增量改变该初始目标电压，以将该初始目标电压改变为一改变的目标电压；
其中，当该第一晶体管改变该初始目标电压为该改变的目标电压时，该第一晶体管产生一电流，
其中，该第二晶体管能够通过产生相反电流而去除由该第一晶体管所产生的该电流，以使该初始目标电压不受该第二输出的影响，其中，各该第一晶体管在产生相同电流的该第二晶体管中将具有一对应对的晶体管；
其中，该第一输出能够输出该改变的目标电压，以及
其中，该第二输出能够输出该初始目标电压。
9.根据权利要求8所述的集成电路设备，还包括连接在该第一偏置元件以及该第二偏置元件之间的电阻器，其中，由该第一晶体管所产生的该电流通过由该第二晶体管所产生的该电流而从该电阻器被去除。
10.根据权利要求9所述的集成电路设备，该第一晶体管与该第二晶体管的对通过该电阻器产生一相等且相反的电流，以防止该第一晶体管引起的电压变化影响该第二输出的该初始目标电压。
11.根据权利要求8所述的集成电路设备，还包括精密电流源，连接至该多路复用器，其中，该精密电流源能够提供该选择信号至该多路复用器，以选择产生相同电流的该第一晶体管与该第二晶体管的对。
12.根据权利要求8所述的集成电路设备，其中，当该第一晶体管改变该初始目标电压为该改变的目标电压时，该第一晶体管以相等的电压增量将该初始目标电压从一低电压目标增量至一高目标电压。
13.根据权利要求8所述的集成电路设备，还包括联合增益运算放大器，连接至该电压输入，该联合增益运算放大器能够提供该初始目标电压至该第二输出。
14.根据权利要求8所述的集成电路设备，其中，该第一偏置元件包括数字模拟转换器。
15.一种使用充电电路的方法，该方法包括：
通过差分电压发生器的电压输入提供初始目标电压；
提供该初始目标电压至该差分电压发生器的第一偏置元件以及第二偏置元件，其中，该第一偏置元件包括第一晶体管，该第二偏置元件包括第二晶体管；
通过该第一晶体管以不同的增量改变该初始目标电压，以将该初始目标电压改变为一改变的目标电压；
通过该第二晶体管去除由该第一晶体管所产生的电流，从而产生一相反电流，并使得该初始目标电压不受影响，其中，各该第一晶体管于产生相同电流的该第二晶体管中具有一对应对的晶体管；
通过该差分电压发生器的第一输出输出该改变的目标电压；
通过该差分电压发生器的第二输出输出该初始目标电压；以及
通过该差分电压发生器的多路复用器响应选择信号而选择产生相同电流的该第一晶体管与该第二晶体管的对。
16.根据权利要求15所述的方法，其中，由该第一晶体管所产生的该电流通过该第二晶体管所产生的该电流从该差分电压发生器的电阻器上被去除。
17.根据权利要求16所述的方法，其中，该第二晶体管通过该电阻器产生一相等且相反的电流，以防止该第一晶体管引发的电压变化影响该初始目标电压。
18.根据权利要求15所述的方法，还包括：
通过该差分电压发生器的精密电流源提供该选择信号至该多路复用器以选择产生相同电流的该第一晶体管与该第二晶体管的该对。
19.根据权利要求15所述的方法，还包括当该第一晶体管改变该初始目标电压为该改变的目标电压时，通过该第一晶体管将该初始目标电压以相等的电压增量从一低电压目标增量至一高电压目标。
20.根据权利要求15所述的方法，还包括使用连接至该电压输入的一联合增益运算放大器提供该初始目标电压至该第二输出。
CN201810796399.7A 2017-10-19 2018-07-19 差分电压发生器 Active CN109686390B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/788,289 2017-10-19
US15/788,289 US10192590B1 (en) 2017-10-19 2017-10-19 Differential voltage generator

Publications (2)

Publication Number Publication Date
CN109686390A CN109686390A (zh) 2019-04-26
CN109686390B true CN109686390B (zh) 2023-07-07

Family

ID=65032219

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810796399.7A Active CN109686390B (zh) 2017-10-19 2018-07-19 差分电压发生器

Country Status (3)

Country Link
US (1) US10192590B1 (zh)
CN (1) CN109686390B (zh)
TW (1) TWI675272B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7391791B2 (ja) * 2020-08-12 2023-12-05 株式会社東芝 定電圧回路
TWI788756B (zh) * 2021-01-15 2023-01-01 瑞昱半導體股份有限公司 電壓產生電路及相關電容充電方法和系統
CN114815940B (zh) * 2021-01-22 2024-01-30 瑞昱半导体股份有限公司 电压产生电路及相关电容充电方法和系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805012A (en) * 1995-05-25 1998-09-08 Samsung Electronics Co., Ltd. Systems and methods for compensating a buffer for power supply fluctuation
JPH11338563A (ja) * 1998-05-27 1999-12-10 Matsushita Electric Ind Co Ltd バッファ装置
US8773920B2 (en) * 2012-02-21 2014-07-08 International Business Machines Corporation Reference generator with programmable M and B parameters and methods of use
US9046909B2 (en) * 2011-09-02 2015-06-02 Rambus Inc. On-chip regulator with variable load compensation
CN108074608A (zh) * 2016-11-08 2018-05-25 格芯公司 用于静态随机存取存储器(sram)自定时器的挠曲电路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509858B2 (en) 2000-12-21 2003-01-21 Intel Corporation Differential voltage reference buffer
JP3818231B2 (ja) * 2002-07-12 2006-09-06 株式会社デンソー 電源回路
US6754123B2 (en) * 2002-10-01 2004-06-22 Hewlett-Packard Development Company, Lp. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having diode isolation
US7349681B2 (en) * 2004-07-13 2008-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-biased high-speed receiver
US7262652B2 (en) * 2004-12-21 2007-08-28 Matsushita Electric Industrial Co., Ltd. Current driver, data driver, and display device
DE102005027164A1 (de) * 2005-06-13 2006-12-21 Robert Bosch Gmbh Verfahren zum Versorgen von elektrischen Schaltungseinheiten mit elektrischer Energie und Versorgungsvorrichtung zur Durchführung des Verfahrens
US7307447B2 (en) * 2005-10-27 2007-12-11 International Business Machines Corporation Self series terminated serial link transmitter having segmentation for amplitude, pre-emphasis, and slew rate control and voltage regulation for amplitude accuracy and high voltage protection
JP4843472B2 (ja) * 2006-03-13 2011-12-21 株式会社東芝 電圧発生回路
TW200908526A (en) * 2007-08-09 2009-02-16 Ind Tech Res Inst DC-DC converter
US20090200999A1 (en) * 2008-02-08 2009-08-13 Mediatek Inc. Voltage regulator with compensation and the method thereof
CN101295187B (zh) * 2008-02-29 2010-09-15 上海大学 压控电流源及其双极性可控电源
US20100001704A1 (en) * 2008-07-07 2010-01-07 Advanced Analogic Technologies, Inc. Programmable Step-Down Switching Voltage Regulators with Adaptive Power MOSFETs
US7936298B2 (en) * 2009-09-18 2011-05-03 Mediatek Singapore Pte. Ltd. Integrated circuit and electronic device comprising threshold generation circuitry and method therefor
US8390264B2 (en) 2010-03-23 2013-03-05 Himax Technologies Limited Differential reference voltage generator
TWI404311B (zh) * 2010-10-28 2013-08-01 Richtek Technology Corp 電流模式控制電源轉換器的控制電路及方法
US8878513B2 (en) * 2011-02-16 2014-11-04 Mediatek Singapore Pte. Ltd. Regulator providing multiple output voltages with different voltage levels
JP2012203931A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
JP6115168B2 (ja) * 2012-06-25 2017-04-19 株式会社リコー 電源装置、電源制御装置及び画像形成装置
JP2014078302A (ja) 2012-10-11 2014-05-01 Panasonic Corp クロスポイント型抵抗変化不揮発性記憶装置及びクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法
JP6140004B2 (ja) * 2013-06-25 2017-05-31 富士通テン株式会社 電圧出力回路、及び、車両制御システム
US9000837B1 (en) 2013-11-05 2015-04-07 International Business Machines Corporation Adjustable reference voltage generator for single-ended DRAM sensing devices
WO2015136413A1 (en) * 2014-03-12 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9563222B2 (en) * 2014-05-08 2017-02-07 Varian Medical Systems, Inc. Differential reference signal distribution method and system
JP5976077B2 (ja) 2014-11-14 2016-08-23 力晶科技股▲ふん▼有限公司 内部電源電圧発生回路、半導体記憶装置及び半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805012A (en) * 1995-05-25 1998-09-08 Samsung Electronics Co., Ltd. Systems and methods for compensating a buffer for power supply fluctuation
JPH11338563A (ja) * 1998-05-27 1999-12-10 Matsushita Electric Ind Co Ltd バッファ装置
US9046909B2 (en) * 2011-09-02 2015-06-02 Rambus Inc. On-chip regulator with variable load compensation
US8773920B2 (en) * 2012-02-21 2014-07-08 International Business Machines Corporation Reference generator with programmable M and B parameters and methods of use
CN108074608A (zh) * 2016-11-08 2018-05-25 格芯公司 用于静态随机存取存储器(sram)自定时器的挠曲电路

Also Published As

Publication number Publication date
TW201917508A (zh) 2019-05-01
CN109686390A (zh) 2019-04-26
US10192590B1 (en) 2019-01-29
TWI675272B (zh) 2019-10-21

Similar Documents

Publication Publication Date Title
JP3712083B2 (ja) 内部電源電位供給回路及び半導体装置
US8953384B2 (en) Sense amplifier for flash memory
CN109686390B (zh) 差分电压发生器
US10663994B2 (en) Auto-calibrated bandgap reference
US9478287B2 (en) Circuits and methods for detecting write operation in resistive random access memory (RRAM) cells
US9740220B2 (en) Device having internal voltage generating circuit
CN112148053A (zh) 生成参考电压的电路和方法以及参考电压发生器
JP5492702B2 (ja) 半導体装置
US6927590B2 (en) Method and circuit for testing a regulated power supply in an integrated circuit
US20010019280A1 (en) Method and circuit to perform a trimming phase
US6836104B2 (en) Internal power supply voltage control apparatus having two internal power supply reference voltage generating circuits
CN115480606A (zh) 电压调节器和具有其的半导体存储器装置
US8879338B2 (en) Semiconductor integrated circuit and nonvolatile semiconductor storage device
TWI520482B (zh) 起始電壓產生電路和起始電壓產生的方法
US9620177B2 (en) Internal power supply circuit, semiconductor device, and semiconductor device manufacturing method
KR20120098169A (ko) 반도체 장치의 내부전압 생성회로
US8773920B2 (en) Reference generator with programmable M and B parameters and methods of use
US7928769B1 (en) Logic circuits with current control mechanisms
US11282573B2 (en) Non-volatile memory device having a reading circuit operating at low voltage
US7183865B2 (en) Oscillator circuit operating with a variable driving voltage
JP2016058115A (ja) データ読出し回路
JP6703058B2 (ja) 低電圧基準電流発生器、及びそれを用いたメモリ装置
US9618562B2 (en) Semiconductor device
JP4843352B2 (ja) 電源電位検知回路
CN112863585A (zh) 用于电子装置的差分熔丝读出电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20201014

Address after: Singapore City

Applicant after: Marvell Asia Pte. Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Applicant before: Kawam International Inc.

Effective date of registration: 20201014

Address after: Greater Cayman Islands, British Cayman Islands

Applicant after: Kawam International Inc.

Address before: Hamilton, Bermuda

Applicant before: Marvell International Ltd.

Effective date of registration: 20201014

Address after: Hamilton, Bermuda

Applicant after: MARVELL INTERNATIONAL Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Applicant before: GLOBALFOUNDRIES INC.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant