JP4843352B2

JP4843352B2 - 電源電位検知回路

Info

Publication number: JP4843352B2
Application number: JP2006105607A
Authority: JP
Inventors: 隆荻原; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-04-06
Filing date: 2006-04-06
Publication date: 2011-12-21
Anticipated expiration: 2026-04-06
Also published as: US20070236260A1; JP2007281894A; US7583114B2

Description

本発明は電源電位の変化を検知する電源電位検知回路に関するものである。

電源電位検知回路は、電源電位が所定の範囲まで上昇し、及び所定の範囲まで下降したことを検知して検出信号を出力する回路であり、電源電位の変化を高速に検知する必要のあるＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ、ＦｅＲＡＭ(Ferro-electric Random Access Memory)等に用いられている。

従来提案されている電源電位回路の１つは、ｐ型ＭＯＳトランジスタのソースには電源電位を付与し、ドレインは電流制御抵抗を介して接地し、ゲートには電源電位を抵抗分割する分割回路の出力電位が付与されるものである。この構成において、電源電位が所望の値以上になればｐ型ＭＯＳトランジスタがオンして電源電位の上昇を検知する。一方、電源電位が所望の値以下になればｐ型ＭＯＳトランジスタがオフすることにより電源電位の下降を検知する。

この構成の電源電位回路では、電流制御抵抗のＲＣ時定数に比べ電源電位がゆっくり下降し、ＲＣ時定数が無視できる場合には、問題なく電源電位の下降を検知できる。しかし、ＲＣ時定数に比べ電源電位が高速に下降する場合には、その下降を検知できないという問題がある。すなわち、電源電位が高速に下降し、ｐ型ＭＯＳトランジスタのゲート−ソース間の電位差がしきい値電圧以下となってオフとなっても、そのドレイン電位がＲＣ時定数のため下降しきらず後段の回路に伝わらないため、電源電位の下降の検知を行うことができないという問題が生じ得る。

この問題を解決するものとして、例えば特許文献１に開示の電源電位検出回路が知られている。この回路では、ｐ型ＭＯＳトランジスタのソースにはＲＣ遅延回路を介して電源電位を付与している。この回路によれば、電源電位が下降することによりゲート電位は低下するが、ソースの電位はＲＣ遅延回路の存在のために低下が遅れ、このため電源電位が所定値以下に低下するとｐ型ＭＯＳトランジスタがオンとなる。このトランジスタがオンされたことを検知することにより、電源電位の下降を検知することができる。電源電位の上昇については、上記の従来の回路を別途並列に設けることにより検出する。この特許文献１の回路では、ｐ型ＭＯＳトランジスタのドレインと接地端子との間に接続された電流制御抵抗のＲＣ時定数の影響を受けないため、高速な電源電位の下降も検知が可能となる。

しかし、この特許文献１の回路においても、ｐ型ＭＯＳトランジスタのしきい値電圧に温度依存性があること等を含む変動要因に起因して、電源電位の低下を検知するパワーオフ信号の出力タイミングが異なってしまうという問題があった。
特開２００２−３０００２０号公報（図１及び段落００３２−００４４）

本発明は、高速で電源電位が下降してもパワーオフ信号を出力することができると共に、温度に依存せず一定の電源電位でパワーオフ信号を出力することができる電源電位検知回路を提供する。

本発明の一態様に係る電源電位検知回路は、電源電位の変化を検知する電源電位検知回路において、前記電源電位に拘らず一定の第１の出力電圧を出力する内部電源回路と、前記第１の出力電圧の変化を遅延させた遅延信号を発生させる遅延回路と、前記電源電位を所定の分割比で分割した第１の分割電圧を発生させる第１の分割回路と、ソースに前記遅延信号を与えられゲートに前記第１の分割電圧を与えられることにより前記電源電位が所定値以下となった場合に導通する第１のｐ型ＭＯＳトランジスタと、前記第１のｐ型ＭＯＳトランジスタのドレインの電圧に基づく第２の出力電圧を出力する第１の出力回路と、前記電源電位を所定の分割比で分割した第２の分割電圧を発生させる第２の分割回路と、ソースに前記電源電位を与えられゲートに前記第２の分割電圧を与えられることにより前記電源電位が所定値よりも大きくなった場合に導通する第２のｐ型ＭＯＳトランジスタと、前記第２のｐ型ＭＯＳトランジスタのドレインの電圧に基づく第３の出力電圧を出力する第２の出力回路とを備え、前記内部電源回路はバンドギャップリファレンス回路であり、温度が上昇するに従って前記第１の出力電圧が低下する温度特性を有するを備えたことを特徴とする。

この発明によれば、高速で電源電位が下降してもパワーオフ信号を出力することができると共に、温度に依存せず一定の電源電位でパワーオフ信号を出力することができる電源電位検知回路を提供することが可能になる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

［第１の実施の形態］図１は、本発明の第１の実施の形態に係る電源電位検知回路１の構成を示す図である。この電源電位検知回路１は、電源電位Ｖｃｃが所定値以下に下降したことを検知するための回路であり、ｐ型ＭＯＳトランジスタ１１を有している。このｐ型ＭＯＳトランジスタ１１は、しきい値電圧Ｖｔｈ１１が負のノーマリオフ型トランジスタである。

このｐ型ＭＯＳトランジスタ１１のゲートには、直列に接続された抵抗１２Ａ（抵抗値Ｒ４）、抵抗１２Ｂ（抵抗値Ｒ５）からなる抵抗分割回路１２が接続される。抵抗１２Ａと１２Ｂの接続点ｎｏｄｅ３にｐ型ＭＯＳトランジスタ１１のゲートが接続される。また、抵抗Ｒ４の他端に検出すべき電源電圧ＶＤＤが与えられ、抵抗Ｒ５の他端は接地電位Ｖｓｓが与えられている。これにより、接続点ｎｏｄｅ３即ちｐ型ＭＯＳトランジスタ１１のゲートには、電位ＶＤＤ×Ｒ５／（Ｒ４＋Ｒ５）が与えられる。

また、ｐ型ＭＯＳトランジスタ１１のソースには、抵抗Ｒ７と容量Ｃ７とからなるＲＣ遅延回路１３が接続され、更にその上流側には、内部電源回路としてのバンドギャップリファレンス回路（ＢＧＲ回路）１４が接続されている。このＢＧＲ回路１４の入力端子には、ダイオード接続されたｎ型ＭＯＳトランジスタ１５が接続されている。

このトランジスタ１５のドレインには、検出すべき電源電位ＶＤＤが与えられている。また、そのソースと接地電位Ｖｓｓとの間には、電荷をプールさせるための安定化容量１６が接続されている。このＢＧＲ回路１４は、温度が上昇するとその出力電圧が小さくなるように、すなわち負の温度特性を有するように、内部の各種素子の特性値が設定されている。負の温度特性の傾きは、ｐ型ＭＯＳトランジスタ１１の閾値電圧Ｖｔｈの絶対値の温度特性を考慮して、その温度特性の変化を打ち消すように決定される。

また、ｐ型ＭＯＳトランジスタ１１のドレインと接地端子との間には、ｐ型ＭＯＳトランジスタ１１がオンとされた場合の電流を制限するための電流制御抵抗１７（抵抗値Ｒ６）が接続されている。そして、電流制御抵抗１７のドレイン側の接続点ｎｏｄｅ４には、２段のインバータ１８１、１８２からなるインバータ回路１８（出力回路）が接続され、この出力信号が、電源電位ＶＤＤが所定値以下まで下降したことを示すパワーオフ信号ＰＷＯＦＦとなる。

なお、電源電位ＶＤＤが所定値以上に上昇したことの検知は、例えば図２に示すような電源電位検知回路１Ａを別途設け、この回路１Ａの検出信号と、上記図１に示す回路１の検出信号との論理和をＮＯＲゲート２０から出力することにより、電源電位の上昇、下降の両方を検知することができる。この電源検知回路１Ａ自体は上記特許文献１等により公知であり、ｐ型ＭＯＳトランジスタ１１Ａのソースが直接電源電位ＶＤＤに接続されている点を除き、図１の電源電位検知回路と同様の構成を有している。従って、そのような構成要素については図２において添字「Ａ」を付し詳細な説明は省略する。

図１のＢＧＲ回路１４の具体的な構成例を図３に示す。このＢＧＲ回路１４は、出力端子１４Ｂと接地電位Ｖｓｓとの間に形成され直列接続された抵抗１４１（抵抗値Ｒ１）及びダイオード１４２とを有する第１の電流経路と、同じく出力端子１４Ｂと接地端子Ｖｓｓとの間に形成され直列接続された抵抗１４３（抵抗値Ｒ２）、抵抗１４４（抵抗値Ｒ３）及びダイオード１４５とを有する第２の電流経路とを備えている。ここで、ダイオード１４５は、ダイオード１４２と比べてＮ倍の面積を有するものとする。

またＢＧＲ回路１４は、オペアンプ１４６と、ｎ型ＭＯＳトランジスタ１４７を有する。オペアンプ１４６の非反転入力端子は、抵抗１４３と１４４の接続点に接続され、反転入力端子は、抵抗１４１とダイオード１４２の接続点に接続される。オペアンプ１４６は、反転入力端子の入力電圧Ｖａと、非反転入力端子の入力電圧Ｖｂとを比較し、両者が等しくなるよう出力電圧を制御する。
ＭＯＳトランジスタ１４７のゲートは、オペアンプ１４６の出力端子に接続される。また、ＭＯＳトランジスタ１４７のドレインは、このＢＧＲ回路１４の入力端子とされて入力電圧Ｖｉｎが与えられ、ソースは出力端子１４Ｂに接続されている。

図３において、第１の電流経路の電流、第２の電流経路の電流をそれぞれ、Ｉ１、Ｉ２とすると、Ｉ１、Ｉ２は
［数１］
Ｉ１＝Ｉｓ×ｅｘｐ（ｑ×Ｖｆ１／（ｋ・Ｔ））
Ｉ２＝Ｎ×Ｉｓ×ｅｘｐ（ｑ×Ｖｆ２／（ｋ・Ｔ））
と表せる。ここでＩｓはダイオード１４２、１４５の逆方向飽和電流、Ｖｆ１及びＶｆ２はそれぞれダイオード１４２、１４５の順方向電圧、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を示している。

ただし、ＶＴ＝ｋ×Ｔ／ｑとして、
［数２］
Ｖｆ１＝ＶＴ×ｌｏｇ（Ｉ１／Ｉｓ）
Ｖｆ２＝ＶＴ×ｌｏｇ（Ｉ２／（Ｎ・Ｉｓ））
＝ＶＴ×ｌｏｇ（Ｉ１／（Ｎ・Ｉｓ）×Ｒ１／Ｒ２）
である。ここで、ＢＧＲ回路１４において、Ｉ１×Ｒ１＝Ｉ２×Ｒ２が成り立つので、抵抗１４４（抵抗値Ｒ３）の両端子間にかかる電位差ｄＶｆは、
［数３］
ｄＶｆ＝Ｖｆ１−Ｖｆ２＝ＶＴ×ｌｏｇ（Ｎ×Ｒ２／Ｒ１）
と表せる。抵抗１４１（抵抗値Ｒ１）及び抵抗１４３（抵抗値Ｒ２）の両端子間にかかる電位差はＲ２／Ｒ３×ｄＶｆと表せるので、このＢＧＲ回路１４の出力電圧ＶＢＧＲは、
［数４］
ＶＢＧＲ＝Ｖｆ１＋Ｒ２／Ｒ３×ｄＶｆ
＝Ｖｆ１＋Ｒ２／Ｒ３×ＶＴ×ｌｏｇ（Ｎ×Ｒ２／Ｒ１）
と表すことができる。Ｖｆ１の温度特性は−２［ｍＶ／℃］、ＶＴの温度特性は＋０．０８６［ｍＶ／℃］であるので、抵抗値Ｒ１、Ｒ２、Ｒ３の選び方しだいで、出力電圧ＶＢＧＲの温度特性曲線の傾きを正又は負いずれにも調整可能である。この実施の形態では、上述のように、ｐ型ＭＯＳトランジスタ１１の閾値電圧Ｖｔｈの絶対値の温度特性が負の傾き（温度が上がるほど、閾値電圧Ｖｔｈの絶対値は小さくなる）を有することを考慮し、ＢＧＲ回路１４の出力電圧ＶＢＧＲが負の温度特性を持つよう、抵抗値Ｒ１、Ｒ２、Ｒ３の値を調整する。

ＢＧＲ回路１４の別の具体的な構成例を図４に示す。このＢＧＲ回路１４は、オペアンプ１５１を備えている。また、入力端子１４Ａと接地電位Ｖｓｓとの間に、ｐ型ＭＯＳトランジスタ１５２、ダイオード１５３、およびダイオードと並列接続された抵抗１５４（抵抗値Ｒ１）からなる第１電流経路が形成されている。

また、この第１電流経路と並列に、ｐ型ＭＯＳトランジスタ１５５、抵抗１５６（抵抗値Ｒ３）、及び並列接続されたＮ個のダイオード１５７、並びに抵抗１５６及びダイオード１５７と並列接続された抵抗１５８（抵抗値Ｒ２）からなる第２電流経路が形成されている。同様に第１及び第２電流経路と並列に、ｐ型ＭＯＳトランジスタ１５９、及び抵抗１６０（抵抗値Ｒ４）からなる第３電流経路が形成されている。

トランジスタ１５２、１５５及び１５９は同一のサイズのトランジスタであり、それらのゲートはいずれもオペアンプ１５１の出力端子に共通接続されてカレントミラー回路が形成され、これにより、第１、第２、第３の電流経路には、トランジスタ１５２とダイオード１５３の接続点Ｎ１の電位と、トランジスタ１５５と抵抗１５６の接続点Ｎ２の電位（Ｖ＋、Ｖ−）が等しくするような同一の大きさの電流Ｉ１，Ｉ２，Ｉ３（Ｉ１＝Ｉ２＝Ｉ３）が流れる。トランジスタ１５９と抵抗１６０の接続点が、このＢＧＲ回路１４の出力電圧ＶＢＧＲを出力する出力端子とされている。

また、接続点Ｎ１の電位がオペアンプ１５１の反転入力端子に入力され、また接続点Ｎ２の電位がオペアンプ１５１の非反転入力端子に入力されている。

ここで、ダイオード１５３に流れる電流をＩ１Ａ、抵抗１５４に流れる電流をＩ１Ｂとし（Ｉ１＝Ｉ１Ａ＋Ｉ１Ｂ）、抵抗１５６に流れる電流をＩ２Ａ、抵抗１５８に流れる電流をＩ２Ｂとする（Ｉ２＝Ｉ２Ａ＋Ｉ２Ｂ）。Ｒ１＝Ｒ２と設定した場合、
［数５］
Ｉ１Ａ＝Ｉ２Ａ
Ｉ１Ｂ＝Ｉ２Ｂ
Ｖ−＝ＶＦ１
Ｖ＋＝Ｖｆ２＋ｄＶｆ
ｄＶｆ＝Ｖｆ１−Ｖｆ２
となる。

また抵抗１５６の両端間の電圧はｄＶｆであり、
［数６］
Ｉ２Ａ＝ｄＶｆ／Ｒ３
Ｉ２Ｂ＝Ｖｆ１／Ｒ２
となる。したがって、
［数７］
Ｉ２＝Ｉ２Ａ＋Ｉ２Ｂ＝Ｖｆ１／Ｒ２＋ｄＶｆ／Ｒ３
と表すことができ、従って、出力電圧ＶＢＧＲは、
［数８］
ＶＢＧＲ＝Ｒ４×（Ｖｆ１／Ｒ２＋ｄＶ／Ｒ３）
＝Ｒ４×（Ｖｆ１／Ｒ２＋ＶＴ／Ｒ３×ｌｏｇＮ）
と表される。Ｖｆ１の温度特性は−２［ｍＶ／℃］、ＶＴの温度特性は＋０．０８６［ｍＶ／℃］であるので、抵抗値Ｒ２、Ｒ３の選び方しだいで、出力電圧ＶＢＧＲの温度特性を正又は負いずれにも調整可能である。この図４の回路でも、ｐ型ＭＯＳトランジスタ１１の閾値電圧Ｖｔｈの絶対値の温度特性の負の傾きに合わせ、ＢＧＲ回路１４の出力電圧ＶＢＧＲが負の温度特性を持つよう、抵抗値Ｒ２、Ｒ３の値を調整することが可能である。

この第１の実施の形態に係る電源電位検知回路１の動作を図５及び図６を参照して説明する。図５は、温度Ｔ＝Ｔ１の場合における電源電圧ＶＤＤの変化に対応した各接続点の電圧の変化の例を示しており、図６は、温度ＴがＴ１より高いＴ＝Ｔ２の場合における電源電圧ＶＤＤの変化に対応した各接続点の電圧の変化の例を示している。

温度Ｔ＝Ｔ１の場合（図５）において、電源電位ＶＤＤが時刻ｔ１において０から徐々に上昇を開始して時刻ｔ２で定常値に達する。一方、ＢＧＲ回路１４の出力電圧ＶＢＧＲは一定値ＶＢＧＲ１で安定し、これに対応して接続点ｎｏｄｅ５の電圧も、ＲＣ遅延回路１３の時定数の分遅れてＶＢＧＲ１に達する。ｎｏｄｅ３の電圧は、抵抗分割回路１２が分割比Ｒ５／（Ｒ４＋Ｒ５）を有することにより、ＶＤＤの上昇／下降中は分割比の分緩やかな傾きで変化し、定常時にはＲ５／（Ｒ４＋Ｒ５）×ＶＤＤとなる。なお、電源電位ＶＤＤが所定値以上に上昇したことの検知は、図２に示す別の電源電位検知回路１Ａにより実行される。

電源電位ＶＤＤが時刻ｔ３において定常値から徐々に減少を始めると、接続点ｎｏｄｅ３の電圧も、ほぼ同時に減少を始める。しかし、ＢＧＲ回路１４の出力電圧ＶＢＧＲは、入力電圧Ｖｉｎが安定化容量１６により暫くの間ＶＤＤ近くに保たれ、その後も略ＶＢＧＲ１を維持し、接続点ｎｏｄｅ５の電圧も約ＶＢＧＲ１に維持される。

このように、接続点ｎｏｄｅ５の電圧がＶＢＧＲ１に維持される一方、接続点ｎｏｄｅ３の電圧は電源電位の減少とほぼ同期して減少することにより、時刻ｔ４において両者の電位差がｐ型ＭＯＳトランジスタ１１の温度Ｔ＝Ｔ１時の閾値電圧ｖｔｈ１の絶対値｜ｖｔｈ１｜以上になると、ｐ型ＭＯＳトランジスタ１１がオンする。これにより、電流制御抵抗１７に流れ、その容量成分は高速に充電される。従って、接続点ｎｏｄｅ４の電位も高速に上昇する。これにより、パワーオフ信号ＰＷＯＦＦも時刻ｔ４付近で“Ｌ”から“Ｈ”に切り替わり、これにより電源電位ＶＤＤが所定値以下に減少したことが検知される。

温度ＴがＴ１よりも高いＴ２（Ｔ２＞Ｔ１）の場合には、ｐ型ＭＯＳトランジスタ１１の閾値電圧Ｖｔｈ２の絶対値は、Ｔ＝Ｔ１の場合の｜Ｖｔｈ１｜よりも小さい｜Ｖｔｈ２｜（＜｜Ｖｔｈ１｜）となる。このため、接続点ｎｏｄｅ５の電圧がＴ＝Ｔ１の場合とＴ＝Ｔ２の場合とで同じであると、パワーオフ信号ＰＷＯＦＦの出力タイミングが異なってしまい、正確な電源電位検知ができなくなる。

そこで、本実施の形態では、上述したように、ＢＧＲ回路１４の出力電圧ＶＢＧＲが負の温度特性を有するように内部の抵抗素子（例えば図３の抵抗１４１，１４３、１４４）の抵抗値を設定する。すなわち、Ｔ＝Ｔ１の場合のＢＧＲ回路１４の出力電圧ＶＢＧＲ１よりも、Ｔ＝Ｔ２の場合の出力電圧ＶＢＧＲ２が小さくなるようにする。このＶＢＧＲ１とＶＢＧＲ２との差は、ｐ型ＭＯＳトランジスタ１１の閾値電圧の差に合わせるのが好適である。これにより、本実施の形態では、温度依存性に基づいてパワーオフの出力タイミングの変化が生じないようにし、一定の電源電位でパワーオフ信号を出力することができ、正確な電源電位検知が可能になっている。

［第２の実施の形態］次に、本発明の第２の実施の形態に係る電源電位検知回路１Ｂの構成を、図７を参照して説明する。図１と同一の構成要素については図７において同一の符号を付し、以下では重複する説明は省略する。

図７の電源電位検知回路１Ｂでは、ＢＧＲ回路１４の代わりに、半導体記憶装置の内部で内部電源回路に用いられるｎ型降圧トランジスタ２２により内部電源回路を構成する。この降圧トランジスタ２２のドレインに、例えば強誘電体メモリ等でワード線に印加するための昇圧電圧ＶＰＰを与える。

一方、そのゲートには、強誘電体メモリで用いられる内部電源電位ＶＡＡを発生させるためのソース・フォロワ型降圧トランジスタのゲート電位ＮＧＡＡを印加する。ソースはＲＣ遅延回路１３に接続される。昇圧電圧ＶＰＰは、電源電位ＶＤＤを図示しない昇圧回路で昇圧させて生成させたものであり、電源電位ＶＤＤの変化に対して遅延して変化する他の電圧の一例である。

図８に、ＴＣ並列ユニット直列接続型強誘電体メモリのメモリユニットの構成を示す。この強誘電体メモリは、複数個（図８では８個）のメモリセルＭｊが直列接続された構造のメモリユニットを構成しており、１つのメモリセルＭｊは、１つのトランジスタＴｊと、１つの強誘電体キャパシタＣｊとを並列接続した構造を有している。

この強誘電体メモリでは、待機状態ではワード線ＷＬｊをすべて昇圧電圧ＶＰＰ（“Ｈ”）に保って強誘電体キャパシタＣｊの両端を短絡状態に保ち、選択されたメモリセルのワード線を０Ｖ（“Ｌ”）にしつつプレート線ＰＬを駆動して読み出し及び書き込みを行う。待機状態ですべてのワード線ＷＬｊが昇圧電圧ＶＰＰに保たれるため、強誘電体メモリは大きなゲート容量を有しており、昇圧電圧ＶＰＰは、電源電圧ＶＤＤが急速に低下した後も、暫くの間高い電圧に維持される。

この構成によれば、電源電位ＶＤＤが急速に低下しても、昇圧電圧ＶＰＰはゆっくりと低下し、更にＲＣ遅延回路１３によりその変化が遅延される。このため、接続点ｎｏｄｅ８の電位は、ＶＤＤの急速な低下後も略一定値が維持される。

この実施の形態の回路は、スイッチング部２１を備えている。スイッチング部２１は、複数個の転送ゲートＳＷｉ（図７ではＳＷ１、ＳＷ２の２個）からなり、それぞれの転送ゲートＳＷｉは、抵抗分割回路１２の複数の抵抗（図７ではＲ８、Ｒ９，Ｒ１０の３個）の接続点に接続されている。複数の転送ゲートＳＷ１、ＳＷ２は、スイッチング制御部２３によりスイッチング制御される。

内部電源電位ＶＡＡはトリミングにより変化させる必要があることから、この内部電源電位ＶＡＡを発生させるためのソース・フォロワ型降圧トランジスタのゲート電位ＮＧＡＡも、トリミングにより変化させる必要がある。ゲート電位ＮＧＡＡがトリミングにより変化すれば、ｐ型ＭＯＳトランジスタ１１のソース側の電位（ｎｏｄｅ８）も変化し、必然的にこのｐ型ＭＯＳトランジスタがオンする接続点ｎｏｄｅ６の電位も変化する。

よって、ゲート電圧ＮＧＡＡがトリミングにより変化しても常に一定の電源電圧ＶＤＤでｐ型トランジスタ１１がオンするようにするには、ゲート電位ＮＧＡＡのトリミングによる変化に対応して、スイッチング部２１をスイッチングする必要がある。すなわち、スイッチング制御部２３は、ゲート電位ＮＧＡＡの大きさを検知しその検知結果に従っていずれか１つの転送ゲートＳＷｉを選択的にオンに制御し、その他はオフに制御する。すなわち、スイッチング部２１及びスイッチング制御部２３は、抵抗分割回路１２の分割比を可変とする分割比切替回路として機能するものである。

この構成によれば、ゲート電位ＮＧＡＡが大である場合には、転送ゲートＳＷ１のみがオンとされて接続点ｎｏｄｅ６には高い電圧が与えられる。一方ゲート電位ＮＧＡＡが小である場合には、転送ゲートＳＷ２のみがオンとされて接続点ｎｏｄｅ６の電圧は低くされる。これにより、図９及び図１０に示すように、接続点ｎｏｄｅ６とｎｏｄｅ８の間の電位差をゲート電位ＮＧＡＡの大きさに左右されず略一定とすることができ、電源電位ＶＤＤの低下の検出タイミングを一定にすることができ、一定の電源電位でパワーオフ信号を出力することができる。この例では、理解の容易のためにＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を説明したが、その他の半導体記憶装置に適用可能なことは勿論であり、例えば昇圧電圧ＶＰＰはフラッシュＥＥＰＲＯＭのデコーダに与えられる昇圧電圧であってもよい。

また、降圧トランジスタ２２のドレインに与える電圧も、昇圧電圧ＶＰＰである必要はなく、検知しようとする電源電位ＶＤＤと関連して変化し、その変化がＶＤＤの変化に対して遅れたものであればよい。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換、削除、追加等が可能である。例えば、第２の実施の形態（図７）で説明したスイッチング部２１は、内部電源回路として降圧トランジスタ２２を用いた図７の例の場合に限って採用され得るものではなく、他の内部電源回路が採用された電源電位検知回路においても採用され得る。

本発明の第１の実施の形態に係る電源電位検知回路１の構成を示す図である。図１の電源電位検知回路１の適用例を示している。図１のバンドギャップリファレンス回路１４の構成例を示す回路図である。図１のバンドギャップリファレンス回路１４の別の構成例を示す回路図である。第１の実施の電源電位検知回路１の動作を説明するグラフである。第１の実施の電源電位検知回路１の動作を説明するグラフである。本発明の第２の実施の形態に係る電源電位検知回路１Ｂの構成を示す図である。ＴＣ並列ユニット直列接続型強誘電体メモリの構成を説明している。第２の実施の電源電位検知回路１Ｂの動作を説明するグラフである。第２の実施の電源電位検知回路１Ｂの動作を説明するグラフである。

符号の説明

１１、１１Ａ・・・ｐ型ＭＯＳトランジスタ、１２、１２Ａ・・・抵抗分割回路、１３・・・ＲＣ遅延回路、１４・・・バンドギャップリファレンス（ＢＧＲ）回路、１５・・・ｎ型ＭＯＳトランジスタ、１６・・・安定化容量、１７・・・電流制御抵抗、１８、１８Ａ・・・インバータ回路、２０・・・ＮＯＲゲート、２１・・・スイッチング部、２２・・・降圧トランジスタ、２３・・・スイッチング制御部、１４１、１４３、１４４、１５４、１５６、１５８、１６０・・・抵抗、１４２、１４５、１５３、１５７・・・ダイオード、１４６、１５１・・・オペアンプ、１４７、１５１、１５５、１５９・・・ｐ型ＭＯＳトランジスタ。

Claims

電源電位の変化を検知する電源電位検知回路において、
前記電源電位に拘らず一定の第１の出力電圧を出力する内部電源回路と、
前記第１の出力電圧の変化を遅延させた遅延信号を発生させる遅延回路と、
前記電源電位を所定の分割比で分割した第１の分割電圧を発生させる第１の分割回路と、
ソースに前記遅延信号を与えられゲートに前記第１の分割電圧を与えられることにより前記電源電位が所定値以下となった場合に導通する第１のｐ型ＭＯＳトランジスタと、
前記第１のｐ型ＭＯＳトランジスタのドレインの電圧に基づく第２の出力電圧を出力する第１の出力回路と、
前記電源電位を所定の分割比で分割した第２の分割電圧を発生させる第２の分割回路と、
ソースに前記電源電位を与えられゲートに前記第２の分割電圧を与えられることにより前記電源電位が所定値よりも大きくなった場合に導通する第２のｐ型ＭＯＳトランジスタと、
前記第２のｐ型ＭＯＳトランジスタのドレインの電圧に基づく第３の出力電圧を出力する第２の出力回路と
を備え、
前記内部電源回路はバンドギャップリファレンス回路であり、温度が上昇するに従って前記第１の出力電圧が低下する温度特性を有する
を備えたことを特徴とする電源電位検知回路。
前記温度特性は、前記第１のｐ型ＭＯＳトランジスタの閾値電圧の絶対値の温度特性による前記第１の出力電圧の変化を打ち消すように設定されることを特徴とする請求項１記載の電源電位検知回路。
前記バンドギャップリファレンス回路の入力端子に接続され前記入力端子における入力電圧を安定させるための安定化容量を備えた請求項１記載の電源電位検知回路。
前記内部電源回路は、降圧トランジスタを含み、その一端に前記電源電位の変化に対して遅延して変化する他の電圧を印加されたことを特徴とする請求項１記載の電源電位検知回路。
前記分割回路の分割比を可変とする分割比切替回路を更に備えたことを特徴とする請求項１記載の電源電位検知回路。