JPH098231A - 半導体装置 - Google Patents
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- JPH098231A JPH098231A JP7150045A JP15004595A JPH098231A JP H098231 A JPH098231 A JP H098231A JP 7150045 A JP7150045 A JP 7150045A JP 15004595 A JP15004595 A JP 15004595A JP H098231 A JPH098231 A JP H098231A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000000087 stabilizing effect Effects 0.000 claims abstract description 112
- 239000003990 capacitor Substances 0.000 claims abstract description 105
- 230000005669 field effect Effects 0.000 claims 2
- 230000007547 defect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 230000015654 memory Effects 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
- G—PHYSICS
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
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Abstract
(57)【要約】
【目的】昇圧電圧発生回路を備えてなる半導体装置、た
とえば、ＤＲＡＭに関し、昇圧電圧用安定化容量の電極
間のゲート絶縁層に欠陥が存在する場合においても、昇
圧電圧用安定化容量が破壊されてしまうことがないよう
にする。 【構成】昇圧電圧用安定化容量４０〜４３は、一端をＳ
ＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３５に
接続し、昇圧電圧用安定化容量４０〜４３の電極間に印
加される電圧を低減化する。
とえば、ＤＲＡＭに関し、昇圧電圧用安定化容量の電極
間のゲート絶縁層に欠陥が存在する場合においても、昇
圧電圧用安定化容量が破壊されてしまうことがないよう
にする。 【構成】昇圧電圧用安定化容量４０〜４３は、一端をＳ
ＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３５に
接続し、昇圧電圧用安定化容量４０〜４３の電極間に印
加される電圧を低減化する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、外部から供給される外
部高電位側電源電圧よりも高電圧の昇圧電圧を発生する
昇圧電圧発生回路を備えてなる半導体装置に関する。
部高電位側電源電圧よりも高電圧の昇圧電圧を発生する
昇圧電圧発生回路を備えてなる半導体装置に関する。
【０００２】近年、半導体装置においては、消費電力の
低減化や、素子の信頼性の向上を図るために、外部高電
位側電源電圧を低下させる傾向にあるが、このため、た
とえば、半導体メモリにおいては、０／１の情報として
使用される電圧の幅が小さくなってきている。
低減化や、素子の信頼性の向上を図るために、外部高電
位側電源電圧を低下させる傾向にあるが、このため、た
とえば、半導体メモリにおいては、０／１の情報として
使用される電圧の幅が小さくなってきている。
【０００３】ここに、たとえば、半導体メモリの一種で
あるダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭという）においては、通常、メモリセルの
転送用トランジスタとして、ｎＭＯＳトランジスタが使
用されている。
あるダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭという）においては、通常、メモリセルの
転送用トランジスタとして、ｎＭＯＳトランジスタが使
用されている。
【０００４】このようなＤＲＡＭにおいては、論理
「１」の情報をメモリセルに書き込む場合、メモリセル
の転送用トランジスタによる閾値ロスをなくすために、
外部から供給される外部高電位側電源電圧よりも高い電
圧をメモリセルの転送用トランジスタのゲートに印加す
る必要がある。
「１」の情報をメモリセルに書き込む場合、メモリセル
の転送用トランジスタによる閾値ロスをなくすために、
外部から供給される外部高電位側電源電圧よりも高い電
圧をメモリセルの転送用トランジスタのゲートに印加す
る必要がある。
【０００５】そこで、このように、外部高電位側電源電
圧よりも高い電圧を必要とする半導体装置においては、
外部高電位側電源電圧を昇圧してなる昇圧電圧を発生さ
せる昇圧電圧発生回路が内部に設けられる。
圧よりも高い電圧を必要とする半導体装置においては、
外部高電位側電源電圧を昇圧してなる昇圧電圧を発生さ
せる昇圧電圧発生回路が内部に設けられる。
【０００６】ここに、昇圧電圧発生回路は、容量に対し
てポンピング動作を行い、昇圧電圧を得るとしており、
電流供給能力が低いので、通常、大きな容量値を有する
昇圧電圧用安定化容量を設け、この昇圧電圧用安定化容
量に電荷を蓄え、必要な分をそこから引き出し、使った
分を補充するという方法が用いられている。
てポンピング動作を行い、昇圧電圧を得るとしており、
電流供給能力が低いので、通常、大きな容量値を有する
昇圧電圧用安定化容量を設け、この昇圧電圧用安定化容
量に電荷を蓄え、必要な分をそこから引き出し、使った
分を補充するという方法が用いられている。
【０００７】
【従来の技術】図１１は従来の半導体装置の一例の要部
を示すブロック回路図であり、図１１中、１は装置本
体、２は外部高電位側電源電圧ＶＣＣが供給される外部
端子、３は外部低電位側電源電圧ＶＳＳが供給される外
部端子である。
を示すブロック回路図であり、図１１中、１は装置本
体、２は外部高電位側電源電圧ＶＣＣが供給される外部
端子、３は外部低電位側電源電圧ＶＳＳが供給される外
部端子である。
【０００８】また、４は外部端子２を介して供給される
外部高電位側電源電圧ＶＣＣを内部回路に供給するため
のＶＣＣ電源線、５は外部端子３を介して供給される外
部低電位側電源電圧ＶＳＳを内部回路に供給するための
ＶＳＳ電源線である。
外部高電位側電源電圧ＶＣＣを内部回路に供給するため
のＶＣＣ電源線、５は外部端子３を介して供給される外
部低電位側電源電圧ＶＳＳを内部回路に供給するための
ＶＳＳ電源線である。
【０００９】また、６は外部高電位側電源電圧ＶＣＣを
昇圧してなる昇圧電圧ＳＶＣＣを発生する昇圧電圧発生
回路、７は昇圧電圧発生回路６から出力される昇圧電圧
ＳＶＣＣを内部回路に供給するためのＳＶＣＣ電圧線、
８は昇圧電圧ＳＶＣＣの安定化を図るための昇圧電圧用
安定化容量である。
昇圧してなる昇圧電圧ＳＶＣＣを発生する昇圧電圧発生
回路、７は昇圧電圧発生回路６から出力される昇圧電圧
ＳＶＣＣを内部回路に供給するためのＳＶＣＣ電圧線、
８は昇圧電圧ＳＶＣＣの安定化を図るための昇圧電圧用
安定化容量である。
【００１０】また、９は外部高電位側電源電圧ＶＣＣ及
び外部低電位側電源電圧ＶＳＳが供給される回路、１０
は外部高電位側電源電圧ＶＣＣ、外部高電位側電源電圧
ＶＳＳ及び昇圧電圧ＳＶＣＣが供給される回路である。
び外部低電位側電源電圧ＶＳＳが供給される回路、１０
は外部高電位側電源電圧ＶＣＣ、外部高電位側電源電圧
ＶＳＳ及び昇圧電圧ＳＶＣＣが供給される回路である。
【００１１】このように、昇圧電圧発生回路６を必要と
する従来の半導体装置においては、昇圧電圧ＳＶＣＣの
安定化のために設けられる昇圧電圧用安定化容量８は、
一端をＳＶＣＣ電圧線７に接続され、他端をＶＳＳ電源
線５に接続されていた。
する従来の半導体装置においては、昇圧電圧ＳＶＣＣの
安定化のために設けられる昇圧電圧用安定化容量８は、
一端をＳＶＣＣ電圧線７に接続され、他端をＶＳＳ電源
線５に接続されていた。
【００１２】
【発明が解決しようとする課題】ここに、昇圧電圧用安
定化容量８は、通常、ＭＯＳトランジスタのゲート絶縁
膜を利用して構成されるが、昇圧電圧用安定化容量８を
構成するゲート絶縁膜は面積が大きいことから、欠陥が
発生する確率が非常に高いと言える。
定化容量８は、通常、ＭＯＳトランジスタのゲート絶縁
膜を利用して構成されるが、昇圧電圧用安定化容量８を
構成するゲート絶縁膜は面積が大きいことから、欠陥が
発生する確率が非常に高いと言える。
【００１３】それにも関わらず、従来の半導体装置にお
いては、昇圧電圧用安定化容量８を構成するゲート絶縁
膜に高電圧を印加するとしているので、昇圧電圧用安定
化容量８が破壊される確率が非常に高いという問題点が
あった。
いては、昇圧電圧用安定化容量８を構成するゲート絶縁
膜に高電圧を印加するとしているので、昇圧電圧用安定
化容量８が破壊される確率が非常に高いという問題点が
あった。
【００１４】本発明は、かかる点に鑑み、昇圧電圧用安
定化容量の電極間の誘電体層に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量が破壊されてしまうこと
がないようにし、信頼性の向上を図ることができるよう
にした半導体装置を提供することを目的とする。
定化容量の電極間の誘電体層に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量が破壊されてしまうこと
がないようにし、信頼性の向上を図ることができるよう
にした半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理説明
図であり、１２は装置本体、１３は外部から供給される
外部高電位側電源電圧ＶＣＣを内部回路に供給するため
のＶＣＣ電源線、１４は外部から供給される外部低電位
側電源電圧ＶＳＳを内部回路に供給するためのＶＳＳ電
源線である。
図であり、１２は装置本体、１３は外部から供給される
外部高電位側電源電圧ＶＣＣを内部回路に供給するため
のＶＣＣ電源線、１４は外部から供給される外部低電位
側電源電圧ＶＳＳを内部回路に供給するためのＶＳＳ電
源線である。
【００１６】また、１５は外部高電位側電源電圧ＶＣＣ
よりも高電圧の昇圧電圧ＳＶＣＣを発生する昇圧電圧発
生回路、１６は昇圧電圧発生回路１５から出力される昇
圧電圧ＳＶＣＣを内部回路に供給するためのＳＶＣＣ電
圧線、１７は昇圧電圧発生回路１５から出力される昇圧
電圧ＳＶＣＣの安定化のための昇圧電圧用安定化容量で
ある。
よりも高電圧の昇圧電圧ＳＶＣＣを発生する昇圧電圧発
生回路、１６は昇圧電圧発生回路１５から出力される昇
圧電圧ＳＶＣＣを内部回路に供給するためのＳＶＣＣ電
圧線、１７は昇圧電圧発生回路１５から出力される昇圧
電圧ＳＶＣＣの安定化のための昇圧電圧用安定化容量で
ある。
【００１７】即ち、本発明の半導体装置においては、昇
圧電圧用安定化容量１７は、一端に昇圧電圧ＳＶＣＣが
印加され、他端に外部高電位側電源電圧ＶＣＣが印加さ
れるように、たとえば、一端をＳＶＣＣ電圧線１６に接
続され、他端をＶＣＣ電源線１３に接続される。
圧電圧用安定化容量１７は、一端に昇圧電圧ＳＶＣＣが
印加され、他端に外部高電位側電源電圧ＶＣＣが印加さ
れるように、たとえば、一端をＳＶＣＣ電圧線１６に接
続され、他端をＶＣＣ電源線１３に接続される。
【００１８】
【作用】本発明においては、昇圧電圧用安定化容量１７
は、一端に昇圧電圧ＳＶＣＣが印加され、他端に外部高
電位側電源電圧ＶＣＣが印加されるので、その電極間に
印加される電圧は低減化される。
は、一端に昇圧電圧ＳＶＣＣが印加され、他端に外部高
電位側電源電圧ＶＣＣが印加されるので、その電極間に
印加される電圧は低減化される。
【００１９】したがって、昇圧電圧用安定化容量１７の
電極間の誘電体層に欠陥が存在する場合においても、昇
圧電圧用安定化容量１７が破壊されてしまうことを防ぐ
ことができる。
電極間の誘電体層に欠陥が存在する場合においても、昇
圧電圧用安定化容量１７が破壊されてしまうことを防ぐ
ことができる。
【００２０】
【実施例】以下、図２〜図１０を参照して、本発明の第
１実施例〜第５実施例について、本発明をリード・オン
・チップ（Ｌead Ｏn Ｃhip）型のＤＲＡＭに適用した
場合を例にして説明する。
１実施例〜第５実施例について、本発明をリード・オン
・チップ（Ｌead Ｏn Ｃhip）型のＤＲＡＭに適用した
場合を例にして説明する。
【００２１】第１実施例・・図２〜図４ 図２は本発明の第１実施例の要部を示す概略的平面図で
あり、図２中、２０はチップ本体、２１〜２４はメモリ
セルが配列されてなるメモリセルアレイ、２５〜２８は
ロウデコーダ等の周辺回路、２９、３０はコラムデコー
ダ等の周辺回路である。
あり、図２中、２０はチップ本体、２１〜２４はメモリ
セルが配列されてなるメモリセルアレイ、２５〜２８は
ロウデコーダ等の周辺回路、２９、３０はコラムデコー
ダ等の周辺回路である。
【００２２】また、３１、３２は外部高電位側電源電圧
ＶＣＣが供給される内部端子をなすボンディング・パッ
ド、３３、３４は外部低電位側電源電圧ＶＳＳが供給さ
れる内部端子をなすボンディング・パッドである。
ＶＣＣが供給される内部端子をなすボンディング・パッ
ド、３３、３４は外部低電位側電源電圧ＶＳＳが供給さ
れる内部端子をなすボンディング・パッドである。
【００２３】また、３５はボンディング・パッド３１、
３２を介して供給される外部高電位側電源電圧ＶＣＣを
内部回路に供給するためのＶＣＣ電源線、３６はボンデ
ィング・パッド３３、３４を介して供給される外部低電
位側電源電圧ＶＳＳを内部回路に供給するためのＶＳＳ
電源線である。
３２を介して供給される外部高電位側電源電圧ＶＣＣを
内部回路に供給するためのＶＣＣ電源線、３６はボンデ
ィング・パッド３３、３４を介して供給される外部低電
位側電源電圧ＶＳＳを内部回路に供給するためのＶＳＳ
電源線である。
【００２４】また、３７、３８は外部高電位側電源電圧
を昇圧してなる昇圧電圧ＳＶＣＣを発生する昇圧電圧発
生回路、３９は昇圧電圧発生回路３７、３８から出力さ
れる昇圧電圧ＳＶＣＣを内部回路に供給するためのＳＶ
ＣＣ電圧線、４０〜４３は昇圧電圧ＳＶＣＣの安定化の
ための昇圧電圧用安定化容量である。
を昇圧してなる昇圧電圧ＳＶＣＣを発生する昇圧電圧発
生回路、３９は昇圧電圧発生回路３７、３８から出力さ
れる昇圧電圧ＳＶＣＣを内部回路に供給するためのＳＶ
ＣＣ電圧線、４０〜４３は昇圧電圧ＳＶＣＣの安定化の
ための昇圧電圧用安定化容量である。
【００２５】ここに、昇圧電圧用安定化容量４０、４１
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線３５の、内部回路よりもボンディング・パッド
３１に近い位置に接続されている。
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線３５の、内部回路よりもボンディング・パッド
３１に近い位置に接続されている。
【００２６】これは、ＶＣＣ電源線３５のボンディング
・パッド３１からの抵抗値が小さい位置で昇圧電圧用安
定化容量４０、４１を接続する趣旨であり、したがっ
て、昇圧電圧用安定化容量４０、４１とＶＣＣ電源線３
５との接続点はボンディング・パッド３１に近いほど良
い。
・パッド３１からの抵抗値が小さい位置で昇圧電圧用安
定化容量４０、４１を接続する趣旨であり、したがっ
て、昇圧電圧用安定化容量４０、４１とＶＣＣ電源線３
５との接続点はボンディング・パッド３１に近いほど良
い。
【００２７】また、昇圧電圧用安定化容量４２、４３
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線３５の、内部回路よりもボンディング・パッド
３２に近い位置に接続されている。
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線３５の、内部回路よりもボンディング・パッド
３２に近い位置に接続されている。
【００２８】これも、ＶＣＣ電源線３５のボンディング
・パッド３２からの抵抗値が小さい位置に昇圧電圧用安
定化容量４２、４３を接続する趣旨であり、したがっ
て、昇圧電圧用安定化容量４２、４３とＶＣＣ電源線３
５との接続点はボンディング・パッド３２に近いほど良
い。
・パッド３２からの抵抗値が小さい位置に昇圧電圧用安
定化容量４２、４３を接続する趣旨であり、したがっ
て、昇圧電圧用安定化容量４２、４３とＶＣＣ電源線３
５との接続点はボンディング・パッド３２に近いほど良
い。
【００２９】ここに、図３は昇圧電圧用安定化容量４０
〜４３の一構成例を示す図であり、図３（Ａ）は昇圧電
圧用安定化容量４０〜４３の一構成例を示す概略的断面
図、図３（Ｂ）は図３（Ａ）に示す部分の等価回路図で
ある。
〜４３の一構成例を示す図であり、図３（Ａ）は昇圧電
圧用安定化容量４０〜４３の一構成例を示す概略的断面
図、図３（Ｂ）は図３（Ａ）に示す部分の等価回路図で
ある。
【００３０】図３中、４５はＰ型シリコン基板、４６は
二酸化シリコンからなるフィールド酸化膜、４７はｎＭ
ＯＳトランジスタであり、４８はＮ型拡散層からなるソ
ース、４９はＮ型拡散層からなるドレイン、５０は二酸
化シリコンからなるゲート絶縁膜、５１はポリシリコン
からなるゲートである。なお、５２はＰ型拡散層からな
るコンタクト層である。
二酸化シリコンからなるフィールド酸化膜、４７はｎＭ
ＯＳトランジスタであり、４８はＮ型拡散層からなるソ
ース、４９はＮ型拡散層からなるドレイン、５０は二酸
化シリコンからなるゲート絶縁膜、５１はポリシリコン
からなるゲートである。なお、５２はＰ型拡散層からな
るコンタクト層である。
【００３１】この場合には、昇圧電圧用安定化容量４０
〜４３は、ゲート５１を一方の電極、ソース４８及びド
レイン４９を他方の電極、ゲート絶縁膜５０を誘電体層
として構成される。
〜４３は、ゲート５１を一方の電極、ソース４８及びド
レイン４９を他方の電極、ゲート絶縁膜５０を誘電体層
として構成される。
【００３２】また、図４は昇圧電圧用安定化容量４０〜
４３の他の構成例を示す図であり、図４（Ａ）は昇圧電
圧用安定化容量４０〜４３の他の構成例を示す概略的断
面図、図４（Ｂ）は図４（Ａ）に示す部分の等価回路図
である。
４３の他の構成例を示す図であり、図４（Ａ）は昇圧電
圧用安定化容量４０〜４３の他の構成例を示す概略的断
面図、図４（Ｂ）は図４（Ａ）に示す部分の等価回路図
である。
【００３３】図４中、５４はＰ型シリコン基板、５５は
二酸化シリコンからなるフィールド酸化膜、５６はＮウ
エル、５７、５８はＮ型拡散層、５９は二酸化シリコン
からなるゲート絶縁膜、６０はゲート、６１はＰ型拡散
層からなるコンタクト層である。
二酸化シリコンからなるフィールド酸化膜、５６はＮウ
エル、５７、５８はＮ型拡散層、５９は二酸化シリコン
からなるゲート絶縁膜、６０はゲート、６１はＰ型拡散
層からなるコンタクト層である。
【００３４】この場合には、昇圧電圧用安定化容量４０
〜４３は、ゲート６０を一方の電極、Ｎウエル５６及び
Ｎ型拡散層５７、５８を他方の電極とし、ゲート絶縁膜
５９を誘電体層として構成される。
〜４３は、ゲート６０を一方の電極、Ｎウエル５６及び
Ｎ型拡散層５７、５８を他方の電極とし、ゲート絶縁膜
５９を誘電体層として構成される。
【００３５】ここに、昇圧電圧用安定化容量４０〜４３
を図３に示すように構成する場合には、昇圧電圧ＳＶＣ
Ｃは、［外部高電位側電源電圧ＶＣＣ＋ｎＭＯＳトラン
ジスタ４７の閾値ＶＴＨ］以上の電圧値にする必要があ
る。
を図３に示すように構成する場合には、昇圧電圧ＳＶＣ
Ｃは、［外部高電位側電源電圧ＶＣＣ＋ｎＭＯＳトラン
ジスタ４７の閾値ＶＴＨ］以上の電圧値にする必要があ
る。
【００３６】ところが、電源起動時においては、昇圧電
圧ＳＶＣＣは、外部高電位側電源電圧ＶＣＣに比べてあ
まり高くないか、あるいは、低くなるので、この場合に
は、昇圧電圧用安定化容量４０〜４３の容量値は小さく
なってしまうという不都合がある。
圧ＳＶＣＣは、外部高電位側電源電圧ＶＣＣに比べてあ
まり高くないか、あるいは、低くなるので、この場合に
は、昇圧電圧用安定化容量４０〜４３の容量値は小さく
なってしまうという不都合がある。
【００３７】これに対して、昇圧電圧用安定化容量４０
〜４３を図４に示すように構成する場合には、電源起動
時において、昇圧電圧ＳＶＣＣが外部高電位側電源電圧
ＶＣＣに比べてあまり高くないか、あるいは、低くなっ
てしまったとしても、閾値ロスを抑えることができ、大
きな容量値を確保することができる。
〜４３を図４に示すように構成する場合には、電源起動
時において、昇圧電圧ＳＶＣＣが外部高電位側電源電圧
ＶＣＣに比べてあまり高くないか、あるいは、低くなっ
てしまったとしても、閾値ロスを抑えることができ、大
きな容量値を確保することができる。
【００３８】ここに、この第１実施例によれば、昇圧電
圧用安定化容量４０〜４３は、一端をＳＶＣＣ電圧線３
９に接続し、他端をＶＣＣ電源線３５に接続するとして
いるので、昇圧電圧用安定化容量４０〜４３の電極間に
印加される電圧を低減化することができる。
圧用安定化容量４０〜４３は、一端をＳＶＣＣ電圧線３
９に接続し、他端をＶＣＣ電源線３５に接続するとして
いるので、昇圧電圧用安定化容量４０〜４３の電極間に
印加される電圧を低減化することができる。
【００３９】したがって、昇圧電圧用安定化容量４０〜
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
【００４０】また、この第１実施例によれば、昇圧電圧
用安定化容量４０、４１の他端は、ＶＣＣ電源線３５
の、ボンディング・パッド３１からの抵抗値が小さい位
置に接続し、昇圧電圧用安定化容量４２、４３の他端
は、ＶＣＣ電源線３５の、ボンディング・パッド３２か
らの抵抗値が小さい位置に接続するとしている。
用安定化容量４０、４１の他端は、ＶＣＣ電源線３５
の、ボンディング・パッド３１からの抵抗値が小さい位
置に接続し、昇圧電圧用安定化容量４２、４３の他端
は、ＶＣＣ電源線３５の、ボンディング・パッド３２か
らの抵抗値が小さい位置に接続するとしている。
【００４１】したがって、内部回路２５〜３０の動作に
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを抑えることがで
き、内部回路２５〜３０の動作によりＶＣＣ電源線３５
に発生するノイズに原因する昇圧電圧ＳＶＣＣの電圧変
動を抑えることができる。
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを抑えることがで
き、内部回路２５〜３０の動作によりＶＣＣ電源線３５
に発生するノイズに原因する昇圧電圧ＳＶＣＣの電圧変
動を抑えることができる。
【００４２】第２実施例・・図５ 図５は本発明の第２実施例の要部を示す概略的平面図で
あり、この第２実施例は、ＶＣＣ電源線３５とＶＳＳ電
源線３６との間に外部高電位側電源電圧用安定化容量６
２〜６５を接続し、その他については、図２に示す第１
実施例と同様に構成したものである。
あり、この第２実施例は、ＶＣＣ電源線３５とＶＳＳ電
源線３６との間に外部高電位側電源電圧用安定化容量６
２〜６５を接続し、その他については、図２に示す第１
実施例と同様に構成したものである。
【００４３】この第２実施例によれば、第１実施例の場
合と同様に、昇圧電圧用安定化容量４０〜４３は、一端
をＳＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３
５に接続するとしているので、昇圧電圧用安定化容量４
０〜４３の電極間に印加される電圧を低減化することが
できる。
合と同様に、昇圧電圧用安定化容量４０〜４３は、一端
をＳＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３
５に接続するとしているので、昇圧電圧用安定化容量４
０〜４３の電極間に印加される電圧を低減化することが
できる。
【００４４】したがって、昇圧電圧用安定化容量４０〜
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
【００４５】また、この第２実施例によれば、第１実施
例の場合と異なり、ＶＣＣ電源線３５とＶＳＳ電源線３
６との間に外部高電位側電源電圧用安定化容量６２〜６
５を接続するとしている。
例の場合と異なり、ＶＣＣ電源線３５とＶＳＳ電源線３
６との間に外部高電位側電源電圧用安定化容量６２〜６
５を接続するとしている。
【００４６】したがって、内部回路２５〜３０の動作に
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを第１実施例以上に
抑えることができ、内部回路２５〜３０の動作によりＶ
ＣＣ電源線３５に発生するノイズに原因する昇圧電圧Ｓ
ＶＣＣの電圧変動を第１実施例以上に抑えることができ
る。
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを第１実施例以上に
抑えることができ、内部回路２５〜３０の動作によりＶ
ＣＣ電源線３５に発生するノイズに原因する昇圧電圧Ｓ
ＶＣＣの電圧変動を第１実施例以上に抑えることができ
る。
【００４７】第３実施例・・図６ 図６は本発明の第３実施例の要部を示す概略的平面図で
あり、この第３実施例においては、ＶＣＣ電源線３５と
は分離された昇圧電圧用安定化容量４０、４１に専用の
ＶＣＣ電源線６７が設けられていると共に、ＶＣＣ電源
線３５とは分離された昇圧電圧用安定化容量４２、４３
に専用のＶＣＣ電源線６８が設けられている。
あり、この第３実施例においては、ＶＣＣ電源線３５と
は分離された昇圧電圧用安定化容量４０、４１に専用の
ＶＣＣ電源線６７が設けられていると共に、ＶＣＣ電源
線３５とは分離された昇圧電圧用安定化容量４２、４３
に専用のＶＣＣ電源線６８が設けられている。
【００４８】そして、昇圧電圧用安定化容量４０、４１
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６７を介してボンディング・パッド３１に接続
されている。
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６７を介してボンディング・パッド３１に接続
されている。
【００４９】また、昇圧電圧用安定化容量４２、４３
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６８を介してボンディング・パッド３２に接続
されており、その他については、図２に示す第１実施例
と同様に構成されている。
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６８を介してボンディング・パッド３２に接続
されており、その他については、図２に示す第１実施例
と同様に構成されている。
【００５０】この第３実施例によれば、第１実施例の場
合と同様に、昇圧電圧用安定化容量４０〜４３は、一端
をＳＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３
５に接続するとしているので、昇圧電圧用安定化容量４
０〜４３の電極間に印加される電圧を低減化することが
できる。
合と同様に、昇圧電圧用安定化容量４０〜４３は、一端
をＳＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３
５に接続するとしているので、昇圧電圧用安定化容量４
０〜４３の電極間に印加される電圧を低減化することが
できる。
【００５１】したがって、昇圧電圧用安定化容量４０〜
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
【００５２】また、この第３実施例によれば、第１実施
例の場合と異なり、昇圧電圧用安定化容量４０、４１の
他端はＶＣＣ電源線６７を介してボンディング・パッド
３１に接続し、昇圧電圧用安定化容量４２、４３の他端
はＶＣＣ電源線６８を介してボンディング・パッド３２
に接続するとし、昇圧電圧用安定化容量４０〜４３に外
部高電位側電源電圧ＶＣＣを供給するための分離点を第
１実施例の場合よりも外部電源に近づけている。
例の場合と異なり、昇圧電圧用安定化容量４０、４１の
他端はＶＣＣ電源線６７を介してボンディング・パッド
３１に接続し、昇圧電圧用安定化容量４２、４３の他端
はＶＣＣ電源線６８を介してボンディング・パッド３２
に接続するとし、昇圧電圧用安定化容量４０〜４３に外
部高電位側電源電圧ＶＣＣを供給するための分離点を第
１実施例の場合よりも外部電源に近づけている。
【００５３】したがって、内部回路２５〜３０の動作に
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを第１実施例以上に
抑えることができ、内部回路２５〜３０の動作によりＶ
ＣＣ電源線３５に発生するノイズに原因する昇圧電圧Ｓ
ＶＣＣの電圧変動を第１実施例以上に抑えることができ
る。
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを第１実施例以上に
抑えることができ、内部回路２５〜３０の動作によりＶ
ＣＣ電源線３５に発生するノイズに原因する昇圧電圧Ｓ
ＶＣＣの電圧変動を第１実施例以上に抑えることができ
る。
【００５４】なお、この第３実施例においても、第２実
施例の場合と同様に、ＶＣＣ電源線３５とＶＳＳ電源線
３６との間に外部高電位側電源電圧用安定化容量６２〜
６５を接続するようにしても良い。
施例の場合と同様に、ＶＣＣ電源線３５とＶＳＳ電源線
３６との間に外部高電位側電源電圧用安定化容量６２〜
６５を接続するようにしても良い。
【００５５】第４実施例・・図７、図８ 図７は本発明の第４実施例の要部を示す概略的平面図で
あり、この第４実施例においても、ＶＣＣ電源線３５と
は分離された昇圧電圧用安定化容量４０、４１に専用の
ＶＣＣ電源線６７が設けられていると共に、ＶＣＣ電源
線３５とは分離された昇圧電圧用安定化容量４２、４３
に専用のＶＣＣ電源線６８が設けられている。
あり、この第４実施例においても、ＶＣＣ電源線３５と
は分離された昇圧電圧用安定化容量４０、４１に専用の
ＶＣＣ電源線６７が設けられていると共に、ＶＣＣ電源
線３５とは分離された昇圧電圧用安定化容量４２、４３
に専用のＶＣＣ電源線６８が設けられている。
【００５６】また、外部高電位側電源電圧ＶＣＣの供給
口をなすボンディング・パッドとして、ボンディング・
パッド３１、３２のほかに、ボンディングパッド７０、
７１が設けれられている。
口をなすボンディング・パッドとして、ボンディング・
パッド３１、３２のほかに、ボンディングパッド７０、
７１が設けれられている。
【００５７】そして、昇圧電圧用安定化容量４０、４１
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６７を介してボンディング・パッド７０に接続
されている。
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６７を介してボンディング・パッド７０に接続
されている。
【００５８】また、昇圧電圧用安定化容量４２、４３
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６８を介してボンディング・パッド７１に接続
されている。
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６８を介してボンディング・パッド７１に接続
されている。
【００５９】ここに、図８は、外部高電位側電源電圧Ｖ
ＣＣ用のボンディング・パッド３１、３２、７０、７１
及び外部低電位側電源電圧ＶＳＳ用のボンディング・パ
ッド３３、３４とリード・フレームとの接続を示す概略
的平面図である。
ＣＣ用のボンディング・パッド３１、３２、７０、７１
及び外部低電位側電源電圧ＶＳＳ用のボンディング・パ
ッド３３、３４とリード・フレームとの接続を示す概略
的平面図である。
【００６０】図８中、７３は外部高電位側電源電圧ＶＣ
Ｃ用のリード、７４は外部低電位側電源電圧ＶＳＳ用の
リードである。
Ｃ用のリード、７４は外部低電位側電源電圧ＶＳＳ用の
リードである。
【００６１】また、７５はボンディング・パッド７０と
リード７３とを接続するボンディング・ワイヤ、７６は
ボンディング・パッド３１とリード７３とを接続するボ
ンディング・ワイヤ、７７はボンディング・パッド３３
とリード７４とを接続するボンディング・ワイヤであ
る。
リード７３とを接続するボンディング・ワイヤ、７６は
ボンディング・パッド３１とリード７３とを接続するボ
ンディング・ワイヤ、７７はボンディング・パッド３３
とリード７４とを接続するボンディング・ワイヤであ
る。
【００６２】また、７８はボンディング・パッド３４と
リード７４とを接続するボンディング・ワイヤ、７９は
ボンディング・パッド３２とリード７３とを接続するボ
ンディング・ワイヤ、８０はボンディング・パッド７１
とリード７３とを接続するボンディング・ワイヤであ
る。
リード７４とを接続するボンディング・ワイヤ、７９は
ボンディング・パッド３２とリード７３とを接続するボ
ンディング・ワイヤ、８０はボンディング・パッド７１
とリード７３とを接続するボンディング・ワイヤであ
る。
【００６３】この第４実施例によれば、第１実施例の場
合と同様に、昇圧電圧用安定化容量４０〜４３は、一端
をＳＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３
５に接続するとしているので、昇圧電圧用安定化容量４
０〜４３の電極間に印加される電圧を低減化することが
できる。
合と同様に、昇圧電圧用安定化容量４０〜４３は、一端
をＳＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３
５に接続するとしているので、昇圧電圧用安定化容量４
０〜４３の電極間に印加される電圧を低減化することが
できる。
【００６４】したがって、昇圧電圧用安定化容量４０〜
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
【００６５】また、この第４実施例によれば、第３実施
例の場合と異なり、昇圧電圧用安定化容量４０、４１の
他端はＶＣＣ電源線６７を介してボンディング・パッド
７０に接続し、昇圧電圧用安定化容量４２、４３の他端
はＶＣＣ電源線６８を介してボンディング・パッド７１
に接続するとし、昇圧電圧用安定化容量４０〜４３に外
部高電位側電源電圧ＶＣＣを供給するための分離点を第
３実施例の場合よりも外部電源に近づけている。
例の場合と異なり、昇圧電圧用安定化容量４０、４１の
他端はＶＣＣ電源線６７を介してボンディング・パッド
７０に接続し、昇圧電圧用安定化容量４２、４３の他端
はＶＣＣ電源線６８を介してボンディング・パッド７１
に接続するとし、昇圧電圧用安定化容量４０〜４３に外
部高電位側電源電圧ＶＣＣを供給するための分離点を第
３実施例の場合よりも外部電源に近づけている。
【００６６】したがって、内部回路２５〜３０の動作に
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを第３実施例以上に
抑えることができ、内部回路２５〜３０の動作によりＶ
ＣＣ電源線３５に発生するノイズに原因する昇圧電圧Ｓ
ＶＣＣの電圧変動を第３実施例以上に抑えることができ
る。
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを第３実施例以上に
抑えることができ、内部回路２５〜３０の動作によりＶ
ＣＣ電源線３５に発生するノイズに原因する昇圧電圧Ｓ
ＶＣＣの電圧変動を第３実施例以上に抑えることができ
る。
【００６７】なお、この第４実施例においても、第２実
施例の場合と同様に、ＶＣＣ電源線３５とＶＳＳ電源線
３６との間に外部高電位側電源電圧用安定化容量６２〜
６５を接続するようにしても良い。
施例の場合と同様に、ＶＣＣ電源線３５とＶＳＳ電源線
３６との間に外部高電位側電源電圧用安定化容量６２〜
６５を接続するようにしても良い。
【００６８】第５実施例・・図９、図１０ 図９は本発明の第５実施例の要部を示す概略的平面図で
あり、この第５実施例においても、ＶＣＣ電源線３５と
は分離された昇圧電圧用安定化容量４０、４１に専用の
ＶＣＣ電源線６７が設けられていると共に、ＶＣＣ電源
線３５とは分離された昇圧電圧用安定化容量４２、４３
に専用のＶＣＣ電源線６８が設けられている。
あり、この第５実施例においても、ＶＣＣ電源線３５と
は分離された昇圧電圧用安定化容量４０、４１に専用の
ＶＣＣ電源線６７が設けられていると共に、ＶＣＣ電源
線３５とは分離された昇圧電圧用安定化容量４２、４３
に専用のＶＣＣ電源線６８が設けられている。
【００６９】また、外部高電位側電源電圧ＶＣＣの供給
口をなすボンディング・パッドとして、ボンディング・
パッド３１、３２のほかに、ボンディングパッド７０、
７１が設けれられている。
口をなすボンディング・パッドとして、ボンディング・
パッド３１、３２のほかに、ボンディングパッド７０、
７１が設けれられている。
【００７０】そして、昇圧電圧用安定化容量４０、４１
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６７を介してボンディング・パッド７０に接続
されている。
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６７を介してボンディング・パッド７０に接続
されている。
【００７１】また、昇圧電圧用安定化容量４２、４３
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６８を介してボンディング・パッド７１に接続
されている。
は、一端をＳＶＣＣ電圧線３９に接続され、他端をＶＣ
Ｃ電源線６８を介してボンディング・パッド７１に接続
されている。
【００７２】ここに、図１０は外部高電位側電源電圧Ｖ
ＣＣ用のボンディング・パッド３１、３２、７０、７１
及び外部低電位側電源電圧ＶＳＳ用のボンディング・パ
ッド３３、３４とリード・フレームとの接続を示す概略
的平面図である。
ＣＣ用のボンディング・パッド３１、３２、７０、７１
及び外部低電位側電源電圧ＶＳＳ用のボンディング・パ
ッド３３、３４とリード・フレームとの接続を示す概略
的平面図である。
【００７３】図１０中、８２は外部高電位側電源電圧Ｖ
ＣＣ用のリードであり、このリード８２には分岐８３、
８４が設けられており、ボンディング・パッド７０は、
ボンディング・ワイヤ７５を介して分岐８３に接続さ
れ、ボンディング・パッド７１は、ボンディング・ワイ
ヤ８０を介して分岐８４に接続されており、その他につ
いては、第４実施例と同様に構成されている。
ＣＣ用のリードであり、このリード８２には分岐８３、
８４が設けられており、ボンディング・パッド７０は、
ボンディング・ワイヤ７５を介して分岐８３に接続さ
れ、ボンディング・パッド７１は、ボンディング・ワイ
ヤ８０を介して分岐８４に接続されており、その他につ
いては、第４実施例と同様に構成されている。
【００７４】この第５実施例によれば、第１実施例の場
合と同様に、昇圧電圧用安定化容量４０〜４３は、一端
をＳＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３
５に接続するとしているので、昇圧電圧用安定化容量４
０〜４３の電極間に印加される電圧を低減化することが
できる。
合と同様に、昇圧電圧用安定化容量４０〜４３は、一端
をＳＶＣＣ電圧線３９に接続し、他端をＶＣＣ電源線３
５に接続するとしているので、昇圧電圧用安定化容量４
０〜４３の電極間に印加される電圧を低減化することが
できる。
【００７５】したがって、昇圧電圧用安定化容量４０〜
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
４３の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量４０〜４３が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
【００７６】また、この第５実施例によれば、ボンディ
ング・パッド７０は、ボンディング・ワイヤ７５を介し
て分岐８３に接続し、ボンディング・パッド７１は、ボ
ンディング・ワイヤ８０を介して分岐８４に接続すると
しており、昇圧電圧用安定化容量４０〜４３に外部高電
位側電源電圧ＶＣＣを供給するための分離点を第４実施
例の場合よりも外部電源に近づけている。
ング・パッド７０は、ボンディング・ワイヤ７５を介し
て分岐８３に接続し、ボンディング・パッド７１は、ボ
ンディング・ワイヤ８０を介して分岐８４に接続すると
しており、昇圧電圧用安定化容量４０〜４３に外部高電
位側電源電圧ＶＣＣを供給するための分離点を第４実施
例の場合よりも外部電源に近づけている。
【００７７】したがって、内部回路２５〜３０の動作に
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを第４実施例以上に
抑えることができ、内部回路２５〜３０の動作によりＶ
ＣＣ電源線３５に発生するノイズに原因する昇圧電圧Ｓ
ＶＣＣの電圧変動を第４実施例以上に抑えることができ
る。
よりＶＣＣ電源線３５に発生するノイズが昇圧電圧用安
定化容量４０〜４３に影響することを第４実施例以上に
抑えることができ、内部回路２５〜３０の動作によりＶ
ＣＣ電源線３５に発生するノイズに原因する昇圧電圧Ｓ
ＶＣＣの電圧変動を第４実施例以上に抑えることができ
る。
【００７８】なお、この第５実施例においても、第２実
施例の場合と同様に、ＶＣＣ電源線３５とＶＳＳ電源線
３６との間に外部高電位側電源電圧用安定化容量６２〜
６５を接続するようにしても良い。
施例の場合と同様に、ＶＣＣ電源線３５とＶＳＳ電源線
３６との間に外部高電位側電源電圧用安定化容量６２〜
６５を接続するようにしても良い。
【００７９】
【発明の効果】以上のように、本発明によれば、昇圧電
圧用安定化容量は、一端に昇圧電圧が印加され、他端に
外部高電位側電源電圧が印加されるように接続するとし
たことにより、昇圧電圧用安定化容量の電極間に印加さ
れる電圧を低減化することができるので、昇圧電圧用安
定化容量の電極間の誘電体層に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量が破壊されてしまうこと
を防ぐことができ、信頼性の向上を図ることができる。
圧用安定化容量は、一端に昇圧電圧が印加され、他端に
外部高電位側電源電圧が印加されるように接続するとし
たことにより、昇圧電圧用安定化容量の電極間に印加さ
れる電圧を低減化することができるので、昇圧電圧用安
定化容量の電極間の誘電体層に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量が破壊されてしまうこと
を防ぐことができ、信頼性の向上を図ることができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の要部を示す概略的平面図
である。
である。
【図３】本発明の第１実施例が設ける昇圧電圧用安定化
容量の一構成例を示す図である。
容量の一構成例を示す図である。
【図４】本発明の第１実施例が設ける昇圧電圧用安定化
容量の他の構成例を示す図である。
容量の他の構成例を示す図である。
【図５】本発明の第２実施例の要部を示す概略的平面図
である。
である。
【図６】本発明の第３実施例の要部を示す概略的平面図
である。
である。
【図７】本発明の第４実施例の要部を示す概略的平面図
である。
である。
【図８】本発明の第４実施例の要部を示す概略的平面図
である。
である。
【図９】本発明の第５実施例の要部を示す概略的平面図
である。
である。
【図１０】本発明の第５実施例の要部を示す概略的平面
図である。
図である。
【図１１】従来の半導体装置の一例の要部を示すブロッ
ク回路図である。
ク回路図である。
８、１７、４０〜４３ 昇圧電圧用安定化容量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 Ｈ０２Ｍ 3/07
Claims (8)
- 【請求項１】外部から供給される外部高電位側電源電圧
よりも高電圧の昇圧電圧を発生する昇圧電圧発生回路
と、前記昇圧電圧の安定化のための昇圧電圧用安定化容
量とを有してなる半導体装置において、前記昇圧電圧用
安定化容量は、一端に昇圧電圧が印加され、他端に外部
高電位側電源電圧が印加されるように接続されているこ
とを特徴とする半導体装置。 - 【請求項２】前記昇圧電圧用安定化容量は、絶縁ゲート
型電界効果トランジスタのゲートを一方の電極とし、前
記絶縁ゲート型電界効果トランジスタのソース及びドレ
インを他方の電極として構成されていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】前記昇圧電圧用安定化容量は、導電層を一
方の電極とし、前記導電層の下方の半導体領域を他方の
電極として構成されていることを特徴とする請求項１記
載の半導体装置。 - 【請求項４】前記昇圧電圧用安定化容量は、一端を昇圧
電圧を供給する昇圧電圧線に接続され、他端を外部高電
位側電源電圧を供給する外部高電位側電源線の外部高電
位側電源電圧が供給される内部回路よりも外部高電位側
電源電圧が供給される内部端子に近い位置に接続されて
いることを特徴とする請求項１、２又は３記載の半導体
装置。 - 【請求項５】一端を外部高電位側電源電圧を供給する外
部高電位側電源線に接続され、他端を外部低電位側電源
電圧を供給する外部低電位側電源線に接続され、外部高
電位側電源電圧の安定化のための外部高電位側電源電圧
用安定化容量を有していることを特徴とする請求項１、
２、３又は４記載の半導体装置。 - 【請求項６】前記昇圧電圧用安定化容量は、一端を昇圧
電圧を供給する昇圧電圧線に接続され、他端を昇圧電圧
用安定化容量に専用に設けられている外部高電位側電源
線を介して外部高電位側電源電圧が供給される内部端子
に接続されていることを特徴とする請求項１、２、３又
は５記載の半導体装置。 - 【請求項７】前記昇圧電圧用安定化容量は、一端を昇圧
電圧を供給する昇圧電圧線に接続され、他端を前記昇圧
電圧用安定化容量に専用に設けられている外部高電位側
電源線を介して前記昇圧電圧用安定化容量に専用に設け
られている外部高電位側電源電圧が供給される内部端子
に接続されていることを特徴とする請求項１、２、３又
は５記載の半導体装置。 - 【請求項８】リード・フレームの外部高電位側電源電圧
用のリードに前記昇圧電圧用安定化容量に専用の分岐を
有し、前記昇圧電圧用安定化容量に専用に設けられてい
る外部高電位側電源電圧が供給される内部端子は、前記
昇圧電圧用安定化容量に専用の分岐に接続されているこ
とを特徴とする請求項７記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15004595A JP3173327B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
| US08/587,965 US5641986A (en) | 1995-06-16 | 1996-01-17 | Semiconductor device |
| KR1019960003001A KR100213839B1 (ko) | 1995-06-16 | 1996-02-08 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15004595A JP3173327B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098231A true JPH098231A (ja) | 1997-01-10 |
| JP3173327B2 JP3173327B2 (ja) | 2001-06-04 |
Family
ID=15488306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15004595A Expired - Lifetime JP3173327B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5641986A (ja) |
| JP (1) | JP3173327B2 (ja) |
| KR (1) | KR100213839B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19907155A1 (de) * | 1999-02-19 | 2000-08-31 | Siemens Ag | Integrierte Halbleiterspeicheranordnung mit Selbstpufferung von Versorgungsspannungen |
| DE19946201C1 (de) * | 1999-09-27 | 2000-12-14 | Infineon Technologies Ag | Anordnung zur Spannungspufferung bei dynamischen Speichern in CMOS-Technologie |
| DE102004004785A1 (de) * | 2004-01-30 | 2005-08-25 | Infineon Technologies Ag | Spannungs-Pumpen-Anordnung für Halbleiter-Bauelemente |
| JP5175597B2 (ja) | 2007-11-12 | 2013-04-03 | エスケーハイニックス株式会社 | 半導体集積回路 |
| KR100907010B1 (ko) | 2007-11-16 | 2009-07-08 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
| JP5134975B2 (ja) | 2008-01-08 | 2013-01-30 | 株式会社東芝 | 半導体集積回路 |
| US20210407553A1 (en) * | 2021-07-07 | 2021-12-30 | Intel Corporation | Method and apparatus for improved memory module supply current surge response |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911466A (en) * | 1973-10-29 | 1975-10-07 | Motorola Inc | Digitally controllable enhanced capacitor |
| DE4324855C1 (de) * | 1993-07-23 | 1994-09-22 | Siemens Ag | Ladungspumpe |
| US5475335A (en) * | 1994-04-01 | 1995-12-12 | National Semiconductor Corporation | High voltage cascaded charge pump |
-
1995
- 1995-06-16 JP JP15004595A patent/JP3173327B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-17 US US08/587,965 patent/US5641986A/en not_active Expired - Lifetime
- 1996-02-08 KR KR1019960003001A patent/KR100213839B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP3173327B2 (ja) | 2001-06-04 |
| US5641986A (en) | 1997-06-24 |
| KR970003925A (ko) | 1997-01-29 |
| KR100213839B1 (ko) | 1999-08-02 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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