CN113964037A - 一种自对准后切SDB FinFET器件及其制作方法 - Google Patents
一种自对准后切SDB FinFET器件及其制作方法 Download PDFInfo
- Publication number
- CN113964037A CN113964037A CN202110924062.1A CN202110924062A CN113964037A CN 113964037 A CN113964037 A CN 113964037A CN 202110924062 A CN202110924062 A CN 202110924062A CN 113964037 A CN113964037 A CN 113964037A
- Authority
- CN
- China
- Prior art keywords
- layer
- sdb
- groove
- hard mask
- fin structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 38
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000008569 process Effects 0.000 claims abstract description 16
- 239000003989 dielectric material Substances 0.000 claims abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000000227 grinding Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- 238000005498 polishing Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000012530 fluid Substances 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 230000008859 change Effects 0.000 abstract description 4
- 230000003993 interaction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种自对准后切SDB FinFET器件及其制作方法，形成于基底上纵向排列的多个Fin结构；Fin结构上设有薄层氧化物；位于Fin结构上横向排列的多个金属栅极；金属栅极由高K介电材料和依附于高K介电材料侧壁的侧墙构成；相邻两个Fin结构上分别形成有SiGe区和SiP区；SiGe区和SiP区之间的Fin结构上设有SDB沟槽；SDB沟槽内壁形成有薄型氧化层；SDB沟槽内填充有氮化硅；SDB沟槽内的所述氮化硅上填充有氧化硅；金属栅极之间填充有ILD层。本发明中由于SiGe和SiP的生长不受影响，SiGe区和SiP区质量更高；SDB沟槽采用自对准工艺，可有效控制工艺变化；SDB沟槽填充有氮化硅，SiGe和SiP的应力不易损失；同时SDB沟槽填充有介质层，金属栅极与SiGe和SiP间的相互作用被消除。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种自对准后切SDB FinFET器件及其制作方 法。
背景技术
逻辑标准单元中的逻辑设计是使用标准单元创建的。单元的高度是轨道数乘以金属间距 (Pitch)，轨道和Pitch用金属层2(M2)测量。图1显示为7.5轨道单元示意图，电源(Power) 和地轨(Ground)高度的一半分别位于上面的单元和下面的单元中。
单元宽度与多晶硅接触间距(contact poly pitch,CPP)有关，构成单元宽度的CPPs数量 取决于单元类型以及单元是否具有双扩散间断(DDB)或单扩散间断(SDB)。
一个DDB在单元的每侧增加一个半CPP。对于实际的单元，诸如NAND栅极和单元扫描触发器，单元宽度上的CPP数目较多，SDB对DDB影响较小。
如果FCVD退火过程中Fin损失过大，就会导致沟道CD扩大，多晶硅栅极不能够很好地覆盖SDB，会影响后续SiGe和SiP外延生长。因此，如何控制FCVD退火过程中的Fin 损耗是关键问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种自对准后切SDBFinFET器 件及其制作方法，用于解决现有技术中FinFET器件制造中的FCVD退火过程中Fin损耗太大 的问题。
为实现上述目的及其他相关目的，本发明提供一种自对准后切SDB FinFET器件的制作方 法，至少包括：
步骤一、提供位于基底上纵向排列的多个FIN，所述Fin结构上设有SiN层，所述SiN层 上设有第一硬掩膜层；
步骤二、沉积覆盖所述基底上表面和所述Fin结构侧壁的薄层氧化物；
步骤三、沉积填充所述Fin结构之间并覆盖所述Fin结构顶部SiN层的氧化物介质层，之 后进行退火；
步骤四、对所述氧化物介质层进行研磨，研磨至露出所述SiN层顶部为止；
步骤五、去除所述SiN层；
步骤六、对所述氧化物介质层进行回刻，回刻至露出所述Fin结构高度的30-90nm为止；
步骤七、在露出的所述Fin结构上沉积多晶硅层，之后在所述多晶硅层上形成第二硬掩膜 层；接着对所述多晶硅层和所述第二硬掩膜层进行刻蚀，形成横向排列的多个多晶硅-硬掩膜 结构，在所述多晶硅-硬掩膜结构的侧壁形成侧墙；
步骤八、在相邻两个所述多晶硅-硬掩膜结构之间的所述Fin结构上形成SiGe区，在与所 述SiGe区相邻的两个所述多晶硅-硬掩膜结构之间的所述Fin结构上形成SiP区；之后沉积ILD 层以填充所述多晶硅-硬掩膜结构之间的空间；
步骤九、研磨去除所述多晶硅层上的第二硬掩膜层，直至露出所述多晶硅层为止；
步骤十、去除所述多晶硅层，形成凹槽；
步骤十一、在去除所述多晶硅层后的凹槽内填充高K介电材料，形成金属栅极；
步骤十二、在所述ILD层以及所述金属栅极上沉积第三硬掩膜层；
步骤十三、在所述Fin结构上刻蚀形成SDB沟槽；
步骤十四、在所述SDB沟槽内壁形成薄型氧化层；之后在所述SDB沟槽内填充氮化硅；
步骤十五、在所述SDB沟槽内的所述氮化硅上填充氧化硅，之后进行顶部研磨，去除所 述第三硬掩膜层，并且研磨至露出所述金属栅极顶部为止。
优选地，步骤二中沉积覆盖所述基底上表面和所述Fin结构侧壁的薄层氧化物的方法为 原子层沉积法或原位水汽生成法。
优选地，步骤三中沉积所述氧化物介质层的方法为流体化学气相沉积法。
优选地，步骤八中沉积ILD层以填充所述多晶硅-硬掩膜结构之间的空间之后，对所述ILD 层进行化学机械研磨，并且研磨至露出所述第二硬掩膜层为止。
优选地，步骤十三中形成所述SDB沟槽的工艺采用自对准工艺。
优选地，步骤十五中的研磨法为化学机械研磨。
本发明还提供一种自对准后切SDB FinFET器件，至少包括：
基底；形成于所述基底上纵向排列的多个Fin结构；所述Fin结构上设有薄层氧化物；
位于所述Fin结构上横向排列的多个金属栅极；所述金属栅极由高K介电材料和依附于 所述高K介电材料侧壁的侧墙构成；
所述相邻两个Fin结构上分别形成有SiGe区和SiP区；所述SiGe区和SiP区之间的所述 Fin结构上设有SDB沟槽；所述SDB沟槽内壁形成有薄型氧化层；所述SDB沟槽内填充有氮化硅；所述SDB沟槽内的所述氮化硅上填充有氧化硅；所述金属栅极之间填充有ILD层。
如上所述，本发明的自对准后切SDB FinFET器件及其制作方法，具有以下有益效果： 本发明中SiGe和SiP的生长不受影响，因此形成的SiGe区和SiP区质量更高；形成SDB工艺采用自对准工艺，可以有效控制工艺变化；SDB沟槽填充有硬的氮化硅，SiGe和SiP的应力不易损失；同时由于SDB沟槽填充有介质层，因此金属栅极与SiGe和SiP之间的相互作 用被消除；通过SDB沟槽顶部填充氧化硅来提高研磨质量。
附图说明
图1显示为7.5轨道单元示意图；
图2a显示为本发明的Fin结构上设有SiN层及第一硬掩膜层的横向截面结构示意图；
图2b显示为本发明的Fin结构上设有SiN层及第一硬掩膜层的纵向截面结构示意图；
图3a显示为本发明的基底上表面和Fin结构侧壁沉积有薄层氧化物的横截面结构示意 图；
图3b显示为本发明的基底上表面和Fin结构侧壁沉积有薄层氧化物的纵截面结构示意 图；
图4a显示为本发明中沉积填充Fin结构之间并覆盖Fin结构顶部SiN层的氧化物介质层 后形成的横截面结构示意图；
图4b显示为本发明中沉积填充Fin结构之间并覆盖Fin结构顶部SiN层的氧化物介质层 后形成的纵截面结构示意图；
图5a显示为本发明中对氧化物介质层研磨至露出SiN层顶部后形成的横截面结构示意 图；
图5b显示为本发明中对氧化物介质层研磨至露出SiN层顶部后形成的纵截面结构示意 图；
图6a显示为本发明中去除Fin结构上的SiN层后形成的横截面结构示意图；
图6b显示为本发明中去除Fin结构上的SiN层后形成的纵截面结构示意图；
图7a显示为本发明中对氧化物介质层回刻后形成的横截面结构示意图；
图7b显示为本发明中对氧化物介质层回刻后形成的纵截面结构示意图；
图8a显示为本发明中形成多晶硅-硬掩膜结构后的横截面结构示意图；
图8b显示为本发明中形成多晶硅-硬掩膜结构后的纵截面结构示意图；
图9显示为本发明中形成SiGe区和SiP区以及ILD层后的纵截面结构示意图；
图10显示为本发明中去除多晶硅层后的纵截面结构示意图；
图11显示为本发明中去除多晶硅层形成凹槽后的纵截面结构示意图；
图12显示为本发明在凹槽内填充HK层后的纵截面结构示意图；
图13显示为本发明中形成第三硬掩膜层后的结构示意图；
图14显示为本发明中刻蚀形成SDB沟槽后的结构示意图；
图15显示为本发明中在SB沟槽中填充薄型氧化层、氮化硅后的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。
请参阅图2a至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发 明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形 状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布 局型态也可能更为复杂。
本发明提供一种自对准后切SDB FinFET器件及其制作方法，至少包括以下步骤：
步骤一、提供位于基底上纵向排列的多个Fin结构，所述Fin结构上设有SiN层，所述 SiN层上设有第一硬掩膜层；如图2a何图2b所示，图2a显示为本发明的Fin结构上设有SiN 层及第一硬掩膜层的横向截面结构示意图，图2b显示为本发明的Fin结构上设有SiN层及第 一硬掩膜层的纵向截面结构示意图；其中所述基底01上形成有多个相互间隔的Fin结构02， 所述Fin结构02的上表面设有所述SiN层03，所述SiN层03上设有第一硬掩膜层04。
步骤二、沉积覆盖所述基底上表面和所述Fin结构侧壁的薄层氧化物；如图3a和图3b所 示，其中图3a显示为本发明的基底上表面和Fin结构侧壁沉积有薄层氧化物的横截面结构示 意图；图3b显示为本发明的基底上表面和Fin结构侧壁沉积有薄层氧化物的纵截面结构示意 图。进一步地，步骤二中沉积覆盖所述基底01上表面和所述Fin结构02侧壁的薄层氧化物 05的方法为原子层沉积法(ALD)或原位水汽生成法(ISSG)。
步骤三、沉积填充所述Fin结构之间并覆盖所述Fin结构顶部SiN层的氧化物介质层，之 后进行退火；如图4a和图4b所示，其中图4a显示为本发明中沉积填充Fin结构之间并覆盖 Fin结构顶部SiN层的氧化物介质层后形成的横截面结构示意图；图4b显示为本发明中沉积 填充Fin结构之间并覆盖Fin结构顶部SiN层的氧化物介质层后形成的纵截面结构示意图。 进一步地，步骤三中沉积所述氧化物介质层06的方法为流体化学气相沉积法(FCVD)。
步骤四、对所述氧化物介质层进行研磨，研磨至露出所述SiN层顶部为止；如图5a和图 5b所示，其中图5a显示为本发明中对氧化物介质层研磨至露出SiN层顶部后形成的横截面 结构示意图；图5b显示为本发明中对氧化物介质层研磨至露出SiN层顶部后形成的纵截面结 构示意图，进一步地，该步骤四中采用化学机械研磨法(CMP)对所述氧化物介质层06进行 研磨。
步骤五、去除所述SiN层；如图6a和图6b所示，其中图6a显示为本发明中去除Fin结构上的SiN层后形成的横截面结构示意图；图6b显示为本发明中去除Fin结构上的SiN层后形成的纵截面结构示意图。
步骤六、对所述氧化物介质层进行回刻，回刻至露出所述Fin结构高度的30-90nm为止； 如图7a和图7b所示，其中图7a显示为本发明中对氧化物介质层回刻后形成的横截面结构示 意图；图7b显示为本发明中对氧化物介质层回刻后形成的纵截面结构示意图。
步骤七、在露出的所述Fin结构上沉积多晶硅层，之后在所述多晶硅层上形成硬掩膜层； 接着对所述多晶硅层和所述硬掩膜层进行刻蚀，形成纵向排列的多个多晶硅-硬掩膜结构，在 所述多晶硅-硬掩膜结构的侧壁形成侧墙；如图8a和图8b所示，其中图8a显示为本发明中 形成多晶硅-硬掩膜结构后的横截面结构示意图；图8b显示为本发明中形成多晶硅-硬掩膜结 构后的纵截面结构示意图。图8a中，由于步骤六对所述氧化物介质层进行回刻，将所述Fin 结构02的一部分暴露出来，该步骤七沉积的所述多晶硅层07覆盖在露出的所述Fin结构02 上；然后在所述多晶硅层07上形成第二硬掩膜层(HM)08；之后对所述多晶硅层07和所述 第二硬掩膜层(HM)08一起刻蚀，参阅图8b，从结构的纵向来看，刻蚀所述多晶硅层07 和所述第二硬掩膜层(HM)08形成纵向(与本发明中的横截面垂直)排列的多个相互独立 的结构(即所述多晶硅-硬掩膜结构)，每个所述多晶硅-硬掩膜结构由多晶硅层07和位于其 上的第二硬掩膜层08构成；接着在所述多晶硅-硬掩膜结构的侧壁形成如图8b所示的侧墙09， 形成覆盖所述多晶硅-硬掩膜结构侧壁的侧墙的同时，暴露在外的所述Fin结构上也覆盖有所 述侧墙09，图8a中未示出覆盖在所述Fin结构上的侧墙。
步骤八、在相邻两个所述多晶硅-硬掩膜结构之间的所述Fin结构上形成SiGe区，在与所 述SiGe区相邻的两个所述多晶硅-硬掩膜结构之间的所述Fin结构上形成SiP区；之后沉积ILD 层以填充所述多晶硅-硬掩膜结构之间的空间；进一步地，步骤八中沉积ILD层以填充所述多 晶硅-硬掩膜结构之间的空间之后，对所述ILD层10进行化学机械研磨，并且研磨至露出所 述硬掩膜层为止。如图9所示，图9显示为本发明中形成SiGe区和SiP区以及ILD层后的纵 截面结构示意图。本发明中所述两个多晶硅-硬掩膜结构之间的所述Fin结构上形成所述SiGe 区11，与形成该SiGe区11相邻的两个多晶硅-硬掩膜结构之间的Fin结构上形成所述SiP区 12，本发明的其他实施例中，还可以形成多个所述SiGe区和SiP区，其中形成的多个所述 SiGe区11位于所述多个SiP区12的一侧。
如图9所示，该步骤八在形成所述SiGe区和SiP区之后，沉积所述ILD层10以填充所述多晶硅-硬掩膜结构之间的空间。
步骤九、研磨去除所述多晶硅层上的硬掩膜层，直至露出所述多晶硅层为止；如图10所 示，图10显示为本发明中去除多晶硅层后的纵截面结构示意图。
步骤十、去除所述多晶硅层，形成凹槽；如图11所示，图11显示为本发明中去除多晶 硅层形成凹槽后的纵截面结构示意图。该步骤中去除所述多晶硅层07后，在所述每两个侧墙 09之间留下凹槽。
步骤十一、在去除所述多晶硅层后的凹槽内填充高K介电材料，形成金属栅极；如图 12所示，图12显示为本发明在凹槽内填充HK层后的纵截面结构示意图；在所述凹槽内填充的高K介电材料(HK材料)13后，形成金属栅极(HKMG)。
步骤十二、在所述ILD层以及所述金属栅极上沉积第三硬掩膜层；如图13所示，图13 显示为本发明中形成第三硬掩膜层后的结构示意图。该步骤十二中在所述ILD层10以及所 述金属栅极13上沉积第三硬掩膜层14。
步骤十三、在所述Fin结构上刻蚀形成SDB沟槽；如图14所示，图14显示为本发明中刻蚀形成SDB沟槽后的结构示意图。该步骤十三中在所述Fin结构上刻蚀形成SDB沟槽15。
进一步地，本实施例的步骤十三中形成所述SDB沟槽的工艺采用自对准工艺。
步骤十四、在所述SDB沟槽内壁形成薄型氧化层；之后在所述SDB沟槽内填充氮化硅；
步骤十五、在所述SDB沟槽内的所述氮化硅上填充氧化硅，之后进行顶部研磨，去除所 述第三硬掩膜层，并且研磨至露出所述金属栅极顶部为止。
进一步地，本实施例的步骤十五中的研磨法为化学机械研磨。如图15所示，图15显示 为本发明中在SB沟槽中填充薄型氧化层、氮化硅后的结构示意图。步骤十四中在所述SDB 沟槽内壁形成薄型氧化层；之后在所述SDB沟槽内填充氮化硅16，该步骤十五中在所述SDB 沟槽内的所述氮化硅16上填充氧化硅，之后进行顶部研磨，去除所述第三硬掩膜层，并且研 磨至露出所述金属栅极顶部为止。
如图15所示，本发明还提供一种自对准后切SDB FinFET器件，至少包括：
基底01；形成于所述基底01上纵向排列的多个Fin结构02；所述Fin结构02上设有薄 层氧化物；
位于所述Fin结构上横向排列的多个金属栅极；所述金属栅极由高K介电材料13和依附 于所述高K介电材料13侧壁的侧墙09构成；
所述相邻两个Fin结构上分别形成有SiGe区11和SiP区12；所述SiGe区和SiP区之间 的所述Fin结构上设有SDB沟槽；所述SDB沟槽内壁形成有薄型氧化层；所述SDB沟槽内填充有氮化硅16；所述SDB沟槽内的所述氮化硅上填充有氧化硅17；所述金属栅极之间填充有ILD层10。
综上所述，本发明中SiGe和SiP的生长不受影响，因此形成的SiGe区和SiP区质量更 高；形成SDB工艺采用自对准工艺，可以有效控制工艺变化；SDB沟槽填充有硬的氮化硅，SiGe和SiP的应力不易损失；同时由于SDB沟槽填充有介质层，因此金属栅极与SiGe和SiP之间的相互作用被消除；通过SDB沟槽顶部填充氧化硅来提高研磨质量。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种自对准后切SDB FinFET器件的制作方法，其特征在于，至少包括：
步骤一、提供位于基底上纵向排列的多个Fin结构，所述Fin结构上设有SiN层，所述SiN层上设有第一硬掩膜层；
步骤二、沉积覆盖所述基底上表面和所述Fin结构侧壁的薄层氧化物；
步骤三、沉积填充所述Fin结构之间并覆盖所述Fin结构顶部SiN层的氧化物介质层，之后进行退火；
步骤四、对所述氧化物介质层进行研磨，研磨至露出所述SiN层顶部为止；
步骤五、去除所述SiN层；
步骤六、对所述氧化物介质层进行回刻，回刻至露出所述Fin结构高度的30-90nm为止；
步骤七、在露出的所述Fin结构上沉积多晶硅层，之后在所述多晶硅层上形成第二硬掩膜层；接着对所述多晶硅层和所述第二硬掩膜层进行刻蚀，形成横向排列的多个多晶硅-硬掩膜结构，在所述多晶硅-硬掩膜结构的侧壁形成侧墙；
步骤八、在相邻两个所述多晶硅-硬掩膜结构之间的所述Fin结构上形成SiGe区，在与所述SiGe区相邻的两个所述多晶硅-硬掩膜结构之间的所述Fin结构上形成SiP区；之后沉积ILD层以填充所述多晶硅-硬掩膜结构之间的空间；
步骤九、研磨去除所述多晶硅层上的第二硬掩膜层，直至露出所述多晶硅层为止；
步骤十、去除所述多晶硅层，形成凹槽；
步骤十一、在去除所述多晶硅层后的凹槽内填充高K介电材料，形成金属栅极；
步骤十二、在所述ILD层以及所述金属栅极上沉积第三硬掩膜层；
步骤十三、在所述Fin结构上刻蚀形成SDB沟槽；
步骤十四、在所述SDB沟槽内壁形成薄型氧化层；之后在所述SDB沟槽内填充氮化硅；
步骤十五、在所述SDB沟槽内的所述氮化硅上填充氧化硅，之后进行顶部研磨，去除所述第三硬掩膜层，并且研磨至露出所述金属栅极顶部为止。
2.根据权利要求1所述的自对准后切SDB FinFET器件的制作方法，其特征在于：步骤二中沉积覆盖所述基底上表面和所述Fin结构侧壁的薄层氧化物的方法为原子层沉积法或原位水汽生成法。
3.根据权利要求1所述的自对准后切SDB FinFET器件的制作方法，其特征在于：步骤三中沉积所述氧化物介质的方法为流体化学气相沉积法。
4.根据权利要求1所述的自对准后切SDB FinFET器件的制作方法，其特征在于：步骤八中沉积ILD层以填充所述多晶硅-硬掩膜结构之间的空间之后，对所述ILD层进行化学机械研磨，并且研磨至露出所述第二硬掩膜层为止。
5.根据权利要求1所述的自对准后切SDB FinFET器件的制作方法，其特征在于：步骤十三中形成所述SDB沟槽的工艺采用自对准工艺。
6.根据权利要求1所述的自对准后切SDB FinFET器件的制作方法，其特征在于：步骤十五中的研磨法为化学机械研磨。
7.一种自对准后切SDB FinFET器件，其特征在于，至少包括：
基底；形成于所述基底上纵向排列的多个Fin结构；所述Fin结构上设有薄层氧化物；
位于所述Fin结构上横向排列的多个金属栅极；所述金属栅极由高K介电材料和依附于所述高K介电材料侧壁的侧墙构成；
所述相邻两个Fin结构上分别形成有SiGe区和SiP区；所述SiGe区和SiP区之间的所述Fin结构上设有SDB沟槽；所述SDB沟槽内壁形成有薄型氧化层；所述SDB沟槽内填充有氮化硅；所述SDB沟槽内的所述氮化硅上填充有氧化硅；所述金属栅极之间填充有ILD层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110924062.1A CN113964037A (zh) | 2021-08-12 | 2021-08-12 | 一种自对准后切SDB FinFET器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110924062.1A CN113964037A (zh) | 2021-08-12 | 2021-08-12 | 一种自对准后切SDB FinFET器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113964037A true CN113964037A (zh) | 2022-01-21 |
Family
ID=79460513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110924062.1A Pending CN113964037A (zh) | 2021-08-12 | 2021-08-12 | 一种自对准后切SDB FinFET器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113964037A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9570442B1 (en) * | 2016-04-20 | 2017-02-14 | Qualcomm Incorporated | Applying channel stress to Fin field-effect transistors (FETs) (FinFETs) using a self-aligned single diffusion break (SDB) isolation structure |
| US10192746B1 (en) * | 2017-07-31 | 2019-01-29 | Globalfoundries Inc. | STI inner spacer to mitigate SDB loading |
| CN110323267A (zh) * | 2018-03-29 | 2019-10-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2021
- 2021-08-12 CN CN202110924062.1A patent/CN113964037A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9570442B1 (en) * | 2016-04-20 | 2017-02-14 | Qualcomm Incorporated | Applying channel stress to Fin field-effect transistors (FETs) (FinFETs) using a self-aligned single diffusion break (SDB) isolation structure |
| US10192746B1 (en) * | 2017-07-31 | 2019-01-29 | Globalfoundries Inc. | STI inner spacer to mitigate SDB loading |
| CN110323267A (zh) * | 2018-03-29 | 2019-10-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9905664B2 (en) | Semiconductor devices and methods of manufacturing the same | |
| US11121149B2 (en) | Three-dimensional memory device containing direct contact drain-select-level semiconductor channel portions and methods of making the same | |
| US10937801B2 (en) | Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same | |
| US11069707B2 (en) | Variable die size memory device and methods of manufacturing the same | |
| CN108364954B (zh) | 三维存储器件及在其沟道孔中形成外延结构的方法 | |
| KR101160185B1 (ko) | 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법 | |
| US11637038B2 (en) | Three-dimensional memory device containing self-aligned lateral contact elements and methods for forming the same | |
| CN110707091A (zh) | 三维存储器及其形成方法 | |
| CN113345897A (zh) | 半导体器件和制造该半导体器件的方法 | |
| CN114078870A (zh) | 一种三维存储器及其制作方法 | |
| WO2023009193A1 (en) | Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof | |
| US20210335803A1 (en) | Integrated Circuitry, Memory Arrays Comprising Strings Of Memory Cells, Methods Used In Forming Integrated Circuitry, And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells | |
| KR102614510B1 (ko) | 유전체 배리어 벽들 사이의 스루-어레이 접촉 비아 구조물을 포함하는 3차원 메모리 디바이스 및 그 제조 방법 | |
| US11856765B2 (en) | Three-dimensional memory device including low-k drain-select-level isolation structures and methods of forming the same | |
| US11792986B2 (en) | Dual sacrificial material replacement process for a three-dimensional memory device and structure formed by the same | |
| US11641746B2 (en) | Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof | |
| CN113964037A (zh) | 一种自对准后切SDB FinFET器件及其制作方法 | |
| TW201426979A (zh) | 半導體結構製造方法及製成之結構 | |
| CN114005790A (zh) | 一种自对准后切SDB FinFET器件的制作方法 | |
| CN113782435B (zh) | 一种先切SDB FinFET的制造方法 | |
| US11812598B2 (en) | Memory device including laterally perforated support pillar structures surrounding contact via structures and methods for forming the same | |
| CN114300360A (zh) | 一种先切SDB FinFET的制造方法 | |
| CN111524893B (zh) | 非挥发性存储装置及其制造方法 | |
| US20230164996A1 (en) | Three dimensional memory device containing resonant tunneling barrier and high mobility channel and method of making thereof | |
| US20220375958A1 (en) | Three-dimensional memory device with finned support pillar structures and methods for forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |