CN102446806B - 相变存储器沟槽隔离结构的制作方法 - Google Patents

Abstract

一种相变存储器沟槽隔离结构的制作方法，包括：提供半导体衬底，所述半导体衬底依次包含有阱区、外延层、衬垫氧化层与第一硬掩模层；图形化第一硬掩模层，以第一硬掩模层为掩膜，刻蚀衬垫氧化层与外延层以形成浅沟槽开口，所述浅沟槽开口的深度至少超过外延层底部；在半导体衬底上形成沟槽介电材料，所述沟槽介电材料填满浅沟槽开口并覆盖第一硬掩模层；平坦化半导体衬底表面，移除第一硬掩模层；在半导体衬底上依次形成第二硬掩模层与第三硬掩模层；部分刻蚀第三硬掩模层、第二硬掩模层、外延层及浅沟槽隔离区以形成深沟槽开口，所述深沟槽开口与浅沟槽开口的延展方向相垂直；移除第三硬掩模层；在深沟槽开口中填充介电材料以形成深沟槽隔离区。

Description

相变存储器沟槽隔离结构的制作方法

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种相变存储器沟槽隔离结构的制作方法。

背景技术

相变存储器(Phase Change Random Access Memory，PCRAM)技术是基于S.R.Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前不挥发存储技术研究的焦点。

在相变存储器中，可以通过对记录了数据的相变层进行热处理，来改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“1”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。

为了选择相变存储器存储阵列中的不同存储单元，相变存储器的存储单元中还包含有选通器件，所述选通器件可以为二极管或晶体管。通过在相变存储器的字线及位线上加载特定的信号，不同存储单元的选通器件会相应开启或关闭，而开启的选通器件即可使得该存储单元的相变层上可以加载驱动电压，以完成对应的写入/读取操作。

美国专利US6531373即公开了一种相变存储器结构，如图1所示，所述相变存储器的每一存储单元101中均包含有串联连接的相变电阻102与选通二极管103。在对所述相变存储器进行写入操作时，对应于某一待选存储单元101的位线104与字线105上形成了较大的电势差，所述电势差使得选通二极管103正向导通，进而在相变电阻102上形成较大的写入电流，所述写入电流使得相变电阻102状态发生变化，数据也得以记录。

在实际应用中，为了减小相变存储器单个存储单元的面积，提高相变存储器存储密度，所述相变存储器中的选通二极管通常采用垂直结构。所述垂直结构的选通二极管位于每一字线与位线投影相交位置，其与相变电阻垂直相连。其中，所述相变电阻的另一端与位线相连，所述选通二极管的另一端与字线相连。

通常的，所述相变存储器阵列中不同存储单元通过深沟槽隔离区(deeptrench isolation)与浅沟槽隔离区(shallow trench isolation)进行隔离。图2至图3示出了相变存储器中深沟槽隔离区与浅沟槽隔离区的结构，其中，图2是相变存储器的俯视示意图，图3是所述相变存储器沿图2中XX’方向的截面示意图。参考图2与图3，所述相变存储器包含有多个嵌入衬底内的深沟槽隔离区201，且所述多个深沟槽隔离区201相互平行；而所述浅沟槽隔离区203的延展方向与深沟槽隔离区201相垂直。所述相互垂直的深沟槽隔离区201与浅沟槽隔离区203将衬底划分为相互绝缘的网格状区域，而每一网格即对应了一个存储单元。

为形成所述相变存储器的深沟槽隔离区与浅沟槽隔离区结构，在现有技术的相变存储器制作过程中，通常先采用高刻蚀选择比(high aspect ratio process，HARP)刻蚀工艺在衬底中形成深沟槽开口，再在所述深沟槽开口中填充介电材料以形成深沟槽隔离区；之后，再对衬底进行各向异性的干法刻蚀，形成浅沟槽开口，所述浅沟槽开口的截面呈梯形；最后，在所述浅沟槽开口中填充介电材料以形成浅沟槽隔离区。

然而，采用上述方法形成的相变存储器的良率较低，器件容易发生漏电。

发明内容

本发明解决的问题是提供一种相变存储器沟槽隔离结构的制作方法，改善了相变存储器沟槽隔离结构的绝缘性能，提高了器件良率。

为解决上述问题，本发明提供了一种相变存储器沟槽隔离结构的制作方法，包括：

提供半导体衬底，所述半导体衬底依次包含有阱区、外延层、衬垫氧化层与第一硬掩模层；

图形化所述第一硬掩模层，以所述第一硬掩模层为掩膜，刻蚀所述衬垫氧化层与外延层以形成浅沟槽开口，所述浅沟槽开口的深度至少超过外延层底部；

在所述半导体衬底上形成沟槽介电材料，所述沟槽介电材料填满浅沟槽开口并覆盖第一硬掩模层；

平坦化所述半导体衬底表面，移除第一硬掩模层；

在所述半导体衬底上依次形成第二硬掩模层与第三硬掩模层；

部分刻蚀所述第三硬掩模层、第二硬掩模层、外延层及浅沟槽隔离区以形成深沟槽开口，所述深沟槽开口与浅沟槽开口的延展方向相垂直；

移除所述第三硬掩模层；

在所述深沟槽开口中填充介电材料以形成深沟槽隔离区。

与现有技术相比，本发明具有以下优点：采用先形成浅沟槽隔离区再形成深沟槽隔离区的工艺流程，避免了在具有较高刻蚀选择比的外延层/深沟槽隔离区界面处进行深刻蚀处理，进而避免在深沟槽隔离区两侧残留外延层所引起的沟槽隔离结构绝缘性能的下降。

附图说明

图1是现有技术相变存储器结构的示意图。

图2至图3是现有技术相变存储器深沟槽隔离结构与浅沟槽隔离结构的示意图。

图4是本发明相变存储器沟槽隔离结构制作方法的流程示意图。

图5至图13c示出了本发明相变存储器沟槽隔离结构的制作方法一个实施例的流程。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，采用现有技术制作的相变存储器的良率较低，器件容易发生漏电。发明人研究发现，现有技术相变存储器制作方法通常采用先制作深沟槽隔离区，再制作浅沟槽隔离区的工艺流程制作相变存储器的隔离结构存在问题。在所述工艺流程形成浅沟槽开口的过程中，深沟槽隔离区两侧的衬底材料无法完全移除，从而在深沟槽隔离区两侧形成贴附于其侧面的楔形残留物，这使得最终形成的浅沟槽开口截面呈梯形(如图2与图3中的标记205位置)。所述残留于深沟槽隔离区两侧的楔形残留物容易在不同的存储单元间形成导电通路，从而使得器件漏电，良率也相应降低。之所以所述深沟槽隔离区两侧与浅沟槽隔离区深度相同的衬底材料不能完全移除，是因为所述深沟槽隔离区中填充的介电材料与衬底之间的刻蚀选择比较大，即临近深沟槽隔离区的衬底的刻蚀速率小于远离深沟槽隔离区的衬底的刻蚀速率，这种刻蚀选择比的差异影响了衬底刻蚀的均匀性。若要有效清除所述深沟槽隔离区两侧的残留物，需要降低深沟槽隔离区中填充的介电材料与衬底之间的刻蚀选择比。

针对上述问题，发明人提供了一种相变存储器沟槽隔离结构的制作方法，通过采用先形成浅沟槽隔离区再形成深沟槽隔离区的工艺流程，避免了在具有较高刻蚀选择比的外延层/深沟槽隔离区界面处进行深刻蚀处理，进而避免在深沟槽隔离区两侧残留外延层所引起的沟槽隔离结构绝缘性能下降的问题。

参考图4，示出了本发明相变存储器沟槽隔离结构制作方法的流程，包括：

执行步骤S402，提供半导体衬底，所述半导体衬底依次包含有阱区、外延层、衬垫氧化层与第一硬掩模层；

执行步骤S404，图形化所述第一硬掩模层，以所述第一硬掩模层为掩膜，刻蚀所述衬垫氧化层与外延层以形成浅沟槽开口，所述浅沟槽开口的深度至少超过外延层底部；

执行步骤S406，在所述半导体衬底上形成沟槽介电材料，所述沟槽介电材料填满浅沟槽开口并覆盖第一硬掩模层；

执行步骤S408，平坦化所述半导体衬底表面，移除第一硬掩模层；

执行步骤S410，在所述半导体衬底上依次形成第二硬掩模层与第三硬掩模层；

执行步骤S412，部分刻蚀所述第三硬掩模层、第二硬掩模层、外延层及浅沟槽隔离区以形成深沟槽开口，所述深沟槽开口与浅沟槽开口的延展方向相垂直；

执行步骤S414，移除所述第三硬掩模层；

执行步骤S416，在所述深沟槽开口中填充沟槽介电材料以形成深沟槽隔离区。

接下来，结合具体的实施例，对本发明相变存储器沟槽隔离结构的制作方法做进一步的说明。

图5至图13c示出了本发明相变存储器沟槽隔离结构的制作方法一个实施例的流程。

参考图5，提供半导体衬底501，所述半导体衬底501包含有阱区503、外延层505、衬垫氧化层507以及第一硬掩模层509。在具体实施例中，所述外延层505采用硅、锗或锗硅；所述衬垫氧化层507采用氧化硅，所述第一硬掩模层509采用氮化硅。

参考图6a与图6b，在所述第一硬掩模层509上形成第一光刻胶层511，其中，图6b是沿图6a中XX’方向的剖面示意图。所述第一光刻胶层511包含有多个相互平行的条状图形，所述第一光刻胶层511将第一硬掩模层509部分露出，所述露出区域会在后续处理中被部分刻蚀。

参考图7，以所述图形化的第一光刻胶层511为掩膜，刻蚀所述第一硬掩模层509与衬垫氧化层507。之后，继续刻蚀所述外延层505并形成浅沟槽开口513，所述浅沟槽开口513的深度至少超过外延层505底部。在具体实施例中，采用各向异性干法刻蚀工艺对半导体衬底501进行刻蚀以形成所述浅沟槽开口513。

参考图8，在形成浅沟槽开口513之后，移除所述半导体衬底501上的第一光刻胶层。接着，在所述半导体衬底501上形成第一沟槽介电层515，所述第一沟槽介电层515填满浅沟槽开口513并覆盖第一硬掩模层509。接着，可以采用化学机械抛光工艺对所述半导体衬底501进行平坦化处理，使得所述第一沟槽介电层515具有平整的表面。在具体实施例中，所述第一沟槽介电层515包括氧化硅、氮氧化硅、氮化硅或其他介电材料，采用高密度等离子体(high density plasma，HDP)化学气相沉积工艺形成。

依据具体实施例的不同，在形成所述第一沟槽介电层515之前，可以在所述浅沟槽开口513中形成一层较薄的氧化层作为衬垫保护结构。所述氧化层可以采用化学气相淀积方法形成，也可以采用在位氧化的方法形成。

参考图9，移除所述半导体衬底501上的第一硬掩模层，而位于浅沟槽开口中的第一沟槽介电层515即作为浅沟槽隔离区之后，在所述半导体衬底501上形成第二硬掩模层517与第三硬掩模层519。在具体实施例中，所述第二硬掩模层517采用氮化硅，所述第三硬掩模层519采用氧化硅。

参考图10a至图10d，在所述半导体衬底501上继续形成第二光刻胶层521。图10a是第二光刻胶层形成后半导体衬底的俯视示意图，图10b是图10a中XX’方向的剖面示意图，图10c是图10a中YY”方向的剖面示意图，图10d是图10a中ZZ’方向的剖面示意图。

如图10a至图10d所示，所述第二光刻胶层521包含有多个条状图形，且所述条状图形与浅沟槽开口的延展方向相垂直。所述延展方向是指条状图形(例如深沟槽开口或浅沟槽开口的条状图形)在半导体衬底501平面上的长边方向。所述第二光刻胶层521将半导体衬底501露出的区域用于形成深沟槽隔离区。

参考11a至图11c，以所述图形化的第二光刻胶层521为掩膜，采用各向异性干法刻蚀工艺部分刻蚀所述浅沟槽隔离区、外延层505、阱区503直至半导体衬底501，使得阱区503下方的半导体衬底501部分露出，从而形成深沟槽开口523。其中，图11a至图11c分别对应于图10b至图10d的剖面位置。

所述深沟槽开口523与是在浅沟槽隔离区形成之后再刻蚀形成的，刻蚀所述深沟槽开口523时，外延层505与浅沟槽隔离区同时被刻蚀。这就避免了衬底材料(外延层505)残留在浅沟槽隔离区两侧，影响沟槽隔离结构的绝缘性能。

通常的，若所述深沟槽开口523的深宽比较小，则利用化学气相淀积等薄膜制作工艺在所述露出的深沟槽开口523中继续填充沟槽介电材料即可形成相变存储器的沟槽隔离结构。但在实际应用中，由于所述深沟槽开口523的深宽比较大，难以在深沟槽开口523中形成均匀的沟槽介电材料，因此，所述填充介电材料的工艺需要采用先沉积多晶硅薄膜垫高深沟槽开口523，再填充沟槽介电材料的方法。

参考图12a至图12c，移除所述第二光刻胶层及第三硬掩模层。其中，图12a至图12c分别对应于图11a至图11c的剖面位置。

接着，在所述深沟槽开口523上保形覆盖衬垫保护层525。所述保形覆盖是指相对于沟槽开口的深度与宽度而言，衬垫保护层525的厚度较小，不会填充满所述沟槽开口，使得所述沟槽开口仍保持与未形成薄膜前类似的形状。在具体实施例中，所述衬垫保护层525为氧化层，所述氧化层可以采用化学气相淀积方法形成，也可以采用在位氧化的方法形成。

接着，在所述半导体衬底501上继续形成多晶硅层527，所述多晶硅层527填满深沟槽开口523。之后，对所述半导体衬底501进行平坦化处理，使得所述多晶硅层527具有相对平整的表面。

参考图13a至图13c，回刻所述多晶硅层527，将深沟槽开口中的多晶硅层527部分移除。其中，图13a至图13c分别对应于图12a至图12c的剖面位置。

接着，在所述半导体衬底501上形成第二沟槽介电层529，所述第二沟槽介电层529填满深沟槽开口。深沟槽开口中的第二沟槽介电层529与其下方的多晶硅层527、衬垫保护层525即作为深沟槽隔离区。

在形成所述第二沟槽介电层529之后，对所半导体衬底501进行平坦化处理，移除部分第二沟槽介电层529以及其下的衬垫保护层525，直至露出第二硬掩模层517表面，使得所述第二沟槽介电层529完全嵌于深沟槽开口中。

在具体实施例中，所述第二沟槽介电层529包括氧化硅、氮氧化硅、氮化硅或其他介电材料，采用高密度等离子体(high density plasma，HDP)化学气相沉积工艺形成。

上述步骤执行完成后，采用本发明制作的相变存储器沟槽隔离结构制作形成。在所述沟槽隔离结构中，浅沟槽隔离区与深沟槽隔离区交界位置均由沟槽介电层形成，深沟槽隔离区两侧也不会残留有外延层，从而避免了残留的外延层影响沟槽隔离结构的绝缘效果。

应该理解，上述的具体实施例仅是示例性的，本领域技术人员可以在不背离本申请和所附权利要求所限定的本发明的精神和范围的情况下，做出各种修改和更正。

Claims (9)

1.一种相变存储器沟槽隔离结构的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底依次包含有阱区、外延层、衬垫氧化层与第一硬掩模层；

图形化所述第一硬掩模层，以所述第一硬掩模层为掩膜，刻蚀所述衬垫氧化层与外延层以形成浅沟槽开口，所述浅沟槽开口的深度至少超过外延层底部；

在所述半导体衬底上形成沟槽介电材料，所述沟槽介电材料填满浅沟槽开口以形成条状的浅沟槽隔离区并覆盖第一硬掩模层；

平坦化所述半导体衬底表面，移除第一硬掩模层；

在所述半导体衬底上依次形成第二硬掩模层与第三硬掩模层；

部分刻蚀所述第三硬掩模层、第二硬掩模层、外延层及浅沟槽隔离区以形成深沟槽开口，所述深沟槽开口与浅沟槽开口的延展方向相垂直，所述深沟槽开口与所述浅沟槽隔离区具有重合部分；

移除所述第三硬掩模层；

在所述深沟槽开口中填充介电材料以形成深沟槽隔离区。

2.如权利要求1所述的相变存储器沟槽隔离结构的制作方法，其特征在于，所述外延层包括硅、锗或锗硅。

3.如权利要求1所述的相变存储器沟槽隔离结构的制作方法，其特征在于，所述在所述深沟槽开口中填充介电材料以形成深沟槽隔离区包括：

在所述半导体衬底上形成衬垫保护层，所述衬垫保护层保形覆盖深沟槽开口；

在所述半导体衬底上继续形成多晶硅层，所述多晶硅层填满深沟槽开口；

回刻所述多晶硅层，部分移除所述深沟槽开口中的多晶硅层；

在所述半导体衬底上形成沟槽介电材料，所述沟槽介电材料填满深沟槽开口；

对所半导体衬底进行平坦化处理直至露出第二硬掩模层表面。

4.如权利要求1或3任一项所述的相变存储器沟槽隔离结构的制作方法，其特征在于，所述沟槽介电材料包括氧化硅、氮氧化硅或氮化硅。

5.如权利要求1或3任一项所述的相变存储器沟槽隔离结构的制作方法，其特征在于，采用高密度等离子体化学气相淀积方法形成所述沟槽介电材料。

6.如权利要求1所述的相变存储器沟槽隔离结构的制作方法，其特征在于，所述第一硬掩模层采用氮化硅。

7.如权利要求1所述的相变存储器沟槽隔离结构的制作方法，其特征在于，所述第二硬掩模层采用氮化硅，所述第三硬掩模层采用氧化硅。

8.如权利要求1所述的相变存储器沟槽隔离结构的制作方法，其特征在于，所述刻蚀所述衬垫氧化层与外延层以形成浅沟槽开口包括：采用各向异性干法刻蚀工艺形成所述浅沟槽开口。

9.如权利要求1所述的相变存储器沟槽隔离结构的制作方法，其特征在于，所述部分刻蚀所述第三硬掩模层、第二硬掩模层、外延层及浅沟槽隔离区以形成深沟槽开口包括：采用各向异性干法刻蚀工艺形成所述深沟槽开口。