CN1937204A - 沟槽电容结构及其制作方法 - Google Patents
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Abstract
本发明提供一种沟槽电容结构及其制作方法。上述方法包括提供一基底，其表面定义有一存储阵列区域以及一逻辑区域，进行一浅沟隔离工艺，于存储阵列区域以及逻辑区域中的基底上形成至少一浅沟隔离，并于基底以及浅沟隔离的表面形成一图案化的屏蔽层，曝露出存储阵列区域内的部分浅沟隔离以及浅沟隔离周边的该基底，接着蚀刻存储阵列区域内未被屏蔽层覆盖的基底，以于基底内形成多个深沟槽。
Description
技术领域
本发明涉及一种沟槽电容结构及其制作方法，特别是涉及一种具有浅沟隔离及逻辑工艺兼容的制作沟槽电容的方法，且能增加有效电容面积。
背景技术
随着各种电子产品朝小型化发展的趋势，DRAM元件的设计也必须符合高集成度、高密度的要求，而沟槽电容DRAM元件结构即为业界所广泛采用的高密度DRAM架构之一，其在半导体基材中蚀刻出深沟槽并于其内制成沟槽电容，因而可有效缩小存储单元的尺寸，妥善利用芯片空间。
请参阅图1至图4，图1至图4为现有制作沟槽电容浅沟隔离的剖面示意图。如图1所示，半导体芯片10分为逻辑区域(logic area)16以及存储阵列区域(memory array area)14。图1中半导体芯片10的存储阵列区域14内已制作有多个深沟槽电容结构18。一般，深沟槽电容结构18的制作先在硅基底12中通过硬屏蔽(hard mask)20蚀刻出深沟槽开口(图未示)，然后于开口内形成电容上电极(图未示)、电容介电层22、以及电容下电极(storage node)24。
接着，如图2所示，于屏蔽层20上沉积一底部抗反射层(BARC)26，然后于底部抗反射层26上涂布一光致抗蚀剂层，随后并将光致抗蚀剂层以现有黄光工艺加以光刻成像，并加以烘烤后形成定义有存储阵列区域(memoryarray area)14的浅沟隔离图案开口30以及定义有逻辑区域16浅沟隔离图案开口32的光致抗蚀剂屏蔽28。
如图3所示，然后进行一等离子体干蚀刻工艺，利用光致抗蚀剂屏蔽28作为蚀刻屏蔽，经由浅沟隔离图案开口30向下蚀刻底部抗反射层26、硬屏蔽20、硅基底12、一部份的电容下电极24以及一部份的电容介电层22，形成绝缘浅沟34。同时，经由浅沟隔离图案开口30向下蚀刻底部抗反射层26、硬屏蔽20以及硅基底12，以于逻辑区域12内形成绝缘浅沟36，随后去除光致抗蚀剂屏蔽28以及底部抗反射层26。
最后，如图4所示，于绝缘浅沟34以及绝缘浅沟36内填入沟槽绝缘材料38，并加以平坦化，即完成现有沟槽电容浅沟隔离的制作。
然而，上述现有沟槽电容浅沟隔离的制作方法仍存有许多缺点，由于深沟槽电容结构18较为复杂，因此在进行STI蚀刻时，蚀刻等离子体的成分亦较为复杂而不易控制。这是因为形成绝缘浅沟34，需经由浅沟隔离图案开口30向下蚀刻底部抗反射层26、硬屏蔽20、硅基底12、一部份的电容下电极24以及一部份的电容介电层22，再者导致较差的临界尺寸(criticaldimension，CD)均匀度以及在疏/密(iso/dense)图案间的CD偏差。因此，现有沟槽电容浅沟隔离的制作方法在进行STI蚀刻时与逻辑工艺的兼容性较低。
发明内容
因此本发明的主要目的在于提供一种沟槽电容与其制作方法，可提高STI蚀刻时与逻辑工艺的兼容性以及增加有效电容面积，并解决上述现有技艺的问题。
根据本发明的权利要求，揭露一种制作沟槽电容的方法。上述方法包括下列步骤：
提供一基底，且该基底的表面定义有一存储阵列区域以及一逻辑区域；
进行一浅沟隔离工艺，于该存储阵列区域以及该逻辑区域中的该基底上形成至少一浅沟隔离；
于该基底以及该浅沟隔离的表面形成一图案化的屏蔽层，且该屏蔽层暴露出该存储阵列区域内的部分该浅沟隔离以及该浅沟隔离周边的该基底；以及
蚀刻该存储阵列区域内未被该屏蔽层覆盖的该基底以及部分该浅沟隔离，以于该基底内形成多个深沟槽。
根据本发明的权利要求，还揭露一种制作沟槽电容的方法。上述方法包括下列步骤：
提供一基底，且该基底的表面定义有一存储阵列区域以及一逻辑区域；
依序沉积一氧化层以及一氮硅层于该基底上；
进行一浅沟隔离工艺，于该存储阵列区域以及该逻辑区域中的该氧化层、该氮硅层以及部分该基底中形成至少一浅沟隔离；
于该氮硅层以及该浅沟隔离的表面形成一图案化的屏蔽层，且该图案化的屏蔽层暴露出该存储阵列区域内的该氮硅层与该浅沟隔离的周边；以及
蚀刻该存储阵列区域内未被该屏蔽层覆盖的该氮硅层以及该浅沟隔离的周边，以于该基底内形成多个深沟槽，且各该深沟槽与该浅沟隔离接触部分具有一垂直状的内壁，而其未与该浅沟隔离接触部分则具有一圆弧状的内壁。
根据本发明的权利要求，还揭露一种沟槽电容，其包括：
一基底；
一浅沟隔离，位于该基底中；
多个深沟槽，位于该浅沟隔离的周围，且各该深沟槽与该浅沟隔离接触部分具有一垂直状的内壁，而其未与该浅沟隔离接触部分则具有一圆弧状的内壁，其中该图弧状的内壁可增加有效电容面积；以及
多个电容结构，分别位于各该深沟槽之内。
由于本发明的制作沟槽电容的方法，为先制作浅沟隔离，再制作沟槽电容，因此不但排除了现有技术进行浅沟隔离蚀刻时，因沟槽电容结构复杂而导致蚀刻后的临界尺寸均匀度以及在疏/密图案间的临界尺寸偏差，同时亦可进一步提升沟槽电容结构与逻辑工艺兼容以及有效电容面积，以增加产率与品质来降低制作成本。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1至图4为现有制作沟槽电容浅沟隔离的剖面示意图。
图5至图8为本发明优选实施例制作沟槽电容的方法示意图。
图9为本发明与现有技术的有效电容面积示意图。
简单符号说明
10半导体芯片 12基底
14存储阵列区域 16逻辑区域
18深沟槽电容结构 20硬屏蔽
22电容介电层 24电容下电极
26底部抗反射层 28光致抗蚀剂屏蔽
30开口 32开口
34绝缘浅沟 36绝缘浅沟
38绝缘材料 50半导体芯片
52基底 54逻辑区域
56存储阵列区域 58氧化层
60氮硅层 62浅沟隔离
64浅沟隔离 66绝缘材料
68硬屏蔽层 69底部反射层
70光致抗蚀剂层 72开口
74沟槽电容结构 76电容下电极
77电容介电层 78电容上电极
a有效电容面积 b有效电容面积
具体实施方式
为了更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
请参考图5至图8，图5至图8为本发明制作沟槽电容的方法示意图。如图5所示，本发明提供一半导体芯片50，定义一逻辑区域54以及一存储阵列区域56，并分别于存储阵列区域56内制作多个浅沟隔离62以及逻辑区域54内制作多个浅沟隔离64。其中，浅沟隔离62、64的制作为先在基底52，例如硅基底、氧化层58及氮硅层60中通过屏蔽层(图未示)蚀刻出多个浅沟隔离62、64，然后于浅沟隔离62、64内填入绝缘材料66，例如氧化硅，并加以平坦化所形成。
接着，如图6所示，于氮硅层60以及浅沟隔离62、64上形成一图案化的屏蔽层，例如一光致抗蚀剂层70。此外，本发明于光致抗蚀剂层70以及氮硅层60之间还形成有一硬屏蔽层68，并选择性使用一底部抗反射层69及/或其它材料层，以形成一复合性的屏蔽材料层，且包含硬屏蔽层68及底部抗反射层69在内的复合性的屏蔽材料层均已图案化，以于氮硅层60以及浅沟隔离62表面定义出多个深沟槽位置。其中，硬屏蔽层68的材料可以为介电材料、二氧化硅、氮化硅、氮氧化硅、磷硅玻璃、硼磷硅玻璃、硅氧化物或碳化物。另外值得说明的是，用以定义深沟槽的屏蔽并限于上述作法，而可依效果作适当变更。
随后，如图7所示，进行一蚀刻工艺，将未被光致抗蚀剂层70覆盖住的存储阵列区域56内的浅沟隔离62以及氮硅层60、氧化层58以及基底52蚀除，以形成深沟槽开口72。其中，残留未被蚀刻的浅沟隔离62介于二相邻的深沟槽开口72之间，且未被蚀刻的浅沟隔离62的侧边紧邻二相邻深沟槽开口72的垂直侧边。值得说明的是，由于深沟槽开口72于浅沟隔离62形成后才加以制作，因此在进行蚀刻工艺时由于浅沟隔离62、基底52与氮硅层60的蚀刻选择比有所差异，因此各深沟槽开口72与浅沟隔离62接触部分具有垂直状的内壁，而其未与浅沟隔离接触部分则具有圆弧状的内壁，藉此图弧状的内壁可增加有效电容面积。随后，去除光致抗蚀剂层70、底部抗反射层69与硬屏蔽层68。
最后，如图8所示，于深沟槽开口72内制作沟槽电容结构74。首先，利用砷硅玻璃(ASG)扩散技术、离子注入或斜角离子注入等掺杂工艺，于深沟槽开口72内的内壁及底部的基底52形成扩散区域，作为电容下电极76，接着于深沟槽开口72内的内壁及底部形成电容介电层77，最后在于深沟槽开口72内填入一导电材料(图未示)，例如多晶硅，并利用一化学机械研磨工艺，利用氮硅层60作为研磨停止层并将导电材料平坦化至氮硅层60表面以形成电容上电极78。其中，于本实施例中，深沟槽电容结构74的电容介电层76为氧化/氮化/氧化介电层，但其它常作为电容介电层的单一材料或复合材料亦可选用。
另外，请参考图9，其为本发明与现有技术的有效电容面积示意图。如图9所示，由于本发明先于基底52的存储阵列区域56以及逻辑区域54制作浅沟隔离62、64后，再于存储阵列区域内56制作沟槽电容结构74，因此浅沟隔离62并不会覆盖住沟槽电容结构74，提升了本发明的有效电容面积a；反之，现有技术中的有效电容面积b，因为先制作沟槽电容结构18后，再制作浅沟隔离34，反而造成浅沟隔离34覆盖部分区域的沟槽电容结构18，并减少有效电容面积b。
综合上述，本发明制作沟槽电容的方法，为先于基底的存储阵列区域以及逻辑区域作浅沟隔离后，再进行沟槽电容结构的制作，相较于现有技术有以下的优点：
(1)本发明制作沟槽电容的方法，由于先制作了浅沟隔离后，再进行存储阵列区域的后续工艺，因此逻辑区域的浅沟隔离，不会受存储阵列区域后续工艺影响，以保持逻辑区域中的浅沟隔离有优选的轮廓。
(2)本发明制作沟槽电容的方法，可以避免先前技术中所述，在同时间进行存储阵列区域以及逻辑区域的浅沟隔离工艺时，因不同材料层有不同的蚀刻比，例如高分子层/氧化层/氮硅层，因此针对不同材料层需要不同蚀刻率，反而导致较差的临界尺寸均匀度以及在疏/密图案间的临界尺寸偏差，进一步影响电性，降低沟槽电容结构与逻辑工艺的兼容性，因此本发明解决现有问题，并且增加产率与品质来降低制作成本。
(3)本发明制作沟槽电容的方法，因为先进行浅沟隔离工艺，再制作沟槽电容结构，所以浅沟隔离并不会覆盖住部分的沟槽电容结构，因此提升了约5％～15％的有效电容面积。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (15)
1.一种制作沟槽电容的方法，该方法包括：
提供一基底，且该基底的表面定义有一存储阵列区域以及一逻辑区域；
进行一浅沟隔离工艺，于该存储阵列区域以及该逻辑区域中的该基底上形成至少一浅沟隔离；
于该基底以及该浅沟隔离的表面形成一图案化的屏蔽层，且该屏蔽层暴露出该存储阵列区域内的部分该浅沟隔离以及该浅沟隔离周边的该基底；以及
蚀刻该存储阵列区域内未被该屏蔽层覆盖的该基底以及部分该浅沟隔离，以于该基底内形成多个深沟槽。
2.如权利要求1所述的制作沟槽电容的方法，还包括于形成该浅沟隔离之前，先于该基底的表面形成氧化层以及氮硅层。
3.如权利要求1所述的制作沟槽电容的方法，其中该屏蔽层包括一光致抗蚀剂层。
4.如权利要求1所述的制作沟槽电容的方法，其中该屏蔽层包括一硬屏蔽层、一底部抗反射层设于该硬屏蔽层上以及一光致抗蚀剂层设于该底部抗反射层上。
5.如权利要求4所述的制作沟槽电容的方法，其中该硬屏蔽层选自下列材料中的至少一种：介电材料、二氧化硅、氮化硅、氮氧化硅、磷硅玻璃、硼磷硅玻璃、硅氧化物或碳化物。
6.如权利要求1所述的制作沟槽电容的方法，还包括于形成该等深沟槽后，于各该深沟槽内形成一电容下电极、一电容介电层与一电容上电极的步骤。
7.如权利要求6所述的制作沟槽电容的方法，其中该电容介电层包括一氧化/氮化/氧化介电层。
8.一种制作沟槽电容的方法，该方法包括：
提供一基底，且该基底的表面定义有一存储阵列区域以及一逻辑区域；
依序沉积一氧化层以及一氮硅层于该基底上；
进行一浅沟隔离工艺，于该存储阵列区域以及该逻辑区域中的该氧化层、该氮硅层以及部分该基底中形成至少一浅沟隔离；
于该氮硅层以及该浅沟隔离的表面形成一图案化的屏蔽层，且该图案化的屏蔽层暴露出该存储阵列区域内的部分该氮硅层与部分该浅沟隔离；以及
蚀刻该存储阵列区域内未被该屏蔽层覆盖的该氮硅层以及该浅沟隔离，以于该基底内形成多个深沟槽，且各该深沟槽与该浅沟隔离接触部分具有一垂直状的内壁，而其未与该浅沟隔离接触部分则具有一圆弧状的内壁。
9.如权利要求8所述的制作沟槽电容的方法，其中该屏蔽层包括一光致抗蚀剂层。
10.如权利要求8所述的制作沟槽电容的方法，其中该屏蔽层包括一硬屏蔽层、一底部抗反射层设于该硬屏蔽层上以及一光致抗蚀剂层设于该底部抗反射层上。
11.如权利要求10所述的制作沟槽电容的方法，其中该硬屏蔽层选自下列材料中的至少一种：介电材料、二氧化硅、氮化硅、氮氧化硅、磷硅玻璃、硼磷硅玻璃、硅氧化物或碳化物。
12.如权利要求8所述的制作沟槽电容的方法，还包括于形成该等深沟槽后，于各该深沟槽内形成一电容下电极、一电容介电层与一电容上电极的步骤。
13.如权利要求12所述的制作沟槽电容的方法，其中该深沟槽电容结构的电容介电层为氧化/氮化/氧化介电层。
14.一种沟槽电容，包括：
一基底；
一浅沟隔离，位于该基底中；
多个深沟槽，位于该浅沟隔离的周围，且各该深沟槽与该浅沟隔离接触部分具有一垂直状的内壁，而其未与该浅沟隔离接触部分则具有一圆弧状的内壁，其中该图弧状的内壁可增加有效电容面积；以及
多个电容结构，分别位于各该深沟槽之内。
15.如权利要求14所述的沟槽电容，其中各该电容结构包括一电容下电极、一电容介电层与一电容上电极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |