CN103943642A

CN103943642A - 一种器件隔离工艺及cis器件结构

Info

Publication number: CN103943642A
Application number: CN201410141567.0A
Authority: CN
Inventors: 王连红; 陈俊
Original assignee: Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Current assignee: Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date: 2014-04-09
Filing date: 2014-04-09
Publication date: 2014-07-23

Abstract

本发明涉及集成电路制造领域，尤其涉及一种器件隔离工艺及CIS器件结构，通过在进行背光照射工艺时，于衬底背面减薄工艺后，在该衬底的背面覆盖一硬掩模层，并以该硬掩模层为掩模在衬底中对应的隔离区域中刻蚀形成隔离通孔，并继续在该隔离通孔中制备第一隔离孔结构和第二隔离孔结构；由于位于衬底中的第一隔离孔结构的材质为绝缘材料，可以有效的隔离该衬底中的电子串扰，而位于硬掩模层中的第二隔离孔的材质则为金属或金属氧化物，又能有效的隔离相邻的像素单元之间的光子串扰，进而有效的降低了CIS器件结构中的串扰现象，大大的提高了制备的CIS器件的性能。

Description

一种器件隔离工艺及CIS器件结构

技术领域

本发明涉及集成电路制造领域，尤其涉及一种器件隔离工艺及CIS器件结构。

背景技术

目前，CIS（Contact Image Sensor，接触式图像器）器件中的像素（Pixel）之间普遍存在着串扰现象，该串扰现象主要是由于CIS器件中光电二极管之间的光子串扰及光电子串扰造成的；虽然传统的工艺中可通过设置金属栅格（Metal Grid）来降低上述的光子串扰给器件带来的影响，但CIS器件中还会因为光电子串扰问题而产生串扰现象，进而会大大降低CIS器件的性能。

中国专利（CN 102299163A）记载了一种图像传感器，包括形成于带有绝缘埋层的半导体衬底的顶层半导体层上的感光结构和像素读出电路；感光结构包括横向排列的三个掺杂区，在耗尽区上形成有一厚非均匀的介质层，在介质层上形成有多晶硅层。感光结构的掺杂区为横向结构，能够使耗尽区的宽度突破SOI顶层半导体层厚度的限制，从而能够增加感光结构的吸收效率。该文献中并没有记载任何降低上述串扰现象相关的技术特征，故采用该文献记载的技术方案制备的图像传感器还是会存在串扰现象。

中国专利（CN 1941393A）记载了一种CIS及其制造方法，主要是通过注入离子形成器件隔离膜，并围绕器件隔离膜形成扩散区，进而最大化像素之间的器件分隔的隔离效应并防止互扰，但是该文献中并没有记载降低像素之间的光电子互扰相关的技术特征，故采用该文件记载的技术方案制备的CIS器件仍然会存在串扰现象。

发明内容

针对上述存在的问题，本发明公开一种器件隔离工艺及CIS器件结构，以克服现有技术中由于CIS器件中光电二极管之间的光子串扰及光电子串扰造成的串扰现象，进而影响器件性能的问题。

为了实现上述目的，本申请记载了一种器件隔离工艺，其中，所述器件隔离工艺包括：

提供一制备有隔离结构的衬底；

于所述衬底的背面制备一具有隔离通孔图形的硬掩膜层，并以该硬掩膜层为掩膜刻蚀所述衬底至所述隔离结构的表面，以在剩余的硬掩膜层和剩余的衬底中形成隔离通孔；

于所述隔离通孔中填充一绝缘层，并回刻部分该绝缘层后，于所述隔离通孔中形成第一隔离通孔结构；

继续制备一金属材料层充满剩余的隔离通孔，平坦化工艺后，于所述剩余的隔离通孔中形成第二隔离通孔结构；

其中，所述第一隔离通孔结构和所述第二隔离通孔结构充满所述隔离通孔，且所述第一隔离通孔结构充满所述隔离通孔位于所述剩余的衬底中的部分。

上述的器件隔离工艺，其中，所述衬底的正面表面上还设置有CIS器件结构，且所述隔离工艺还包括：

对所述衬底的背面进行减薄工艺后，制备所述硬掩模层，并采用光刻工艺于所述硬掩模层上制备所述隔离通孔图形。

上述的器件隔离工艺，其中，所述CIS器件结构包括若干像素单元，所述隔离结构隔离相邻的两所述像素单元，且该隔离通孔贯穿位于所述隔离结构下方的衬底。

上述的器件隔离工艺，其中，所述硬掩模层的材质为绝缘介电质材料。

上述的器件隔离工艺，其中，所述绝缘介电质材料为二氧化硅和/或氮化硅。

上述的器件隔离工艺，其中，采用深沟槽刻蚀工艺制备所述隔离通孔。

上述的器件隔离工艺，其中，采用化学气相沉积工艺或炉管生长工艺等工艺于所述隔离通孔中填充所述绝缘层。

上述的器件隔离工艺，其中，所述绝缘层的材质为氧化硅和/或氮化硅和/或无掺杂多晶硅等。

上述的器件隔离工艺，其中，所述金属材料层的材质为金属或金属氧化物。

上述的器件隔离工艺，其中，所述平坦化工艺为CMP工艺或刻蚀工艺。

上述的器件隔离工艺，其中，所述隔离通孔的深度为1μm～5μm。

本申请还提供了一种CIS器件结构，其中，所述CIS器件结构包括：

一正面表面设置有若干像素单元结构的衬底，且该衬底中还设置有用于隔离相邻的两所述像素单元结构的隔离结构；

一覆盖所述衬底背面表面的硬掩模层；

一贯穿位于所述隔离结构下方的衬底和硬掩模层的隔离通孔，且该隔离通孔中设置有第一隔离通孔结构和第二隔离通孔结构；

其中，所述第一隔离通孔结构位于所述衬底中，所述第二隔离通孔结构位于所述硬掩模层中，且所述第一隔离通孔结构的材质为绝缘材料，所述第二隔离通孔结构的材质为金属或金属氧化物。

上述的CIS器件结构，其中，所述第一隔离通孔结构和所述第二隔离通孔结构充满所述隔离通孔。

上述的CIS器件结构，其中，所述硬掩模层的材质为绝缘介电质材料。

上述的CIS器件结构，其中，所述绝缘介电质材料为二氧化硅和/或氮化硅等。

上述的CIS器件结构，其中，所述绝缘材料为氧化硅和/或氮化硅和/或无掺杂多晶硅等。

上述的CIS器件结构，其中，所述隔离通孔的深度为1μm～5μm。

综上所述，本申请一种器件隔离工艺及CIS器件结构，通过在进行背光照射工艺（backside illumination，简称BSI）时，于衬底（如晶圆等）背面减薄工艺后，在该衬底的背面覆盖一材质为绝缘材料的硬掩模层（hard mask），并以该硬掩模层为掩模在上述的衬底中对应的隔离区域刻蚀形成隔离通孔，并继续该隔离通孔中制备第一隔离通孔结构和第二隔离通孔结构，以充满该隔离通孔；由于位于上述衬底中的第一隔离通孔结构的材质为绝缘材料，可以有效的隔离该衬底中的电子串扰，而位于硬掩模层中的第二隔离通孔的材质则为金属或金属氧化物，还能有效的隔离相邻的像素单元（如光电二极管等）之间的光子串扰，进而有效的降低了制备的CIS器件结构产生串扰现象的几率，提高了CIS器件结构的性能和良率。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1～10是本发明实施例中器件隔离工艺的流程构示意图；

图11是本发明实施例中CIS器件结构示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

下面结合附图1～10对本发明的器件隔离工艺进行详细说明。

本申请中的器件隔离工艺可应用于CIS器件的制备工艺中（也可应用于其他一切需要器件隔离的产品制备工艺中），尤其是在BSI工艺中，通过利用深沟槽（deep trench）技术，能够同时实现隔离光子串扰和光电子串扰，具体的：

首先，提供一制备有隔离结构的半导体衬底；优选的，该半导体衬底可为BSI中的晶圆，如图1所示，在晶圆（即硅衬底）11的正面部分制备有若干像素单元12，且每个像素单元12中均设置有光电二极管；其中，在相邻的两像素单元12之间的晶圆11中还嵌入设置有隔离结构（如浅沟槽隔离结构（STI）等）13；图2是图1中所示结构的俯视图，如图2所示，像素单元12按照阵列方式进行排列，而隔离结构13则将相邻的像素单元12隔离，形成网格形状的结构。

其次，对晶圆11的背面进行减薄工艺，形成如图3所示的结构；其中，图1所示的结构中晶圆11的上表面为正面（即晶圆11与像素单元12接触的表面为正面），晶圆11的下表面为背面，而图3所示的结构中减薄工艺后剩余的晶圆111的上表面为背面，剩余的晶圆111的下表面为正面；即相当于将图1中所示的结构经过翻转后，对晶圆11的背面进行减薄工艺，进而形成如图3所示的结构

优选的，在进行上述的减薄工艺时，可根据具体的工艺需求于晶圆11的背面将该晶圆11减薄，以使得剩余的晶圆111的厚度满足后续工艺的需求。

之后，制备一硬掩膜层14覆盖在上述剩余的晶圆111暴露的背面表面上，形成如图4所示的结构；如图4所示，该硬掩膜层14可为一层、两层或者多层结构（图4中仅示出一层结构的硬掩膜层，也可根据工艺需求形成两层或多层结构的硬掩膜层），优选的可通过沉积薄膜工艺或薄膜生长工艺，沉积或生长绝缘介电质材料（优选的可为高K介电质材料（如氧化铪等）等）制备该硬掩膜层14，且该绝缘介电质材料也可为二氧化硅和/或氮化硅等。

然后，于硬掩膜层的表面涂覆光刻胶后，经曝光、显影工艺后，形成具有隔离通孔图形16的光阻15，进而形成如图5所示的结构；其中，如图5所示，该隔离通孔图形16位于隔离结构13上方剩余的晶圆111中隔离区域112的上方。

进一步的，继续以上述的光阻为掩膜，可选用深沟槽刻蚀工艺刻蚀硬掩膜层14和剩余的晶圆111至隔离结构13的上表面（即位于隔离区域112中的剩余的晶圆均被去除），以在剩余的硬掩膜层141和保留的晶圆113中形成隔离通孔114，灰化去除上述的光阻后，形成如图6所示的结构；优选的，该隔离通孔114的深度可为1μm～5μm（如1μm、3μm、4μm或5μm等）。

进一步的，采用化学气相沉积工艺（如高深宽比（HARP）或HDP填充工艺等）或炉管生长工艺，于隔离通孔114中填充一材质为无掺杂多晶硅等的绝缘层17，形成如图7所示的结构；继续回刻工艺，部分刻蚀上述的绝缘层17，即如图8所示，将位于剩余的硬掩膜层141上表面的绝缘层141全部去除，同时还将位于隔离通孔114中的一部分回刻掉，形成剩余的隔离通孔1141，并使得剩余的绝缘层171形成第一隔离结构；优选的，该剩余的绝缘层171的上表面要高于或略微高于保留的晶圆113的上表面（即第一隔离结构充满隔离通孔114位于保留的晶圆113中的部分），以使得该绝缘的第一隔离结构能够隔离保留的晶圆113中光电子串扰（即相邻像素单元12之间的光电子串扰）。

进一步的，如图9～10所示，继续于剩余的隔离通孔1141中填充金属材料层18，并继续采用平坦化工艺去除多余的金属材料层后，使得剩余的金属材料层181充满上述剩余的隔离通孔1141，进而形成第二隔离结构；优选的，上述金属材料层18的材质为金属或金属氧化物等，这样才能将相邻的像素单元12之间的光子串扰隔离。

优选的，也可在进行上述的平坦化工艺前，先对金属材料层18进行回刻工艺后，再利用化学机械研磨（CMP）工艺使得其平坦化，以去除位于剩余的硬掩膜层141的表面的金属材料层。

优选的，上述的第一隔离结构和第二隔离结构共同充满隔离通孔114。

本申请的另一实施例为一种CIS器件结构，优选的该CIS器件结构可选用上述的器件隔离工艺进行制备。如图11所示，上述的CIS器件结构包括：

一制备CIS器件结构的衬底21，该衬底21的正面表面上设置有若干个像素单元结构22，且该衬底21中还设置有用于隔离相邻的两个像素单元结构22的隔离结构23（如STI结构等）；在衬底21的背面表面上覆盖有材质为绝缘介电质材料（如二氧化硅或氮化硅等）的硬掩膜层24，一隔离通孔（图中未示出）设置于上述隔离结构23的下方，且该隔离通孔贯穿位于隔离结构23下方的衬底21和硬掩模层24；其中，在位于衬底21中的隔离通孔中填充有材质为绝缘材料（如氧化硅和/或氮化硅等）的第一隔离结构26，在位于硬掩膜层24中的隔离通孔中填充有材质为金属材料（如金属或金属氧化物等）的第二隔离结构25，且该第一隔离结构26和第二隔离结构25共同将隔离通孔充满。

优选的，上述隔离通孔的深度为1μm～5μm（如1μm、2μm、4μm或5μm等）。

综上所述，本申请一种器件隔离工艺及CIS器件结构，通过在进行背光照射工艺时，于衬底（如晶圆等）背面减薄工艺后，在该衬底的背面覆盖一材质为绝缘材料的硬掩模层，并以该硬掩模层为掩模在上述的衬底中对应的隔离区域刻蚀形成隔离通孔，并继续该隔离通孔中制备第一隔离通孔结构和第二隔离通孔结构，以充满该隔离通孔；由于位于上述衬底中的第一隔离通孔结构的材质为绝缘材料，可以有效的隔离该衬底中的电子串扰，而位于硬掩模层中的第二隔离通孔的材质则为金属或金属氧化物，还能有效的隔离相邻的像素单元（如光电二极管等）之间的光子串扰，进而有效的降低了制备的CIS器件结构产生串扰现象的几率，提高了CIS器件结构的性能和良率。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims

1.一种器件隔离工艺，其特征在于，所述器件隔离工艺包括：

提供一制备有隔离结构的衬底；

2.如权利要求1所述的器件隔离工艺，其特征在于，所述衬底的正面表面上还设置有CIS器件结构，且所述隔离工艺还包括：

3.如权利要求2所述的器件隔离工艺，其特征在于，所述CIS器件结构包括若干像素单元，所述隔离结构隔离相邻的两所述像素单元，且该隔离通孔贯穿位于所述隔离结构下方的衬底。

4.如权利要求1所述的器件隔离工艺，其特征在于，所述硬掩模层的材质为绝缘介电质材料。

5.如权利要求4所述的器件隔离工艺，其特征在于，所述绝缘介电质材料为二氧化硅和/或氮化硅。

6.如权利要求1所述的器件隔离工艺，其特征在于，采用深沟槽刻蚀工艺制备所述隔离通孔。

7.如权利要求1所述的器件隔离工艺，其特征在于，采用化学气相沉积工艺或炉管生长工艺于所述隔离通孔中填充所述绝缘层。

8.如权利要求1所述的器件隔离工艺，其特征在于，所述绝缘层的材质为氧化硅和/或氮化硅和/或无掺杂多晶硅。

9.如权利要求1所述的器件隔离工艺，其特征在于，所述金属材料层的材质为金属或金属氧化物。

10.如权利要求1所述的器件隔离工艺，其特征在于，所述平坦化工艺为CMP工艺或刻蚀工艺。

11.如权利要求1～10中任意一项所述的器件隔离工艺，其特征在于，所述隔离通孔的深度为1μm～5μm。

12.一种CIS器件结构，其特征在于，所述CIS器件结构包括：

一覆盖所述衬底背面表面的硬掩模层；

13.如权利要求12所述的CIS器件结构，其特征在于，所述第一隔离通孔结构和所述第二隔离通孔结构充满所述隔离通孔。

14.如权利要求12所述的CIS器件结构，其特征在于，所述硬掩模层的材质为绝缘介电质材料。

15.如权利要求14所述的CIS器件结构，其特征在于，所述绝缘介电质材料为二氧化硅和/或氮化硅。

16.如权利要求12所述的CIS器件结构，其特征在于，所述绝缘材料为氧化硅和/或氮化硅和/或无掺杂多晶硅。

17.如权利要求12～16中任意一项所述的CIS器件结构，其特征在于，所述隔离通孔的深度为1μm～5μm。