CN104934530B - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体存储技术领域。本发明的半导体器件的制造方法，将形成双沟槽隔离结构的工艺集成在标准的CMOS工艺之中，简化了半导体器件的制造工艺；并且，通过先形成浅沟槽隔离后形成深沟槽隔离的工艺优化，降低了在形成浅沟槽隔离的过程中内核区域与外围区域之间的刻蚀负载效应，提高了半导体器件的良率。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体存储技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

相变存储器（phase change memory，PCM）作为一种非易失存储器，由于其在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面的优势，在半导体存储技术领域中得到了广泛的应用。现有技术中的一种相变存储器的结构如图1所示，包括位于半导体衬底100上的字线（word line）1001、位线（bit line）1002、选通二极管11和相变电阻12。其中，在相变存储器中，通常还包括用于隔离选通二极管11的双沟槽隔离结构（dualtrench isolated structure）。现有技术的主要挑战在于，如何在与标准CMOS工艺完全兼容的情况下制备双沟槽隔离结构。

现有技术中的相变存储器的制造方法，主要包括如下步骤：

步骤E1：提供包括内核区域与外围区域的半导体衬底，在半导体衬底的内核区域内形成重掺杂的埋入式字线。

示例性地，半导体衬底为P型衬底，字线为N+掺杂。

步骤E2：在半导体衬底上形成外延层（epitaxial layer）。

步骤E3：在内核区域形成深沟槽隔离（DTI）101，如图2A所示。

步骤E4：在内核区域和外围区域同时分别形成浅沟槽隔离（STI）201，如图2B所示。

在上述的相变存储器的制造方法中，在刻蚀形成用于容置浅沟槽隔离的浅沟槽的过程中，在内核区域与外围区域之间存在严重的有源区刻蚀负载效应（loading effect），即，形成的浅沟槽的深度不同。在刻蚀形成浅沟槽的过程中（有源区刻蚀），可能在外围区域的隔离区域产生子沟槽问题（Sub-trench issue），即，在浅沟槽之外额外形成沟槽。此外，在内核区域的深沟槽隔离与浅沟槽隔离相交的区域很容易出现硅篱笆（Si fence）现象，即，在浅沟槽内存在硅刻蚀不充分的问题。此外，由于深沟槽隔离201的深度比较大，单纯通过高纵横比氧化物填充工艺往往无法形成满足要求的深沟槽隔离，现有技术中往往通过在填充工艺后增加退火工艺来形成满足要求的深沟槽隔离，然而，高温退火工艺会影响字线的性能并且会导致高的深沟槽隔离衬垫电流。

因此，为解决上述技术问题，本发明提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法。

本发明实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供包括内核区域与外围区域的半导体衬底，在所述内核区域内形成埋入式字线；

步骤S102：在所述半导体衬底上形成外延层；

步骤S103：在所述内核区域和所述外围区域分别形成浅沟槽隔离，其中所述浅沟槽隔离的底部不高于所述外延层的下表面；

步骤S104：在所述内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向延伸的深沟槽隔离，其中所述深沟槽隔离的底部不高于所述字线的下表面。

可选地，在所述步骤S103中，所述浅沟槽隔离的深度为1000-5000和/或，所述浅沟槽隔离的侧壁与所述半导体衬底的上表面的夹角大于85℃。

可选地，所述步骤S103包括：

步骤S1031：在所述外延层上形成第一硬掩膜层，利用所述第一硬掩膜层进行刻蚀，以在所述内核区域与所述外围区域分别形成用于容置浅沟槽隔离的浅沟槽；

步骤S1032：在所述浅沟槽内形成覆盖所述浅沟槽的底部以及侧壁的浅沟槽隔离衬垫层；

步骤S1033：在所述浅沟槽内形成位于所述浅沟槽隔离衬垫层之上的浅沟槽隔离。

可选地，所述第一硬掩膜层的材料为氮化硅；并且，在所述步骤S1031中，在形成所述第一硬掩膜层的步骤之前还包括形成位于所述外延层之上的缓冲层的步骤。

其中，所述缓冲层的材料包括氧化物。

可选地，所述步骤S1033包括：

利用高纵横比填充工艺在所述浅沟槽内填充氧化物；

对所述氧化物进行退火处理；

通过化学机械抛光工艺去除过量的氧化物以形成所述浅沟槽隔离。

可选地，所述退火处理的温度大于1000℃，工艺时间为10-60分钟。

可选地，在所述步骤S104中，所述深沟槽隔离包括位于下部的非掺杂的多晶硅和位于上部的氧化物。

可选地，所述步骤S104包括：

步骤S1041：在所述半导体衬底上形成第二硬掩膜层，利用所述第二硬掩膜层进行刻蚀，以在所述内核区域形成用于容置深沟槽隔离的深沟槽；

步骤S1042：在所述深沟槽内形成覆盖所述深沟槽的底部以及侧壁的深沟槽隔离衬垫层；

步骤S1043：在所述深沟槽内形成位于所述深沟槽的下部分的深沟槽隔离的第一部分；

步骤S1044：在所述深沟槽内形成位于所述深沟槽隔离的第一部分之上的深沟槽隔离的第二部分，其中，所述深沟槽隔离的第一部分与所述深沟槽隔离的第二部分构成所述深沟槽隔离。

可选地，在所述步骤S1041中，所述第二硬掩膜层包括自下而上层叠的离子体增强氧化物层、非晶碳层和介电抗反射层。

可选地，在所述步骤S1042中，形成所述深沟槽隔离衬垫层的方法包括快速热氧化法和炉管工艺；和/或，所述深沟槽隔离衬垫层的厚度为20-100

可选地，所述步骤S1043包括：

在所述深沟槽内填充非掺杂的多晶硅；

通过刻蚀去除所述非掺杂的多晶硅位于所述深沟槽的上部以及所述深沟槽之外的部分，以形成所述深沟槽隔离的第一部分。

可选地，所述步骤S1044包括：

通过高纵横比工艺在所述深沟槽的上部填充氧化物；

通过化学机械抛光工艺去除过量的氧化物，以形成所述深沟槽隔离的第二部分。

可选地，在所述步骤S101中，形成所述字线的方法为离子注入，其中，所述离子注入采用的掺杂物包括As、P、Sb、B和BF₂中的至少一种，离子注入的能量为10-80KeV。

可选地，在所述步骤S102中，形成所述外延层的方法为外延生长法，其中，在外延生长工艺中采用的气体包括DCS和SiH₄中的至少一种，工艺温度为600-1150℃。

可选地，在所述步骤S102中，所述外延层的厚度为1000-8000

其中，在所述步骤S103中，所述浅沟槽隔离的厚度不小于所述外延层的厚度。

本发明的半导体器件的制造方法，将形成双沟槽隔离结构的工艺集成在标准的CMOS工艺之中，简化了半导体器件的制造工艺；并且，通过先形成浅沟槽隔离后形成深沟槽隔离的工艺优化，降低了在形成浅沟槽隔离的过程中内核区域与外围区域之间的刻蚀负载效应，提高了半导体器件的良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有技术中的相变存储器的结构示意图；

图2A至图2B为现有技术中的相变存储器的制造方法的相关步骤形成的结构的俯视图；

图3A至图3B为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的俯视图；

图4A至图4J为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；

图5为本发明实施例的半导体器件的制造方法的一种示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明实施例的半导体器件的制造方法，可以用于制造相变存储器或包括相变存储器的半导体器件，如SOC器件等。在该半导体器件中，可以包括作为相变存储器的选通管组成的二极管阵列以及由标准CMOS器件等构成的外围器件。

下面，参照图3A至图3B、图4A至图4J以及图5来描述本发明实施例的半导体器件的制造方法。其中，图3A至图3B为实施例的半导体器件的制造方法的相关步骤形成的结构的俯视图；图4A至图4J为实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图5为本发明实施例的半导体器件的制造方法的一种示意性流程图。

概括而言，本实施例的半导体器件的制造方法，包括如下步骤：

步骤A1：提供包括内核区域与外围区域的半导体衬底，在半导体衬底的内核区域内形成重掺杂的埋入式字线。

示例性地，半导体衬底为P型衬底，字线为N+掺杂。

步骤A2：在半导体衬底上形成外延层（epitaxial layer）。

步骤A3：在内核区域和外围区域同时分别形成浅沟槽隔离（STI）103，如图2A所示。

步骤A4：在内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向延伸的深沟槽隔离（DTI）105，如图2B所示。

示例性地，深沟槽隔离（DTI）105垂直于浅沟槽隔离（STI）103，如图2B所示。其中，浅沟槽隔离103的底部不高于所述外延层的下表面，深沟槽隔离103的底部不高于所述字线的下表面，以保证形成的双沟槽隔离结构（包括浅沟槽隔离103和深沟槽隔离105）具有良好的隔离效果。

具体地，本实施例的半导体器件的制造方法，包括如下步骤：

步骤B1：提供包括内核区域与外围区域的半导体衬底100，在半导体衬底100的内核区域内形成重掺杂的埋入式字线1001。

示例性地，半导体衬底为P型衬底，字线为N+掺杂。形成字线1001的方法为离子注入，该离子注入所采用的掺杂物包括As、P、Sb、B和BF₂中的至少一种。离子注入的能量在10KeV至80KeV之间。

在本实施例中，在形成字线1001的步骤之后，还可以包括进行热退火的步骤。

步骤B2：在半导体衬底上形成外延层（epitaxial layer）101。

示例性地，形成外延层（epitaxial layer）101的方法为外延生长法。在外延生长的过程中，采用的气体包括DCS和SiH₄中的至少一种，工艺温度控制在600℃至1150℃之间。形成的外延层101的厚度控制在1000至8000之间。

步骤B3：在外延层（epitaxial layer）101上形成氧化物层2001与氮化硅层2002，在氮化硅层2002上形成底部抗反射层2003和图形化的光刻胶2004。其中，氧化物层2001为缓冲层，氮化硅层2002为硬掩膜层（记作第一硬掩膜层）。

经过步骤B1至B3，形成的结构如图4A所示。优选地，为了获得更好的刻蚀效果，进一步减轻刻蚀负载效应，氮化硅层2002的厚度控制在600至1000之间，氧化物层2001的厚度控制在30至100之间。

步骤B4：首先，通过刻蚀在半导体衬底100的内核区域和外围区域分别形成用于容置浅沟槽隔离（STI）的浅沟槽1011，去除图形化的光刻胶2004，如图4B所示。然后，在浅沟槽1011内形成覆盖所述浅沟槽1011的底部以及侧壁的浅沟槽隔离衬垫层102，再形成位于所述浅沟槽1011内且位于所述浅沟槽隔离衬垫层102之上的浅沟槽隔离103，如图4C所示。

示例性地，形成浅沟槽隔离103的方法包括：

A.利用高纵横比填充工艺在所述浅沟槽1011内填充氧化物。

B.对所述氧化物进行退火处理。其中，退火处理的工艺温度应大于1000℃，工艺时间控制在10-60分钟。进行退火处理的目的在于，使填充的氧化物更加致密，提高最终形成的浅沟槽隔离的隔离效果。

C.通过化学机械抛光工艺去除过量的氧化物以形成所述浅沟槽隔离。

当然，上述形成浅沟槽隔离103的方法仅用于示例，还可以采用其他方法来形成浅沟槽隔离103，例如，在上述方法中省略退火的步骤（步骤B）。

其中，位于内核区域的浅沟槽1011的底部延伸至外延层101的上表面或外延层101内部，即，浅沟槽隔离102的深度不小于（大于等于）外延层101的厚度。并且，位于外围区域的浅沟槽1011与位于内核区域的浅沟槽1011的深度相同。

示例性地，浅沟槽隔离衬垫层102的材料为氧化物层，浅沟槽隔离103的材料也为氧化物层。形成浅沟槽隔离103的方法为：在浅沟槽1011填充氧化物层并进行CMP。其中，浅沟槽隔离103的深度为1000-5000浅沟槽隔离103的侧壁与半导体衬底100的上表面的夹角大于85℃，以保证形成的浅沟槽隔离103的隔离效果。

本实施例的刻蚀形成浅沟槽1011的工艺，与现有的标准CMOS工艺完全兼容，可以采用CMOS有源区刻蚀的标准配比（recipe）进行。

由于在深沟槽隔离之前形成浅沟槽隔离，因此，在刻蚀形成浅沟槽的过程中，在内核区域与外围区域之间的刻蚀负载效应（loading effect）得到降低，可以抑制在外围区域的隔离区域出现子沟槽问题（Sub-trench issue），并可减轻甚至避免在浅沟槽内出现硅篱笆（Si fence）现象，因而可以提高半导体器件的良率。

步骤B5：首先，在半导体衬底上（示例性地，在氮化硅层2002上）形成包括等离子体增强氧化物层（PEOX）2005、非晶碳层（AC）2006和介电抗反射层（DARC）2007的硬掩膜层（记作第二硬掩膜层），在介电抗反射层（DARC）2007上形成图形化的光刻胶2008，如图4D所示。其中，图形化的光刻胶2008在内核区域具有开口。

然后，利用图形化的光刻2008对介电抗反射层（DARC）2007以及非晶碳层2006和等离子体增强氧化物层2005、氮化硅层2002进行刻蚀，以形成位于内核区域的开口2011’，如图4E所示。

接着，继续进行刻蚀以在内核区域形成延伸入半导体衬底100的用于容置深沟槽隔离的深沟槽2011，如图4F所示。

优选地，为了获得更好的刻蚀效果，对第二硬掩膜层按如下方案进行设置：等离子体增强氧化物层（PEOX）2005的厚度控制在1000至2500之间；非晶碳层（AC）2006的厚度控制在1000至3000之间；介电抗反射层（DARC）2007的厚度控制在200至650之间。示例性地，介电抗反射层可以为氮氧化硅。

步骤B6：首先，去除氮化硅层2002之上的第二硬掩膜层，在深沟槽2011内形成深沟槽隔离衬垫层104，并在深沟槽2011内填充非掺杂的多晶硅1050，如图4G所示。其中，形成深沟槽隔离衬垫层104的方法可以为快速热氧化法和炉管工艺，所述深沟槽隔离衬垫层的厚度可以为20-100

然后，通过刻蚀去除位于深沟槽2011上部以及深沟槽2011之外的非掺杂的多晶硅1050以形成深沟槽隔离的第一部分1051，如图4H所示。本步骤中，形成位于深沟槽2011上部的凹陷，如图4H所示。该凹陷的深度应控制在1000至4000之间；优选地，该凹陷的深度控制在1000左右。

最后，在深沟槽2011的上部沉积氧化物10520，如图4I所示。通过化学机械抛光工艺（CMP）去除过量的氧化物10520，以形成深沟槽隔离的第二部分1052，其中，深沟槽隔离的第一部分1051与深沟槽隔离的第二部分1052构成深沟槽隔离105，如图4J所示。其中，沉积氧化物层10520的方法，可以为高纵横比（Harp）填充工艺。此外，在化学机械抛光工艺之后，还可以包括去除氮化硅层2002的步骤，其中，去除氮化硅层2002的方法可以为采用磷酸清洗或其他合适的方法。

在本实施例中，相对于仅以氧化物等一种材料形成深沟槽隔离105，这一双层的深沟槽隔离结构具有更好的隔离效果。其中，深沟槽隔离105中位于底部的未掺杂的多晶硅的顶端的一般应高于埋入式字线1001的高度，以保证更好的隔离效果。并且，由于深沟槽隔离105分成两部分形成，通过普通填充工艺（例如：高纵横比填充工艺）即可形成满足要求的深沟槽隔离，可以省略现有技术中在填充工艺后的退火工艺，因此可以保证字线的性能以及深沟槽隔离衬垫层不受不良影响，提高半导体器件的性能，而且可以降低热预算。

在本实施例中，由于深沟槽隔离105沿列的方向延伸，浅沟槽隔离103沿行的方向延伸，因此，在本实施例中，浅沟槽隔离103垂直于深沟槽隔离105。这一垂直的位置关系，便于深沟槽隔离与浅沟槽隔离共同对后续形成的二极管进行隔离。

至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍，在步骤B6之后，还可以包括形成选通二极管的步骤，形成相变电阻的步骤，以及形成位线的步骤等，此处不再赘述。

本发明的半导体器件的制造方法，将形成双沟槽隔离结构（浅沟槽隔离103与深沟槽隔离105）的工艺集成在标准的CMOS工艺之中，实现了双沟槽隔离的制造工艺与标准CMOS工艺的兼容，简化了半导体器件的制造工艺。并且，通过先形成浅沟槽隔离后形成深沟槽隔离，可以降低在形成浅沟槽隔离的过程中，内核区域与外围区域之间的有源区刻蚀负载效应，提高了半导体器件的良率。

此外，由于深沟槽隔离105分成两部分形成，通过填充工艺即可形成满足要求的深沟槽隔离，可以省略现有技术中在填充工艺后的退火工艺，因此可以保证字线的性能以及深沟槽隔离衬垫层不受不良影响，能够提高半导体器件的性能，并且，可以降低热预算。

图5示出了本发明实施例提出的一种半导体器件的制造方法的一种典型流程图，用于简要示出该制造方法的典型流程。具体包括：

步骤S101：提供包括内核区域与外围区域的半导体衬底，在所述内核区域内形成埋入式字线；

步骤S102：在所述半导体衬底上形成外延层；

步骤S103：在所述内核区域和所述外围区域分别形成浅沟槽隔离，其中所述浅沟槽隔离的底部不高于所述外延层的下表面；

步骤S104：在所述内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向延伸的深沟槽隔离，其中所述深沟槽隔离的底部不高于所述字线的下表面。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供包括内核区域与外围区域的半导体衬底，在所述内核区域内形成埋入式字线；

步骤S102：在所述半导体衬底上形成外延层；

步骤S103：在所述内核区域和所述外围区域分别形成浅沟槽隔离，其中所述浅沟槽隔离的底部不高于所述外延层的下表面；

步骤S104：在所述内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向延伸的深沟槽隔离，以降低所述内核区域与所述外围区域之间的刻蚀负载效应，其中所述深沟槽隔离的底部不高于所述字线的下表面。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述浅沟槽隔离的深度为和/或，所述浅沟槽隔离的侧壁与所述半导体衬底的上表面的夹角大于85℃。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：

步骤S1031：在所述外延层上形成第一硬掩膜层，利用所述第一硬掩膜层进行刻蚀，以在所述内核区域与所述外围区域分别形成用于容置浅沟槽隔离的浅沟槽；

步骤S1032：在所述浅沟槽内形成覆盖所述浅沟槽的底部以及侧壁的浅沟槽隔离衬垫层；

步骤S1033：在所述浅沟槽内形成位于所述浅沟槽隔离衬垫层之上的浅沟槽隔离。

4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第一硬掩膜层的材料为氮化硅；并且，在所述步骤S1031中，在形成所述第一硬掩膜层的步骤之前还包括形成位于所述外延层之上的缓冲层的步骤。

5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述缓冲层的材料包括氧化物。

6.如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤S1033包括：

利用高纵横比填充工艺在所述浅沟槽内填充氧化物；

对所述氧化物进行退火处理；

通过化学机械抛光工艺去除过量的氧化物以形成所述浅沟槽隔离。

7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述退火处理的温度大于1000℃，工艺时间为10-60分钟。

8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述深沟槽隔离包括位于下部的非掺杂的多晶硅和位于上部的氧化物。

9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S104包括：

步骤S1041：在所述半导体衬底上形成第二硬掩膜层，利用所述第二硬掩膜层进行刻蚀，以在所述内核区域形成用于容置深沟槽隔离的深沟槽；

步骤S1042：在所述深沟槽内形成覆盖所述深沟槽的底部以及侧壁的深沟槽隔离衬垫层；

步骤S1043：在所述深沟槽内形成位于所述深沟槽的下部分的深沟槽隔离的第一部分；

步骤S1044：在所述深沟槽内形成位于所述深沟槽隔离的第一部分之上的深沟槽隔离的第二部分，其中，所述深沟槽隔离的第一部分与所述深沟槽隔离的第二部分构成所述深沟槽隔离。

10.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S1041中，所述第二硬掩膜层包括自下而上层叠的离子体增强氧化物层、非晶碳层和介电抗反射层。

11.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S1042中，形成所述深沟槽隔离衬垫层的方法包括快速热氧化法和炉管工艺；和/或，所述深沟槽隔离衬垫层的厚度为

12.如权利要求9所述的半导体器件的制造方法，其特征在于，所述步骤S1043包括：

在所述深沟槽内填充非掺杂的多晶硅；

通过刻蚀去除所述非掺杂的多晶硅位于所述深沟槽的上部以及所述深沟槽之外的部分，以形成所述深沟槽隔离的第一部分。

13.如权利要求9所述的半导体器件的制造方法，其特征在于，所述步骤S1044包括：

通过高纵横比工艺在所述深沟槽的上部填充氧化物；

通过化学机械抛光工艺去除过量的氧化物，以形成所述深沟槽隔离的第二部分。