KR20020070554A - 반도체 메모리소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 게이트상의 반사방지막을 제거하여 패드간의 브리지현상을 방지할 수 있는 반도체 메모리소자 및 그의 제조방법에 관한 것이다.
본 발명의 반도체 메모리소자의 제조방법은 액티브 영역상에 게이트산화막을 포함한 게이트가 형성되고, 게이트상부에 반사방지막이 형성되며, 상기 게이트양측에 제2도전형의 고농도 소오스/드레인 영역이 형성된 제1도전형의 반도체 기판을 제공하는 단계와; 기판전면상에 제1층간 절연막을 형성하는 단계와; 상기 제1층간 절연막을 식각하여 상기 고농도 소오스/드레인영역이 노출되도록 제1 및 제2콘택을 형성하는 단계와; 상기 제1 및 제2콘택에 제1 및 제2도전성 패드를 각각 형성하는 단계와; 상기 제1패드를 노출시키는 비어홀을 구비한 제2층간 절연막을 형성하는 단계와; 상기 비어홀을 포함한 제2층간 절연막상에 도전막을 형성하는 단계와; 상기 도전막을 식각하여 비어홀을 통해 상기 제1패드와 연결되는 비트라인을 형성함과 동시에 상기 제1 및 제2층간 절연막 및 그하부의 반사방지막을 식각하는 단계를 포함한다.
Description
본 발명은 반사방지막을 이용한 반도체 메모리소자에 관한 것으로서, 보다 구체적으로는 게이트상부의 반사방지막(ARC)을 제거하여 브리지발생을 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 메모리소자가 고집적화됨에 따라 메모리셀의 면적이 감소하고, 이에 따라 패턴의 크기도 점차 작아져 미세패턴화되고 있다. 반도체 소자의 패턴이 미세화됨에 따라, 이러한 미세패턴을 형성하기 위한 포토리소그라피공정중 노광시 발생되는 반사광에 의하여 미세패턴이 영향을 받게 된다. 반사광에 의한 영향을 방지하기 위하여 반사방지막(ARC, anti reflective coating)을 사용하였다.
이러한 반사방지막은 후속공정중에 적절한 방법으로 제거되는데, 게이트상에 형성된 반사방지막은 게이트전극물질의 건식식각시 그대로 게이트상에 존재하였으며, 후속공정에서도 식각되지 않고 남아있었다.
DRAM과 같은 반도체 메모리소자를 제조하는 경우, SAC(self-align contact) 공정후 SAC 콘택에 비트라인 또는 캐패시터용 패드를 형성한다. 이때, 패턴이 미세화됨에 따라 게이트상에 잔존하는 반사방지막이 패드와 패드간의 연결단자로 작용하여 브리지현상을 발생하게 되는 문제점이 있었다.
도 1은 종래의 게이트상에 반사방지막이 형성되어 있는 반도체 메모리소자의 개략적인 평면도를 도시한 것이다.
도 1을 참조하면, 다수의 게이트(10)가 소정의 간격을 두고 일방향으로 길게 연장형성되고, 다수의 비트라인(20)이 상기 게이트와 교차하는 방향으로 소정의 간격을 두고 연장 형성된다. 그리고, 액티브영역(30)에는 상기 비트라인(20)용 제1패드가 형성되는 DC(direct contact)인 제1콘택(31)과, 캐패시터용 제2패드가 형성되는 BC(buried contact)인 제2콘택(32)을 구비한다.
그리고, 상기 게이트(10)상에는 상기 게이트(10)와 동일한 형태의 패턴을 갖는 반사방지막(40)이 형성되어 있다.
도 2는 도 1의 1A-1A'선에 따른 단면구조를 도시한 것이다. 도 2를 참조하여 종래의 반도체 메모리소자의 제조방법을 설명하면 다음과 같다.
먼저, 반도체 기판(1)에 STI(shallow trench isolation)공정을 수행하여 소자분리용 소자분리막(2)을 형성한다. 이때, 소자분리막(2)으로 STI형 소자분리막을 형성하였으나, 다른 형태의 소자분리막을 형성할 수도 있다.
이어서, 반도체 기판(1)상에 게이트 절연막(11) 및 게이트 전극물질(12) 그리고 SAC용 마스크로 작용하는 질화막(13)과 반사방지막(40)을 기판전면에 증착한다.
이어서, 상기 반사방지막(40), 질화막(13), 게이트 전극물질(12) 및 게이트 절연막(11)을 통상적인 사진식각공정을 통해 식각한다. 이로써 게이트 절연막(11)을 구비한 게이트(10)가 형성된다. 이때, 상기 반사방지막(40)으로는 SiON막이 사용된다.
게이트(10) 형성후 기판으로 기판과 반대도전형을 갖는 불순물을 이온주입하여 고농도 소오스/드레인영역(15)을 형성한다. 이어서, 질화막을 기판전면에 증착하고 에치백하여 상기 게이트(10)의 측벽에 SAC 형성용 마스크로 작용하는 스페이서(16)를 형성한다. 이때, 도면상에는 도시되지 않았으나, 게이트 형성후 저농도 불순물을 이온주입하고 스페이서 형성후 고농도 불순물을 이온주입하여 LDD(lightly doped drain)구조의 소오스/드레인 영역을 형성할 수도 있다.
다음, 기판전면에 제1층간 절연막(17)을 형성한 다음 질화막(13), (16)을 이용한 통상적인 SAC공정을 진행하여, 상기 소오스/드레인영역(15)이 노출되도록 SAC 콘택(31, 32)을 형성한다. SAC콘택(31, 32)중 제1콘택(31)은 DC콘택이고 제2콘택(32)은 BC콘택이다.
패드용 도전성 물질, 예를 들면 폴리실리콘막을 제1층간 절연막(17)에 증착한 다음 패터닝하여 SAC콘택인 상기 제1콘택(31) 및 제2콘택(32)을 통해 소오스/드레인 영역(15)과 콘택되는 비트라인용 제1패드(21)와 캐패시터용 제2패드(22)를 형성한다.
이어서, 제1층간 절연막(17)상에 제2층간 절연막(18)을 증착한 다음 사진식각하여 비트라인용 제1패드(21)가 노출되도록 비어홀(19)을 형성한다. 제2층간 절연막(18)상에 상기 비어홀(19)을 통해 상기 제1패드(21)에 연결되는 비트라인용 도전막(20)을 형성한다.
도면상에는 도시되지 않았으나, 후속공정에서 상기 도전막(20)을 패터닝하여 비트라인을 형성하고, 상기 제2패드를 노출시키는 비어홀을 구비한 제3층간 절연막을 제2층간 절연막상에 형성하며, 캐패시터형성공정을 통해 상기 비어홀을 통해 제2패드에 연결되는 캐패시터를 형성하면 종래의 반도체 메모리소자가 제조된다.
상기한 바와같은 방법으로 제조된 반도체 메모리소자는 게이트전극물질의 패터닝시 반사광에 의한 패턴불량을 방지하기 위하여 사용된 반사방지막(40)이 제거되지 않고 게이트(10)상에 그대로 존재하게 된다.
따라서, 게이트상의 반사방지막(40)은 패턴이 미세화됨에 따라 SAC콘택인 제1콘택(31) 및 제2콘택(32)에 형성된 비트라인용 제1패드(21)와 캐패시터용 제2패드(22)간의 연결단자로 작용하여 브리지현상을 일으켜 쇼트불량을 일으키는 문제점이 있었다.
이를 방지하기 위하여 종래의 반사방지막으로 무기물질, 예를 들면 SiON 막을 사용하는 대신에 유기물질을 사용하는 방법도 제안되었으나, 이 방법 또한 고집적화된 미세패턴에서는 게이트 프로파일이 찌그러지는 불량 및 프로파일의 정확성이 떨어지는 문제점이 있었다.
종래의 반사방지막을 제거하는 방법으로는 질화막을 증착한 다음 에치백하여 게이트의 스페이서(16)를 형성할 때 게이트상의 반사방지막도 함께 식각하는 방법이 제안되었다. 상기 방법은 스페이서 형성을 위한 질화막의 에치백공정시 그 하부의 반사방지막을 제거하기 위하여 오버에칭을 하여야 하는데, 오버에칭시 기판의 실리콘이 소모되어 리세스가 발생된다. 따라서, 이러한 기판의 리세스발생에 따라 트랜지스터의 접합항복전압(junction breakdown voltage)가 감소하고 누설전류가 증가하여 리프레쉬 열화를 초래하는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 비트라인을 형성하기 위한 패터닝공정에서 층간 절연막 및 게이트상의 반사방지막을 함께 제거하여 줌으로써, 패드간의 브리지현상을 방지할 수 있을 뿐만 아니라 기판의 리세스발생을 방지할 수 있는 반도체 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래의 게이트상에 반사방지막이 형성된 반도체 메모리소자의 개략적 평면구조도,
도 2는 종래의 게이트상에 반사방지막이 형성된 반도체 메모리소자의 단면구조도,
도 3a 는 본 발명의 실시예에 따른 게이트상에 반사방지막이 제거된 반도체 메모리소자의 개략적 평면구조도,
도 3b는 도 3a의 3A-3A' 선에 따른 반도체 메모리소자의 개략적 단면 구조도,
도 4a 내지 도 4f는 본 발명의 실시예에 따른 게이트상의 반사방지막을 제거하는 방법을 설명하기 위한 반도체 메모리 소자의 제조공정도,
도 5a 및 도 5b는 각각 게이트상부의 반사방지막 식각된 본 발명의 반도체 메모리소자와 게이트상부에 반사방지막이 남아있는 종래의 반도체 메모리소자의 단면사진,
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 기판 101 : 소자분리막
110 : 게이트 111 : 게이트 산화막
112 : 게이트 전극물질 113, 116 : 질화막
130 : 액티브 영역 140 : 반사방지막
121, 122 : 패드 131, 132 : 콘택
115 : 소오스/드레인 영역 117, 118 : 층간 절연막
119 : 비어홀 120 : 비트라인
이와 같은 목적을 달성하기 위한 본 발명은 서로 이웃하도록 배열된 다수의 게이트와; 상기 게이트와 교차하도록 서로 이웃하여 배열된 다수의 비트라인과; 상기 비트라인과 콘택되는 제1콘택과 캐패시터와 콘택되는 제2콘택을 구비한 액티브 영역 및 상기 각 게이트상에 형성된 반사방지막을 포함하는 반도체 메모리소자에 있어서, 상기 반사방지막은 각 게이트상부중 서로 이웃하는 제1 및 제2패드사이의 액티브영역을 제외한 부분에만 형성되는 반도체 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 액티브 영역상에 게이트산화막을 포함한 게이트가 형성되고, 게이트상부에 반사방지막이 형성되고, 상기 게이트양측에 제2도전형의 고농도 소오스/드레인 영역이 형성된 제1도전형의 반도체 기판을 제공하는 단계와; 기판전면상에 제1층간 절연막을 형성하는 단계와; 상기 제1층간 절연막을 식각하여 상기 고농도 소오스/드레인영역이 노출되도록 제1 및 제2콘택을 형성하는 단계와; 상기 제1 및 제2콘택에 제1 및 제2도전성 패드를 각각 형성하는 단계와; 상기 제1패드를 노출시키는 비어홀을 구비한 제2층간 절연막을 형성하는 단계와; 상기 비어홀을 포함한 제2층간 절연막상에 도전막을 형성하는 단계와; 상기 도전막을 식각하여 비어홀을 통해 상기 제1패드와 연결되는 비트라인을 형성함과 동시에 상기 제1 및 제2층간 절연막 및 그하부의 반사방지막을 식각하는 단계를 포함하는 반도체 메모리소자의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 3a은 본 발명의 실시예에 따른 게이트상의 반사방지막이 제거된 반도체 메모리소자의 개략적인 평면구조를 도시한 것이고, 도3b는 도 3a의 3A-3A'선에 따른 반도체 메모리소자의 개략적인 단면구조를 도시한 것이다.
도 3a 및 도 3b를 참조하면, 다수의 게이트(110)가 소정의 간격을 두고 일방향으로 길게 연장형성되고, 다수의 비트라인(120)이 상기 게이트와 교차하는 방향으로 소정의 간격을 두고 연장 형성된다. 그리고, 액티브영역(130)에는 상기 비트라인(120)용 제1패드(121)가 형성되는 DC(direct contact)인 제1콘택(131)과, 캐패시터용 제2패드(122)가 형성되는 BC(buried contact)인 제2콘택(132)을 구비한다.
그리고, 상기 게이트(110)상에는 게이트형성시 반사광에 의한 영향을 최소화하기 위한 반사방지막(140)이 형성되는데, 상기 반사방지막(140)이 상기 게이트(110)중 서로 이웃하는 상기 제1콘택(131) 및 제2콘택(132)에 형성되는 비트라인용 패드(121)와 캐패시터용 패드(122)사이의 부분에서는 제거된다.
즉, 상기 게이트(110)상에 형성된 반사방지막(140)은 서로 이웃하는 패드(121), (122)사이 즉, 액티브영역의 게이트(110)상에 형성된 상기 반사방지막만이 제거되는데, 상기 비트라인(120)을 형성하기 위한 패터닝시, 제2층간 절연막(118)과 제1층간 절연막(117)을 식각할 때 게이트(110)상의 반사방지막도 함께 식각되어진다.
도 4a 내지 도 4e는 도 3b에 도시된 본 발명의 반도체 메모리소자의 제조공정도를 도시한 것이다.
도 4a를 참조하면, 반도체 기판(100)상에 게이트 절연막(111) 및 게이트 전극물질(112) 그리고 SAC형성용 마스크로 작용하는 질화막(113)과 반사방지막(140)을 위한 SiON막을 기판전면에 증착한다.
이어서, 상기 SiON막(140), 질화막(113), 게이트 전극물질(112) 및 게이트 절연막(111)을 통상적인 사진식각공정을 통해 식각한다. 이로써 게이트 절연막(111)을 구비한 게이트(110)가 형성되고, 게이트(110)상에 SAC형성용 질화막(113) 및 반사방지막(140)이 남아있다.
게이트(110) 형성후 기판(100)의 액티브 영역(130)으로 기판과 반대도전형을 갖는 고농도 불순물을 이온주입하여 고농도 소오스/드레인영역(115)을 형성한다.이어서, 질화막을 기판전면에 증착하고 에치백하여 상기 게이트(110)의 측벽에 SAC 형성을 위한 스페이서(116)를 형성한다. 이때, 도면상에는 도시되지 않았으나, 게이트 형성후 저농도 불순물을 이온주입하고 스페이서 형성후 고농도 불순물을 이온주입하여 LDD(lightly doped drain)구조의 소오스/드레인 영역을 형성할 수도 있다.
도 4b를 참조하면, 기판전면에 제1층간 절연막(117)으로 BPSG막을 증착한 다음, SAC콘택공정을 진행하여 상기 소오스/드레인영역(115)을 노출시키는 SAC 콘택(131), (132)를 형성한다.
상기 SAC 콘택(131), (132)중 제1콘택(131)은 후속공정에서 형성되는 비트라인용 패드가 형성될 DC 콘택이고, 제2콘택(132)은 후속공정에서 형성되는 캐패시터용 패드가 형성된 BC콘택이다.
도 4c를 참조하면, SAC콘택(131), (132)이 채워지도록 제1층간 절연막(117)상에 폴리실리콘막과 같은 도전막을 증착한 다음 패터닝하여 상기 제1 및 제2콘택(131), (132)을 통해 소오스/드레인 영역(115)과 콘택되는 제1 및 제2패드(121), (122)를 형성한다.
이때, 제1패드(121)는 후속공정에서 형성되는 비트라인을 소오스/드레인 영역과 연결시켜주기 위한 패드이고, 제2패드(122)는 후속공정에서 형성되는 캐패시터를 상기 소오스/드레인 영역과 연결시켜주기 위한 패드이다.
도 4d를 참조하면, 제1층간 절연막(117)상에 산화막으로된 제2층간 절연막(118)을 형성한 다음 통상의 사진식각공정을 통해 상기 제2층간 절연막(118)을 식각하여 상기 제1패드(121)를 노출시키는 비어홀(119)을 형성한다.
도 4e를 참조하면, 상기 비어홀(119)이 채워지도록 도전막(125)을 제2층간 절연막(118)상에 증착한 다음 패터닝하면 도 4f와 같이 된다. 즉, 통상의 사진식각공정을 통해 상기 도전막(125)을 식각하여 원하는 패턴의 비트라인(120)을 형성하고, 비트라인(120) 하부의 제2층간 절연막(118) 및 제1층간 절연막(117)을 식각한다.
제1층간 절연막(117)의 식각에 따라 게이트(110)의 반사방지막(140)이 노출되어지는데, 상기 제1층간 절연막(117)을 식각한 다음 노출된 반사방지막(140)을 식각하여 도 3a와 같이 이웃하는 패드(121), (122)사이의 액티브영역(130)의 게이트(110)상부의 반사방지막(140)을 제거한다. 이로써 SAC콘택형성시 마스크로 작용한 질화막(113)이 노출되어진다.
도면상에는 도시되지 않았으나, 비트라인을 포함한 기판전면에 BPSG막과 같은 제3층간 절연막을 증착한 다음 제2패드(122)가 노출되도록 식각하여 비어홀을 형성한다. 이어서, 제3층간 절연막상에 상기 비어홀을 통해 상기 제2패드(122)에 연결되는 캐패시터를 형성하면 본 발명의 게이트상의 반사방지막이 제거된 반도체 메모리소자가 제조된다.
도 5a 는 종래의 반도체 메모리소자에 있어서, 게이트상부에 반사방지막이 잔존하는 것을 보여주는 사진이고, 도 5b는 본 발명의 반도체 메모리소자에 있어서, 게이트상부의 반사방지막이 제거된 것을 보여주는 사진을 도시한 것이다.
따라서, 상기한 바와같은 본 발명의 반도체 메모리소자의 제조방법에 따르면, 게이트상부의 반사방지막을 비트라인형성시 층간 절연막과 함께 식각하여 줌으로써 이웃하는 패드간의 브리지현상이 발생하는 것을 방지하여 쇼트불량을 방지할 수 있다. 또한, 종래의 반사방지막의 오버에칭에 의한 기판의 리세스발생문제를 해결할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 서로 이웃하도록 배열된 다수의 게이트와; 상기 게이트와 교차하도록 서로 이웃하여 배열된 다수의 비트라인과; 상기 비트라인과 콘택되는 제1콘택과 캐패시터와 콘택되는 제2콘택을 구비한 액티브 영영역 및 상기 각 게이트상에 형성된 반사방지막을 포함하는 반도체 메모리소자에 있어서,상기 반사방지막은 각 게이트상부중 서로 이웃하는 제1 및 제2패드사이의 액티브영역을 제외한 부분에만 형성되는 것을 특징으로 하는 반도체 메모리소자.
- 제 1 항에 있어서, 상기 반사방지막으로 SiON막이 사용되는 것을 특징으로 하는 반도체 메모리소자.
- 액티브 영역상에 게이트산화막을 포함한 게이트가 형성되고, 게이트상부에 반사방지막이 형성되고, 상기 게이트양측에 제2도전형의 고농도 소오스/드레인 영역이 형성된 제1도전형의 반도체 기판을 제공하는 단계와;기판전면상에 제1층간 절연막을 형성하는 단계와;상기 제1층간 절연막을 식각하여 상기 고농도 소오스/드레인영역이 노출되도록 제1 및 제2콘택을 형성하는 단계와;상기 제1 및 제2콘택에 제1 및 제2도전성 패드를 각각 형성하는 단계와;상기 제1패드를 노출시키는 비어홀을 구비한 제2층간 절연막을 형성하는 단계와;상기 비어홀을 포함한 제2층간 절연막상에 도전막을 형성하는 단계와;상기 도전막을 식각하여 비어홀을 통해 상기 제1패드와 연결되는 비트라인을 형성함과 동시에 상기 제1 및 제2층간 절연막 및 그하부의 반사방지막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제 3 항에 있어서, 상기 제1층간 절연막은 BPSG막이고 제2층간 절연막은 산화막인 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제 3 항에 있어서, 상기 반사방지막의 식각시 게이트상부중 서로 이웃하는 제1 및 제2패드사이의 액티브영역의 반사방지막을 제거하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제 5 항에 있어서, 상기 반사방지막은 SiON막인 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 및 제2콘택은 SAC 콘택인 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제 7 항에 있어서, 상기 반도체 기판은 상기 반사방지막하부의 게이트상에SAC용 마스크로 작용하는 질화막과, 상기 게이트의 측벽에 SAC용 스페이서로 작용하는 질화막을 더 구비하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020010010464A KR20020070554A (ko) | 2001-02-28 | 2001-02-28 | 반도체 메모리소자 및 그의 제조방법 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020070554A true KR20020070554A (ko) | 2002-09-10 |
Family
ID=27695935
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
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| KR (1) | KR20020070554A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443243B1 (ko) * | 2001-12-29 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선층 형성방법 |
| KR101458959B1 (ko) * | 2008-06-24 | 2014-11-10 | 삼성전자주식회사 | 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법 |
-
2001
- 2001-02-28 KR KR1020010010464A patent/KR20020070554A/ko not_active Application Discontinuation
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| KR101458959B1 (ko) * | 2008-06-24 | 2014-11-10 | 삼성전자주식회사 | 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법 |
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