TWI249817B - Method for manufacturing flash memory device - Google Patents

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TWI249817B
TWI249817B TW093119295A TW93119295A TWI249817B TW I249817 B TWI249817 B TW I249817B TW 093119295 A TW093119295 A TW 093119295A TW 93119295 A TW93119295 A TW 93119295A TW I249817 B TWI249817 B TW I249817B
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TW
Taiwan
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forming
polycrystalline
hard mask
gate electrode
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TW093119295A
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TW200522277A (en
Inventor
In-Kwon Yang
Byoung-Ki Lee
Jung-Woong Lee
Original Assignee
Hynix Semiconductor Inc
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Description

1249817 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種製造半導體裝置之方法,具體而言, 本發明係關於一種製造快閃記憶體裝置之方法。 【先前技術】 具體而言,在一種製造快閃記憶體裝置之方法中,一浮 動閘電極必然會覆蓋一主動區。因此,一介於該主動區與 一用於浮動閘電極之第一多晶矽膜之間的重疊邊緣是一項 重要的可變因素。 已使用各種方法來獲得介於該主動區與該用於浮動閘電 極之第一多晶矽膜之間的重疊邊緣,例如,一種用於形成 具有梯度之第一多晶石夕膜的方法、一種用於形成該第一 多晶石夕膜之一硬光罩氮化物膜的方法、以及一種用於形成 偏移氮化物膜間隔的方法。 然而’前面提及之方法的缺點為,該第一多晶矽膜極厚, 並且會在去除該氮化物膜過程中受損。 因此,極需要一種用於獲得介於主動區與該用於浮動閘 弘極之第一多晶石夕膜之間的重疊邊緣之技術。 【發明内容】 本發明揭示一種製造快閃記憶體裝置的方法,該方法可 以獲得一介於一主動區與_用於浮動閘電極之第一 7日日 膜之間的重疊邊緣。 本發明一項態樣是提供一種製造快閃記憶體裝置之方 法,包括下列步驟:在一已有一裝置絕緣膜形成於其上之 94397.doc 1249817 半導體基板上,相繼形成一用於浮動閘電極之第一多晶矽 暝、-用於硬光罩之多晶㈣以及—第二氧化物膜;在該 第二氧化物膜之一預先決定區域上形成光阻圖案,藉此蝕 刻並且圖案化該第二氧化物膜及該用於硬光罩之多晶矽 膜,並且去除該等光阻圖案;藉由在成形結構之整個表面 上形成並且蝕刻一用於形成間隔物的多晶矽膜,在該用於 硬光罩之多晶矽膜的多個側壁上形成多個間隔物;去除該 被曝曬之第一氧化物膜及形成於該已圖案化之用於硬光罩 之多晶石夕膜上之-預先決定厚度之第二氧化物膜;使用該 已圖案化之用於硬光罩之多晶石夕膜及該等間隔物當做一钱 刻光罩,用以執行第一蝕刻製程及第二蝕刻製程,藉此形 成多個浮動閘電極圖案;執行—清潔製程來清潔成料構 的整個表面’並且同時去除殘餘之第二氧化物膜;以及在 已有該等浮動閘電極圖案形成於其上的成形結構上,相繼 形成並且圖案化一氧化物/氣化物/氧化物(ono)膜、一用於 控制閘電極之楚《-炙a工々摇 ._ 如 弟一夕阳矽膜、一金屬矽化物膜以及一硬光 罩’藉此形成控制閘電極圖案。 較佳方式為,藉由使用一摻雜之多晶矽膜、一摻雜之非 2膜、-離子植入之多晶石夕膜與一離子植入之非晶石夕膜 ,、中之一,來形成該第一多晶矽膜。 、 一摻雜之非 晶石夕膜其中 一摻雜之非 較佳方式為,藉由使用一摻雜之多晶矽膜、 曰曰矽fe ^ 一未摻雜之多晶矽膜與一未摻雜之非 之’來形成該用於硬光罩之多晶矽膜。 車乂佳方式為,藉由使用一摻雜之多晶矽膜、 94397.doc 1249817 晶矽膜、—去 之—, 》雜之多晶矽膜與一未摻雜之非晶矽膜其中 較件=心成5亥用於形成間隔物之多晶石夕膜。 照_# ^式為,使用Cl2、HBl^F之一當做一蝕刻氣體,按 罩之夕2 d衣私來蝕刻在該第二氧化物膜及該用於硬光 季父佳方式A / /、、,執订用於形成該等間隔物之钱刻製程,促 ”二’成間隔物之多晶矽膜相對於該第-氧化物膜和 虱化物獏的蝕刻選擇率為1〇:丨。
弋為。亥钱刻製程係一種使用Cl2、HBr盘1^之__ a 做钱刻氣體的乾式钱刻製程。 』之虽 較佳方式為, 促使該第一多晶 為 15 : 1 〇 執行用於形成該浮動閘電極之蝕刻製程, 矽膜相對於該第一氧化物膜的蝕刻選擇率 ’促使該用於形 一氧化物膜的蝕 、車乂佺方式為,去除殘餘之第二氧化物膜 成硬光罩和間隔物之多晶矽膜相對於該第 刻選擇率為1 5 : 1。
、.根據本發明另—項態樣,—種製造快閃記憶體裝置之 法’包括下列步驟:在—已有—裝置絕緣膜形成於其上 半導體基板上,相繼形成一用於浮動問電極之第—多曰 膜及-氮化物膜’並且在該氮化物膜之—預先決定= 形成光阻圖案;使用該光阻圖案#做_姓刻光I,姓刻 且圖案化該氮化物膜η吏用該已圖案化之氮化物膜當做 姓刻光罩’㈣並且㈣化該第—多晶⑪膜;去除:等 阻圖案;去除該已圖案化之氮化物膜,藉此完成形成浮 94397.doc -9- 1249817 間電極圖案;以及在已有該等 的成形纯槿, 子/于動閘包極圖案形成於其上 物(〇NO)腹 化虱化物/氮化物/氧化 )朕、一用於控制閘電極之第-夕 矽化物膜以月 之弟一夕晶矽膜、一金屬 奶胰从及一硬光罩,藉 工制閘電極圖案。 土式為,按照第一蝕刻製程及第二蝕刻制ρ Α 該氮化物膜。 蝕刻衣%來蝕刻 盘式為,該第一#刻製程的執行方式為,使用啊 做=做主要氣體並且使用Ar、〇2、N2、HB^cw 做一添加氣體。 -田 與HBr之一當做一主要氣體 :佳方二為,該第二㈣製程的執行方式為,使用⑽3 較佳方式為,姓刻該第-多晶石夕膜的方式為,使謂 與^^主要氣體並且使叫或N2t做—添加氣體。 【貫施方式】 現在將參考附圖來詳細說明根據本發明較佳具體實施不 製造快閃記憶體裝置之方法。假使描述某_層膜位於或寺 觸其他層膜或-半導體基板「之上」時,該層膜可能直專 接觸於該其他層膜或該半導體基板n層膜可能位方 其n份㈣及說明書中’使用相同的參考數字來书 不相同或相似的零件。 圖1至圖8顯示用於解說根據本發明第—具體實施例之製 造快閃記·憶體裝置之方法之相繼步驟的斷面圖。 請參考圖卜在一已有一裝置絕緣臈12形成於其上之半導 體基板1〇上,相繼形成一用於浮動閘電極之第一多晶矽膜 94397.doc 10 1249817 14、一第一氧化物膜16—用於硬光罩之多晶矽膜丨8以及一 第二氧化物膜20。在該第二氧化物膜2〇之一預先決定區域 上形成光阻圖案PR。 藉由使用一摻雜之多晶矽膜、一摻雜之非晶矽膜、一離 子植入之多晶矽膜與一離子植入之非晶矽膜其中之一,來 形成厚度為500至2000埃之該第一多晶石夕膜ι4。 幵> 成之ό亥第一氧化物膜16的厚度為至丨5〇埃。 用於硬光罩之多晶矽膜18之厚度與該第一多晶矽膜14之 厚度相差-300至500埃。藉由使用一摻雜之多晶矽膜、一摻 雜之非晶矽膜、一未摻雜之多晶矽膜與一未摻雜之非晶矽 膜其中之一,來形成該用於硬光罩之多晶矽膜1 8。 形成之该第二氧化物膜2〇的厚度為1〇〇至5〇〇埃。 沉積該第一氧化物膜16之作用為,在一用於形成一浮動 閘電極的後繼蝕刻製程過程中使用該第一氧化物膜“當做 該多晶矽膜14的一蝕刻障壁膜。此處,該第一氧化物膜ι6 的厚度取決於下方之第一多晶矽膜14的厚度與上方用於硬 光罩之多晶矽膜i 8的厚度。 也就是說,如果該第一氧化物膜16太厚,則在後繼清潔 製程過程中不會去除該第一氧化物膜16,因此後繼沉積層 膜的厚度會不均勻。如果該第一氧化物膜16太薄,則在用 於形成浮動閘電極的後繼蝕刻製程過程中,該第—氧化物 膜16無法當做下方之多晶矽膜的蝕刻障壁膜。因此,該第 一氧化物膜16的厚度取決於第一多晶矽膜14的厚度與該用 於硬光罩之多晶矽膜1 8的厚度。 94397.doc 1249817 ρ Λ第一氧化物膜20之作用為,在一用於形成間隔物的後 j蝕刻衣私過程中,使用該第二氧化物膜2〇當做該用於硬 光罩之多晶矽膜18的一蝕刻障壁膜。 、,如圖2所示,使用該等光阻圖案PR當做一蝕刻光罩,蝕刻 且圖木化4亥第二氧化物膜2G及該用於硬光罩之多晶石夕膜 1 8。之後,去除該等光阻圖案。 :行蝕刻製程’藉此去除整個厚度之該第二氧化物膜 一縣決定厚度之㈣於硬光罩之多^㈣,而且不 θ曝露該第_氧化物膜16。姓刻製程, ^18。在一用於去除該等光阻圖案PR的剝除製程後,執 仃-清潔製帛來清潔成形結構的整個表面。 ㈣刻製程係—種使用Ch、施與F之—當㈣刻氣體的 乾式钱刻製程。 一如圖3所示,藉由在成形結構之整個表面上形成並且姓刻 -用於形成間隔物的多晶石夕膜’在該用於硬光罩之多晶石夕 膜18的多個側壁上形成多個間隔物22。 藉由使用-摻雜之多晶石夕膜、一摻雜之非晶石夕膜、一未 払雜之多晶矽膜與一未摻雜之非晶矽膜其 該用於形成間隔物之多晶矽膜。 、/、 ^形成 形成該等間隔物22是為了獲得介 的間隔物。 W於子動間電極圖案之間 用:形成該等間隔物22之㈣製程所使用 率,會防止易於去除該第一氧化物膜16和該第二氧化』 94397.doc 1249817 ^ 肖於%成該等間隔物之多晶矽膜相對於节第 乳化物膜16和該第:氧化物卿的㈣選擇率為=弟— 该姓刻製程係_锸 ”、、· 。 m 用Cl2、版與F之一當做蝕刻氣體的 乾式韻刻製程。 Α起:的 /圖4所不,執行^刻製程,藉此去除該用於硬光罩之夕 曰曰夕膜18、因未形成該等間隔物22而曝露之該 膜16以及形成於該用於硬光罩之多晶細上之該= 化物膜20。 弟一乳 #執订具有適用於氧化物膜之蝕刻選擇率的蝕刻製程, 稭此徹底去除該第_氧化物膜16,這可能會使用於形成浮 動閘私極(圖4中標不為A)的該第一多晶石夕膜工4受損。 如圖5所示,使用該已圖案化之用於硬光罩之多晶矽膜18 及該㈣隔物22當做一蝕刻光罩,執行第一蝕刻製程來蝕 刻該第一多晶矽獏14,藉此形成多個浮動閘電極圖案。該 第一蝕刻製程所使用的蝕刻選擇率,會防止形成於於易於 該用於硬光罩之多晶矽膜18下方的該第一氧化物膜16損 失,並且會蝕刻該第一多晶矽膜14。此處,該第一多晶矽 膜14相對於該第一氧化物膜16蝕刻選擇率為15 : 1。據此, 该等洋動閘電極圖案的頂邊緣受到保護,並且當做該蝕刻 光罩的該已圖案化之用於硬光罩之多晶矽膜丨8及該等間隔 物22被留下。 請參考圖6,執行第二蝕刻製程來蝕刻成形結構之整個表 面’藉此去除殘餘之用於硬光罩之多晶矽膜丨8及殘餘之間 隔物22。 94397.doc 1249817 該第二㈣製㈣使用㈣刻選擇率’會徹底去除紗 之用於硬光罩之多晶石夕膜18及殘餘之間隔_,並且局部 去除該第-氧化物賴。此處,該用於硬光罩之多晶石夕膜 18和騎間隔物22相對於第—氧化㈣㈣㈣丨選擇㈣ 10: 1或以下。 因此’該第-氧化物膜16被局部去除,同時會圓角化該 寺序動間電極®案的頂角(圖6中標示為B)。
如圖7所示’分別在第二蝕刻製程之後,以及在沉積一 NO膜之别,執仃—清潔製程來清潔成形結構的整個表 面依據兩個清潔製程來完全去除殘餘之第一氧化物膜 16,藉此完成形成該等浮動閘電極圖案。 、 如圖8所示,纟已有該等浮動閑電極圖案形成於其上的成 形結構上,相繼形成並且圖案化一ONO膜24、一用於控制 閘电極之第二多晶矽膜26、一金屬矽化物膜28以及一硬光 罩29,藉此形成控制閘電極圖案。因此,完成用於形成快 閃圮憶體裝置之閘電極圖案的製程。
據本^明第一具體實施例,該製造快閃記憶體裝置的 方法可以獲得一介於該第一多晶矽膜與一主動區之間的重 豐邊緣,這是由於一薄厚度之該第一多晶矽膜與由多晶矽 膜組成之一厚度之該等間隔物所致。 據本發明第一具體實施例,該製造快閃記憶體裝置的 方去藉由形成第一氧化物膜、第二氧化物膜及由多晶矽膜 乡且成夕 、、、战之間隔物,而得以防止因用於去除該氮化物膜之製程 而導致該第一多晶矽膜受損及表面粗糙。 94397.doc -14- 1249817 ,圖9至圖14顯示用於解說根據本發明第二具體實施例之 衣&決閃圮憶體裝置之方法之相繼步驟的斷面圖。 如圖9所示,在一已有一裝置絕緣膜32形成於其上之半墓 體基板I,相繼形成1於浮動問電極之卜多晶石夕膜 34以及—氮化物膜36。在該氮化物膜36之-預先決定區域 上形成光阻圖案PR。 請參考圖H),使用該光阻圖魏#做_#刻光U刻 :且圖案化該氮化物膜36。此處’按照兩個蝕刻製程(即, 第一餘刻製程及第二钮刻製程)來钱㈣氮化物膜%。該第 一钱刻製程使用〇!1匕與以4當做主要氣體並且使用A” 〇2 N2 HBr與Ch之一當做—添加氣體,藉此界定要當做 一^光罩的氮化物膜。該第二_製程使用CHF3與HBr 之々田做-主要氣體,藉此圓角化該浮動問電極的頂角。 在第一蝕刻製程中’會過度產生及沉積聚合物(圖1〇中標 示為=)。該氮化物膜36具有85。縱斷面,並且聚合物會沉積 在該第-多晶石夕膜34的曝露頂部表面上。#纟使用沉積之 氮化物膜聚合物及沉積在該第一多晶矽膜34上的聚合物當 做-姓刻光罩來執行該姓刻製程,藉此圓角化該第一多晶 石夕膜34的頂角(圖1〇中標示為D)。 該第—多晶矽膜34的圓化頂角防止在一用於去除該氮化 物膜36的後繼敍刻製程過程中該第一多晶石夕膜㈣縱斷面 突出。一 一如圖11所不,使用該已圖案化之氮化物膜36當做一钱刻 光罩,蝕刻該第一多晶矽膜34,藉此形成浮動閘電極圖案。 94397.doc 1249817 由於該氮化物膜36具有85。沪二 ”令U縱斷面,因此該第一多晶矽膜“ 具有8 5。縱斷面。在|虫刻制 、 在蝕刻衣私過程中,使用11汾與〇2當做主 要C體亚且使用〇2或N2當做一添加氣體。 如圖12所示,去除該等光 ^ 寻尤阻圖案PR。執行一清潔製程, 错此去除前一製程之殘餘物。 如圖13所示,執行一用於去 γ • — 、云除5亥圖案化之氮化物膜3 6的 製程,藉此完成形成該等浮動閘電極圖案。
、明蒼考圖14 ’在已有該等浮動閘電極圖案形成於其上的 成形結構上,相繼形成並且圖案化一 〇^^〇膜38、一用於控 制閘電極之第二多晶矽膜4〇、一金屬矽化物膜42以及一硬 光罩44,糟此形成控制閑電極圖案。因此,完成用於形成 陕閃圮憶體裝置之閘電極圖案的製程。 根據本發明第_具體實施例,該製造快閃記憶體裝置的 =法可以獲得-介於該第—多晶賴與_主動區之間的重 豐邊緣,這是由於一薄厚度之該第一多晶矽膜與一厚度之 5亥鼠化物膜所致。
根據本發明第二具體實施例,該製造快閃記憶體裝置的 方法藉由省略形成間隔物之製程,而得以防止因用於去除 该氮化物膜之製程而導致該第一多晶矽膜受損及表面粗 糙。 如上文所述’根據本發明,該製造快閃記憶體裝置的方 去可以獲得介於該第一多晶矽膜與該主動區之間的重疊邊 、’表’這是由於一薄厚度之該第一多晶矽膜與由多晶矽膜組 成之厚度之該荨間隔物所致。 94397.doc -16- 1249817 此外,該製造快閃記憶體裝置的方法鋅、 .,#1J, 友错由名略形成間隔 :衣程,或猎由形成第-氧化物膜、第二氧化物膜及由 多晶石夕膜組成之間隔*,而得以防止因用於去除該氣化物 膜之製程而導致該第一多晶矽膜受損及表面粗糙。 雖然本文中配合附圖中圖解的具體實施例來解說本發 明’但是應明白本發明不限定於任何具體實施例。熟悉此 項技術者應明白,可進行各種替換、變更及修改,而不會 脫離本發明的精神及範轉。 【圖式簡單說明】 圖1至圖8顯示用於解說根據本發明第一具體實施例之製 造快閃記憶體裝置之方法之相繼步驟的斷面圖;以及 圖9至圖14顯示用於解說根據本發明第二具體實施例之 製造快閃記憶體裝置之方法之相繼步驟的斷面圖。 【主要元件符號說明】 10、30 半導體基板 12、32 裝置絕緣膜 14、34 第一多晶碎膜 16 第一氧化物膜 18 用於硬光罩之多 20 第二氧化物膜 22 間隔物 24 > 38 - ΟΝΟ膜 26、40 第二多晶矽膜 28、42 金屬矽化物膜 94397.doc 1249817 29, 44 硬光罩 36 氮化物膜
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Claims (1)

1249817 十、申請專利範圍: 1 一種製造快閃記憶體裝置之方法,包括下列步驟: 在一已有一裝置絕緣膜形成於其上之半導體基板上, 相繼形成-用於浮動閘電極之第—多晶碎膜、—用於硬 光罩之多晶石夕膜以及一第二氧化物膜; 在該第二氧化物膜之一預《決定區域上形成光阻圖 木藉此蝕刻亚且圖案化該第二氧化物膜及該用於硬光 罩之多晶矽膜,並且去除該等光阻圖案; 藉由在成形結構之整個表面上形成並且蝕刻一用於形 成間iw物的多晶矽瞑’在該用於硬光罩之多晶矽膜的多 個側壁上形成多個間隔物; 去除该被曝曬之第一氧化物膜及形成於該已圖案化之 用於硬光罩之多晶矽膜上之一預先決定厚度之第二氧化 物膜; 使用5亥已圖案化_^兩、卜 I用於硬先罩之多晶矽膜及該等間隔 物當做一1虫刻光罩’用以執行,製程,藉此形成多 個浮動閘電極圖案; 執灯-清潔製程來清潔成形結構的整個表面,並且同 時去除殘餘之第二氧化物膜;以及 在已有該等浮動閘電極圖案形成於其上的成形結構 上,相繼形成並且圖案化-氧化物/氮化物/氧化物(0N0) 膜:一—用於控制閘電極之第二多晶石夕膜、一金屬石夕化物 膜以及一硬光罩,藉此形成控制閘電極圖案。 2.如申請專利範圍第1項之方法,其中藉由使用-摻雜之多 94397.doc 1249817 晶石夕膜、一摻雜之非晶矽膜、— Μ 7 雖子植入之多晶矽膜盥 一離子植入之非晶矽膜其中之_ 、η 朽夕j々 ’來形成用於浮動閘電 極之该弟一多晶矽膜。 如申請專利範圍第1項之方法 晶石夕膜、一摻雜之非晶石夕膜 未摻雜之非晶石夕膜其^之一 晶碎膜。 4·如申請專利範圍第丨項之方法 晶矽膜、一摻雜之非晶矽膜、 未推雜之非晶碎膜其中之一, 之多晶碎膜。 5.如申請專利範圍第丨項之方法 本 -、中使用Cl2、HBr與F之 一 *做一蝕刻氣體,按昭一乾 ^ ^ ^ 、、乾式蝕刻製程來蝕刻在該第 -乳化物膜及該用於硬光罩之多晶石夕膜。 如申請專利範圍第1項之方法, ,,,,k ,、中執行用於形成該等間 物之蝕刻製程,促俊 餐n锋 w 成間隔物之多晶矽膜相 對於该第一氧化物膜和該第— 弟—虱化物膜的蝕刻選擇率為 IU : 1 〇 如申請專利範圍第6項之方法,i /、宁该蝕刻製程係一種使 ,y h_f之一當做㈣氣體的乾式餘刻製程。 如申請專利範圍第1項之方, pe ^ ^ 、 去^中執行用於形成該浮動 # 灸〜^ 夕日日矽膜相對於該第一 虱化物膜的蝕刻選擇率為15 : 1。 申明專利祀圍第1項之方法,其中去除殘餘之第二氧化 3. 6· 8. 9. 其中藉由使用一摻雜之多 未摻雜之多晶石夕膜與一 來形成該用於硬光罩之多 其中藉由使用一摻雜之多 一未摻雜之多晶矽膜與一 來形成該用於形成間隔物 94397.doc 1249817 物膜,促使該用於形成硬光罩和間隔物之多晶石夕膜相對 於該第-氧化物膜的蝕刻選擇率為15 ·· 1。 1〇_ —種製造快閃記憶體裝置之方法,包括下列步驟·· 在一已有一裝置絕緣膜形成於其上之半導體基板上’ 相繼形成一用於浮動閙♦ “ 子動閘私極之第一多晶矽膜及一氮化物 犋亚且在該鼠化物膜之_預先決定區域上形成光阻圖 案; 名虫刻並且圖案化該 使用該光阻圖案當做一蝕刻光罩 氮化物膜; 使用該已圖案化之氮化物膜當做一姓刻光罩,钮刻並 且圖案化該第一多晶石夕膜; 去除該專光阻圖案; 去除,亥已圖案化之氮化物膜,藉此完成形成浮動問電 極圖案;以及 在已有$等洋動閘電極圖案形成於其上的成形結構 亡’相繼形成並且圖案化一氧化物/氮化物/氧化物(〇n〇) 膜:-用於控制閘電極之第二多晶矽膜、一金屬矽化物 :^及硬光罩,藉此形成控制閘電極圖案。 :明專利範圍第1 〇項之方法,其中按照第一蝕刻製程 及第一餘刻製程來蝕刻該氮化物膜。 申明專利範圍第11項之方法,其中該第一蝕刻製程的 執仃扩式為,使用CHF3與CF4當做主要氣體並且使用Ar、 -Ν2、ηΒγ與Cl2之一當做一添加氣體。 1 3 申叫專利範圍第u項之方法,其中該第二蝕刻製程的 94397.doc 1249817 執行方式為,使用CHF3與HBr之一當做一主要氣體。 14.如申請專利範圍第10項之方法,其中蝕刻該第一多晶矽 膜的方式為,使用HBr與Cl2當做主要氣體並且使用〇2或 N2當做一添加氣體。 94397.doc
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969644B1 (en) * 2004-08-31 2005-11-29 Texas Instruments Incorporated Versatile system for triple-gated transistors with engineered corners
KR100647001B1 (ko) * 2005-03-09 2006-11-23 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법
KR100714273B1 (ko) 2005-08-22 2007-05-02 삼성전자주식회사 반도체 메모리 장치의 버팅 콘택 형성방법
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100661221B1 (ko) * 2005-12-30 2006-12-22 동부일렉트로닉스 주식회사 플래시 메모리의 제조 방법
JP4799196B2 (ja) * 2006-01-31 2011-10-26 株式会社東芝 不揮発性半導体記憶装置
JP5266672B2 (ja) * 2007-06-28 2013-08-21 富士通セミコンダクター株式会社 半導体装置の製造方法
CN101459144B (zh) * 2007-12-12 2013-07-17 和舰科技(苏州)有限公司 一种从堆叠式栅极闪存中去除介质残余的方法
CN103107084A (zh) * 2011-11-14 2013-05-15 上海华虹Nec电子有限公司 一种pip多晶硅刻蚀工艺方法
CN103871968B (zh) * 2012-12-18 2016-08-10 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法
CN111128705B (zh) * 2019-12-27 2022-06-07 华虹半导体(无锡)有限公司 对硅氧化物和多晶硅的刻蚀方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02101748A (ja) * 1988-10-11 1990-04-13 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPH02174236A (ja) * 1988-12-27 1990-07-05 Nec Corp 半導体装置の製造方法
KR100215888B1 (ko) * 1996-12-26 1999-08-16 구본준 플래쉬 메모리 제조방법
JPH10233392A (ja) * 1997-02-20 1998-09-02 Mitsubishi Electric Corp 半導体装置の製造方法
JPH11121638A (ja) * 1997-10-17 1999-04-30 Hitachi Ltd 半導体装置、mpu装置及び半導体装置の製造方法
JP3063710B2 (ja) * 1997-11-17 2000-07-12 日本電気株式会社 半導体装置の製造方法
JP4361626B2 (ja) * 1998-07-11 2009-11-11 三星電子株式会社 フラッシュメモリデバイスの製造方法
JP3425887B2 (ja) * 1999-03-23 2003-07-14 Necエレクトロニクス株式会社 半導体記憶装置及びその製造方法
KR100356773B1 (ko) * 2000-02-11 2002-10-18 삼성전자 주식회사 플래쉬 메모리 장치 및 그 형성 방법
JP2001326287A (ja) * 2000-05-17 2001-11-22 Nec Corp 半導体装置の製造方法
KR20020001247A (ko) * 2000-06-27 2002-01-09 박종섭 플래쉬 메모리 셀의 제조 방법
KR20020096468A (ko) * 2001-06-20 2002-12-31 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR20030006813A (ko) * 2001-07-16 2003-01-23 삼성전자 주식회사 불휘발성 메모리 장치의 게이트 형성방법
JP2003031651A (ja) * 2001-07-18 2003-01-31 Denso Corp 半導体装置の製造方法
JP4540899B2 (ja) * 2001-09-13 2010-09-08 パナソニック株式会社 半導体装置の製造方法
US6624024B1 (en) * 2002-08-29 2003-09-23 Micron Technology, Inc. Method and apparatus for a flash memory device comprising a source local interconnect

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