JPH02260572A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02260572A JPH02260572A JP1081071A JP8107189A JPH02260572A JP H02260572 A JPH02260572 A JP H02260572A JP 1081071 A JP1081071 A JP 1081071A JP 8107189 A JP8107189 A JP 8107189A JP H02260572 A JPH02260572 A JP H02260572A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- oxide film
- control gate
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims 1
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 8
- 229910052681 coesite Inorganic materials 0.000 abstract 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract 4
- 239000000377 silicon dioxide Substances 0.000 abstract 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract 4
- 229910052682 stishovite Inorganic materials 0.000 abstract 4
- 229910052905 tridymite Inorganic materials 0.000 abstract 4
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に電気的に、書き換え
可能な、半導体不揮発性メモリの構造に関する。
可能な、半導体不揮発性メモリの構造に関する。
（従来の技術）
従来は、周辺トランジスタゲート膜及び、Ｆ−Ｎトンネ
ル領域の絶縁膜、及び、コントロールゲートと、フロー
ティングゲート間の絶縁膜の材質は、同一の５１０２膜
であつた。
ル領域の絶縁膜、及び、コントロールゲートと、フロー
ティングゲート間の絶縁膜の材質は、同一の５１０２膜
であつた。
コントロールゲートとフローティングゲート間のキャパ
シタは、公知資料：ＩＥＥＥ ＪＯＵＲＮＡＬ−ＯＦ
５ＯＬＩＤ−８ＴＡＴＥ ＣＵＲＣＵＩＴＳ、Ｖ
ＯＬ、５Ｃ−１７，ＮＯ５ＱＣＴＯＢＥＲ１９８２，Ｐ
Ｐ８３３〜８４０に示されるように、メモリセルにおい
て、データの書込みおよび消去効率に大きく影響する。
シタは、公知資料：ＩＥＥＥ ＪＯＵＲＮＡＬ−ＯＦ
５ＯＬＩＤ−８ＴＡＴＥ ＣＵＲＣＵＩＴＳ、Ｖ
ＯＬ、５Ｃ−１７，ＮＯ５ＱＣＴＯＢＥＲ１９８２，Ｐ
Ｐ８３３〜８４０に示されるように、メモリセルにおい
て、データの書込みおよび消去効率に大きく影響する。
前記キャパシタが小さいほど書込み、消去効率は低くな
る。
る。
本発明は、集積度を下げずに、キャパシタの容量を大き
くし、メモリセルのデータ書込みおよび、消去効率を向
上させた不揮発性メモリを提供するものである。
くし、メモリセルのデータ書込みおよび、消去効率を向
上させた不揮発性メモリを提供するものである。
本発明は、コントロールゲートとフローティングゲート
間の絶縁膜を、高誘電率のＳｉ、Ｎ、、Ｔ ａ ２０
ｇ、Ｎ ｂ ２０ ｇ、又は、５ｉ０２等をくわえた組
み合せ積層膜構造にし、高集積で高容量を実現させたも
のである。
間の絶縁膜を、高誘電率のＳｉ、Ｎ、、Ｔ ａ ２０
ｇ、Ｎ ｂ ２０ ｇ、又は、５ｉ０２等をくわえた組
み合せ積層膜構造にし、高集積で高容量を実現させたも
のである。
上記構造により、同一膜厚、面積なら２倍以上の容量を
得ることができ、メモリセルの縮少化、および書込み、
消去効率の向上ができる。
得ることができ、メモリセルの縮少化、および書込み、
消去効率の向上ができる。
１、第１図、第２図に本発明の一実施例のパターン平面
図、及び断面構造を示す。
図、及び断面構造を示す。
Ｐ基板１に素子分離領域２を形成後、コントロールゲー
ト及びトンネル酸化ａｍ域にＮ１拡散層３を形成する。
ト及びトンネル酸化ａｍ域にＮ１拡散層３を形成する。
続いてゲート酸化膜４を形成後、フォトエッチにより、
コントロールゲート部とトンネル酸化部（Ｆ、Ｅ）のゲ
ート酸化膜を除く。
コントロールゲート部とトンネル酸化部（Ｆ、Ｅ）のゲ
ート酸化膜を除く。
続イテ、酸化膜を５０ Ａ ｓ Ｔ ａ ２０ ｓ膜を
７ＯＡ、それぞれ形成し、トンネル酸化部のみ、該、積
層膜をフォトエッチで除く。続いて、９００℃ドライ酸
化により８０Ａのトンネル酸化膜を形成する。
７ＯＡ、それぞれ形成し、トンネル酸化部のみ、該、積
層膜をフォトエッチで除く。続いて、９００℃ドライ酸
化により８０Ａのトンネル酸化膜を形成する。
この工程により、ゲート酸化膜は、１５０Ａの８１０□
膜、トンネル酸化膜は８０Ａの５ｉＯｚ膜、コントロー
ルゲート領域は、７０Ａの５ｉＯｚ、８０ＡのＴａ２Ｏ
，膜、４０Ａの５ｉｎ２の３層高誘電層膜が得られ、そ
れぞれの特性に有効な、構造が形成できる。次にゲート
電極、及びフローティングゲート７を形成し、選択Ｔｒ
Ｏｗと、フローティングメモリＱｍとを結ぶソース・ド
レイン層８を形成する。続いて第２フイールド絶縁膜９
、配線層１０、パッシベーション！１１１を形成し完成
する。
膜、トンネル酸化膜は８０Ａの５ｉＯｚ膜、コントロー
ルゲート領域は、７０Ａの５ｉＯｚ、８０ＡのＴａ２Ｏ
，膜、４０Ａの５ｉｎ２の３層高誘電層膜が得られ、そ
れぞれの特性に有効な、構造が形成できる。次にゲート
電極、及びフローティングゲート７を形成し、選択Ｔｒ
Ｏｗと、フローティングメモリＱｍとを結ぶソース・ド
レイン層８を形成する。続いて第２フイールド絶縁膜９
、配線層１０、パッシベーション！１１１を形成し完成
する。
２、実施例１のフローティングゲート構造が５ｔ０２
／ Ｓ ｉ ｓ Ｎａ ／ Ｓ ｉ ０２から成るＥ２
ＰＲＯＭ。
／ Ｓ ｉ ｓ Ｎａ ／ Ｓ ｉ ０２から成るＥ２
ＰＲＯＭ。
３、フローティングゲート構造がＷ／ＨｆＯ２／５ＬＯ
２から成るＥ２ ＰＲＯＭ。
２から成るＥ２ ＰＲＯＭ。
に於ても、実施例１と同様な効果が実現できた。
又この他に、高誘電体として、ＺｎＯ２、ＴｉＯ□、Ｐ
Ｚ Ｔ、 Ｎ ｂ ２０５のいずれかを少なくとも有
する組合せ積層、又は単相膜に於ても、書込み、消去効
率を大巾に向上でき、同時にフローティングメモリセル
を縮少化できることがわかった。
Ｚ Ｔ、 Ｎ ｂ ２０５のいずれかを少なくとも有
する組合せ積層、又は単相膜に於ても、書込み、消去効
率を大巾に向上でき、同時にフローティングメモリセル
を縮少化できることがわかった。
第３図は、本発明Ｅ’ ＦＲＯＭの電気的等価回路であ
り、第４図は従来のＥ’ ＦＲＯＭの構造を示す。従来
は、コントロールゲート部は、ゲート酸化膜形成前に０
１拡散しである為、該コントロール部のＳｉｎ、膜は、
２０ＯＡ以上の膜厚になり、容量低下による書き込み、
消去効率を低下させていた。
り、第４図は従来のＥ’ ＦＲＯＭの構造を示す。従来
は、コントロールゲート部は、ゲート酸化膜形成前に０
１拡散しである為、該コントロール部のＳｉｎ、膜は、
２０ＯＡ以上の膜厚になり、容量低下による書き込み、
消去効率を低下させていた。
いずれも、フローティングゲート容量を、同一面積で大
１１１に増大させることができるので、メモリセルの書
込み、消去効率を向上させることができると同時に、セ
ルの縮少化も可能となった。
１１１に増大させることができるので、メモリセルの書
込み、消去効率を向上させることができると同時に、セ
ルの縮少化も可能となった。
第１図は、本発明の半導体装置の平面構造図。
第２図は、第１図の断面図、第３図は、第１図の等価回
路図又図中の記号は、この３者の相関を示す為に、用い
たものである。 第４図は、従来の半導体装置を示す図。 １ ・ ２φ ３・ ４Ｉ＋ ５ ・ ６ ・ ７・ ８ｉ基板 素子分離層 Ｎ＋拡散層 ゲート膜 フローティングゲート膜 トンネル酸化膜 電極 Ｎ＋拡散層 ９ 争 １０ ・ １１ ・ １２ ・ Ａ・ Ｂ ・ Ｃ・ ｌＩ Ｅ ・ Ｆ ・ Ｑｗ・ Ｑｍ ・ ・第２フイールド絶縁膜 ・配線 ・パッシベーション膜 ・フローティングゲート膜 ・選択Ｔｒドレイン部 ・選択Ｔ「ゲート ・フローティングメモリドレイン 番ソース部 ・トンネル酸化領域 ・コントロールゲート部 ◆フローティングゲート電極部 ・選択Ｔｒ部 ・フローティングメモリ部 以 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 ａ三部（他１名）イ１ｒｌ 弄２図
路図又図中の記号は、この３者の相関を示す為に、用い
たものである。 第４図は、従来の半導体装置を示す図。 １ ・ ２φ ３・ ４Ｉ＋ ５ ・ ６ ・ ７・ ８ｉ基板 素子分離層 Ｎ＋拡散層 ゲート膜 フローティングゲート膜 トンネル酸化膜 電極 Ｎ＋拡散層 ９ 争 １０ ・ １１ ・ １２ ・ Ａ・ Ｂ ・ Ｃ・ ｌＩ Ｅ ・ Ｆ ・ Ｑｗ・ Ｑｍ ・ ・第２フイールド絶縁膜 ・配線 ・パッシベーション膜 ・フローティングゲート膜 ・選択Ｔｒドレイン部 ・選択Ｔ「ゲート ・フローティングメモリドレイン 番ソース部 ・トンネル酸化領域 ・コントロールゲート部 ◆フローティングゲート電極部 ・選択Ｔｒ部 ・フローティングメモリ部 以 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 ａ三部（他１名）イ１ｒｌ 弄２図
Claims (2)
- （１）半導体基板上にゲート絶縁膜を介して形成された
フローティングゲート下の一部に設けられたＦｏｗ１ｅ
ｒ−Ｎｏｒｄｈｅｉｍトンネル現象に依る電荷注入およ
び、放出を行うためのトンネル領域と前記フローティン
グゲート下に、不純物拡散層によって形成されたコント
ロールゲートを具備する半導体不揮発性メモリーにおい
て、前記コントロールゲートとフローティングゲート間
の絶縁膜が、周辺回路トランジスタの絶縁膜と、材質又
は、構造が異なることを特徴とする半導体装置。 - （２）コントロールゲートとフローティングゲート間の
絶縁膜は、少なくともＳｉＯ＿２、Ｓｉ＿３Ｎ＿４、Ｔ
ａ＿２Ｏ＿５、Ｎｂ＿２Ｏ＿５、ＨｆＯ＿２、ＺｎＯ＿
２、ＴｉＯ＿２、ＰＺＴ、のいずれかの単相膜、あるい
は、組合せ積層膜であることを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081071A JPH02260572A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081071A JPH02260572A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260572A true JPH02260572A (ja) | 1990-10-23 |
Family
ID=13736159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081071A Pending JPH02260572A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260572A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851473A2 (en) * | 1996-12-23 | 1998-07-01 | Lucent Technologies Inc. | Method of making a layer with high dielectric K, gate and capacitor insulator layer and device |
| JP2008085230A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | エージングデバイス及びその製造方法 |
| WO2009096083A1 (ja) * | 2008-01-29 | 2009-08-06 | Kyushu Institute Of Technology | 浮遊ゲート型不揮発性メモリ装置及びその製造方法 |
-
1989
- 1989-03-31 JP JP1081071A patent/JPH02260572A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851473A2 (en) * | 1996-12-23 | 1998-07-01 | Lucent Technologies Inc. | Method of making a layer with high dielectric K, gate and capacitor insulator layer and device |
| EP0851473A3 (en) * | 1996-12-23 | 1998-07-22 | Lucent Technologies Inc. | Method of making a layer with high dielectric K, gate and capacitor insulator layer and device |
| JP2008085230A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | エージングデバイス及びその製造方法 |
| WO2009096083A1 (ja) * | 2008-01-29 | 2009-08-06 | Kyushu Institute Of Technology | 浮遊ゲート型不揮発性メモリ装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2827675B2 (ja) | 半導体記憶装置 | |
| JPH021964A (ja) | 集積回路の高圧キャパシタ | |
| JPH03283570A (ja) | 半導体装置及びその製造方法 | |
| JPH02260572A (ja) | 半導体装置 | |
| JPS5856263B2 (ja) | 半導体装置の製造方法 | |
| TW423116B (en) | Circuit-arrangement with at least four transistors and its production method | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JPH0284776A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01110763A (ja) | 半導体メモリ装置 | |
| JPS6113388B2 (ja) | ||
| JPH01206650A (ja) | 半導体装置 | |
| JPH03278580A (ja) | 薄膜トランジスタメモリ | |
| JP2002009183A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH04170066A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6050964A (ja) | 半導体装置 | |
| JPH09298281A (ja) | 半導体装置の製造方法 | |
| JPH02285669A (ja) | メモリ装置 | |
| JPH0479266A (ja) | 半導体装置の製造方法 | |
| JPH01101654A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6018146B2 (ja) | Ｍｉｓ型半導体装置の製法 | |
| JPH065806A (ja) | 半導体装置 | |
| JP2685833B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH03290973A (ja) | 薄膜トランジスタメモリ | |
| JPS5925262A (ja) | Ｍｉｓ型半導体装置 | |
| JPH03290971A (ja) | 薄膜トランジスタメモリ |