JPH065806A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065806A JPH065806A JP4163218A JP16321892A JPH065806A JP H065806 A JPH065806 A JP H065806A JP 4163218 A JP4163218 A JP 4163218A JP 16321892 A JP16321892 A JP 16321892A JP H065806 A JPH065806 A JP H065806A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- stack
- semiconductor device
- capacitor
- stack electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】スタック型ＤＲＡＭ半導体装置のメモリーセル
に用いられるコンデンサー容量を増すと共にパターニン
グ時のエッチング加工を容易にすることができる半導体
装置を提供することにある。 【構成】任意のビットのスタック電極１２が、隣接する
ビットのスタック電極７と容量電極９の上層に位置する
構造を有する。 【効果】スタック電極の面積が広く出来る為、電気容量
が大きくなり、スタック電極を厚くする必要がない。
に用いられるコンデンサー容量を増すと共にパターニン
グ時のエッチング加工を容易にすることができる半導体
装置を提供することにある。 【構成】任意のビットのスタック電極１２が、隣接する
ビットのスタック電極７と容量電極９の上層に位置する
構造を有する。 【効果】スタック電極の面積が広く出来る為、電気容量
が大きくなり、スタック電極を厚くする必要がない。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＤＲＡＭ半導体装置のメモリーセルのキャパシタ構造に
関する。
ＤＲＡＭ半導体装置のメモリーセルのキャパシタ構造に
関する。
【０００２】
【従来の技術】従来のＤＲＡＭ半導体装置のメモリーセ
ルのキャパシタの構造は、図２に示すようにＳｉ基板１
に素子分離酸化膜２とゲート酸化膜３とゲート電極４と
絶縁膜５を有し、全ビットのスタック電極７が同じ高さ
に位置し、その上に容量絶縁膜８、容量電極９を有して
いる。
ルのキャパシタの構造は、図２に示すようにＳｉ基板１
に素子分離酸化膜２とゲート酸化膜３とゲート電極４と
絶縁膜５を有し、全ビットのスタック電極７が同じ高さ
に位置し、その上に容量絶縁膜８、容量電極９を有して
いる。
【０００３】
【発明が解決しようとする課題】従来の技術によるキャ
パシタ構造では、全ビットのスタック電極が同一の高さ
に位置する為、キャパシタ容量を大きくするには、スタ
ック電極を厚くし表面積を多くする必要があった。この
手法では、表面積があまり増えず、またスタック電極パ
ターニング時、ドライエッチ加工が難しいという問題が
あった。
パシタ構造では、全ビットのスタック電極が同一の高さ
に位置する為、キャパシタ容量を大きくするには、スタ
ック電極を厚くし表面積を多くする必要があった。この
手法では、表面積があまり増えず、またスタック電極パ
ターニング時、ドライエッチ加工が難しいという問題が
あった。
【０００４】本発明の目的は、従来構造の欠点を除去
し、電気容量を増大させ、かつスタック電極パターニン
グ時のドライエッチング加工が容易なキャパシタ構造を
持つ半導体装置を提供することにある。
し、電気容量を増大させ、かつスタック電極パターニン
グ時のドライエッチング加工が容易なキャパシタ構造を
持つ半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
任意のビットのスタック電極が、隣接するビットのスタ
ック電極と容量電極の上層位置にある構造を有してい
る。
任意のビットのスタック電極が、隣接するビットのスタ
ック電極と容量電極の上層位置にある構造を有してい
る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の断面図である。この半導
体装置の製造にあたっては、図１においてまずＳｉ基板
１に素子分離酸化膜２とゲート酸化膜３とゲート電極４
と絶縁膜５を形成する。次に第１コンタクト６を開口
し、第１スタック電極７をパターニングする。次に第１
容量絶縁膜８を付し、容量電極９をパターニングする。
る。図１は本発明の一実施例の断面図である。この半導
体装置の製造にあたっては、図１においてまずＳｉ基板
１に素子分離酸化膜２とゲート酸化膜３とゲート電極４
と絶縁膜５を形成する。次に第１コンタクト６を開口
し、第１スタック電極７をパターニングする。次に第１
容量絶縁膜８を付し、容量電極９をパターニングする。
【０００７】次に第２容量絶縁膜１０を付け、次に第２
コンタクト１１を開口し、第２スタック電極をパターニ
ングする。
コンタクト１１を開口し、第２スタック電極をパターニ
ングする。
【０００８】しかるときは、第１スタック電極７，第１
容量絶縁膜８，容量電極９によりキャパシタが形成され
る。次いで第２容量絶縁膜１０と第２スタック電極１２
を付着することにより任意のビットのスタック電極が隣
接するビットのスタック電極と容量電極の上層位置にあ
る構造が得られる。
容量絶縁膜８，容量電極９によりキャパシタが形成され
る。次いで第２容量絶縁膜１０と第２スタック電極１２
を付着することにより任意のビットのスタック電極が隣
接するビットのスタック電極と容量電極の上層位置にあ
る構造が得られる。
【０００９】
【発明の効果】以上説明したように、隣接するスタック
電極を別々に形成した為、広い面積を確保することが可
能となり、電気容量が増加する。またスタック電極を厚
くする必要が無くなり、ドライエッチ加工が容易とな
る。
電極を別々に形成した為、広い面積を確保することが可
能となり、電気容量が増加する。またスタック電極を厚
くする必要が無くなり、ドライエッチ加工が容易とな
る。
【図１】本発明の一実施例の断面図である。
【図２】従来のＤＲＡＭ半導体装置のメモリーセルのキ
ャパシタ構造を示す断面図である。
ャパシタ構造を示す断面図である。
１ Ｓｉ基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 絶縁膜 ６ 第１コンタクト ７ 第１スタック電極 ８ 第１容量絶縁膜 ９ 容量電極 １０ 第２容量絶縁膜 １１ 第２コンタクト １２ 第２スタック電極
Claims (1)
- 【請求項１】 ＤＲＡＭ半導体装置のメモリーセルに用
いられているキャパシタにおいて、任意のビットのスタ
ック電極が隣接するビットのスタック電極と容量電極の
上層位置に有ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163218A JPH065806A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163218A JPH065806A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065806A true JPH065806A (ja) | 1994-01-14 |
Family
ID=15769557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163218A Withdrawn JPH065806A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707096B2 (en) | 1996-12-05 | 2004-03-16 | Micron Technology, Inc. | Fork-like memory structure for ULSI DRAM and method of fabrication |
-
1992
- 1992-06-23 JP JP4163218A patent/JPH065806A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707096B2 (en) | 1996-12-05 | 2004-03-16 | Micron Technology, Inc. | Fork-like memory structure for ULSI DRAM and method of fabrication |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04350965A (ja) | 半導体メモリー装置のメモリーセルに用いられるキャパシターの製造方法及びその構造 | |
| JPH0744220B2 (ja) | 高集積素子用微細コンタクト形成方法 | |
| US5396094A (en) | Semiconductor memory device with a capacitor having a protection layer | |
| JPH04256358A (ja) | 半導体装置およびその製造方法 | |
| JPH04298074A (ja) | スタックキャパシタを備えたｄｒａｍおよびその製造方法 | |
| JPH04264767A (ja) | 半導体装置及びその製造方法 | |
| JPH09232542A (ja) | 半導体装置およびその製造方法 | |
| JPH065806A (ja) | 半導体装置 | |
| JPH02263467A (ja) | メモリ装置 | |
| JP2000012804A (ja) | 半導体記憶装置 | |
| KR0165307B1 (ko) | 저항소자를 갖는 반도체 메모리장치 및 그 제조방법 | |
| JPH05190767A (ja) | 半導体装置 | |
| JP2956234B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JP3203767B2 (ja) | 強誘電体素子及び半導体記憶装置 | |
| KR960006721B1 (ko) | 스택 캐패시터 제조방법 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JPH05136363A (ja) | 半導体記憶装置 | |
| KR960016246B1 (ko) | 적층 캐패시터 제조방법 | |
| KR100266020B1 (ko) | 캐패시터및그의형성방법 | |
| JPH04216666A (ja) | 半導体装置及びその製造方法 | |
| KR100204019B1 (ko) | 반도체 소자의 전하 저장 전극 형성 방법 | |
| KR0133831B1 (ko) | 에스램(SRAM) 캐패시턴스(Capacitance)가 증가된 에스램 제조방법 | |
| JP2901367B2 (ja) | 半導体メモリ装置 | |
| JPH03205861A (ja) | 半導体装置 | |
| JPH0555505A (ja) | 半導体メモリセルとその形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |