KR20080071499A

KR20080071499A - 리프레시 트리거를 갖춘 반도체 메모리 디바이스

Info

Publication number: KR20080071499A
Application number: KR1020080008599A
Authority: KR
Inventors: 히로시 와따나베; 다쯔야 다나까
Original assignee: 가부시끼가이샤 도시바
Priority date: 2007-01-30
Filing date: 2008-01-28
Publication date: 2008-08-04
Also published as: US7609576B2; CN101236783A; JP2008186528A; JP4679528B2; US20080181017A1; KR100921265B1

Abstract

반도체 메모리 디바이스로서, 복수의 메모리 셀 트랜지스터를 포함하는 메모리 셀 어레이, 상기 메모리 셀의 X축의 위치를 지정하는 X 디코더, 상기 X축과 교차하는 Y축위 위치를 지정하는 Y 디코더, 상기 X 디코더와 Y 디코더를 통해서 상기 메모리 셀 트랜지스터의 판독, 기록 및 소거의 동작을 일괄하여 제어하는 제어기, 전원이 없이도 소정의 수명 경과 후 출력 신호를 생성하는 반도체 타임 스위치, 및 상기 반도체 타임 스위치로부터 출력 신호를 수신하고, 상기 메모리 셀 어레이의 한 영역에 저장된 정보를 그의 다른 영역에 전송하여 상기 정보를 리프레시하는 명령을 제어기에 제공하는 리프레시 트리거 회로를 포함한다.

리프레시 트리거, X 디코더, Y 디코더, 반도체 타임 스위치, 메모리 셀 어레이

Description

리프레시 트리거를 갖춘 반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE WITH REFRESH TRIGGER}

<관련 출원에의 상호 참조>

본 출원은 2007년 1월 30일 출원된 일본 특허 출원 제2007-020016호에 기초하며, 그 우선권을 주장하며, 그 전체 내용은 본 명세서에서 참조로서 인용된다.

본 발명은 리프레시 트리거(refersh trigger)를 갖춘 반도체 메모리 디바이스에 관한 것이다.

NAND 플래시 메모리에 이용되는 비휘발성 메모리 셀의 가장 큰 특징은 다음과 같다. 비휘발성 메모리 셀은 주변이 절연막으로 피복되어 있는 폴리실리콘 부동 게이트를 가진다. 메모리 셀 임계 전압은 다음과 같은 방식으로 변한다. 구체적으로, 부동 게이트(FG)에 가장 가까운 제어 게이트에 인가되는 전압(제어 전압)이 제어된다. 전하, 즉 전자들은 기판으로부터 FN 터널링을 통해서 부동 게이트에 주입된다. 또한, 웰에 인가되는 전압(소거 전압)은 부동 게이트로부터 전하를 끌어내도록 제어되어 메모리의 임계 전압이 변한다. 이와 같은 변화가 정해진 마진보다 넓지 않다면, 메모리 디바이스로서의 기능이 상실된다.

역으로, 스케일 축소의 진전이 이루어져서 비트 프라이스(bit price)가 감소되고, 그로 인하여 다음과 같은 문제가 나타난다. 변화 마진이 셀과 FG 프린지 용량 간의 간섭 때문에 협소해지며, 그 결과, 스케일 축소가 방해받는다. 더욱이, 다음의 현상(IPD 누설)이 변화 제어를 어렵게 만든다. 이 현상에 따르면, 전자들이 부동 게이트(FG)와 제어 게이트(CG) 사이에 보유되어 있는 인터폴리 유전체(inter-poly dielectric, IPD)를 통과한다. 예를 들어, 전자들이 기판으로부터 부동 게이트에 주입될 때 IPD 누설이 발생하면, 다음의 문제가 발생한다. 즉, 메모리 셀의 임계 전압이 목표 값으로서 설정되지 않는다.

전술한 문제를 해결하기 위해서, 다음의 방법이 제안되었다(일본특허출원공개번호 JP-A 2006-310662). 이 방법에 따르면, 부동 게이트와 제어 게이트 간에 보유되어 있는 인터폴리 절연막이 금속막으로 대체된다.

그러나, 상기 방법은 종래의 비휘발성 메모리에는 이용되지 않는 새로운 재료 및 기술을 이용하고 있다. 이러한 이유로, 엘리먼트 형성 기술의 개발에 상당히 많은 비용이 소모된다. 비휘발성 메모리에 특유한 처리 조건에 대한 친숙함 때문에, 전술한 새로운 재료 및 새로운 기술을 개발하는 것이 매우 어렵다.

이러한 이유로, 터널막의 박화(thinning)에 기인하여, 데이터 보유 시간이 짧아지더라도 저장 콘텐츠를 보전할 수 있는 비휘발성 메모리를 실현하는 것이 요망된다.

본 발명의 한 양태에 따르면,

복수의 메모리 셀 트랜지스터를 포함하는 메모리 셀 어레이와,

메모리 셀의 X축의 위치를 지정하는 X 디코더와,

X축을 교차하는 Y축의 위치를 지정하는 Y 디코더와,

X 디코더와 상기 Y 디코더를 통한 메모리 셀 트랜지스터의 판독, 기록 및 소거의 동작을 일괄하여 제어하는 제어기와,

전원이 없이 사전결정된 수명시간 경과 후 출력 신호를 생성하는 반도체 타임 스위치와,

반도체 타임 스위치로부터 출력 신호를 수신하고, 정보를 갱신하기 위해 메모리 셀 어레이의 한 영역에 저장된 정보를 그의 다른 영역에 전송하는 명령을 제 어기에 제공하는 리프레시 트리거 회로를 포함하는 반도체 메모리 디바이스가 제공된다.

본 발명의 실시예를 상세히 설명하기 전에 본 발명의 관련 기술을 설명하기로 한다. 종래의 스케일 축소 기술에 따르면, 부동 프린지 용량 결합(FG 프린지 결합)은 무시되었다. 부동 게이트 프린지 용량 결합은 메모리 셀의 부동 게이트와 확산층의 사이에서 발생한다. 부동 게이트의 스케일 축소의 발전에 따라서, 비휘발성 메모리는 그의 기능을 충분히 실현하기가 곤란하다. 도 3에 도시된 바와 같이, FG 프린지 결합은 부동 게이트의 측면과 확산층(2)과의 사이에 존재하는 용량 C3를 통한 결합을 의미한다. 또한, 다음의 용량 C1 및 C2가 존재한다. C1은 부동 게이트(3)와 반도체 기판(1)의 사이에 존재하는 터널 산화막 용량(TOX 용량)이다. C2는 부동 게이트(3)와 제어 게이트(4) 간에 존재하는 극간 절연막(IPD) 용량이다.

FG 프린지 용량은 스택형 게이트의 스케일을 축소시켜도 그의 크기가 변하지 않는다는 특성이 있다. 이는 스케일 축소에 의해 대면 영역이 협소해짐에 따라서 IPD 용량과 TOX 용량이 감소한다는 사실과는 대조적이다. 이러한 이유로, 스케일 축소의 경우에 FG 프린지 용량 기여도가 비교적 커진다.

FG 프린지 결합은 부동 게이트(3)와 반도체 기판(1)과의 용량 결합에 기여한다. 그러므로, FG 프린지 비율이 높아지면, 부동 게이트(3)와 제어 게이트(4) 간의 용량 결합이 비교적 낮아진다. 그 결과, 이는 용량 결합 비율을 줄이는 인자이다. 용량 결합 비율의 감소는 반도체 기판(1)과 부동 게이트(3) 간의 터널막(도시 되지 않음)에 인가된 전계의 IPD 막(도시 안됨)에 대한 비율을 낮춘다. 그 결과, IPD 누설이 증가한다. 도 4는 상기 상태를 보여주는 에너지 밴드 도면이다.

일반적으로, 기록을 올바르게 하기 위해 다음과 같은 조건이 우선 요구된다. 즉, 10 MV/cm 이상의 전압(전계)이 터널막(TOX)에 인가되고, IPD 막에 인가되는 전압(전계)은 3MV/cm 이하로 제어된다. 용량 결합 비율이 낮으면, 터널막과 IPD 막과의 사이에서 전압 분포 관계가 변한다. 그 결과, IPD막 전압이 증가하지만 터널막 전압은 감소한다. 그러므로, 상기 조건들이 충족되지 않는다. 상기 설명으로부터 알 수 있는 바와 같이, FG 프린지가 용량 결합 비율에 어떻게 영향을 끼치는가는 매우 중요한 문제이다.

다음에는 FG 프린지와 스케일 축소 간의 관계에 대해 설명한다. 터널막 용량은 게이트 영역에 비례하고, 스케일 축소에 따른 게이트 길이의 곱의 비로 감소한다. 이는 FG 프린지 결합의 감소에 비교해 볼 때 현저해 빠른 속도이다. 그러므로, 55nm 이후 세대에서, 용량 결합비에 대한 FG 프린지 결합의 영향은 무시ㅎkf 수 있다.

다음에는 FG 프린지 이외에 기록 효율을 감소시키는 인자에 대해 설명하기로 한다. 도 5의 에너지 밴드 도면에 도시된 바와 같이, 공핍층은 기록 동작시에 부동 게이트와 터널막 사이의 계면에 형성된다. 이는 터널막 전압을 감소시키며 그 결과 기록 효율이 떨어진다(H. Watanabe, IEEE TED52, 2265, 2005 참조).

이후 공핍층의 영향을 고려할 것이다. 도 6은 N⁺ 폴리실리콘 게이트의 상태 를 보여주는 에너지 밴드 도면이다(H. Watanabe, IEEE TED52, 2265, 2005 참조). 실리콘 기판과는 다르게, 페르미 레벨이 도전 밴드에 존재한다. 그러므로, 밴드가 폴리실리콘 표면에서 굽더라도, 전자가 완전히 손실되지 않는 영역(불완전 공핍)이 존재한다. 더구나, 완전한 공핍층은 불완전한 공핍층과 산화막 사이에 존재한다. 그러나, 사실, 완전한 공핍층의 폭은 현저하게 작으므로, N⁺ 폴리실리콘 게이트의 공핍층 폭은 불완전한 공핍층이 지배한다. 실리콘에 정상적으로 인가되는 공핍 근사치는 완전한 공핍인 것으로 상정한다. 그래서, N⁺ 폴리실리콘 게이트의 공핍층은 과소 평가된다. 이러한 이유로, 기록 동작시에 나타나는 부동 게이트의 공핍층은 과소 평가된다. 요약하면, 도 5에 도시된 바와 같이, FG 공핍층에 기인한 터널막 내의 전계 감소는 지금까지는 무시하고 있다. 그러나, 스케일 축소에 따라서 기록 마진이 점차 작아지는데, 이와 같은 감소는 확실하게 제거하여야 하는 위험 인자이다.

이하 축적층의 영향을 고려한다. N⁺ 폴리실리콘 축적층은 볼쯔만 근사(Boltzman approximation)을 기반으로 한 종래의 개념에 따르면 거의 무시된다. 이는 다음과 같은 이유 때문이다. 즉, N⁺ 폴리실리콘의 도우너 농도가 매우 높으며, 밴드가 N⁺ 폴리실리콘 표면에서 약간 굽어있는 경우 전하가 지수 함수에 따라서 축적된다. 그래서, 대역이 실제로 거의 굽어있지 않은 것으로 간주한다. 그러나, 본 발명자들은 상기 개념이 잘못되었다는 보고서를 작성하였다(H. Watanabe et al., Ext. Abs. SSDM, 504, 2005).

특히, N⁺ 폴리실리콘의 축적층 폭은 좁으며, 양자 배타 효과(quantum exclusion effect)는 지수 함수에 따라서 전자가 축적되는 것을 방지해준다. 역으로, 도 7에 도시된 바와 같이, 대역은 표면 전하 밀도를 유지하기 위해 좀 더 가파르게 굽어진다. 그래서, 대역 드롭이 지금까지 예상하였던 경우보다 더 가파르다. 전자 상태 밀도는 대역 드롭의 제곱근에 따라서 증가한다. 앞서 설명한 바와 같이, 전하 축적이 대역 드롭의 지수 함수에 따라서 이루어지지 않고 대역 드롭의 제곱근에 비례한다. 이와 같이, 상기 설명에 비추어 보면, N⁺ 폴리실리콘 표면에서의 축적층을 약한 축적층이라 부를 수 있다. 도 7b는 전자의 축적이 발생하지 않는 상태를 보여주고 있다.

도 8은 기록 동작시에 생성된 FG/IPD 막 계면의 약한 축적층이 IPD 막의 터널 장벽을 낮추어 주는 상태를 보여주고 있다. 이는 지수 함수로 IPD 누설을 증가시켜 기록 효율을 상당히 감소시키는 인자이다.

앞서 설명한 바와 같이, 불안전한 공핍층은 터널 막의 전계를 낮춘다. FG 프린지 용량은 용량 결합 비율을 낮추고, 기록 동작시에 TOX를 통한 주입 전류 흐름을 감소시킨다. 더구나, FG/IPD 계면에서의 약한 축적층은 IPD 누설을 증가시킨다. 기록 동작은 주입 전류와 IPD 누설 간의 차이에 근거해서 이루어진다. 그래서, 상기의 불완전한 공핍과 FG 프린지 용량은 기록 효율을 현저하게 낮춘다. 다른 말로, 기록 효율의 감소는 스케일 축소와 함께 55nm 이후 세대에서 NAND 메모리 의 중대한 문제가 된다.

상기 문제를 일괄하여 해결하는 효과적인 수단은 터널 막 TOX를 얇게 만드는 것이다. TOX를 얇게 만들면 마치 용량 결합 비율이 더 줄어드는 것으로 생각된다. 그러나, TOX를 통한 주입 전류 흐름을 증가시키는 효과가 유용하게 제공된다. 그러므로, 스케일 축소에 의한 기록 효율의 감소가 방지된다. 역으로, 다음과 같은 단점이 제공된다. 즉, 데이터 보유 특성이 나빠진다.

현재, 메모리 카드가 약 1년 동안 데이터를 보유할 수 있다면 이상적인 메모리 카드를 설계할 수 있다고 말할 수 있다. 실질적으로, 메모리 카드가 전원에 연결되면, 유저가 이를 알지 못하는 동안에 메모리의 기록 전송(블록 전송 & 블록 배치 소거 = 플래시), 즉 리프레시가 실행된다.

그러므로, 데이터가 보유되어 있는 동안 리프레시가 실행되면, 문제가 없다. 그러나, 리프레시 타이밍을 메모리 카드에 알려주는 것이 필요하다. 예를 들어, 데이터 보유 시간은 최악의 경우 1년으로 상정하면, 메모리 카드는 리더기에 10회 삽입될 때 한번 리프레시된다. 이 경우에, 메모리 카드가 1년에 10회 리더기에 삽입된다면, 데이터는 반-영구적으로 보유된다.

실제로, 이동 전화 및 디지털 카메라에 이용되는 컴팩트 플래시(등록 상표)와 같은 메모리 카드 및 SD 카드(등록 상표) 또는 플래쉬 드라이브는 상당히 빈번하게 리더기에 삽입되거나, 또는 그곳에 삽입되어 있는 상태에서 이용된다. 더욱이, 이동 전화 또는 뮤직 플레이어에 내장된 비휘발성 메모리는 거의 매일 전원을 공급받는다. (아마도, 1년 동안 전원이 꺼져있는 상태로 남아있는 메모리는 버려 진 메모리일 것이다.)

데이터 보유 특성은 메모리 셀마다 가변적이다. 다른 말로, 데이터 보유 시간이 가장 짧은 셀이 메모리 시스템의 데이터 보유 특성을 결정한다. 물론, 에러 정정 코드(ECC)는 원하는 데이터 보유 시간을 포함하고 있지 않은 셀의 이용을 방지할 수 있다. 이 경우에, ECC에 따라서 결정된 시간은 메모리 시스템의 데이터 보유 시간과 동등하다.

NAND 플래시(메모리)에서는, 예를 들어, 원하는 데이터 보유 시간을 갖지 않는 한 셀이 존재한다면 일련의 직렬 연결된 메모리 셀이 모두 배치된다. 즉, 데이터 보유 특성의 범위가 넓다면, ECC에 기초하여 배치된 비트의 수가 많아진다. 이 수가 너무 많아지면, 비트 코스트 또한 높아진다. 물론, 데이터 보유 특성의 범위는 칩마다 다르다. 그래서, ECC를 기초로 배치된 비트 수는 칩마다 다르다. 다른 말로, ECC에 의한 제거는 칩들 간의 가변에 있어 최대값의 결정으로서 간주된다.

역으로, 터널막은 스케일 축소의 발전에 따라서 얇아져야만 한다. 이는 데이터 보유 시간이 짧아지는 비트의 수가 증가하고, 데이터 보유 특성 변화(특히, 데이터 보유 시간 분포 에지)가 커진다는 것을 의미한다. 다른 말로, ECC에 따라서 제거될 가장 짭은 데이터 보유 시간을 유지하면, 코스트 증가로 이어진다.

역으로, 데이터 보유 시간 범위의 하단(에지)(가장 짧은 데이터 보유 시간)이 줄어들면, 리프레시 타이밍을 더 빠르게 설정해야 한다. 예를 들어, 가장 빠른 데이터 보유 시간을 3개월로 설정한다. 디지털 카메라 또는 플래시 드라이브에 기록된 정보를 반-영구적으로 보유하기 위해서는, 메모리(카드)를 3개월에 10회 리더 기에 삽입해야만 한다. 이는 정보가 유저에 따라서 소거된다는 것을 의미한다. 대신에, 리프레시 타이밍을 10회 삽입마다 3배로 증가시키면, 유저는 동작 속도가 늦다고 자주 느낀다. 그러므로, 기본적으로, 리프레싱 횟 수에 따른 리프레시 제어에는 문제가 있다.

그래서, 데이터 보유 시간이 스케일 축소에 따라서 줄어들면, 메모리 카드는 데이터 보유 시간 범위의 최하단보다 이른 타이밍에서 자동으로 리프레시되어야 한다. 문제는 어떻게 리프레시 타이밍을 메모리 카드에 알려주느냐에 있다. 더욱이, 메모리 카드가 베터리-없음/오프 라인 상태에 있는 동안 경과 시간이 측정되어야만 한다.

본 발명자들은 터널막이 얇아질지라도 데이터 보유 시간 특성이 떨어지지 않는 비휘발성 메모리 디바이스를 제공한다. 상기 비휘발성 메모리 디바이스를 구현하기 위해, 본 발명자들은 전원없는 반도체 타임 스위치를 갖춘 리프레시 트리거(에이징 디바이스: SSDA(TM))를 이용하여 주파수 제어 대신에 경과 시간 제어로 리프레시 타이밍을 제어하는 것을 제안하고 있다.

본 발명의 실시예는 첨부 도면을 참조로 이하 설명될 것이다. 본 발명은 다음 실시예에 제한되지 않으며 다양한 설계 변경이 가능하다.

(실시예)

도 1은 본 발명의 실시예에 따른 에이징 디바이스를 이용하는 리프레시 트리거를 갖춘 비휘발성 반도체 메모리 디바이스의 구성을 보여주는 블록도이다. 이 실시예에 따르면, 제어기(101)는 제1 기록(초기화)을 위한 신호를 SSAD(103)에 보 낸다. 이는 모래시계를 뒤집는 것과 같다. 그럼으로써, 초기 시간이 설정된다. SSAD(103)는 상기 초기화 조건에 따라서 그의 수명을 선택적으로 설정할 수 있다는 점에서 실제의 모래시계와는 다르다.

SSAD(103)는 소정의 수명에 초기화로부터 경과된 시간을 비교한다. 경과 시간이 이 수명보다 짧으면, SSAD는 "0"을 리프레시 트리거 회로(105)에 보낼 준비를 한다. 역으로, 경과 시간이 이 수명보다 길다면, SSAD는 "1"을 리프레시 트리거 회로(105)에 보낼 준비를 한다.

이 경우에, SSAD(103)의 시간 경과는 전원에서 분리된 상태에서 진행한다. 전원-오프 상태는 SSAD(103)가 0/1 신호를 리프레시 트리거(105)에 보낼 수 있게 될 때까지 유지된다. 메모리 디바이스가 외부 전원에 연결되어 있고 전원-온 상태에 있다면, 0/1 신호는 리프레시 트리거 회로(105)에 보내진다. 수신된 신호가 "0"이면, 리프레시 트리거 회로(105)는 어떤 동작도 하지 않는다. 역으로, 수신된 신호가 "1"이면, 리프레시 트리거 회로(105)는 제어기(101)에 메모리 셀 어레이(115)를 리프레시하는 명령을 제공한다.

리프레시 트리거 회로(105)는 종래의 논리 회로로 구성되어 있다. 회로(105)는 제어기(101)를 확실하게 동작시키기 위하여 SSAD(103)의 출력 파형을 형성해서 증폭한다.

제어기(101)는 고전압(HV) 증폭기(107) 및 저전압(LV) 증폭기(감지 증폭기)(109)를 이용하여 워드 라인(WL) 디코더(111) 및 비트 라인(BL) 디코더(113)를 제어한다. 제어기는 메모리 셀 어레이(115)의 일부에 기록된 정보를 메모리 셀 어 레이(115)의 빈 공간에 전송한다.

이 경우에, 워드 라인 디코더(111)는 X축상의 위치를 지정하는 X 디코더이다. 비트 라인 디코더(113)는 X축을 교차하는 Y축상의 위치를 지정하는 Y 디코더이다. 메모리의 기록 전송이 완료된 후, 제어기(101)는 SSAD(103)를 재초기화시키고, 그럼으로써 일련의 리프레시 동작이 종료된다.

리프레시 동작을 요약하기로 한다. SSAD(103)는 단지 수명에만 관련된 0/1 신호를 출력한다. 대조적으로, 제어기(101)는 기록, 소거, 판독 및 어드레스 지정과 같은 다양한 동작을 한다. 리프레시 동작은 다음 식으로 실행된다. 먼저, 제어기(101)는 메모리 셀 어레이(115) 내에 저장된 데이터를 판독하고 메모리 셀 어레이(115) 내의 빈 공간을 검색한다. 제어기(101)는 빈 공간을 발견한 후에, 판독된 데이터를 내부에 기록한다. 이 경우에, 제어기(101)는 판독된 영역의 데이터를 소거한다. 메모리의 기록 전송이 완료된 후에, 제어기(101)는 다시 SSAD(103)를 초기화시킨다. 상기와 같은 일련의 동작은 프로그램으로서 제어기(101)에 미리 저장된다. 리프레시 트리거 회로(105)는 상기 프로그램을 작동시키기 위한 트리거 신호를 발행한다.

상기 실시예에 따르면, SSAD(103)에 설정된 시간이 경과 후 전원이 턴온될 때, 리프레시 신호("1")가 자동으로 발행된다. 그러므로, 터널 절연막이 얇아져도, 양호한 데이터 보유 특성을 유지할 수 있다.

(변형예)

상기 실시예에 따르면, 리프레시 트리거 회로(105)는 독립 회로로서 이용된 다. 물론, 이 회로 기능을 제어기(101)에 통합시킬 수 있다(변형예 1).

상기 실시예에 따르면, SSAD(103)는 제어기(101)로부터 초기화 신호를 수신한다. 대신에, SSAD(103)는 HV 증폭기(107) 또는 연산 증폭기(op. amp.)를 통해서 신호를 수신할 수 있다(변형예 2). 도 2는 상기 변형예 2에 따른 반도체 메모리 디바이스의 구성을 보여주는 블록도이다.

구체적으로, 변형예 2에 따르면, 제어기(101)는 신호를 HV 증폭기(107)에 보내고, 이 증폭기는 연산 증폭기(104)를 구동한다. 연산 증폭기(104)는 SSAD(103)가 초기화되어야 하는지 여부를 판정한다. 연산 증폭기가 초기화가 필요한 것으로 판정할 때만, SSAD(103)는 초기화된다. 이는 모래시계가 뒤집어져서 초기 시간이 설정되었음을 의미한다. SSAD(103)는 실제의 모래시계와는 달리 초기화 조건에 따라서 그의 수명을 선택적으로 설정한다.

SSAD(103)는 초기화로부터의 경과 시간을 소정의 수명에 비교한다. 경과 시간이 이 수명보다 짧으면, SSAD(103)는 신호 "0"을 리프레시 트리거(105)에 보낼 준비를 한다. 역으로, 경과 시간이 이 수명보다 길면, SSAD(103)는 신호 "1"를 리프레시 트리거(105)에 보낼 준비를 한다. 이 경우에, SSAD(103)의 시간 경과가 전원이 분리되어 있는 상태에서도 진행한다는 것을 주지해야 한다. 전원-오프 상태는 SSAD(103)가 0/1 신호를 리프레시 트리거(105)에 보낼 수 있게 될 때까지 유지된다. 메모리 디바이스가 외부 전원에 연결되어 전원-온 상태에 있게 되면, 0/1 신호는 리프레시 트리거 회로(105)에 전송된다.

수신 신호가 "0"이면, 리프레시 트리거 회로(105)는 어떤 동작도 하지 않는 다. 역으로, 수신 신호가 "1"이면, 리프레시 트리거 회로(105)는 메모리 셀 어레이(115)를 리프레시하는 명령을 연산 증폭기(104)에 제공한다. 연산 증폭기(104)는 HV 증폭기(107)와 LV 증폭기(109)를 이용하여 WL 디코더(111)와 BL 디코더(113)를 제어한다. 이후, 연산 증폭기(104)는 메모리 셀 어레이(115)의 일부에 기록된 정보를 메모리 셀 어레이(115)의 빈 공간에 전송한다. 메모리의 기록 전송이 완료되면, 연산 증폭기(104)는 SSAD(103)를 재초기화하고, 그러면 일련의 리프레시 동작이 종료된다.

앞서 설명한 바와 같이, 연산 증폭기(104)는 제어기(101)를 SSAD(103)에 연결함이 없이도 SSAD(103)의 리프레시가 가능하게 한다. 이는 칩 구성에 있어서의 자유도를 향상시켜 준다. 연산 증폭기(104)는 메모리 셀의 기록, 소거, 판독 및 어드레싱과 같은 다기능을 갖추고 있다.

변형예에 따르면, SSAD(103)에 설정된 소정 시간 경과 후, 리프레시 신호가 자동으로 연산 증폭기(104)를 통해서 발행된다. 그러므로, 터널 절연만이 얇아질지라도, 양호한 데이터 보유 특성이 유지된다.

상기 실시예와 변형예 1 및 2에 따르면, 이용되는 메모리 디바이스가 어떤 타입인지에 대해서는 구체적인 제한이 없다. 이는 본 발명이 임의 비휘발성 메모리 디바이스를 이용하여 구현될 수 있다는 것을 의미한다. 예를 들어, 다음의 메모리들이 메모리 셀로서 이용될 수 있다. 하나는 NAND 플래시, NOR 플래시 및 EEPROM 등의 부동 게이트를 갖고 있는 반도체 메모리이다. 다른 하나는 SONOS 또는 MONOS 등의 전하 저장층을 갖고 있는 반도체 메모리이다. 또 다른 하나는 FRAM, FeRAM, PRAM 또는 RRAM 등의 신규 메모리이다. 본 발명은 또한 MRAM 또는 하드-디스크형 자기 메모리와 같은 시판중인 임의 메모리 디바이스에 적용할 수도 있다. 물론, 본 발명은 DVD 미디어 또는 CD 미디어에도 적용할 수 있다. 더욱이, 본 발명은 IC 카드용의 반도체 칩과 같은 논리-메모리 매립 제품에 적용될 수도 있다.

메모리 셀 어레이에 저장되는 정보의 최소 유닛은 1 비트로 정의된다. 2 비트 이상으로 정보를 구성하면, 정보가 반드시 연속 어드레스로 저장되지 않는다. 오히려, 정보가 비연속 어드레스로 저장되는 경우가 많이 있다. 리프레시 동작시에 전송된 목적지로서 검색된 빈 공간 어드레스들은 비연속일 수 있다. 그러나, 비트의 수를 기록 전송 전후에 서로 동일하게 하는 것이 바람직하다.

더욱이, 정보를 기록하는 어드레스를 포함하는 블록을 전체로서 다른 블록에 전송하는 방식에서도 리프레시는 가능하다. 이 경우에, 블록은 연속 어드레스로 구성된 메모리 셀 어레이상의 셀들의 한 그룹이다. 상기 정보는 이 블록에 저장된 상태를 취한다. 이 정보에 관한 어드레스는 이 블록에서 항상 연속은 아니다. 이 경우에, 이 블록의 용량은 이 정보의 용량보다 크게 설정되어야만 한다.

마지막으로, 본 발명에 이용되는 반도체 타임 스위치(에이징 디바이스)에 대해 간략히 설명한다. 본 발명에서, 본 발명자들이 발명한 에이징 디바이스(JP-A 2004-94922)는 다른 목적으로도 효과적으로 이용된다.

도 9a 내지 9d는 본 발명에 이용되는 에이징 디바이스의 4개의 기본 기능을 설명하기 위한 도면이다. 도 9a는 시간이 경과하여 수명(τ1)에 도달하면, 지금까 지 에이징 디바이스에 존재하던 신호가 소멸하는 상태를 보여주고 있다. 도 9b는 시간이 경과하여 수명(τ2)에 도달하고 지금까지 존재하지 않는 신호가 생성되는 상태를 보여주고 있다. 도 9c는 시간이 경과하여 수명(τ1)에 도달하면, 지금까지 존재하지 않던 신호가 생성되고, 이후 제1 수명(τ1)보다 긴 제2 수명(τ2)에서, 지금까지 존재하는 신호가 소멸하는 상태를 보여주고 있다. 도 9d는 시간이 경과하여 수명(τ1)에 도달하면, 지금까지 존재하던 신호가 소멸하고, 이후 제1 수명(τ1)보다 긴 제2 수명(τ2)에서, 지금까지 존재하지 않던 신호가 생성되는 상태를 보여주고 있다.

도 10은 부동 게이트를 갖고 있는 에이징 디바이스(SSAD)의 신호 셀의 한 예를 보여주는 단면도이다. SSAD 및 메모리 셀이 한 칩에 매립될 때, SSAD의 셀 구조는 제품 프로세스의 곤란함을 피하기 위해서 메모리 셀 트랜지스터의 셀 구조에 가능한 한 밀접해야만 한다. 이 목적을 달성하기 위해서, 본 발명자들이 각 구조에 따라서 독립적으로 특허 출원을 하였다. 여기서, 도 10은 SSAD 셀의 한 예로서 도시되어 있다. 이 경우에, 기록 동작(SSAD의 초기화)이 NAND 플래시 또는 NOR 플래시와 유사하게 실행될 수 있다. 다른 말로, 기록 동작은 FN 터널 주입 또는 핫 전자 주입을 통해서 실행된다.

에이징 디바이스에서, 데이터 보유 시간은 메모리 셀에 비해서 짧다. 그래서, 데이터 보유 시간(SSAD의 수명)을 제어하기 위해 다양한 설계를 고려할 수 있다. 도 10에서, 부동 게이트와 채널 간의 터널 막은 메모리 셀의 터널 막보다 얇게 형성된다. 이는 전자들이 부동 게이트를 통해서 직접 통과하고 채널 전위가 경 과 시간에 따라서 변하는 특성을 이용한다. 경과 시간에 따른 이러한 변화는 소스와 드레인간의 전류(드레인 전류, ID)의 경과 시간에 따른 변화를 발생시킨다.

그러나, 경과 시간에 따른 상기 변화를 실현하는 방법은 앞서 설명한 바와 같이 간단히 얻을 수는 없다. 도 11에서 알 수 있는 바와 같이, 트랜지스터의 타입에 따라서 4 가지의 방법이 주어진다. 노멀리-온 타입은 에이징 디바이스에서 "기억"의 기능을 구현한다(도 9b 해당). 노멀리-오프 타입은 에이징 디바이스에서 "잊다"의 기능을 구현한다(도 9a 해당).

노멀리-오프 타입에 따르면, 전자(pMOSFET의 경우) 또는 정공(nMOSFET의 경우)은 부동 게이트에 축적(기억)된다(기록). 그 결과, 채널이 반전되어 트랜지스터가 온으로 된다. 경과 시간에 따라서, 전자 또는 정공들이 부동 게이트로부터 누설되어, 트랜지스터가 오프된다. 시간은 노멀리-오프 SSAD의 수명이다.

역으로, 노멀리-온 타입에 따르면, 정공(pMOSFET의 경우) 또는 전자(nMOSFET의 경우)가 부동 게이트에 축적(기억)된다(기록). 그 결과, 채널이 오프된다. 경과 시간에 따라, 전하가 부동 게이트로부터 누설되어 트랜지스터가 온으로 된다. 시간은 노멀리-온 SSAD의 수명이다.

SSAD의 수명 제어는 터널 막의 두께를 배열하여 실행되는데, 이 경우에, 부동 게이트 구조의 특징을 이용하는 다른 방법이 이용될 수 있다. 앞서 설명한 바와 같이, 도 9a는 노멀리-오프 에이징 디바이스의 기능을 보여주고 있고, 도 9b는 노멀리-온 에이징 디바이스의 기능을 보여주고 있다.

도 12는 도 9c의 기능을 구현하는 에이징 디바이스의 한 예를 보여주는 단면 도이다. 노멀리-온 셀은 좌측에 배치되고 노멀리-오프 셀은 우측에 배치된다. 좌우측에 배치된 에이징 디바이스 셀은 직렬로 연결되는 동일한 확산층을 공유할 수 있고, 또는 도 12에 도시된 바와 같이, 인접한 확산층들은 금속 등으로 형성된 상호 연결을 이용해서 직렬로 연결할 수 있다.

노멀리-온 타입 셀과 노멀리-오프 타입 셀이 직렬 연결되어 있는 조건이 충족되면, 도 13에 도시된 바와 같이, 복수의 노멀리-온 타입 셀은 병렬로 연결될 수 있고, 또는 복수의 노멀리-오프 타입 셀은 병렬로 연결될 수 있다. 상기 구성은 에이징 디바이스의 수명을 정밀하게 제어하는데 필요하다.

도 12에서, 좌측 노멀리-온 타입 셀의 수명은 τ1이고, 우측 노멀리-오프 타입 셀의 수명은 τ2이다. 도 13에서, 좌측에 병렬로 연결된 노멀리-온 타입 셀의 수명은 τ1이다. 우측에 병렬로 연결된 노멀리-온 타입 셀의 수명은 τ2이다. 이 경우에, 수명은 τ2보다 짧은 τ1의 관계를 갖는다. 이 경우에, τ1은 제1 수명이고, τ2는 제2 수명이다.

수명 τ1을 갖고 있는 노멀리-오프 타입과 수명 τ2를 갖고 있는 노멀리-온 타입이 τ1 < τ2의 관계의 조건하에 병렬로 연결되면, 도 9d의 기능이 구현된다.

그러므로, 도 9a 내지 9d의 모든 기능에서, 수명이 비교적 유사한 동일 타입 셀의 병렬 연결은 수명의 제어가능성을 높여준다. 도 13은 제어가능성을 높여주는 연결의 한 예를 보여주고 있다.

SSAD의 4개의 기본적인 동작은 부동 게이트를 갖춘 SSAD를 이용하여 설명한다. 물론, 4개의 기본적인 동작은 NAND 또는 NOR 플래시 메모리 및 부동 게이트를 갖고 있는 EEPROM 이외에도 다양한 새로운 메모리, 자기 메모리 또는 DVD/CD 미디어를 이용하여 구현한다.

본 발명에서, 도 9a 또는 도 9b의 기능을 도 9a 내지 9d에 설명된 4개의 기능에 이용하는 것이 바람직하다. 예를 들어, 초기화시에, 판독 신호를 SSAD에 보내어 출력이 온인지 오프인지를 판독한다. 메모리 카드를 리더기로부터 꺼내면 한 동안 전원이 오프 상태로 유지된다. 메모리 카드가 남겨져 있는 동안 SSAD는 출력 발행 대기 상태에 있게 된다. 메모리 카드가 다시 리더기에 삽입되어, 메모리 카드가 전원-온 상태가 되면 SSAD의 출력이 판독된다. SSAD의 출력이 초가화시의 출력과 같으면, 리프레시 트리거는 리프레시 신호 "0"를 발행한다. SSAD의 출력이 초기화시의 출력과 다르면, 리프레시 트리거는 리프레시 신호 "1"를 발행한다. 리프레시 신호가 "0"일 때, 메모리 셀은 리프레시되지 않는다. 역으로, 리프레시 신호가 "1"이면 메모리 셀이 리프레시된다. 이 경우에, "오프셋"이라 불리는 정해진 마진은 신호가 0/1 디지털 신호로서 판독되도록 온과 동등한 신호 레벨과 오프와 동등한 신호 레벨의 사이에 주어져야만 한다.

더욱이, 데이터 보유 시간 특성은 칩마다 다르다; 이러한 이유로, 리프레시 인터벌(에이징 디바이스의 수명)들이 서로 다르다. 그러므로, 전달 전에 측정된 칩의 데이터 보유 시간(ECC에 따라 결정된 데이터 보유 분배 에지)에 따라서 에이징 디바이스를 초기화시키는데 설정되는 수명을 배열하는 것이 바람직하다.

리프레시가 블록마다 실행될 때, 에이징 디바이스의 수명은 양호하게는 각 블록의 서로 다른 데이터 보유 시간에 적합하게 되도록 그의 초기화시에 배열된다. 물론 리프레시 신호 "0" 및 "1"은 그의 기능이 대체될 수 있다.

본 발명에 따르면, 리프레시 트리거 회로는 배터리-없는 타임 스위치에 결합해서 이용된다. 그러므로, 터널막 두께의 평균값이 작고, 비트 데이터 보유 시간이 부분적으로 소정의 표준보다 짧을지라도, 저장 내용을 확고히 보전하는 비휘발성 메모리를 제공할 수 있다.

본 기술 분야에 숙련된 자에게는 부가적인 장점 및 변형이 용이할 것이다. 그러므로, 본 발명은 광의에서 여기에 도시하고 설명한 구체적인 상세한 사항 및 대표적인 실시예에 한정되는 것이 아니다. 따라서, 다양한 변형이 첨부 청구항들 및 이들의 균등물에 의해 정해지는 개괄적인 발명 개념의 정신 또는 범위를 벗어나지 않고도 가능할 것이다.

도 1은 일 실시예에 따른 리프레시 트리거를 갖춘 비휘발성 반도체 메모리 디바이스의 구성을 도시하는 블록도.

도 2는 본 발명의 변형예 2에 따른 리프레시 트리거를 갖춘 비휘발성 반도체 디바이스의 구성을 도시하는 블록도.

도 3은 FG 프린지의 영향을 설명하기 위한 도면.

도 4는 종래의 기록 방법을 설명하기 위한 에너지 밴드도.

도 5는 불완전 공핍층의 영향을 설명하기 위한 에너지 밴드도.

도 6은 폴리실리콘 게이트 내의 공핍 상태의 세부사항을 도시하는 도면.

도 7a는 약한 축적(저장)층을 설명하기 위한 도면.

도 7b는 축적이 없는 경우 에너지 밴드도.

도 8은 약한 축적층의 영향을 설명하기 위한 에너지 밴드도.

도 9a 내지 9d는 SSAD의 4 기본 동작을 설명하기 위한 그래프.

도 10은 부동 게이트를 갖춘 SSAD를 도시하는 단면도.

도 11은 SSAD의 동작 모드를 설명하기 위한 표.

도 12는 SSAD의 동작 모드의 일 예를 구현하는 구조를 도시하는 단면도.

도 13은 SSAD의 동작 모드의 일 예를 구현하는 구조를 도시하는 단면도.

Claims

복수의 메모리 셀 트랜지스터를 포함하는 메모리 셀 어레이와,

상기 메모리 셀의 X축의 위치를 지정하는 X 디코더와,

상기 X축과 교차하는 Y축의 위치를 지정하는 Y 디코더와,

상기 X 디코더 및 상기 Y 디코더를 통해서 상기 메모리 셀 트랜지스터의 판독, 기록 및 소거의 동작을 일괄하여 제어하는 제어기와,

전원 없이 사전결정된 수명 경과 후 출력 신호를 생성하는 반도체 타임 스위치와,

상기 반도체 타임 스위치로부터 출력 신호를 수신하고, 상기 메모리 셀 어레이의 한 영역에 저장된 정보를 그의 다른 영역에 전송하여 상기 정보를 리프레시하는 명령을 상기 제어기에 제공하는 리프레시 트리거 회로

를 포함하는 반도체 메모리 디바이스.
제1항에 있어서,

상기 반도체 메모리 디바이스의 동작은,

상기 반도체 타임 스위치의 수명을 설정하기 위해 전원 온 상태에서 상기 제어기에 의해 상기 반도체 타임 스위치를 초기화하는 것과,

상기 초기화 후에 상기 반도체 타임 스위치를 전원 오프 상태로 두는 것과,

그 후에 전원 온 상태에서 상기 반도체 타임 스위치의 출력 신호를 판독하는 것과,

전원 온 상태에서의 출력 신호와 상기 초기화시의 출력 신호간의 차이를 체크하여, 상기 리프레시 트리거 회로를 통해서, 상기 차이가 사전결정된 오프셋 내에 속하는 경우에는 리프레시 신호 "0"을 발행하고, 상기 차이가 소정의 오프셋을 벗어나는 경우에는 리프레시 신호 "1"을 발행하는 것

를 포함하는 반도체 메모리 디바이스.
제2항에 있어서,

상기 제어기는 전원 온 상태에서 상기 리프레시 신호가 "1"일 때 정보를 리프레시하기 위해 상기 메모리 셀 어레이의 한 영역에 저장된 정보를 그의 다른 영역에 전송하는 반도체 메모리 디바이스.
제2항에 있어서,

상기 초기화시에 설정된 상기 반도체 타임 스위치의 수명은 상기 반도체 타임 스위치에 관련된 상기 메모리 셀 트랜지스터의 데이터 보유 시간보다 짧은 반도체 메모리 디바이스.
제2항에 있어서,

상기 반도체 타임 스위치의 출력 신호는 상기 초기화시에 설정된 수명 전과 후의 사이에서 변하는 반도체 메모리 디바이스.
제1항에 있어서,

상기 정보를 리프레시할 때, 상기 반도체 타임 스위치는 재초기화되는 반도체 메모리 디바이스.
제1항에 있어서,

상기 반도체 타임 스위치와 상기 메모리 셀 트랜지스터는 동일 칩안에 매립되고, 각각 부동 게이트를 갖는 반도체 메모리 디바이스.
제1항에 있어서,

상기 리프레시 전의 정보의 용량은 상기 리프레시 후의 정보의 용량과 동일한 반도체 메모리 디바이스.
제1항에 있어서,

N은 임의의 자연수로서 설정되고, 저장된 정보의 용량은 N 비트로서 설정될 때에, 상기 N 비트가 상기 메모리 셀 어레이상의 비연속 어드레스에 할당되는 반도체 메모리 디바이스.
제1항에 있어서,

상기 정보를 기록하는 어드레스를 포함하는 블록은 전체로서 전달되어 다른 블록에 재기록되는 반도체 메모리 디바이스.
복수의 메모리 셀 트랜지스터를 포함하는 메모리 셀 어레이와,

상기 메모리 셀의 X축의 위치를 지정하는 X 디코더와,

상기 X축과 교차하는 Y축의 위치를 지정하는 Y 디코더와,

상기 X 디코더 및 상기 Y 디코더를 통해서 상기 메모리 셀 트랜지스터의 판독, 기록 및 소거의 동작을 일괄하여 제어하는 제어기와,

전원 없이 사전결정된 수명 경과 후 출력 신호를 생성하는 반도체 타임 스위치와,

상기 반도체 타임 스위치로부터 출력 신호를 수신하고, 상기 메모리 셀 어레이의 한 영역에 저장된 정보를 그의 다른 영역에 전송하여 상기 정보를 리프레시하는 명령을 상기 제어기에 제공하는 리프레시 트리거 회로와,

상기 리프레시 트리거 회로로부터 리프레시 신호를 수신하고, 상기 메모리 셀 트랜지스터의 판독, 기록 및 소거의 동작을 실행하는 연산 증폭기

를 포함하는 반도체 메모리 디바이스.
제11항에 있어서,

상기 반도체 메모리 디바이스의 동작은,

상기 반도체 타임 스위치의 수명을 설정하기 위해 전원 온 상태에서 상기 연산 증폭기에 의해 상기 반도체 타임 스위치를 초기화하는 것과,

상기 초기화 후에 상기 반도체 타임 스위치를 전원 오프 상태로 두는 것과,

그 후에 전원 온 상태에서 상기 반도체 타임 스위치의 출력 신호를 판독하는 것과,

전원 온 상태에서의 출력 신호와 상기 초기화시의 출력 신호간의 차이를 체크하여, 상기 리프레시 트리거 회로를 통해서, 상기 차이가 사전결정된 오프셋 내에 속하는 경우에는 리프레시 신호 "0"을 발행하고, 상기 차이가 사전결정된 오프셋을 벗어나는 경우에는 리프레시 신호 "1"을 발행하는 단계

를 포함하는 반도체 메모리 디바이스.
제12항에 있어서,

상기 제어기는 전원 온 상태에서 리프레시 신호가 "1"일 때 상기 메모리 셀 어레이의 한 영역에 저장된 정보를 그의 다른 영역에 전송하는 반도체 메모리 디바이스.
제12항에 있어서,

상기 초기화시에 설정된 상기 반도체 타임 스위치의 수명이 상기 반도체 타임 스위치에 관련된 상기 메모리 셀 트랜지스터의 데이터 보유 시간보다 짧은 반도체 메모리 디바이스.
제12항에 있어서,

상기 반도체 타임 스위치의 출력 신호는 상기 초기화시에 설정된 수명 전과 후의 사이에서 변하는 반도체 메모리 디바이스.
제11항에 있어서,

상기 정보를 리프레시하는 때에, 상기 반도체 타임 스위치는 재초기화되는 반도체 메모리 디바이스.
제11항에 있어서,

상기 반도체 타임 스위치와 상기 메모리 셀 트랜지스터는 동일 칩 내에 매립되고, 각각 부동 게이트를 갖는 반도체 메모리 디바이스.
제11항에 있어서,

상기 리프레시 전의 상기 정보의 용량은 상기 리프레시 후의 상기 정보의 용량과 동일한 반도체 메모리 디바이스.
제11항에 있어서,

N은 임의의 자연수로서 설정되고, 저장된 정보의 용량은 N 비트로서 설정되는 때에, 상기 N 비트가 상기 메모리 셀 어레이상의 비연속 어드레스에 할당되는 반도체 메모리 디바이스.
제11항에 있어서,

상기 정보를 기록하는 어드레스를 포함하는 블록은 전체로서 전달되어 다른 블록에 재기록되는 반도체 메모리 디바이스.