CN115088035A - 半导体存储器件 - Google Patents

Abstract

半导体存储器件包括存储单元阵列和外围电路。存储单元阵列包括存储单元的块。外围电路可以响应于对字线组中的第一字线的第一写入操作执行第一编程验证循环，从而将与第一字线相关联的存储单元编程为多个状态。字线组包括一条或多条字线。然后，外围电路基于第一编程验证循环中的感测结果确定多个状态的验证起始循环，并且响应于对字线组中的第二字线的第二写入操作来执行具有多个状态的确定的验证起始循环的第二编程验证循环。

Description

半导体存储器件

技术领域

本申请描述了总体上涉及半导体存储器件的实施例。

背景技术

半导体存储器件可以被分类成易失性存储器件和非易失性存储器件。易失性存储器件在断电时丢失数据。非易失性存储器件甚至能够在断电时保留所存储的数据。为了实现更高的数据存储密度，半导体制造商开发了垂直器件技术，例如，三维(3D)NAND闪存存储技术等。3D NAND闪存存储器件是一种非易失性存储器件。

发明内容

本公开的方面提供了半导体存储器件。半导体存储器件包括存储单元阵列和与存储单元阵列耦合的外围电路。存储单元阵列包括存储单元块。外围电路被配置为响应于对字线组中的第一字线的第一写入操作而执行第一编程验证循环，以将与第一字线相关联的存储单元编程为多个状态。字线组包括一条或多条字线。然后，外围电路基于第一编程验证循环中的感测结果确定多个状态的验证起始循环，并且响应于对字线组中的第二字线的第二写入操作来用多个状态的确定的验证起始循环执行第二编程验证循环。

在一些实施例中，外围器件被配置为在第一编程验证循环期间对状态的导通存储单元的总数进行计数，并且当在循环下的状态的导通存储单元的总数满足要求时，将循环确定为状态的验证起始循环。在实施例中，外围电路包括：被配置为对状态的导通存储单元的总数进行计数的第一计数器电路；被配置为对第一编程验证循环中的循环数量进行计数的第二计数器电路；以及被配置为将状态的导通存储单元的总数与阈值进行比较的比较电路。比较电路可以响应于状态的导通存储单元的总数等于或大于阈值而使循环的数量存储成状态的验证起始循环。

根据本公开的方面，外围电路包括具有耦合到位线的锁存器电路的页缓冲器电路。在第一编程验证循环期间，锁存器电路中的值指示第一编程验证循环中的感测结果。

在一些示例中，外围电路包括被配置为存储与字线组相关联的多个状态的确定的验证起始循环的存储器。在示例中，存储器是响应于断电而失去多个状态的确定的验证起始循环的易失性存储器。

在一些示例中，外围电路被配置为在半导体存储器件的加电然后响应对字线组中的第一字线的第一写入操作而执行第一编程验证循环。

在示例中，字线组被定义为包括第一字线。在另一示例中，字线组被定义为包括第一字线以及块的一条或多条其他字线。在另一示例中，字线组被定义为包括块。

在一些示例中，在半导体存储器件的非易失性部分中定义字线组。

应当指出，第二字线可以是第一字线或者可以是字线组中的另一条字线。

在一些实施例中，多个状态分别表示多个二进制位的值。

本公开的方面提供了用于对半导体存储器件进行编程的方法。例如，该方法包括响应于对包括一条或多条字线的字线组中的第一字线的第一写入操作而执行第一编程验证循环。第一编程验证循环将与字线组中的第一字线相关联的存储单元编程为多个状态。此外，该方法包括：基于第一编程验证循环期间的感测结果来确定多个状态的验证起始循环；以及响应于对字线组中的第二字线的第二写入操作来用多个状态的确定的验证起始循环执行第二编程验证循环。

本公开的方面还提供了用于形成半导体存储器件的方法。例如，该方法包括根据编程速度表征将存储单元的块划分成一个或多个字线组。与字线相关联的存储单元被配置为响应于对字线的写入操作来根据编程验证循环被编程为多个状态。此外，该方法包括在半导体存储器件的非易失性部分中定义一个或多个字线组。

附图说明

当与附图阅读时，根据以下具体实施方式可以更好地理解本公开的方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可以任意增加或减小。

图1示出了根据本公开的一些实施例的半导体存储器件的块图。

图2示出了说明根据本公开的一些实施例的在对字线组的写入操作中使用的编程验证循环的图示。

图3示出了根据本公开的一些实施例的半导体存储器件的截面图和存储单元串的附图标记。

图4示出了根据本公开的一些实施例的基于组的验证起始循环确定电路的块图。

图5示出了与状态和组相关联的存储的值的示例性查寻表。

图6示出了根据本公开的一些实施例的用于确定和定义字线组的过程的流程图。

图7示出了概括根据本公开的一些实施例的用于对半导体存储器件进行编程的过程的流程图。

具体实施方式

以下公开提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下描述了部件和布置的特定示例以简化本公开。当然，这些仅是示例，并不旨在是限制性的。例如，在下面的描述中，在第二特征之上或上形成第一特征可以包括第一和第二特征形成为直接接触的实施例，并且还可以包括在第一和第二特征之间形成附加特征使得第一和第二特征不直接接触的实施例。另外，本公开可以在各个示例中重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或构造之间的关系。

此外，为了便于描述，本文中可以使用空间相对术语，例如“之下”、“下方”、“下部”、“上方”、“上部”等来描述一个元件或特征相对于另一个(或多个)元件或(或多个)特征的如附图所示的关系。除了在附图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或以其他取向)，并且本文使用的空间相对描述语可以以类似方式被相应地解释。

本公开的方面提供了半导体存储器件以及用于形成和使用半导体存储器件的技术。通常，半导体存储器件包括存储单元阵列部分和外围电路部分。外围电路部分使存储单元阵列部分与外部电路接口连接，并且向存储单元阵列部分提供各种控制。

根据本公开的一些方面，存储单元阵列部分包括被配置为将多个二进制位存储在每个存储单元中的存储单元。通常，存储单元可以被配置到两个状态中以存储二进制位，并且可以被配置到两个以上的状态中以存储多个二进制位。在示例中，每个存储单元被配置为存储两个二进制位，并且存储单元可以基于存储单元的阈值电压被配置到四个状态中。例如，存储单元可以被擦除并且具有在对应于两个位的第一状态(例如，二进制“11”)的第一范围(例如，[-3V，-1V])内的阈值电压；存储单元可以被编程为具有在对应于两个位的第二状态(例如，二进制“01”)的第二范围(例如，[0V，1V])内的阈值电压；存储单元可以被编程为具有在对应于两个位的第三状态(例如，二进制“10”)的第三范围(例如，[1V，2V])内的阈值电压；并且存储单元可以被编程为具有在对应于两个位的第四状态(例如，二进制“00”)的第四范围(例如，[2V，3V])内的阈值电压。

应当指出，尽管在本公开中的一些示例中使用两个二进制位，但是本公开不限于两个二进制位。在一些示例中，每个存储单元被类似地配置为存储其他合适数量的二进制位，例如，三个位、四个位等。

根据本公开的方面，可以使用编程验证循环将多个二进制位写入到存储单元。每个编程验证循环包括编程步骤和验证步骤。在编程步骤中，例如，可以通过将电子注入到存储单元的浮栅中来用其他合适的偏置向存储单元的栅极端子施加编程脉冲(例如，具有高于18V的脉冲电压)，以适当地增加阈值电压。在验证步骤中，可以用其他合适的偏置向栅极端子施加验证电压以确定存储单元的阈值电压是否在适当的范围内。当阈值电压在低侧处在适当的范围之外(例如，存储单元响应于验证电压而被关断)时，可以执行另一个编程验证循环。可以执行编程验证循环，直到存储单元的阈值电压在适当的范围内为止(存储单元响应于验证电压而被导通)。在一些示例中，例如，可以使用增量步长脉冲编程(ISPP)技术调整编程脉冲的电压电平。

根据本公开的另一方面，可以同时将数据写入到多个存储单元(例如，使用同一组编程验证循环)。在示例中，多个存储单元共享连接到多个存储单元的栅极端子的字线，并且因此编程脉冲可以被施加到多个存储单元的栅极端子。基于用于相应的存储单元的其他偏置，可以允许或禁止对相应的存储单元进行编程。在示例中，相对较低的电压(例如，0V)被施加到存储单元的位线以允许编程，并且编程电压可以使电子注入到存储单元的浮栅中。在另一示例中，相对较高的电压(例如，10V)被施加到存储单元的位线以禁止编程，并且响应于编程脉冲禁止向存储单元的浮栅注入电子。

根据本公开的一些方面，存储单元的编程速度可以随着各种因素变化。在示例中，例如，由于字线之上的编程脉冲的电压分布等，共享相同字线的存储单元可以具有略微不同的编程速度。共享相同字线的存储单元的编程速度的分布可以相对较窄(例如，相对较小的方差)。在另一示例中，例如由于编程脉冲电压电平差、沟道偏置电压差等，相同的存储块中的不同字线的存储单元可以具有显著的编程速度差。与同一块中的不同字线相关联的存储单元的编程速度的分布可以相对较大(例如，相对较大的方差)。在另一示例中，由于不同块的各种差异，不同块的存储单元可以具有显著的编程速度差。不同块的存储单元的编程速度的分布可以是显著大的(例如，显著大的方差)。

此外，根据本公开的方面，存储单元的编程速度可能改变。例如，在大量的编程擦除(PE)周期然后，存储单元的编程速度可能显著改变。

在一些相关示例中，使用一组具有固定的验证起始循环的编程验证循环对半导体器件中的存储单元进行编程。在一些示例中，使用最早的编程验证循环(例如，为了验证对于状态的具有最快的编程速度的存储单元)来选择状态的验证起始循环，从而在最差的情况下(例如，用最快的编程速度)确保正确编程。在示例中，第一状态(S1)的验证起始循环是循环1；第二状态(S2)的验证起始循环是循环2，并且第三状态(S3)的验证起始循环是循环3。在示例中，在大部分存储单元被编程为第三状态时，例如，在晚得多的编程验证循环处，选择最早的编程验证循环可能延长编程时间(tPROG)。此外，在编程速度改变时，固定的验证起始循环可能不适于改变的编程速度。

本公开的一些方面提供了用于在使用期间确定半导体存储器件的验证起始循环的技术。可以针对半导体存储器件中的存储单元的不同区段来不同地调整半导体存储器件的验证起始循环，并且可以响应于半导体存储器件的使用(例如，PE周期)来调整半导体存储器件的验证起始循环。

图1示出了根据本公开的一些实施例的半导体存储器件100的块图。半导体存储器件100包括耦合在一起的存储单元阵列102和外围电路101。在一些示例中，存储单元阵列102和外围电路101设置在同一管芯(芯片)上。在其他示例中，存储单元阵列102设置在阵列管芯上，外围电路101设置在不同的管芯上，所述管芯例如，使用互补金属氧化物半导体(CMOS)技术实施并且被称为CMOS管芯的管芯。阵列管芯和CMOS管芯适当地接合，并且电耦合在一起。将参考图3描述接合的阵列管芯和CMOS管芯的示例。

在一些示例中，CMOS管芯可以与多个阵列管芯耦合。在实施例中，半导体存储器件100是包封一个或多个阵列管芯以及一个或多个CMOS管芯的集成电路(IC)封装。

半导体存储器件100被配置为将数据存储在存储单元阵列102中，并且响应于接收到的命令(CMD)执行操作。在一些示例中，半导体存储器件100可以接收写入命令(在一些示例中又被称为编程命令)、读取命令、擦除命令等，并且相应地进行操作。在示例中，半导体存储器件100接收具有地址(ADDR)和数据(DATA)的写入命令，然后半导体存储器件100在地址处将数据存储在存储单元阵列102中。在另一示例中，半导体存储器件100接收具有地址的读取命令，然后半导体存储器件100访问存储单元阵列102，并且输出存储在存储单元阵列102的地址处的数据。在另一示例中，半导体存储器件100接收具有地址的擦除命令，然后半导体存储器件100将地址处的一个或多个存储单元块复位到无编程状态(又称为擦除状态)，例如，在NAND闪存存储技术中的1位中的“1”、2位中的“11”、3位中的“111”等。

通常，存储单元阵列102可以包括一个或多个存储平面160，并且存储平面160中的每个可以包括多个存储块，例如，图1中所示的块1到块N。在一些示例中，并行操作可以发生在不同的存储平面160处。在一些实施例中，存储块块1到块N中的每个是执行擦除操作的最小单元。每个存储块包括若干页。在一些示例中，页是能够进行编程的最小单元。在示例中，页的存储单元能够共享字线。

在一些实施例中，存储单元阵列102是闪存存储阵列，并且是使用3D NAND闪存存储技术实施的。存储块块1到块N中的每个包括多个垂直(例如，垂直于管芯的主表面)设置的存储单元串。每个存储单元串包括多个串联连接的晶体管。将参考图3描述存储单元串的细节。

在一些实施例中，外围电路101包括耦合在一起的接口电路110和控制器120。

接口电路110包括用于与存储单元阵列102接口连接或者与半导体存储器件100的外部部件(例如，主机设备)接口连接的合适的电路。在一些示例中，接口电路110包括与主机设备接口连接并被称为主机接口的第一部分以及与存储单元阵列102接口连接并被称为阵列接口的第二部分。在图1的示例中，接口电路110包括如图1所示的耦合在一起的命令解码电路114、地址解码电路115、页缓冲器电路112、数据输入/输出(I/O)电路111和电压发生器113。

在一些示例中，地址解码电路115可以从耦合到外部电路(例如，主机设备)的I/O引脚接收地址(ADDR)，并执行对地址的解码。在一些示例中，地址解码电路115可以与控制器120操作以执行对地址的解码。在一些实施例中，从主机设备接收到的地址是文件系统逻辑块地址。在一些示例中，地址解码电路115和控制器120可以执行闪存转换层(FTL)的功能，以将由文件系统使用的块地址转换成存储单元阵列102中的物理单元的地址。在示例中，可以使用从由文件系统使用的块地址到存储单元阵列102中的物理单元的转换来排除不良存储单元。在一些实施例中，物理单元的地址是行地址(R-ADDR)和列地址(C-ADDR)的形式。响应于行地址，地址解码电路115能够基于行地址生成字线(WL)信号和选择信号，诸如(一个或多个)顶部选择栅(TSG)信号、(一个或多个)底部选择栅(BSG)信号等，并为存储单元阵列102提供WL信号和选择信号。在一些示例中，在写入操作期间，地址解码电路115向存储单元阵列102提供WL信号和选择信号以选择要编程的页。在读取操作期间，地址解码电路115可以提供WL信号和选择信号以选择用于缓冲的页。在擦除操作期间，地址解码电路115可以提供合适的WL信号和选择信号。

页缓冲器电路112耦合到存储单元阵列102的位线(BL)，并且被配置为缓冲数据，例如，读取操作和写入操作期间的一页或多页数据。在示例中，在写入操作期间，页缓冲器电路112可以缓冲要编程的数据，并且将数据驱动到存储单元阵列102的位线，从而将数据写入到存储单元阵列102中。在另一示例中，在读取操作期间，页缓冲器电路112可以感测存储单元阵列102的位线上的数据，并且缓冲感测到的数据以用于输出。

在一些实施例中，页缓冲器电路112包括与位线相关联的锁存器电路。锁存器电路中的值可以指示编程状态。例如，在将数据写入到与位线连接的存储串中的存储单元的写入操作期间，在使用编程验证循环时，与位线相关联的锁存器电路可以在编程验证循环的验证步骤中响应于存储单元的导通(例如，存储单元被充分编程)来切换值，例如，从“0”切换至“1”。在锁存器电路具有切换后的值(例如，“1”)时，禁止对存储单元的进一步编程。在一些示例中，锁存器电路可以在写入操作的其余部分中保持切换后的值(例如，“1”)。在示例中，当所有锁存器电路具有值“1”时，页缓冲器电路112中的数据(例如，页数据)已经被写入到存储单元阵列102。

在图1的示例中，数据I/O电路111经由数据线(DL)耦合到页缓冲器电路112。在示例中(例如，在写入操作期间)，数据I/O电路111被配置为从半导体存储器件100的外部电路(例如，主机设备)接收数据，并且经由页缓冲器电路112将接收到的数据提供给存储单元阵列102。在另一示例中(例如，在读取操作期间)，数据I/O电路111被配置为基于列地址(C-ADDR)将来自存储单元阵列102的数据输出到外部电路(例如，主机设备)。

电压发生器113被配置为针对半导体存储器件100的适当操作生成合适电平的电压。例如，在读取操作期间，电压发生器113可以生成用于读取操作的源极电压、体电压、各种WL电压、选择电压等的合适电平的电压。在一些示例中，在读取操作期间向存储单元阵列102的源极端子提供作为阵列公共源极(ACS)电压的源极电压；例如，在读取操作期间向为用于存储单元串的体部分的P型阱(PW)提供体电压。向地址解码电路115提供WL电压和选择电压，因而地址解码电路115能够在读取操作期间以合适的电压电平输出WL信号和选择信号(例如，TSG信号和BSG信号)。

在另一示例中，在擦除操作期间，电压发生器113可以生成用于适于擦除操作的源极电压、体电压、各种WL电压、选择电压、BL电压等的合适电平的电压。在一些示例中，在擦除操作期间向存储单元阵列102的源极端子提供作为ACS电压的源极电压；在擦除操作期间向为存储单元串的体部分的P型阱提供PW电压。WL电压和选择电压被提供给地址解码电路115，因而地址解码电路115能够在擦除操作期间以合适的电压电平输出WL信号以及BSG和TSG信号。BL电压被提供给页缓冲器电路112，因而页缓冲器电路112能够在擦除操作期间以适当的电压电平驱动位线(BL)。应当指出，在一些示例中，可以在不通过页缓冲器电路112的情况下将BL电压施加到位线。

在另一示例中，在写入操作期间，电压发生器113可以生成用于适于写入操作的源极电压、体电压、各种WL电压、选择电压、BL电压、验证电压、参考电压等的合适电平的电压。在一些示例中，在写入操作期间向存储单元阵列102的源极端子提供作为ACS电压的源极电压；在写入操作期间为存储单元串的体部分的P型阱提供PW电压。WL电压、选择电压和验证电压被提供给地址解码电路115，因而地址解码电路115能够在写入操作期间以合适的电压电平输出WL信号以及BSG和TSG信号。BL电压和参考电压被提供给页缓冲器电路112，因而页缓冲器电路112能够在写入操作期间以适当的电压电平驱动位线(BL)，并且能够在写入操作期间在验证步骤中感测编程状态。

在一些实施例中，例如，命令解码电路114被配置为在命令周期中经由I/O引脚从主机设备接收命令(CMD)。在一些实施例中，I/O引脚能够传输其他信息，诸如地址周期中的地址、数据周期中的数据。在一些实施例中，所接收到的命令是根据某些高级协议(例如，USB协议)的命令。

在一些实施例中，命令解码电路114和控制器120可以一起操作以对接收到的命令进行解码。在示例中，命令解码电路114执行对接收到的命令的初始解码，并且通过命令解码电路114将解码的命令提供给控制器120以用于进一步处理。控制器120可以执行进一步解码，并且然后基于命令生成用于控制其他电路的控制参数，其他电路例如，页缓冲器电路112、数据I/O电路111、电压发生器113等。

在一些实施例中，控制器120可以控制电压发生器113来基于命令生成合适电平的电压。控制器120可以与其他电路协作以在合适的时间下并以合适的电压电平向存储单元阵列102提供信号。

在图1的示例中，控制器120包括读取控制121、擦除控制122和写入控制123。在示例中，响应于读取命令，读取控制121可以生成控制参数以用于生成控制信号，从而从存储单元阵列102读取数据。在另一示例中，响应于写入命令，写入控制123可以生成控制参数以用于生成控制信号，从而将数据写入到存储单元阵列102。在另一示例中，响应于擦除命令，擦除控制可以生成控制参数以用于生成控制信号，从而擦除存储单元阵列102的一个或多个块。

可以使用任何合适的技术来实施控制器120。

在一些示例中，控制器120被实施成微控制器单元(MCU)(未示出)和固件(FW)存储器(未示出)。MCU可以包括一个或多个处理核，FW存储器存储可以由一个或多个处理核执行的固件。例如，固件包括读取模块、写入模块和擦除模块。MCU可以执行读取模块以执行读取控制121的功能。MCU可以执行写入模块以执行写入控制123的功能。MCU可以执行擦除模块以执行擦除控制122的功能。

应当指出，可以使用任何合适的即使断电也能够保留所存储的数据的非易失性存储器来实施FW存储器。在示例中，使用只读存储器(ROM)实施FW存储器。在另一示例中，使用可编程ROM实施FW存储器。在另一示例中，使用可擦除可编程ROM实施FW存储器。

在一些实施例中，可以使用逻辑电路实施控制器120。在一些示例中，控制器120的一些部分或者整个控制器120可以由可以具有比基于固件的实施方式快得多的处理速度的逻辑电路来实施。在示例中，控制器120的一些功能可以使用提供灵活的开发方案和快速的处理速度的可编程逻辑单元来实施。

根据本公开的一些方面，写入控制123被配置为基于来自对字线组中的一条或多条字线的编程的感测结果来确定状态(例如，用于对存储单元中的多个二进制位进行编程的状态)的验证起始循环。状态的确定的验证起始循环可以被存储为与字线组相关联。然后，对于对字线组中的字线的随后编程而言，写入控制123可以使用具有状态的验证起始循环的编程验证循环。

在一些实施例中，写入控制123包括基于组的验证起始循环确定模块130和存储器140(或者存储器中的分配的存储空间)。在实施例中，基于组的验证起始循环确定模块130被配置为检测对字线组中的字线的第一写入(例如，在半导体存储器件100的加电之后)，并且使用状态的默认验证起始循环(例如，状态的最早验证起始循环)来执行第一编程验证循环，并且将数据写入到字线。此外，基于组的验证起始循环确定模块130可以监测结果，例如感测结果、页缓冲器电路112的锁存器电路中的值等，并且确定状态的更新后的验证起始循环。状态的更新后的验证起始循环可以存储在与字线组相关联的存储器140(例如，图1中的状态的基于组的验证起始循环145)中。因而，以后，对于字线组中的字线(例如，与第一写入相同的字线或者其他字线)的进一步写入而言，可以使用状态的更新后的验证起始循环来执行编程验证循环以用于对字线的写入。

状态的更新后的验证起始循环可以基于各种合适的技术来确定。在一些示例中，在第一编程验证循环中的每个编程验证循环处，例如，基于页缓冲器电路112的锁存器电路中的值，可以针对每个状态对字线的导通存储单元(例如，充分编程的存储单元)的总数进行计数。在特定的编程验证循环处，当状态的导通存储单元的总数增加到等于或大于阈值时，可以确定特定的编程验证循环是状态的更新后的验证起始循环。

根据本公开的方面，类似编程速度的字线可以形成字线组。因而，在示例中，在基于对字线组中的字线中的一条字线的写入来确定状态的验证起始循环时，状态的确定的验证起始循环可以用于编程验证循环，以对字线组中的任何字线进行写入。在一些示例中，可以通过半导体存储器件的制造来表征不同字线处的存储单元的编程速度，因而可以基于编程速度表征将字线划分成字线组。

在一些示例中，字线组可以使用字线组中的字线的地址来定义。字线组的定义可以适当地存储在半导体存储器件中的每个上。在示例中，字线组的定义可以存储在存储单元阵列102的特殊分区中。例如，存储单元阵列102包括初始化分区165。初始化分区165是存储单元阵列102的在半导体存储器件100被加电时能够加载到外围电路101的一部分。在一些示例中，在加电时，初始化分区165中的信息被加载到外围电路101以配置外围电路101。在示例中，字线组的定义可以存储在初始化分区165中，并且在加电时被加载到外围电路101。在另一示例中，字线组的定义显式或隐式地实施在固件中。在一些实施例中，字线组的定义以非易失性形式进行存储，因而字线组的定义在断电时不会丢失。

在一些示例中，字线组可以是基于块的，并且每个字线组包括一个或多个块，例如，图1中的一个或多个BLOCK-1到BLOCK-N。在一些示例中，字线组可以是基于字线的，并且每个字线组包括多条字线。在另一示例中，字线组可以是基于单条字线的，并且每个字线组包括单条字线。

在一些实施例中，状态的确定验证起始循环可以以易失性形式进行存储。在示例中，可以使用静态随机存取存储器(SRAM)实施存储器140。在另一示例中，使用合适的寄存器电路实施存储器140。于是，在每次加电之后，可以重新确定并存储状态的验证起始循环。因而，在编程速度改变时(例如，由于PE周期的增加)，可以在每次加电时重新确定状态的验证起始循环以补偿编程速度的改变。

应当指出，在一些示例中，基于组的验证起始循环确定模块130被实施成将由处理器执行的固件；在一些其他示例中，使用电路实施基于组的验证起始循环确定模块130。

图2示出了说明一些示例中的在对字线组的写入操作中使用的编程验证循环的图示。字线组包括类似编程速度的字线。在图2的示例中，响应于对字线组中的字线的第一写入(例如，在加电之后对字线组的第一写入)，可以使用如210所示的具有预定义验证起始循环的一组编程验证循环。在一些示例中，尽可能早地设置预定义验证起始循环，以确保对快速的编程速度的存储单元的正确编程。例如，S1的预定义验证起始循环在第一编程验证循环中，如211所示；S2的预定义验证起始循环在第二编程验证循环中，如212所示；S3的预定义验证起始循环在第三编程验证循环中，如214所示。

在一些实施例中，写入控制(例如，写入控制123)可以在验证步骤中对每个状态的导通存储单元的总数进行计数，将状态的导通存储单元的总数与阈值进行比较，并且相应地确定状态的验证起始循环以用于接下来的对字线组的写入。在一些示例中，阈值是取决于纠错能力的合适的数值。

例如，假定阈值为2。在第一编程验证循环(LOOP1)中，在验证211处，S1的导通存储单元的总数为3，因而写入控制123确定S1的验证起始循环为LOOP1。在第二编程验证循环(LOOP2)中，在验证212处，S2的导通存储单元的总数为0，因而写入控制123确定S2的验证起始循环可以是以后的循环。在第三编程验证循环(LOOP3)中，在验证213处，S2的导通存储单元的总数为2，因而写入控制123确定S2的验证起始循环为LOOP3。

类似地，在示例中，在LOOP3中，在验证214处，S3的导通存储单元的总数为1，因而写入控制123确定S3的验证起始循环可以是以后的循环。在第四编程验证循环(LOOP4)中，在验证215处，导通存储单元的总数为4，因而写入控制123确定S3的验证起始循环为LOOP4。

相应地，在图2的示例中，对于接下来对字线组中的字线的写入而言，可以使用如220所示的具有更新后的验证起始循环的编程验证循环。例如，S1的更新后的验证起始循环是LOOP1，如221所示；S2的更新后的验证起始循环是LOOP3，如222所示；并且S3的更新后的验证起始循环是LOOP4，如223所示。如图所示，使用更新后的验证起始循环可以减少用于对字线进行写入的总编程时间。

应当指出，图2中的示例用于说明，可以在对字线组的第一写入中使用其他合适的预定义验证起始循环。

图3示出了根据本公开的一些实施例的半导体存储器件300的截面图。在一些示例中，半导体存储器件300可以是半导体存储器件100。根据本公开的一些实施例，半导体存储器件300包括接合在一起的阵列管芯302和CMOS管芯301。

应当指出，在一些实施例中，半导体存储器件可以包括多个阵列管芯和CMOS管芯。多个阵列管芯和CMOS管芯可以堆叠并接合在一起。CMOS管芯分别耦合到多个阵列管芯，并且能够驱动相应的阵列管芯以与半导体存储器件300类似的方式进行操作。

阵列管芯302包括衬底303以及形成在衬底303上的存储单元。CMOS管芯301包括衬底304以及形成在衬底304上的外围电路。为了简单起见，衬底303的主表面被称为X-Y平面，并且垂直于主表面的方向被称为Z方向。

衬底303和衬底304可以分别是任何合适的衬底，诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底303和衬底304可以分别包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底303和衬底304可以分别是体晶圆或者外延层。

半导体存储器件300包括存储单元阵列(例如，存储单元阵列102)和外围电路(例如，地址解码电路、页缓冲器电路、数据I/O电路、电压发生器、主控制器等)。在图3的示例中，可以在阵列管芯302的衬底303上形成存储单元阵列，并且在CMOS管芯301的衬底304上形成外围电路。阵列管芯302和CMOS管芯301面对面设置(其上设置有电路的表面被称为面，并且相对的表面被称为背面)并且接合在一起。

在一些示例中，可以在衬底302中形成阱以相应地用于块来作为用于块的主体部分。在图3的示例中，在衬底303中形成P型阱305，并且可以在P型阱305中形成三维(3D)NAND存储单元串的块。P型阱305可以形成用于3D NAND存储单元串的主体部分(例如，与PW端子连接)，并且可以经由PW端子将被称为PW的电压施加到P型阱305。在一些示例中，在核心区306中形成作为垂直存储单元串的阵列的存储单元阵列。除了核心区306和外围区之外，阵列管芯302还包括阶梯区307(在一些示例中又称为连接区)以促进与例如垂直存储单元串中的存储单元的栅极、选择晶体管的栅极等形成连接。垂直存储单元串中的存储单元的栅极对应于用于NAND存储架构的字线。

在图3的示例中，垂直存储单元串380被示出为表示形成在核心区306中的垂直存储单元串的阵列。图3还示出了对应于垂直存储单元串380的垂直存储单元串380’的附图标记版本。在层堆叠390中形成垂直存储单元串380。层堆叠390包括交替堆叠的栅极层395和绝缘层394。栅极层395和绝缘层394被配置为形成垂直堆叠的晶体管。在一些示例中，晶体管的堆叠层包括存储单元和选择晶体管，例如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等。在一些示例中，晶体管的堆叠层可以包括一个或多个虚设选择晶体管。栅极层395对应于晶体管的栅极。栅极层395由诸如高介电常数(高k)栅极绝缘体层和金属栅(MG)电极等的栅极堆叠材料制成。绝缘层394由诸如氮化硅、二氧化硅等的(一种或多种)绝缘材料制成。

根据本公开的一些方面，垂直存储单元串由垂直地(Z方向)延伸到层堆叠390中的沟道结构381形成。沟道结构381可以被设置为在X-Y平面中彼此分开。在一些实施例中，沟道结构381以栅极线切口结构(未示出)之间的阵列的形式来设置。栅极线切口结构用于促进在后栅极工艺中用栅极层395替换牺牲层。沟道结构381的阵列可以具有任何合适的阵列形状，例如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的锯齿阵列形状、蜂窝(例如，六角形)阵列形状等。在一些实施例中，沟道结构中的每个在X-Y平面中具有圆形形状，并且在X-Z平面和Y-Z平面中具有柱形形状。在一些实施例中，在栅极线切口结构之间的沟道结构的数量和布置不受限制。

在一些实施例中，沟道结构381具有在垂直于衬底303的主表面的方向的Z方向上延伸的柱形形状。在实施例中，沟道结构381在X-Y平面中由圆形形状的材料形成，并且在Z方向上延伸。例如，沟道结构381包括在X-Y平面中具有圆形形状且在Z方向上延伸的功能层，例如阻隔绝缘层382(例如，氧化硅)、电荷储存层(例如，氮化硅)383、隧穿绝缘层384(例如，氧化硅)、半导体层385、和绝缘层386。在示例中，在用于沟道结构381的孔的侧壁上形成阻隔绝缘层382(例如，氧化硅)，并且然后从侧壁顺序地堆叠电荷储存层(例如，氮化硅)383、隧穿绝缘层384、半导体层385、和绝缘层386。半导体层385可以是任何合适的半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。在一些示例中，半导体材料是未掺杂的本征硅材料。然而，由于缺陷，在一些示例中，本征硅材料可以具有约10¹⁰cm^–3的载流子密度。绝缘层386由诸如氧化硅和/或氮化硅的绝缘材料形成，和/或可以形成为气隙。

根据本公开的一些方面，沟道结构381和层堆叠390一起形成了存储单元串380。例如，半导体层385对应于用于存储单元串380中的晶体管的沟道部分，并且栅极层395对应于存储单元串380中的晶体管的栅极。通常，晶体管具有控制沟道的栅极，并且具有在沟道的每侧处的漏极和源极。为了简单起见，在图3的示例中，图3中的晶体管的沟道的上侧被称为漏极，并且图3中的晶体管的沟道的底侧被称为源极。应当指出，可以在某些驱动构造下切换漏极和源极。在图3的示例中，半导体层385对应于晶体管的连接沟道。对于特定晶体管而言，特定晶体管的漏极与特定晶体管上方的上部晶体管的源极连接，并且特定晶体管的源极与特定晶体管下方的下部晶体管的漏极连接。因而，存储单元串380中的晶体管串联连接。

存储单元串380包括存储单元晶体管(或者称为存储单元)。存储单元晶体管可以基于在电荷储存层383的对应于用于存储单元晶体管的浮栅的一部分中捕获的载流子而具有不同的阈值电压。例如，当在存储单元晶体管的浮栅中捕获(存储)显著量的空穴时，存储单元晶体管的阈值电压低于预定义的值，于是存储单元晶体管处于对应于两个二进制位中的逻辑“11”的未编程状态(又称为擦除状态)。当从浮栅驱除空穴(或者在浮栅中捕获电子)时，存储单元晶体管的阈值电压增加，因而存储单元晶体管能够被编程为其他合适的状态，例如S2、S3等。

存储单元串380包括被配置为将存储单元串380中的存储单元与位线耦合/去耦合的一个或多个顶部选择晶体管，并且包括被配置为将存储单元串380中的存储单元与ACS耦合/去耦合的一个或多个底部选择晶体管。

顶部选择晶体管由顶部选择栅(TSG)控制。例如，在TSG电压(施加到TSG的电压)大于顶部选择晶体管的阈值电压时，顶部选择晶体管被导通并且存储单元耦合到位线；并且当TSG电压(施加到TSG的电压)小于顶部选择晶体管的阈值电压时，顶部选择晶体管被关断并且存储单元与位线去耦合。

类似地，底部选择晶体管由底部选择栅(BSG)控制。例如，在BSG电压(施加到BSG的电压)大于底部选择晶体管的阈值电压时，底部选择晶体管被导通并且存储单元耦合到ACS；并且在BSG电压(施加到BSG的电压)小于底部选择晶体管的阈值电压时，底部选择晶体管被关断并且存储单元与ACS去耦合。

根据本公开的一些方面，沟道孔中的半导体层385的底部部分对应于垂直存储单元串380的源极侧，并且底部部分被标记为385(S)。公共源极层389被形成为与垂直存储单元串380的源极导电连接。公共源极层389可以包括一个或多个层。在一些示例中，公共源极层389包括硅材料，例如本征多晶硅、掺杂的多晶硅(例如N型掺杂的硅、P型掺杂的硅)等。在一些示例中，公共源极层389可以包括金属硅化物以改善导电率。公共源极层389类似地与其他垂直存储单元串(未示出)的源极导电连接，并且因而形成阵列公共源极(ACS)。

在一些示例中，当垂直存储单元串380被配置为通过块进行擦除时，公共源极层389可以延伸并且覆盖块的核心区以及块的阶梯区。在一些示例中，对于单独擦除的不同块而言，可以针对不同的块使公共源极层389适当的绝缘。

在图3的示例中，在沟道结构381中，半导体层385从沟道结构381的源极侧垂直向上延伸，并且形成对应于垂直存储单元串380的漏极侧的顶部部分。半导体层385的顶部部分被标记为385(D)。应当指出，对漏极侧和源极侧的命名是为了便于描述。漏极侧和源极侧可以起到与名称不同的功能。

在图3的示例中，可以形成连接结构(例如具有金属线373的过孔372、接合结构374等)以将半导体层385(D)的顶部部分电耦合到位线(BL)。

此外，在图3的示例中，阶梯区307包括被形成为促进通往晶体管(例如，存储单元、(一个或多个)顶部选择晶体管、(一个或多个)底部选择晶体管)的栅极的字线连接的阶梯。例如，字线连接结构370包括导电耦合在一起的触点结构371、过孔结构372和金属线373。字线连接结构370可以将WL电耦合到存储单元串380中的晶体管的栅极端子。

在图3的示例中，阵列管芯302和CMOS管芯301面对面(电路侧为面，并且衬底侧为背面)设置并且接合在一起。通常，CMOS管芯上的外围电路使半导体存储器件300与外部电路接口连接。

在图3的示例中，CMOS管芯301和阵列管芯302分别包括能够彼此对准的接合结构。例如，CMOS管芯301包括接合结构334，并且阵列管芯302包括对应的接合结构374。阵列管芯302和CMOS管芯301可以适当地对准，使得接合结构334与接合结构374对准。在阵列管芯302和CMOS管芯301接合在一起时，接合结构334分别与接合结构374接合并电耦合。

图4示出了根据本公开的一些实施例的基于组的验证起始循环确定电路430的块图。可以使用基于组的验证起始循环确定电路430来替代半导体存储器件100中的基于组的验证起始循环确定模块130。例如，基于组的验证起始循环确定电路430耦合到页缓冲器电路112和存储器140，如图4中所示。

基于组的验证起始循环确定电路430被配置为检测在响应于对字线组中的第一字线的第一写入操作而执行的第一编程验证循环期间的感测结果，并且基于第一编程验证循环期间的感测结果确定多个状态的验证起始循环。多个状态的验证起始循环可以存储在与字线组相关联的存储器140中。此外，响应于对字线组中的第二字线的第二写入操作，基于组的验证起始循环确定电路430可以访问存储器140，以检索与字线组相关联的多个状态的验证起始循环。然后，可以在第二写入操作中执行具有检索到的多个状态的验证起始循环的第二编程验证循环。

具体地，在图4的示例中，基于组的验证起始循环确定电路430包括耦合在一起的第一计数器电路431、第二计数器电路432、比较电路433和选择电路444，如图4中所示。

在一些示例中，第一计数器电路431耦合到页缓冲器电路112中的锁存器电路。锁存器电路耦合到位线，并且锁存器电路中的值可以指示耦合到位线的存储单元的编程状态。例如，在耦合到位线的存储单元被充分编程(阈值电压在对应于用于将多位值写入到存储单元的状态的范围内)时，存储单元在状态的验证期间被导通，并且锁存器电路中的与位线相关联的值例如从“0”切换至“1”。第一计数器电路431可以基于锁存器电路中的值对每个状态的被导通的存储单元的总数(被称为状态的导通存储单元的总数)进行计数。

第二计数器电路432被配置为对编程验证循环中的循环进行计数。比较电路433被配置为将状态的导通存储单元的总数与阈值进行比较。在一些示例中，对所有状态使用相同的阈值。在一些其他示例中，可以对不同的状态使用不同的阈值。在示例中，在导通存储单元的总数等于或者大于阈值时，比较电路433可以使由第二计数器电路432计数的循环数被存储为与字线组相关联的存储器140中的状态的验证起始循环。

存储器140可以以各种形式存储状态的基于组的验证起始循环。图5示出了存储为与状态和字线组相关联的值的表格。每个值与状态和字线组相关联。当提供了状态和字线组时，可以对与状态和字线组相关联的值进行定位和检索。

重新参考图4，选择电路444可以基于状态和字线信息检索与字线组相关联的状态的验证起始循环。例如，选择电路444可以基于字线信息确定字线组，并且然后对与状态和字线组相关联的验证起始循环进行定位和检索。在一些示例中，存储器140包括被配置为存储验证起始循环的寄存器，并且基于状态和字线组对寄存器进行索引。选择电路444包括耦合到寄存器的复用器(MUX)。因而，MUX基于状态和字线组选择寄存器中的一个，并且从选择电路444输出选定寄存器的值作为验证起始循环。

在一些实施例中，存储器140被实施成为易失性存储器并可能响应于电源关断(或断电)而丢失存储的数据的寄存器。在一些示例中，响应于加电，存储器140中的值复位至(一个或多个)默认值，例如0或者具有状态的最早验证起始循环的验证起始循环。然后，为了执行对字线组中的第一字线的第一写入(第一字线可以是字线组中的任何字线)，选择电路444输出与状态相关联的默认值。在检测到默认值时，可以使用具有状态的默认验证起始循环(例如，状态的最早验证起始循环)的第一编程验证循环来执行对字线组中的第一字线的第一写入。基于组的验证起始循环确定电路430可以基于第一编程验证循环期间的感测结果确定状态的更新后的验证起始循环，并且状态的更新后的验证起始循环可以存储在与字线组相关联的存储器140中。然后，在接下来的对字线组中的字线的写入中，可以在接下来的编程验证循环中检索并使用状态的更新后的验证起始循环。

因而，在一些示例中，在编程速度改变时，例如，在PE周期增加的情况下，可以响应于加电而复位和重新确定用于字线组的状态的验证起始循环。

在一些其他实施例中，可以通过诸如定时器、复位命令等的其他合适的触发器来触发用于字线组的状态的验证起始循环的复位和重新确定。

可以适当地定义字线组。在一些示例中，字线组是基于单条字线的，因而每个字线组包括单条字线。在一些其他示例中，字线组是基于区段的，因而每个字线组包括多条字线。在一些其他示例中，字线组是基于块的，因而每个字线组包括一个或多个块。

字线组可以是通过各种技术确定和定义的。在一些示例中，字线组是基于编程速度表征确定的。

图6示出了概述根据本公开的一些实施例的用于确定和定义字线组的过程600的流程图。在一些示例中，过程600由提供半导体存储器件(例如半导体存储器件100、半导体存储器件300等)的半导体存储器件提供商执行。在一些示例中，半导体存储器件包括第一管芯(例如，阵列管芯)和第二管芯(例如，CMOS管芯)。第一管芯包括存储单元阵列，并且第二管芯包括存储单元阵列的外围电路。第一管芯和第二管芯接合在一起，使得外围电路与存储单元阵列导电耦合。过程400开始于S601并且进行到S610。

在S610处，半导体存储器件的字线组是基于编程速度表征确定的。在一些示例中，对半导体存储器件的样品进行测试以确定编程速度特征，例如字线的编程速度、在PE周期内的编程速度变化等。基于编程速度表征，字线可以被划分成字线组。字线组可以包括单条字线、字线的区段或块。

在S620处，在半导体存储器件中定义字线组。在一些示例中，以实施在固件中的算法定义字线组。在一些其他示例中，字线组被定义为存储在初始化分区165中的配置。然后，过程进行到S699并终止。

图7示出了概述根据本公开的一些实施例的过程700的流程图。在一些示例中，过程700由写入控制部分(例如，写入控制123)执行。过程700开始于S701并且进行到S710。

在S710处，写入控制123接收用于将数据写入到与字线相关联的页的写入操作的指令。

在S720处，写入控制123确定写入操作是否是对字线组的第一写入操作。当写入操作是对字线组的第一写入操作时，过程进行至S730；否则，过程进行至S760。

在S730处，写入操作是对字线组的第一写入，并且写入控制123可以使第一编程验证循环执行。执行第一编程验证循环以将数据写入到与字线相关联的页中。在一些示例中，第一编程验证循环使用状态的默认验证起始循环，所述状态的默认验证起始循环被设计为在最早的循环处执行状态的验证以避免编程错误。此外，写入控制123可以在第一编程验证循环期间监测验证的感测结果。例如，写入控制123可以对每个状态的导通存储单元的总数进行计数，可以通过第一编程验证循环中的循环而增加导通存储单元的总数。

在S740处，写入控制123将状态的导通存储单元的总数与阈值进行比较，以确定状态的验证起始循环。例如，对于状态而言，写入控制123将状态的导通存储单元的总数(例如，包括由先前循环导通的存储单元)与阈值进行比较，并且在循环处的导通存储单元的总数等于或者大于阈值时，将循环确定为验证起始循环。

在S750处，例如，写入控制123将与字线组相关联的状态的验证起始循存储在存储器140中。然后，过程进行至S799，并且完成写入操作。

在S760处，写入操作不是对字线组的第一写入，因而写入控制123例如从存储器140检索与字线组相关联的状态的验证起始循环。

在S770处，写入控制123根据状态的验证起始循环执行第二编程验证循环，并且将数据写入到与字线相关联的页。然后，过程进行至S799，并且完成写入操作。

前述内容概述了几个实施例的特征，使得本领域中的技术人员可以更好地理解本公开的方面。本领域中的技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以用于执行与本文介绍的实施例相同的目的和/或实现相同的优点。本领域中的技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，本文中可以对它们进行各种改变、替换和变更。

Claims (22)

1.一种半导体存储器件，包括：

存储单元阵列，所述存储单元阵列包括存储单元的块；以及

外围电路，所述外围电路与所述存储单元阵列耦合，所述外围电路被配置为：

响应于对包括一条或多条字线的字线组中的第一字线的第一写入操作执行第一编程验证循环，从而将与所述第一字线相关联的存储单元编程为多个状态；

基于所述第一编程验证循环中的感测结果确定所述多个状态的验证起始循环；并且

响应于对所述字线组中的第二字线的第二写入操作来执行具有所述多个状态的所述确定的验证起始循环的第二编程验证循环。

2.根据权利要求1所述的半导体存储器件，其中，所述外围电路被配置为在所述第一编程验证循环期间对状态的导通存储单元的总数进行计数，并且当在循环处所述状态的导通存储单元的总数满足要求时，将所述循环确定为所述状态的验证起始循环。

3.根据权利要求2所述的半导体存储器件，其中，所述外围电路包括：

第一计数器电路，所述第一计数器电路被配置为对所述状态的导通存储单元的总数进行计数；

第二计数器电路，所述第二计数器电路被配置为对所述第一编程验证循环中的循环数进行计数；以及

比较电路，所述比较电路被配置为将所述状态的导通存储单元的总数与阈值进行比较，并且响应于所述状态的导通存储单元的总数等于或大于所述阈值而使所述循环数存储为所述状态的所述验证起始循环。

4.根据权利要求1所述的半导体存储器件，其中，所述外围电路包括：

页缓冲器电路，所述页缓冲器电路具有耦合到位线的锁存器电路，在所述第一编程验证循环期间，所述锁存器电路中的值指示所述第一编程验证循环中的所述感测结果。

5.根据权利要求1所述的半导体存储器件，其中，所述外围电路包括：

存储器，所述存储器被配置为存储与所述字线组相关联的所述多个状态的所述确定的验证起始循环。

6.根据权利要求5所述的半导体存储器件，其中，所述存储器是易失性存储器，所述易失性存储器响应于断电而丢失所述多个状态的所述确定的验证起始循环。

7.根据权利要求1所述的半导体存储器件，其中，所述外围电路被配置为：在所述半导体存储器件的加电之后，响应于对所述字线组中的所述第一字线的所述第一写入操作来执行所述第一编程验证循环。

8.根据权利要求1所述的半导体存储器件，其中，所述字线组被定义为以下中的至少一个：

包括所述第一字线；

包括所述第一字线以及所述块的一条或多条其他字线；以及

包括所述块。

9.根据权利要求1所述的半导体存储器件，其中，在所述半导体存储器件的非易失性部分中定义所述字线组。

10.根据权利要求1所述的半导体存储器件，其中，所述第二字线是所述第一字线或所述字线组中的另一条字线。

11.根据权利要求1所述的半导体存储器件，其中，所述多个状态分别表示多个二进制位的值。

12.一种用于对半导体存储器件进行编程的方法，包括：

响应于对包括一条或多条字线的字线组中的第一字线的第一写入操作来执行第一编程验证循环，所述第一编程验证循环将与所述字线组中的所述第一字线相关联的存储单元编程为多个状态；

基于所述第一编程验证循环期间的感测结果，来确定所述多个状态的验证起始循环；以及

响应于对所述字线组中的第二字线的第二写入操作，来执行具有所述多个状态的所述确定的验证起始循环的第二编程验证循环。

13.根据权利要求12所述的方法，其中，基于所述第一编程验证循环期间的所述感测结果来确定所述多个状态的所述验证起始循环还包括：

对状态的导通存储单元的总数进行计数；以及

当通过循环的所述状态的导通存储单元的总数满足要求时，将所述循环确定为所述状态的验证起始循环。

14.根据权利要求13所述的方法，还包括：

将所述状态的导通存储单元的总数与阈值进行比较；以及

基于所述比较的结果确定所述验证起始循环。

15.根据权利要求12所述的方法，还包括：

感测耦合到所述块的位线的锁存器电路中的值，所述锁存器电路中的在所述第一编程验证循环期间的值指示所述第一编程验证循环中的所述感测结果。

16.根据权利要求12所述的方法，还包括：

将与所述字线组相关联的所述多个状态的所述确定的验证起始循环存储在存储器中。

17.根据权利要求16所述的方法，其中，所述存储器是易失性存储器，所述易失性存储器响应于断电而丢失所述多个状态的所述确定的验证起始循环。

18.根据权利要求12所述的方法，其中，响应于对所述字线组中的所述第一字线的所述第一写入操作来执行所述第一编程验证循环还包括：

在所述半导体存储器件的加电之后，响应于对所述字线组中的所述第一字线的所述第一写入操作来执行所述第一编程验证循环。

19.根据权利要求12所述的方法，其中，所述字线组被定义为以下中的至少一个：

包括所述第一字线；

包括所述第一字线以及所述块的一条或多条其他字线；以及

包括所述块。

20.根据权利要求12所述的方法，其中，在所述半导体存储器件的非易失性部分中定义所述字线组。

21.一种用于形成半导体存储器件的方法，包括：

根据编程速度表征将存储单元的块划分成一个或多个字线组，与字线相关联的存储单元被配置为响应于对所述字线的写入操作来根据编程验证循环被编程为多个状态；以及

在所述半导体存储器件的非易失性部分中定义所述一个或多个字线组。

22.根据权利要求21所述的方法，其中，字线组被定义为以下中的至少一个：

包括字线；

包括所述块的多条字线；以及

包括所述块。

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