JP2004296012A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2004296012A JP2004296012A JP2003087936A JP2003087936A JP2004296012A JP 2004296012 A JP2004296012 A JP 2004296012A JP 2003087936 A JP2003087936 A JP 2003087936A JP 2003087936 A JP2003087936 A JP 2003087936A JP 2004296012 A JP2004296012 A JP 2004296012A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- memory cell
- logic
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Read Only Memory (AREA)
Abstract
【課題】不揮発性半導体メモリセルの劣化を検出して記憶装置の信頼性を高める。
【解決手段】各ワードに劣化判定用のビットを１ビット追加して設ける。各ワードのデータを書換える度にこの劣化判定ビットの書換えも必ず行ない、浮遊ゲートに電子を蓄積させる。この劣化判定ビットの浮遊ゲートに電子が蓄積されていることのセンスアンプによる判定条件を、同じワードの他のビットよりも厳しく設定する。劣化判定ビットの内容を、そのワードのデータ読出しの都度、同時に行い、浮遊ゲートに電子が蓄積されているにも関わらず、蓄積されていないようにセンスアンプで検出された時にそのワードのメモリセルの書換え寿命と判定して、以後、そのワードの使用を止める。
【選択図】 図１
【解決手段】各ワードに劣化判定用のビットを１ビット追加して設ける。各ワードのデータを書換える度にこの劣化判定ビットの書換えも必ず行ない、浮遊ゲートに電子を蓄積させる。この劣化判定ビットの浮遊ゲートに電子が蓄積されていることのセンスアンプによる判定条件を、同じワードの他のビットよりも厳しく設定する。劣化判定ビットの内容を、そのワードのデータ読出しの都度、同時に行い、浮遊ゲートに電子が蓄積されているにも関わらず、蓄積されていないようにセンスアンプで検出された時にそのワードのメモリセルの書換え寿命と判定して、以後、そのワードの使用を止める。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに対して電気的に情報の書込み、消去及び読出しが可能な不揮発性半導体メモリセルを使用した不揮発性半導体記憶装置に関し、特にメモリセルの劣化を事前に検出して信頼性を向上させる技術に関する。
【０００２】
【従来の技術】
メモリセルに対して電気的に情報の書込み、消去及び読出しが可能な不揮発性半導体メモリセルはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として知られており、代表的なものとしてフラッシュメモリ（フラッシュ型ＥＥＰＲＯＭ）、従来型ＥＥＰＲＯＭがある。このＥＥＰＲＯＭは、図３に示すように、浮遊ゲートと制御ゲートを有するスタックゲートＭＯＳ型トランジスタをメモリセルとして使用している。
【０００３】
情報の書込みは、消去して電荷を取り去った浮遊ゲートに何らかの手段により新たな電荷を蓄積させるか否かによって行なう。たとえば電子を新たに蓄積させた状態を論理“１ ”データの書込みとすれば、電子が蓄積されていない消去の状態は論理“０ ”データの書込みとなる。浮遊ゲートに電子が蓄積されているか否かによって制御ゲートを基準にした場合のしきい値電圧が変化するので、これを利用して書き込まれている情報の読出しが行なわれる。
【０００４】
浮遊ゲートへの電子の蓄積は、シリコン基板と浮遊ゲート間に設けたゲート絶縁膜を通って電子を浮遊ゲートに注入する方法で行なわれる。この電子を注入する方法としてホットエレクトロンによる注入方法と、ＦＮ（ファウラー−ノルドハイム）トンネリングによる注入方法とがある。蓄積された電子の消去は、ゲート絶縁膜を通してシリコン基板にトンネル効果を使って電子を引き抜くことによって行なわれる。
【０００５】
しかし、このように浮遊ゲートへの電子の注入、消去を繰り返し実行すると、ゲート絶縁膜の特性が徐々に劣化していく。劣化は、ゲート絶縁膜を通過する電流によってゲート絶縁膜中にホールや電子が蓄積することが原因と言われ、制御ゲートから見たしきい値電圧の変化として現れる。図４は、メモリセルへのこのような情報の消去／書込みの書換え回数によってしきい値電圧が変化していく様子を例示したものである。書換え回数が増加するにつれ、書込み時（電子の蓄積時）のしきい値電圧は低下し、消去時のしきい値電圧は逆に上昇し、その差は次第に狭まっていく。この差である動作マージンが小さくなりすぎると、情報の読出し時にエラーが発生する。これが、ＥＥＰＲＯＭには１００万回程度の書き換え限界があると言われる理由である。
【０００６】
このようなＥＥＰＲＯＭの劣化を判断するための対策としては、従来より種々の方法が提案されている。例えば、メモリセルのブロック毎に書換え回数を計数するカウンタを設け、該カウンタにより計数された書換え回数によりメモリセルの書換え寿命を判断する方法がある（特許文献１、２参照）。しかし、この方法は書換え回数が制限値に達したことで書換え寿命と判断するため、メモリセルがまだ十分に機能できるにも関わらず寿命と判断してしまう場合が生ずる欠点がある。
【０００７】
また、別の方法としてメモリセルに対し消去／書込みを行なった直後に、制御ゲートに劣化判定用の特別の電圧を印加して読出しを行い、書き込んだ情報と読み出した情報とを比較して書換え寿命を判断する方法も提案されている（特許文献３、４参照）。しかし、この方法は、消去／書込みに続いて毎回劣化判定のため読出し動作を行なうために、消去／書込み時間が長くなる欠点がある。
【０００８】
更に別の方法として、浮遊ゲートに蓄積された電荷の消去に要した消去時間を計測し、予めメモリに記憶された基準消去時間と比較することで、メモリセルの劣化程度を判断する方法も提案されている（特許文献５参照）。しかし、この方法も消去時間の計測回路を必要とするため回路が複雑になり、また消去時間比較のためのソフトウェアが必要になるなどの問題がある。
【０００９】
【特許文献１】
特開平０３−２５７９８号公報
【００１０】
【特許文献２】
特開平０６−２８８９９号公報
【００１１】
【特許文献３】
特開２０００−２１５６９７号公報
【００１２】
【特許文献４】
特開２００２−２０８２９１号公報
【００１３】
【特許文献５】
特開２００２−２０８２８６号公報
【００１４】
【発明が解決しようとする課題】
本発明は、従来技術のこうした問題点を解決するためになされたもので、その目的は、書換え回数の制限を予め設定することなく、また複雑な寿命判定回路や複雑なソフトウェアを必要とすることもなく、不揮発性半導体メモリセルの書換え寿命を判定することのできる不揮発性半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するための請求項１に記載の発明は、電気的に情報の書込み、消去及び読出しが可能な不揮発性半導体メモリセルを使用した不揮発性半導体記憶装置であって、データの書込み単位であるワード毎に１ビットの劣化判定ビットを追加してある。そして、該ワードのデータの消去／書き込みの都度、該劣化判定ビットも消去した後に消去状態（論理“０ ”）と反対のデータ（論理“１ ”）の書込みを行なうと共に、該ワードのデータ読出し時には該劣化判定ビットの内容も同時に読み出す。そして、読み出し内容が消去状態と反対のデータ（論理“１” ）ではないと判定された場合に、該ワードの書換え寿命と判断するように構成されたものであって、その劣化判定ビットから読み出したデータが消去状態と反対のデータ（論理“１ ”）であることの判定条件を、他のビットに対する判定条件よりも厳しく設定したことを特徴とする不揮発性半導体記憶装置である。
【００１６】
このような構成によれば、劣化判定ビットの書換え回数が各ワードの中で最も多くなるため、劣化が一番速く進行する。更に、該劣化判定ビットの読出しの際に、読み出されたデータが消去状態と反対のデータ（論理“１ ”）と判定される判定条件が他のビットよりも厳しく設定されているため、同じ書換え回数に対する劣化の進行程度に多少のバラツキがあったとしても劣化判定ビットがそのワードの中では最も速く書換え寿命と判定される。こうして寿命と判定された以後は、そのワードの使用を止めるようにすることで不揮発性半導体装置の信頼性を向上させることができる。
【００１７】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧をコンパレータ（Ｑ１）にて基準電圧（Ｖｒｅｆ）と比較して行なうように構成されたものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記劣化判定ビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）を、他のビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）よりも高く設定したことを特徴とする不揮発性半導体記憶装置である。
【００１８】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明の効果と同様の効果を得ることができる。
【００１９】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧をコンパレータ（Ｑ１）にて基準電圧（Ｖｒｅｆ）と比較して行なうように構成されたものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記劣化判定ビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）を、他のビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）よりも低く設定したことを特徴とする不揮発性半導体記憶装置である。
【００２０】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明の効果と同様の効果を得ることができる。
【００２１】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成したものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積を、他のビットに対応する負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積よりも小さくして抵抗値が高くなるように形成したことを特徴とする不揮発性半導体記憶装置である。
【００２２】
なお、データ読出し時におけるメモリセルと選択ゲートにかかる電圧と基準電圧との比較は、コンパレータで行なってもよいし、ゲート回路を使用して行なってもよい。ゲート回路を使用して比較する場合には、基準電圧の語は、ゲート回路が入力信号を論理“１ ”あるいは論理“０ ”と判断するスレショールド電圧を指すものとする。以下、同様。
【００２３】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明の効果と同様の効果を得ることができる。
【００２４】
また、請求項５に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成したものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積を、他のビットに対応する負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積よりも大きくして抵抗値が低くなるように形成したことを特徴とする不揮発性半導体記憶装置である。
【００２５】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明の効果と同様の効果を得ることができる。
【００２６】
また、請求項６に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成したものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記劣化判定ビットに対応する定電圧（Ｖｄ）の値を、他のビットに対応する定電圧（Ｖｄ）よりも低くしたことを特徴とする不揮発性半導体記憶装置である。
【００２７】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明効果と同様の効果を得ることができる。
【００２８】
また、請求項７に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成したものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記劣化判定ビットに対応する定電圧（Ｖｄ）の値を、他のビットに対応する定電圧（Ｖｄ）よりも高くしたことを特徴とする不揮発性半導体記憶装置である。
【００２９】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明効果と同様の効果を得ることができる。
【００３０】
【発明の実施の形態】
図１に、本発明に係る不揮発性半導体記憶装置（以下、単に記憶装置という）の全体の回路構成を、図２には同回路におけるメモリセル内の情報読出し回路の１ビット分の回路を示す。図１では、簡単のためデータの書込み単位である１ワードが１６ビットで構成され、全体のワード数が１６ワードで構成される記憶装置の構成を示したものである。
【００３１】
本実施形態の記憶装置は、メモリアレイ１と、アドレスバッファ２と、行デコーダ３と、列デコーダ４と、入出力バッファ５と、センスアンプ／書換え回路６と、マルチプレクサ７を具備して構成されている。メモリアレイ１は、（１６ビット＋１ビット）×２列×８行で構成される。本実施形態では、１ワード当たりの有効データ１６ビットに対して更に１ビット余分にメモリセルを追加割り当てしている。この追加した１ビットは、後述する方法でメモリセルの劣化判定用に使用するビットである。以下、この追加割り当てしたビットを劣化判定ビットと呼ぶ。
【００３２】
次に、このように構成された記憶装置の動作を説明する。データの書込みは、最初に書き込むメモリエリアのデータを消去した後に行なわれる。消去は、従来型ＥＥＰＲＯＭではバイト単位あるいはワード単位で行なわれるが、フラッシュメモリではメモリアレイ一括あるいはブロック単位で行なわれる。
【００３３】
図１の記憶装置では、メモリセルとしてフラッシュメモリを想定しており、消去は１列、８ワードを１ブロックとするブロック単位で行なう。アドレスバッファ２に入力されたアドレス信号Ａ０〜Ａ３の最上位ビットＡ０が列デコーダ４に送られてデコードされ、マルチプレクサ７に送られて消去するブロックが選択される。なお、本実施形態の場合は、列数が２しかないため列デコーダ４は不要とも考えられるが、通常の記憶装置では列数が更に多く、また列デコーダはデコードと同時に電圧変換も行なうために記載したものである。
【００３４】
最上位ビットＡ０により消去するブロックが選択された後、図示しないコントロール回路からセンスアンプ／書換え回路６に消去指令信号が送られると、同回路内の消去回路が動作して選択されたブロックの８ワード分のメモリセルのデータが一括して消去され、消去状態となる。
【００３５】
なお、データの消去状態とは、メモリセルの浮遊ゲートに蓄積されていた電子が電気的に引き抜かれ、存在していない状態を指す場合と、メモリセルの浮遊ゲートに電子が注入され、蓄積されている状態を指す場合とがある。本実施形態では、浮遊ゲートに電子が蓄積されていない状態を消去状態と呼び、この状態を論理“０ ”データが保持されている状態として説明する。本記憶装置では、消去に際し、各ワードに追加割り当てされた前述の劣化判定ビットのメモリセルも同時に消去され、論理“０” データが保持されている状態となる。
【００３６】
データの書込みは、消去されたブロックのメモリセルに対し、本実施形態の場合はワード単位で行なわれる。データの書込みを行なうワードは、４ビットのアドレス信号Ａ０〜Ａ３で指定される。アドレスの最上位ビットＡ０は、列デコーダ４に送られ、その出力でマルチプレクサ７の切り換えが行なわれて列が選択される。アドレスの下位３ビットＡ１〜Ａ３は行デコーダ３に送られ、その出力により行が選択される。この列と行の選択により、データの書込みを行なうワードが決定される。
【００３７】
データの書込みを行なうワードが決定すると、図示しないコントロール回路からセンスアンプ／書換え回路６に書込み指令信号が送られる。センスアンプ／書換え回路６は指令を受けて、入出力バッファ５に格納されている１ワード、１６ビットのデータを、ワード単位で選択されたワードのメモリセルに書き込む。この時、書き込む１６ビットデータの内のデータが論理“１” であるビットに対応するメモリセルに対してのみ、その浮遊ゲートに電子の注入が行なわれ、データが論理“０” であるビットに対応するメモリセルには電子の注入は行なわれない。電子の注入が行なわれたメモリセルは、その制御ゲートを基準としたしきい値電圧が上昇する。注入されなかったメモリセルのしきい値電圧は、消去された状態の値のままである。
【００３８】
本発明の特徴は、このデータを書き込む際に、劣化判定ビットに必ず論理“１” データを書き込む点である。このようにすれば、各ワードの１６ビット＋劣化判定ビットの１７ビットの中では、劣化判定ビットを構成するメモリセルに対する消去／書込み回数、即ち、書換え回数がもっとも多くなる。従って、各ワードの劣化判定ビットを含む１７ビットの中では、劣化判定ビットを構成するメモリセルに一番早く劣化現象が現れる。そこで、劣化判定ビットの劣化の進行程度を判定し、それが許容限度を越えたと判定された場合に、それ以後そのワードの使用を停止することで記憶装置の信頼性を高めることができる。
【００３９】
この判定ビットの劣化度の判定は、各ワードに書き込まれているデータを読み出す際に、劣化判定ビットの内容も同時に読出し、読み出したデータが以前に書き込んだ論理“１” データであるか否かで判定する。劣化判定ビットを含む１ワードデータの読出しは、書込みの場合と同じく、最初にアドレスバッファ２の内容を行デコーダ３と列デコーダ４でデコードし読み出すワードを選択する。続いて、図示しないコントロール回路からセンスアンプ／書換え回路６に読出し指令信号を送る。指令を受けたセンスアンプ／書換え回路６は、マルチプレクサ７を介して選択されたワードの劣化判定ビットを含む１ワード、１７ビットのメモリセルにアクセスする。そして、内部のセンスアンプで各ビットに書き込まれていたデータが論理“１” データであるか論理“０” データであるかを判定し、その結果を入出力バッファ５に読出しデータとして格納する順序で行なわれる。
【００４０】
図２は、このデータ読出しに使用する１ビット分の読出し回路の構成を示したものである。図中のＭ１は、データを記憶している浮遊ゲート型のメモリセルである。メモリセルＭ１の制御ゲートには、行デコーダ３の出力である行選択線（ワード線）が接続されている。データの読出しを行なう際には、制御ゲートには通常、論理“１” データ が書き込まれている場合のしきい値電圧Ｖｔｈ１と、論理“０” データが書き込まれている場合（消去状態）のしきい値電圧Ｖｔｈ０との、中間の電圧Ｖｔｈｍが印加される。
【００４１】
図中のＭ２は、列を選択するＮＭＯＳトランジスタの選択ゲートであり、この選択ゲートが集まったものマルチプレクサ７である。選択ゲートＭ２のゲートには、列デコーダ４の出力である列選択線が接続されており、選択時にはＭ２を導通させるに十分な電圧が印加される。即ち、選択した行の行選択線（ワード線）と選択した列の列選択線にそれぞれ所定の電圧を印加することで、読み出しを行なう１ワード、１７ビットのメモリセルが選択される。
【００４２】
図中のＭ３は、メモリセルＭ１のデータ読出しを行なう際に、メモリセルＭ１の負荷抵抗となるＰＭＯＳトランジスタである。ゲートはドレインに接続されており負荷抵抗として機能する。Ｖｄは、所定の定電圧である。
【００４３】
列選択線を介して選択ゲートＭ２のゲートに所定の電圧が印加されて選択ゲートＭ２が導通状態にされ、更にメモリセルＭ１の制御ゲートに行選択線（ワード線）を介して、前述の中間の電圧Ｖｔｈｍが印加される。メモリセルＭ１に論理“１” データが書き込まれている場合には、そのしきい値電圧Ｖｔｈ１が中間電圧Ｖｔｈｍより高いためメモリセルＭ１は導通せず、電流は流れない。論理“０” データが書き込まれている場合には、そのしきい値電圧Ｖｔｈ０が中間電圧Ｖｔｈｍより低いためメモリセルＭ１は導通して、定電圧Ｖｄより負荷抵抗として動作するトランジスタＭ３、選択ゲートＭ２、メモリセルＭ１を通って接地線Ｖｅに電流が流れる。
【００４４】
このような動作により、選択ゲートＭ２とトランジスタＭ３の相互接続ノードＮ１には、メモリセルＭ１に書き込まれているデータにより値が変化する出力電圧Ｖｏが現れる。出力電圧Ｖ０は、コンパレータＱ１の非反転入力端子に入力され、反転入力端子に入力された基準電圧Ｖｒｅｆと比較される。基準電圧Ｖｒｅｆは、定電圧Ｖｄのほぼ１／２の電圧に設定されている。従って、メモリセルＭ１に記憶されているデータが論理“１” の場合には、コンパレータＱ１の出力電圧はＨレベルとなり、論理“０” の場合にはＬレベルとなる。その結果は入出力バッファ５に出力される。それゆえ、入出力バッファ５の内容を読むことでメモリセルＭ１に書き込まれていたデータを知ることができる。このコンパレータＱ１とトランジスタＭ３からなる回路がセンスアンプであり、データの読出しはワード単位で行なわれるため、このセンスアンプは劣化判定用を含めて１７個準備される。
【００４５】
ここで、メモリセルＭ１に論理“１” データが書き込まれていて非導通である場合の出力電圧Ｖｏの値は、次の式で計算される。
Ｖｏ＝Ｒｃ・Ｖｄ／（Ｒｃ＋Ｒ３） （１）式
ＲｃはメモリセルＭ１の非導通時の抵抗値、Ｒ３は負荷抵抗として機能しているトランジスタＭ３の抵抗値を表わす。選択ゲートＭ２の導通時の抵抗値は、Ｒｃ、Ｒ３に比べて小さいので無視して考える。
【００４６】
コンパレータＱ１の反転入力端子には基準電圧Ｖｒｅｆが入力されているので、メモリセルＭ１に論理“１” データが書き込まれていて非導通の場合に、そのデータがコンパレータＱ１により論理“１” と判定されるための条件は次式で表わされる。
Ｒｃ・Ｖｄ／（Ｒｃ＋Ｒ３）＞Ｖｒｅｆ （２）式
この式よりメモリセルＭ１の非導通時の抵抗Ｒｃは、次式を満たしている必要がある。
Ｒｃ＞Ｒ３／（Ｖｄ／Ｖｒｅｆ−１） （３）式
この（３）式が満足されない場合には、本来論理“１” であるデータが、コンパレータＱ１により論理“０” と誤って検出されることになる。
【００４７】
メモリセルＭ１に論理“１” データが書き込まれている状態、即ち、浮遊ゲートに電子が蓄積されている状態のしきい値電圧Ｖｔｈ１は、従来技術の項で引用した図４に示すように書換え回数によって次第に減少する。そのしきい値電圧Ｖｔｈ１が、読出し時に浮遊ゲートに加えられる前述の中間電圧Ｖｔｈｍより下回ると、読出し時に電流が流れる。電流が流れると、その抵抗Ｒｃは急激に減少して（３）式が満たされなくなり、論理“１” であるべきデータが論理“０” と誤って検出される。
【００４８】
実際の記憶装置ではノイズがあるためノイズマージンを考慮して、非導通時抵抗Ｒｃの値が（３）式を満たさなくなる前に、書換え寿命と判定してそのメモリセルの使用を停止する必要がある。このノイズマージンを考慮したしきい値抵抗の値をＲｃ１とすると、Ｒｃ１は次のような関係にある。
Ｒｃ１＞Ｒｃ （４）式
非導通時の抵抗値がＲｃ１以下になった時点で書換え寿命と判定することは、論理“１” データが書き込まれている状態のしきい値電圧Ｖｔｈ１と、制御ゲートに印加される前記中間電圧Ｖｔｈｍとの差にまだある程度の余裕がある段階で書換え寿命と判定することを意味する。即ち、しきい値電圧Ｖｔｈ１が、初期値から大きくは低下していない段階で書換え寿命と判定することを意味する。このようにある程度の余裕を残した段階で書換え寿命と判定して使用を中止すれば、記憶装置の信頼性を大幅に向上させることができる。
【００４９】
本実施形態の場合、各ワードに追加付加した劣化判定ビットには、書換えの度に論理“１” データが書き込まれるので、劣化判定ビットに対応するメモリセルの書換え回数がそのワードの中では最も多くなる。従って、劣化判定ビットが最も早く劣化が進行すると考えられる。それゆえ、劣化判定ビットの読出しデータをチェックし、読み出したデータが論理“１” ではないと判定された時点でそのワードの書換え寿命と判断する。他の有効データを記憶するビットの書換え回数は劣化判定ビットより少ないので、このように判断することで、有効データが誤って読み出されることを未然に防止することができる。
【００５０】
以上説明したように、劣化判定ビットの読出しデータをチェックしていれば、一応、劣化の判定をすることができる。しかし、ここでもう一つ考慮しなければないことは、劣化判定ビットの書換え回数がそのワードの中で一番多数回になるとしても、書込みデータによっては他のビットに対しても劣化判定ビットと殆ど変わらない回数の書換えが行なわれる場合があり得る点である。書換え回数がほぼ同じ程度であると、劣化の進行度合いにはバラツキがあるため、劣化判定ビットよりも先にそのビットのメモリセルが書換え寿命に達する場合があり得る。
【００５１】
そこで、本実施形態ではこのような事態を避けるため、書換え寿命と判断する非導通時のノイズマージンを考慮したメモリセルＭ１の抵抗値Ｒｃ１の値を、劣化判定ビットに対してのみ他のビットよりも厳しく設定するようにしている。劣化判定ビットについての書換え寿命と判定するしきい値抵抗の値をＲｃ２とすると、次のような関係にする。
Ｒｃ２＞Ｒｃ１＞Ｒｃ （５）式
【００５２】
劣化判定ビットの読出し時の抵抗値がＲｃ２以下であるか否かを判定するためには、コンパレータＱ１の基準電圧Ｖｒｅｆ、定電圧Ｖｄ、トランジスタＭ３の導通時抵抗Ｒ３の値を、次式を満たすように決定しておく。このようにしておいて、コンパレータＱ１で判断された読出しデータが論理“１” データであるか否かをみれば、劣化判定ビットが書換え寿命に達したか否かを判定できる。
Ｒｃ２＝Ｒ３／（Ｖｄ／Ｖｒｅｆ−１） （６）式
【００５３】
このような判定方法をとれば、同じ書換え回数に対する劣化進行程度が同じワード内のビットにより異なるとしても、劣化判定ビットに一番早く誤読出しが発生することになる。その結果、劣化判定ビットの劣化判定条件を他のビットと同じ条件とした場合に比べて、記憶装置の信頼性を一層向上させることができる。
【００５４】
劣化判定ビットの劣化判定条件をこのように他のビットより厳しく設定するには、（６）式から次の３つの手段が考えられる。第１は、電源電圧Ｖｄ、抵抗値Ｒ３の値は他のビットと同じにして、基準電圧Ｖｒｅｆの値を劣化判定ビットのみ高く設定する方法である。第２は、電源電圧Ｖｄ、基準電圧Ｖｒｅｆの値は同じにして、抵抗値Ｒ３の値を劣化判定ビットのみ高くする方法である。トランジスタＭ３の抵抗値Ｒ３を高くするには、トランジスタＭ３を他のビットのトランジスタよりも小型に形成すればよい。第３の方法は、抵抗値Ｒ３、基準電圧Ｖｒｅｆの値は同じにして、電源電圧Ｖｄの値を劣化判定ビットのみ低くする方法である。これらの何れかの手段をとることで、劣化判定ビットの劣化判定条件を他のビットが誤読出しを起こす条件よりも厳しく設定することができる。
【００５５】
以上説明したように、本実施形態の構成によれば、同じ書換え回数に対する劣化の進行程度が同じワード内でビットにより異なるとしても、劣化判定ビットにもっとも早く誤読出しが発生することになる。従って、劣化判定ビットに誤読出しが発生した段階でそのワードの書換え寿命と判定して、以後、そのワードの使用を止めることで記憶装置の信頼性を向上させることができる。
【００５６】
なお、上記の実施形態においては、センスアンプ内の相互接続ノードＮ１の電圧レベルの判定にコンパレータＱ１を使用したが、コンパレータの代わりにゲート回路、例えば非反転バッファ回路を使用してもよい。この場合には、相互接続ノードＮ１の電圧が基準電圧Ｖｒｅｆより大であることは、相互接続ノードＮ１の電圧が非反転バッファ回路がその入力を論理“Ｈレベル ”と判定するスレショールド電圧より大であることに相当し、相互接続ノードＮ１の電圧が基準電圧Ｖｒｅｆより小であることは、相互接続ノードＮ１の電圧が非反転バッファ回路がその入力を論理“Ｌレベル ”と判定するスレショールド電圧より小であることに相当する。
【００５７】
また、上記実施形態では、メモリセルの浮遊ゲートに電子が蓄積されていない状態を消去状態と呼び、この状態を論理“０ ”データが保持されている状態としてきた。これとは反対に、メモリセルの浮遊ゲートに電子が蓄積されている状態を消去状態と呼ぶことにし、この状態を論理“０ ”データが蓄積されている状態としてもよい。
【００５８】
この場合には、浮遊ゲートに電子が蓄積されていない状態が論理“１ ”となり、その状態におけるメモリセルのしきい値電圧は、論理“０ ”のしきい値電圧より低い値である。そして論理“１ ”のしきい値電圧は、書込み回数が増えるに従って上昇する。従って、メモリセルの劣化判定は、劣化判定ビットのデータを読み出した際における図２の回路における相互接続ノードＮ１の電圧が所定の電圧より大きいか否かで判定すればよく、所定の電圧以上であれば寿命と判定する。
【００５９】
この場合に劣化判定ビットのみ、論理“１ ”と判定される条件を厳しくするには、前記実施形態とは反対に、基準電圧Ｖｒｅｆを他のビットより低く設定するか、トランジスタＭ３の面積を他のビットより小さく形成して抵抗を低くするか、又は定電圧Ｖｄの値を他のビットより高くすればよい。このようにすれば、前述の実施形態の場合と同様に、劣化判定ビットにもっとも早く誤読出しが発生することになる。従って、その時点でそのワードの書換え寿命と判定して、以後、そのワードの使用を止めることで記憶装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の全体構成図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置のデータ読出し時の１ビット分の読出し回路である。
【図３】浮遊ゲート型不揮発性半導体メモリセルの構成例である。
【図４】書換え回数の増加によるしきい値電圧の変化の一例である。
【符号の説明】
図面中、１はメモリアレイ、２はアドレスバッファ、３は行デコーダ、４は列デコーダ、５は入出力バッファ、６はセンスアンプ／書換え回路、７はマルチプレクサ、Ｑ１はコンパレータ、Ｍ１は不揮発性半導体メモリセル、Ｍ２は選択ゲート、Ｍ３はＰＭＯＳトランジスタ（負荷抵抗）、Ｎ１は相互接続ノード、Ｖｄは定電圧、Ｖｒｅｆは基準電圧を示す。
【発明の属する技術分野】
本発明は、メモリセルに対して電気的に情報の書込み、消去及び読出しが可能な不揮発性半導体メモリセルを使用した不揮発性半導体記憶装置に関し、特にメモリセルの劣化を事前に検出して信頼性を向上させる技術に関する。
【０００２】
【従来の技術】
メモリセルに対して電気的に情報の書込み、消去及び読出しが可能な不揮発性半導体メモリセルはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として知られており、代表的なものとしてフラッシュメモリ（フラッシュ型ＥＥＰＲＯＭ）、従来型ＥＥＰＲＯＭがある。このＥＥＰＲＯＭは、図３に示すように、浮遊ゲートと制御ゲートを有するスタックゲートＭＯＳ型トランジスタをメモリセルとして使用している。
【０００３】
情報の書込みは、消去して電荷を取り去った浮遊ゲートに何らかの手段により新たな電荷を蓄積させるか否かによって行なう。たとえば電子を新たに蓄積させた状態を論理“１ ”データの書込みとすれば、電子が蓄積されていない消去の状態は論理“０ ”データの書込みとなる。浮遊ゲートに電子が蓄積されているか否かによって制御ゲートを基準にした場合のしきい値電圧が変化するので、これを利用して書き込まれている情報の読出しが行なわれる。
【０００４】
浮遊ゲートへの電子の蓄積は、シリコン基板と浮遊ゲート間に設けたゲート絶縁膜を通って電子を浮遊ゲートに注入する方法で行なわれる。この電子を注入する方法としてホットエレクトロンによる注入方法と、ＦＮ（ファウラー−ノルドハイム）トンネリングによる注入方法とがある。蓄積された電子の消去は、ゲート絶縁膜を通してシリコン基板にトンネル効果を使って電子を引き抜くことによって行なわれる。
【０００５】
しかし、このように浮遊ゲートへの電子の注入、消去を繰り返し実行すると、ゲート絶縁膜の特性が徐々に劣化していく。劣化は、ゲート絶縁膜を通過する電流によってゲート絶縁膜中にホールや電子が蓄積することが原因と言われ、制御ゲートから見たしきい値電圧の変化として現れる。図４は、メモリセルへのこのような情報の消去／書込みの書換え回数によってしきい値電圧が変化していく様子を例示したものである。書換え回数が増加するにつれ、書込み時（電子の蓄積時）のしきい値電圧は低下し、消去時のしきい値電圧は逆に上昇し、その差は次第に狭まっていく。この差である動作マージンが小さくなりすぎると、情報の読出し時にエラーが発生する。これが、ＥＥＰＲＯＭには１００万回程度の書き換え限界があると言われる理由である。
【０００６】
このようなＥＥＰＲＯＭの劣化を判断するための対策としては、従来より種々の方法が提案されている。例えば、メモリセルのブロック毎に書換え回数を計数するカウンタを設け、該カウンタにより計数された書換え回数によりメモリセルの書換え寿命を判断する方法がある（特許文献１、２参照）。しかし、この方法は書換え回数が制限値に達したことで書換え寿命と判断するため、メモリセルがまだ十分に機能できるにも関わらず寿命と判断してしまう場合が生ずる欠点がある。
【０００７】
また、別の方法としてメモリセルに対し消去／書込みを行なった直後に、制御ゲートに劣化判定用の特別の電圧を印加して読出しを行い、書き込んだ情報と読み出した情報とを比較して書換え寿命を判断する方法も提案されている（特許文献３、４参照）。しかし、この方法は、消去／書込みに続いて毎回劣化判定のため読出し動作を行なうために、消去／書込み時間が長くなる欠点がある。
【０００８】
更に別の方法として、浮遊ゲートに蓄積された電荷の消去に要した消去時間を計測し、予めメモリに記憶された基準消去時間と比較することで、メモリセルの劣化程度を判断する方法も提案されている（特許文献５参照）。しかし、この方法も消去時間の計測回路を必要とするため回路が複雑になり、また消去時間比較のためのソフトウェアが必要になるなどの問題がある。
【０００９】
【特許文献１】
特開平０３−２５７９８号公報
【００１０】
【特許文献２】
特開平０６−２８８９９号公報
【００１１】
【特許文献３】
特開２０００−２１５６９７号公報
【００１２】
【特許文献４】
特開２００２−２０８２９１号公報
【００１３】
【特許文献５】
特開２００２−２０８２８６号公報
【００１４】
【発明が解決しようとする課題】
本発明は、従来技術のこうした問題点を解決するためになされたもので、その目的は、書換え回数の制限を予め設定することなく、また複雑な寿命判定回路や複雑なソフトウェアを必要とすることもなく、不揮発性半導体メモリセルの書換え寿命を判定することのできる不揮発性半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するための請求項１に記載の発明は、電気的に情報の書込み、消去及び読出しが可能な不揮発性半導体メモリセルを使用した不揮発性半導体記憶装置であって、データの書込み単位であるワード毎に１ビットの劣化判定ビットを追加してある。そして、該ワードのデータの消去／書き込みの都度、該劣化判定ビットも消去した後に消去状態（論理“０ ”）と反対のデータ（論理“１ ”）の書込みを行なうと共に、該ワードのデータ読出し時には該劣化判定ビットの内容も同時に読み出す。そして、読み出し内容が消去状態と反対のデータ（論理“１” ）ではないと判定された場合に、該ワードの書換え寿命と判断するように構成されたものであって、その劣化判定ビットから読み出したデータが消去状態と反対のデータ（論理“１ ”）であることの判定条件を、他のビットに対する判定条件よりも厳しく設定したことを特徴とする不揮発性半導体記憶装置である。
【００１６】
このような構成によれば、劣化判定ビットの書換え回数が各ワードの中で最も多くなるため、劣化が一番速く進行する。更に、該劣化判定ビットの読出しの際に、読み出されたデータが消去状態と反対のデータ（論理“１ ”）と判定される判定条件が他のビットよりも厳しく設定されているため、同じ書換え回数に対する劣化の進行程度に多少のバラツキがあったとしても劣化判定ビットがそのワードの中では最も速く書換え寿命と判定される。こうして寿命と判定された以後は、そのワードの使用を止めるようにすることで不揮発性半導体装置の信頼性を向上させることができる。
【００１７】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧をコンパレータ（Ｑ１）にて基準電圧（Ｖｒｅｆ）と比較して行なうように構成されたものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記劣化判定ビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）を、他のビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）よりも高く設定したことを特徴とする不揮発性半導体記憶装置である。
【００１８】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明の効果と同様の効果を得ることができる。
【００１９】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧をコンパレータ（Ｑ１）にて基準電圧（Ｖｒｅｆ）と比較して行なうように構成されたものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記劣化判定ビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）を、他のビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）よりも低く設定したことを特徴とする不揮発性半導体記憶装置である。
【００２０】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明の効果と同様の効果を得ることができる。
【００２１】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成したものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積を、他のビットに対応する負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積よりも小さくして抵抗値が高くなるように形成したことを特徴とする不揮発性半導体記憶装置である。
【００２２】
なお、データ読出し時におけるメモリセルと選択ゲートにかかる電圧と基準電圧との比較は、コンパレータで行なってもよいし、ゲート回路を使用して行なってもよい。ゲート回路を使用して比較する場合には、基準電圧の語は、ゲート回路が入力信号を論理“１ ”あるいは論理“０ ”と判断するスレショールド電圧を指すものとする。以下、同様。
【００２３】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明の効果と同様の効果を得ることができる。
【００２４】
また、請求項５に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成したものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積を、他のビットに対応する負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積よりも大きくして抵抗値が低くなるように形成したことを特徴とする不揮発性半導体記憶装置である。
【００２５】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明の効果と同様の効果を得ることができる。
【００２６】
また、請求項６に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成したものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記劣化判定ビットに対応する定電圧（Ｖｄ）の値を、他のビットに対応する定電圧（Ｖｄ）よりも低くしたことを特徴とする不揮発性半導体記憶装置である。
【００２７】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明効果と同様の効果を得ることができる。
【００２８】
また、請求項７に記載の発明は、請求項１に記載の発明において、前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定を、各ビットのメモリセルに選択ゲートを挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成したものである。その上で、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記劣化判定ビットに対応する定電圧（Ｖｄ）の値を、他のビットに対応する定電圧（Ｖｄ）よりも高くしたことを特徴とする不揮発性半導体記憶装置である。
【００２９】
このような構成によれば、読み出したデータが消去状態と反対のデータ（論理“１）と判定される条件が、劣化判定ビットのみ他のビットより厳しく設定されていることとなるため、請求項１に記載の発明効果と同様の効果を得ることができる。
【００３０】
【発明の実施の形態】
図１に、本発明に係る不揮発性半導体記憶装置（以下、単に記憶装置という）の全体の回路構成を、図２には同回路におけるメモリセル内の情報読出し回路の１ビット分の回路を示す。図１では、簡単のためデータの書込み単位である１ワードが１６ビットで構成され、全体のワード数が１６ワードで構成される記憶装置の構成を示したものである。
【００３１】
本実施形態の記憶装置は、メモリアレイ１と、アドレスバッファ２と、行デコーダ３と、列デコーダ４と、入出力バッファ５と、センスアンプ／書換え回路６と、マルチプレクサ７を具備して構成されている。メモリアレイ１は、（１６ビット＋１ビット）×２列×８行で構成される。本実施形態では、１ワード当たりの有効データ１６ビットに対して更に１ビット余分にメモリセルを追加割り当てしている。この追加した１ビットは、後述する方法でメモリセルの劣化判定用に使用するビットである。以下、この追加割り当てしたビットを劣化判定ビットと呼ぶ。
【００３２】
次に、このように構成された記憶装置の動作を説明する。データの書込みは、最初に書き込むメモリエリアのデータを消去した後に行なわれる。消去は、従来型ＥＥＰＲＯＭではバイト単位あるいはワード単位で行なわれるが、フラッシュメモリではメモリアレイ一括あるいはブロック単位で行なわれる。
【００３３】
図１の記憶装置では、メモリセルとしてフラッシュメモリを想定しており、消去は１列、８ワードを１ブロックとするブロック単位で行なう。アドレスバッファ２に入力されたアドレス信号Ａ０〜Ａ３の最上位ビットＡ０が列デコーダ４に送られてデコードされ、マルチプレクサ７に送られて消去するブロックが選択される。なお、本実施形態の場合は、列数が２しかないため列デコーダ４は不要とも考えられるが、通常の記憶装置では列数が更に多く、また列デコーダはデコードと同時に電圧変換も行なうために記載したものである。
【００３４】
最上位ビットＡ０により消去するブロックが選択された後、図示しないコントロール回路からセンスアンプ／書換え回路６に消去指令信号が送られると、同回路内の消去回路が動作して選択されたブロックの８ワード分のメモリセルのデータが一括して消去され、消去状態となる。
【００３５】
なお、データの消去状態とは、メモリセルの浮遊ゲートに蓄積されていた電子が電気的に引き抜かれ、存在していない状態を指す場合と、メモリセルの浮遊ゲートに電子が注入され、蓄積されている状態を指す場合とがある。本実施形態では、浮遊ゲートに電子が蓄積されていない状態を消去状態と呼び、この状態を論理“０ ”データが保持されている状態として説明する。本記憶装置では、消去に際し、各ワードに追加割り当てされた前述の劣化判定ビットのメモリセルも同時に消去され、論理“０” データが保持されている状態となる。
【００３６】
データの書込みは、消去されたブロックのメモリセルに対し、本実施形態の場合はワード単位で行なわれる。データの書込みを行なうワードは、４ビットのアドレス信号Ａ０〜Ａ３で指定される。アドレスの最上位ビットＡ０は、列デコーダ４に送られ、その出力でマルチプレクサ７の切り換えが行なわれて列が選択される。アドレスの下位３ビットＡ１〜Ａ３は行デコーダ３に送られ、その出力により行が選択される。この列と行の選択により、データの書込みを行なうワードが決定される。
【００３７】
データの書込みを行なうワードが決定すると、図示しないコントロール回路からセンスアンプ／書換え回路６に書込み指令信号が送られる。センスアンプ／書換え回路６は指令を受けて、入出力バッファ５に格納されている１ワード、１６ビットのデータを、ワード単位で選択されたワードのメモリセルに書き込む。この時、書き込む１６ビットデータの内のデータが論理“１” であるビットに対応するメモリセルに対してのみ、その浮遊ゲートに電子の注入が行なわれ、データが論理“０” であるビットに対応するメモリセルには電子の注入は行なわれない。電子の注入が行なわれたメモリセルは、その制御ゲートを基準としたしきい値電圧が上昇する。注入されなかったメモリセルのしきい値電圧は、消去された状態の値のままである。
【００３８】
本発明の特徴は、このデータを書き込む際に、劣化判定ビットに必ず論理“１” データを書き込む点である。このようにすれば、各ワードの１６ビット＋劣化判定ビットの１７ビットの中では、劣化判定ビットを構成するメモリセルに対する消去／書込み回数、即ち、書換え回数がもっとも多くなる。従って、各ワードの劣化判定ビットを含む１７ビットの中では、劣化判定ビットを構成するメモリセルに一番早く劣化現象が現れる。そこで、劣化判定ビットの劣化の進行程度を判定し、それが許容限度を越えたと判定された場合に、それ以後そのワードの使用を停止することで記憶装置の信頼性を高めることができる。
【００３９】
この判定ビットの劣化度の判定は、各ワードに書き込まれているデータを読み出す際に、劣化判定ビットの内容も同時に読出し、読み出したデータが以前に書き込んだ論理“１” データであるか否かで判定する。劣化判定ビットを含む１ワードデータの読出しは、書込みの場合と同じく、最初にアドレスバッファ２の内容を行デコーダ３と列デコーダ４でデコードし読み出すワードを選択する。続いて、図示しないコントロール回路からセンスアンプ／書換え回路６に読出し指令信号を送る。指令を受けたセンスアンプ／書換え回路６は、マルチプレクサ７を介して選択されたワードの劣化判定ビットを含む１ワード、１７ビットのメモリセルにアクセスする。そして、内部のセンスアンプで各ビットに書き込まれていたデータが論理“１” データであるか論理“０” データであるかを判定し、その結果を入出力バッファ５に読出しデータとして格納する順序で行なわれる。
【００４０】
図２は、このデータ読出しに使用する１ビット分の読出し回路の構成を示したものである。図中のＭ１は、データを記憶している浮遊ゲート型のメモリセルである。メモリセルＭ１の制御ゲートには、行デコーダ３の出力である行選択線（ワード線）が接続されている。データの読出しを行なう際には、制御ゲートには通常、論理“１” データ が書き込まれている場合のしきい値電圧Ｖｔｈ１と、論理“０” データが書き込まれている場合（消去状態）のしきい値電圧Ｖｔｈ０との、中間の電圧Ｖｔｈｍが印加される。
【００４１】
図中のＭ２は、列を選択するＮＭＯＳトランジスタの選択ゲートであり、この選択ゲートが集まったものマルチプレクサ７である。選択ゲートＭ２のゲートには、列デコーダ４の出力である列選択線が接続されており、選択時にはＭ２を導通させるに十分な電圧が印加される。即ち、選択した行の行選択線（ワード線）と選択した列の列選択線にそれぞれ所定の電圧を印加することで、読み出しを行なう１ワード、１７ビットのメモリセルが選択される。
【００４２】
図中のＭ３は、メモリセルＭ１のデータ読出しを行なう際に、メモリセルＭ１の負荷抵抗となるＰＭＯＳトランジスタである。ゲートはドレインに接続されており負荷抵抗として機能する。Ｖｄは、所定の定電圧である。
【００４３】
列選択線を介して選択ゲートＭ２のゲートに所定の電圧が印加されて選択ゲートＭ２が導通状態にされ、更にメモリセルＭ１の制御ゲートに行選択線（ワード線）を介して、前述の中間の電圧Ｖｔｈｍが印加される。メモリセルＭ１に論理“１” データが書き込まれている場合には、そのしきい値電圧Ｖｔｈ１が中間電圧Ｖｔｈｍより高いためメモリセルＭ１は導通せず、電流は流れない。論理“０” データが書き込まれている場合には、そのしきい値電圧Ｖｔｈ０が中間電圧Ｖｔｈｍより低いためメモリセルＭ１は導通して、定電圧Ｖｄより負荷抵抗として動作するトランジスタＭ３、選択ゲートＭ２、メモリセルＭ１を通って接地線Ｖｅに電流が流れる。
【００４４】
このような動作により、選択ゲートＭ２とトランジスタＭ３の相互接続ノードＮ１には、メモリセルＭ１に書き込まれているデータにより値が変化する出力電圧Ｖｏが現れる。出力電圧Ｖ０は、コンパレータＱ１の非反転入力端子に入力され、反転入力端子に入力された基準電圧Ｖｒｅｆと比較される。基準電圧Ｖｒｅｆは、定電圧Ｖｄのほぼ１／２の電圧に設定されている。従って、メモリセルＭ１に記憶されているデータが論理“１” の場合には、コンパレータＱ１の出力電圧はＨレベルとなり、論理“０” の場合にはＬレベルとなる。その結果は入出力バッファ５に出力される。それゆえ、入出力バッファ５の内容を読むことでメモリセルＭ１に書き込まれていたデータを知ることができる。このコンパレータＱ１とトランジスタＭ３からなる回路がセンスアンプであり、データの読出しはワード単位で行なわれるため、このセンスアンプは劣化判定用を含めて１７個準備される。
【００４５】
ここで、メモリセルＭ１に論理“１” データが書き込まれていて非導通である場合の出力電圧Ｖｏの値は、次の式で計算される。
Ｖｏ＝Ｒｃ・Ｖｄ／（Ｒｃ＋Ｒ３） （１）式
ＲｃはメモリセルＭ１の非導通時の抵抗値、Ｒ３は負荷抵抗として機能しているトランジスタＭ３の抵抗値を表わす。選択ゲートＭ２の導通時の抵抗値は、Ｒｃ、Ｒ３に比べて小さいので無視して考える。
【００４６】
コンパレータＱ１の反転入力端子には基準電圧Ｖｒｅｆが入力されているので、メモリセルＭ１に論理“１” データが書き込まれていて非導通の場合に、そのデータがコンパレータＱ１により論理“１” と判定されるための条件は次式で表わされる。
Ｒｃ・Ｖｄ／（Ｒｃ＋Ｒ３）＞Ｖｒｅｆ （２）式
この式よりメモリセルＭ１の非導通時の抵抗Ｒｃは、次式を満たしている必要がある。
Ｒｃ＞Ｒ３／（Ｖｄ／Ｖｒｅｆ−１） （３）式
この（３）式が満足されない場合には、本来論理“１” であるデータが、コンパレータＱ１により論理“０” と誤って検出されることになる。
【００４７】
メモリセルＭ１に論理“１” データが書き込まれている状態、即ち、浮遊ゲートに電子が蓄積されている状態のしきい値電圧Ｖｔｈ１は、従来技術の項で引用した図４に示すように書換え回数によって次第に減少する。そのしきい値電圧Ｖｔｈ１が、読出し時に浮遊ゲートに加えられる前述の中間電圧Ｖｔｈｍより下回ると、読出し時に電流が流れる。電流が流れると、その抵抗Ｒｃは急激に減少して（３）式が満たされなくなり、論理“１” であるべきデータが論理“０” と誤って検出される。
【００４８】
実際の記憶装置ではノイズがあるためノイズマージンを考慮して、非導通時抵抗Ｒｃの値が（３）式を満たさなくなる前に、書換え寿命と判定してそのメモリセルの使用を停止する必要がある。このノイズマージンを考慮したしきい値抵抗の値をＲｃ１とすると、Ｒｃ１は次のような関係にある。
Ｒｃ１＞Ｒｃ （４）式
非導通時の抵抗値がＲｃ１以下になった時点で書換え寿命と判定することは、論理“１” データが書き込まれている状態のしきい値電圧Ｖｔｈ１と、制御ゲートに印加される前記中間電圧Ｖｔｈｍとの差にまだある程度の余裕がある段階で書換え寿命と判定することを意味する。即ち、しきい値電圧Ｖｔｈ１が、初期値から大きくは低下していない段階で書換え寿命と判定することを意味する。このようにある程度の余裕を残した段階で書換え寿命と判定して使用を中止すれば、記憶装置の信頼性を大幅に向上させることができる。
【００４９】
本実施形態の場合、各ワードに追加付加した劣化判定ビットには、書換えの度に論理“１” データが書き込まれるので、劣化判定ビットに対応するメモリセルの書換え回数がそのワードの中では最も多くなる。従って、劣化判定ビットが最も早く劣化が進行すると考えられる。それゆえ、劣化判定ビットの読出しデータをチェックし、読み出したデータが論理“１” ではないと判定された時点でそのワードの書換え寿命と判断する。他の有効データを記憶するビットの書換え回数は劣化判定ビットより少ないので、このように判断することで、有効データが誤って読み出されることを未然に防止することができる。
【００５０】
以上説明したように、劣化判定ビットの読出しデータをチェックしていれば、一応、劣化の判定をすることができる。しかし、ここでもう一つ考慮しなければないことは、劣化判定ビットの書換え回数がそのワードの中で一番多数回になるとしても、書込みデータによっては他のビットに対しても劣化判定ビットと殆ど変わらない回数の書換えが行なわれる場合があり得る点である。書換え回数がほぼ同じ程度であると、劣化の進行度合いにはバラツキがあるため、劣化判定ビットよりも先にそのビットのメモリセルが書換え寿命に達する場合があり得る。
【００５１】
そこで、本実施形態ではこのような事態を避けるため、書換え寿命と判断する非導通時のノイズマージンを考慮したメモリセルＭ１の抵抗値Ｒｃ１の値を、劣化判定ビットに対してのみ他のビットよりも厳しく設定するようにしている。劣化判定ビットについての書換え寿命と判定するしきい値抵抗の値をＲｃ２とすると、次のような関係にする。
Ｒｃ２＞Ｒｃ１＞Ｒｃ （５）式
【００５２】
劣化判定ビットの読出し時の抵抗値がＲｃ２以下であるか否かを判定するためには、コンパレータＱ１の基準電圧Ｖｒｅｆ、定電圧Ｖｄ、トランジスタＭ３の導通時抵抗Ｒ３の値を、次式を満たすように決定しておく。このようにしておいて、コンパレータＱ１で判断された読出しデータが論理“１” データであるか否かをみれば、劣化判定ビットが書換え寿命に達したか否かを判定できる。
Ｒｃ２＝Ｒ３／（Ｖｄ／Ｖｒｅｆ−１） （６）式
【００５３】
このような判定方法をとれば、同じ書換え回数に対する劣化進行程度が同じワード内のビットにより異なるとしても、劣化判定ビットに一番早く誤読出しが発生することになる。その結果、劣化判定ビットの劣化判定条件を他のビットと同じ条件とした場合に比べて、記憶装置の信頼性を一層向上させることができる。
【００５４】
劣化判定ビットの劣化判定条件をこのように他のビットより厳しく設定するには、（６）式から次の３つの手段が考えられる。第１は、電源電圧Ｖｄ、抵抗値Ｒ３の値は他のビットと同じにして、基準電圧Ｖｒｅｆの値を劣化判定ビットのみ高く設定する方法である。第２は、電源電圧Ｖｄ、基準電圧Ｖｒｅｆの値は同じにして、抵抗値Ｒ３の値を劣化判定ビットのみ高くする方法である。トランジスタＭ３の抵抗値Ｒ３を高くするには、トランジスタＭ３を他のビットのトランジスタよりも小型に形成すればよい。第３の方法は、抵抗値Ｒ３、基準電圧Ｖｒｅｆの値は同じにして、電源電圧Ｖｄの値を劣化判定ビットのみ低くする方法である。これらの何れかの手段をとることで、劣化判定ビットの劣化判定条件を他のビットが誤読出しを起こす条件よりも厳しく設定することができる。
【００５５】
以上説明したように、本実施形態の構成によれば、同じ書換え回数に対する劣化の進行程度が同じワード内でビットにより異なるとしても、劣化判定ビットにもっとも早く誤読出しが発生することになる。従って、劣化判定ビットに誤読出しが発生した段階でそのワードの書換え寿命と判定して、以後、そのワードの使用を止めることで記憶装置の信頼性を向上させることができる。
【００５６】
なお、上記の実施形態においては、センスアンプ内の相互接続ノードＮ１の電圧レベルの判定にコンパレータＱ１を使用したが、コンパレータの代わりにゲート回路、例えば非反転バッファ回路を使用してもよい。この場合には、相互接続ノードＮ１の電圧が基準電圧Ｖｒｅｆより大であることは、相互接続ノードＮ１の電圧が非反転バッファ回路がその入力を論理“Ｈレベル ”と判定するスレショールド電圧より大であることに相当し、相互接続ノードＮ１の電圧が基準電圧Ｖｒｅｆより小であることは、相互接続ノードＮ１の電圧が非反転バッファ回路がその入力を論理“Ｌレベル ”と判定するスレショールド電圧より小であることに相当する。
【００５７】
また、上記実施形態では、メモリセルの浮遊ゲートに電子が蓄積されていない状態を消去状態と呼び、この状態を論理“０ ”データが保持されている状態としてきた。これとは反対に、メモリセルの浮遊ゲートに電子が蓄積されている状態を消去状態と呼ぶことにし、この状態を論理“０ ”データが蓄積されている状態としてもよい。
【００５８】
この場合には、浮遊ゲートに電子が蓄積されていない状態が論理“１ ”となり、その状態におけるメモリセルのしきい値電圧は、論理“０ ”のしきい値電圧より低い値である。そして論理“１ ”のしきい値電圧は、書込み回数が増えるに従って上昇する。従って、メモリセルの劣化判定は、劣化判定ビットのデータを読み出した際における図２の回路における相互接続ノードＮ１の電圧が所定の電圧より大きいか否かで判定すればよく、所定の電圧以上であれば寿命と判定する。
【００５９】
この場合に劣化判定ビットのみ、論理“１ ”と判定される条件を厳しくするには、前記実施形態とは反対に、基準電圧Ｖｒｅｆを他のビットより低く設定するか、トランジスタＭ３の面積を他のビットより小さく形成して抵抗を低くするか、又は定電圧Ｖｄの値を他のビットより高くすればよい。このようにすれば、前述の実施形態の場合と同様に、劣化判定ビットにもっとも早く誤読出しが発生することになる。従って、その時点でそのワードの書換え寿命と判定して、以後、そのワードの使用を止めることで記憶装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の全体構成図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置のデータ読出し時の１ビット分の読出し回路である。
【図３】浮遊ゲート型不揮発性半導体メモリセルの構成例である。
【図４】書換え回数の増加によるしきい値電圧の変化の一例である。
【符号の説明】
図面中、１はメモリアレイ、２はアドレスバッファ、３は行デコーダ、４は列デコーダ、５は入出力バッファ、６はセンスアンプ／書換え回路、７はマルチプレクサ、Ｑ１はコンパレータ、Ｍ１は不揮発性半導体メモリセル、Ｍ２は選択ゲート、Ｍ３はＰＭＯＳトランジスタ（負荷抵抗）、Ｎ１は相互接続ノード、Ｖｄは定電圧、Ｖｒｅｆは基準電圧を示す。
Claims (7)
- 電気的に情報の書込み、消去及び読出しが可能な不揮発性半導体メモリセルを使用した不揮発性半導体記憶装置であって、データの書込み単位であるワード毎に１ビットの劣化判定ビットを追加し、該ワードのデータの消去／書き込みの都度、該劣化判定ビットも消去した後に消去状態（論理“０ ”）と反対のデータ（論理“１ ”）の書込みを行ない、該ワードのデータ読出し時には該劣化判定ビットの内容も同時に読み出し、該読み出し内容が消去状態と反対のデータ（論理“１” ）ではないと判定された場合に、該ワードの書換え寿命と判断するように構成されたものであって、劣化判定ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定条件が、他のビットに対する同じ判定条件よりも厳しく設定されていることを特徴とする不揮発性半導体記憶装置。
- 前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定は、各ビットのメモリセル（Ｍ１）に選択ゲート（Ｍ２）を挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧をコンパレータ（Ｑ１）にて基準電圧（Ｖｒｅｆ）と比較して行なうように構成されたものであって、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記劣化判定ビットに対応するセンスアンプの基準電圧を、他のビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）よりも高く設定したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定は、各ビットのメモリセル（Ｍ１）に選択ゲート（Ｍ２）を挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧をコンパレータ（Ｑ１）にて基準電圧（Ｖｒｅｆ）と比較して行なうように構成されたものであって、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記劣化判定ビットに対応するセンスアンプの基準電圧を、他のビットに対応するセンスアンプの基準電圧（Ｖｒｅｆ）よりも低く設定したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定は、各ビットのメモリセル（Ｍ１）に選択ゲート（Ｍ２）を挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成されたものであって、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積を、他のビットに対応する負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積よりも小さくして抵抗値が高くなるように形成したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定は、各ビットのメモリセル（Ｍ１）に選択ゲート（Ｍ２）を挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成されたものであって、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積を、他のビットに対応する負荷抵抗として機能するＰＭＯＳトランジスタ（Ｍ３）の面積よりも大きくして抵抗値が低くなるように形成したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定は、各ビットのメモリセル（Ｍ１）に選択ゲート（Ｍ２）を挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成されたものであって、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在する状態に対応させ、前記劣化判定ビットに対応する定電圧（Ｖｄ）の値を、他のビットに対応する定電圧（Ｖｄ）よりも低くしたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記ワードの各ビットからの読み出しデータが消去状態と反対のデータ（論理“１ ”）であることの判定は、各ビットのメモリセル（Ｍ１）に選択ゲート（Ｍ２）を挟んで直列に負荷抵抗を接続して両端に定電圧（Ｖｄ）を印加し、データ読出し時に該メモリセルと選択ゲートにかかる電圧を基準電圧と比較して行なうように構成されたものであって、前記消去状態と反対のデータ（論理“１ ”）の状態を前記メモリセル（Ｍ１）の浮遊ゲートに電子が存在しない状態に対応させ、前記劣化判定ビットに対応する定電圧（Ｖｄ）の値を、他のビットに対応する定電圧（Ｖｄ）よりも高くしたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003087936A JP2004296012A (ja) | 2003-03-27 | 2003-03-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003087936A JP2004296012A (ja) | 2003-03-27 | 2003-03-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004296012A true JP2004296012A (ja) | 2004-10-21 |
Family
ID=33402196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003087936A Withdrawn JP2004296012A (ja) | 2003-03-27 | 2003-03-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004296012A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008065841A1 (fr) * | 2006-11-27 | 2008-06-05 | Panasonic Corporation | Circuit à arrêt automatique utilisant comme minuteur une quantité de charge d'élément de stockage non volatile |
| JP2008539533A (ja) * | 2005-04-29 | 2008-11-13 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリのための予測方法及び装置 |
| JP2009266349A (ja) * | 2008-04-28 | 2009-11-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010135036A (ja) * | 2008-12-08 | 2010-06-17 | Fujitsu Ltd | 不揮発性メモリ、メモリ制御装置、メモリ制御システムおよび不揮発性メモリの制御方法 |
| US7974131B2 (en) | 2006-09-06 | 2011-07-05 | Fujitsu Limited | Nonvolatile memory comprising a circuit capable of memory life time recognizing |
-
2003
- 2003-03-27 JP JP2003087936A patent/JP2004296012A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008539533A (ja) * | 2005-04-29 | 2008-11-13 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリのための予測方法及び装置 |
| US7974131B2 (en) | 2006-09-06 | 2011-07-05 | Fujitsu Limited | Nonvolatile memory comprising a circuit capable of memory life time recognizing |
| WO2008065841A1 (fr) * | 2006-11-27 | 2008-06-05 | Panasonic Corporation | Circuit à arrêt automatique utilisant comme minuteur une quantité de charge d'élément de stockage non volatile |
| JP2009266349A (ja) * | 2008-04-28 | 2009-11-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8310873B2 (en) | 2008-04-28 | 2012-11-13 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP2010135036A (ja) * | 2008-12-08 | 2010-06-17 | Fujitsu Ltd | 不揮発性メモリ、メモリ制御装置、メモリ制御システムおよび不揮発性メモリの制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240005999A1 (en) | Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage | |
| US7941592B2 (en) | Method and apparatus for high reliability data storage and retrieval operations in multi-level flash cells | |
| JP4420823B2 (ja) | 感知動作が改善された不揮発性メモリおよび方法 | |
| KR100933859B1 (ko) | 플래시 메모리 소자 및 그것의 프로그램 방법 | |
| US7369434B2 (en) | Flash memory with multi-bit read | |
| JP4988156B2 (ja) | 隣接フィールドエラーが低減された不揮発性メモリおよび方法 | |
| JP4898117B2 (ja) | ビットラインクロストークエラーが低減された不揮発性メモリおよび方法 | |
| US9064580B2 (en) | Nonvolatile semiconductor memory device and write-in method thereof | |
| KR20200028492A (ko) | 판독 레벨 캘리브레이션 기능을 갖는 메모리 디바이스 | |
| TWI699777B (zh) | 記憶體裝置及其操作方法 | |
| US20040027858A1 (en) | Nonvolatile memory having a trap layer | |
| US20090113166A1 (en) | Hashing method for nand flash memory | |
| JP2006012367A (ja) | 不揮発性半導体記憶装置 | |
| JP4249352B2 (ja) | 不揮発性半導体記憶装置 | |
| CN113724768B (zh) | 半导体存储装置及读取方法 | |
| US9007826B2 (en) | Non-volatile semiconductor memory device | |
| JP3969240B2 (ja) | 半導体記憶装置 | |
| TWI700698B (zh) | 半導體記憶裝置 | |
| JP4804462B2 (ja) | 半導体装置およびその制御方法 | |
| CN111951873B (zh) | 用于校准存储器单元数据状态的感测的设备及方法 | |
| US7558126B2 (en) | Nonvolatile semiconductor memory device | |
| KR100391154B1 (ko) | 불휘발성 반도체 메모리 장치의 프로그램 방법 및 장치 | |
| JP2004296012A (ja) | 不揮発性半導体記憶装置 | |
| TW202032571A (zh) | 半導體記憶裝置、記憶體系統及不良檢測方法 | |
| JP2005044454A (ja) | 半導体記憶装置、半導体記憶装置の駆動制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050419 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070724 |