201214440 六、發明說明： 【發明所屬之技術領域】 本文所述之實施例一般關於一種半導體記憶裝置，例如 NAND(Not-AND，反及閘）型快閃記憶體。 本申請案係基於且主張2010年9月22日申請之先前之曰 本專利申請案第2010-212719號之優先權的權益，該申請 案之全文以引用之方式併入本文中。 【先則技術】 NAND型快閃記憶體係使用具有浮閘（fg，Fi〇ating
Gate)之記憶體單元。資料寫入係藉由將電荷儲存於該記 憶體单元之浮閘中’而使臨限電壓產生變化，保持資料。 又於資料碩出時，讀出對應於臨限電壓、即儲存於浮閘 中之電荷量之資訊。 記憶體單元不僅可保持1位元（「G」或「丨」）之資料， 亦可保持多值⑽如：位元^⑴、^」^」、^」^ 資料於2位兀之情形時，在記憶體單元中設定有4個臨限 、；中之1個臨限電壓。雖然臨限電壓之設定請求精度高 & 1位^之情形’但寫入時之臨限值變化量與寫入1位 月形相比並無較大變化。因&，由於記憶體單元間之 愧俨冑％於某個S己憶體單元之寫入時’使相鄰之記 :六、限值產生偏移’導致保持資料產生變化，即 程式干擾之可能性提高。 又各例如可保持4值資料之記憶體單元之特性產生劣 各個臨限值分佈擴大之情形等，將使資料之讀出缺乏 154060.doc 201214440 精細。於此種情形時，必需自4值模式變更為2值模式。 又，記憶體I元係於一旦臨β電壓上升而保.寺資料後， 當寫入更新之資料時，必需藉由進行抹除動作來降低臨限 電壓。該抹除次數具有例如丨萬次左右之限制。又，抹除 次數之增加會使寫入速度降低，促使記憶體單元劣化。 【發明内容】 本發明之貫施形態係提供一種可抑制抹除次數之增加， 且可提高寫入速度及防止記憶體單元劣化的半導體記憶裝 1。 … 本發明之實施形態之半導體記憶裝置包括：記憶體單元 陣列，其沿列及行方向形成有可根據讀出位準而保持 「〇」或「1」之任一資料的記憶體單元；控制部，其計數 上述資料被連續寫入至上述記憶體單元之次數N(N : 〇以上 之整數），並根據該次數N將可變之寫入電壓及讀出電壓傳 送至上述記憶體單元；以及電壓產生電路，其產生上述寫 入電壓’並使用上述寫入電壓而至少將「1」位元資料寫 入至上述記憶體單元中，且產生上述讀出電壓，並自上述 記憶體單元中至少讀出「1」位元資料；且，若對上述記 憶體單元有上述次數第N次2)之寫入請求，則上述控制 部使上述電壓產生電路產生對應於第（N_1}次之上述讀出 電壓，且藉由該讀出電壓而自上述記憶體單元中讀出上述 厂1」位元資料，並基於對應於上述寫入請求之上述資 料’使上述電壓產生電路產生轉換為較上述第（N_1}次讀 出所讀出之上述記憶體單元之臨限電壓為高之臨限電壓上 154060.doc 201214440 述寫入電壓，若對上述記憶體單元的上述次數第叫 之寫入請求達到規定值，則上述控制部將上述記憶體單元 所保持之上述資料抹除。 根據本發明之實施形態，可於半導體記憶裝置中抑制抹 除次數之增加，提高寫人速度及防止記憶體單元之劣化。 【實施方式】 以下’參照圖式’對本發明之實耗樣進行說明。於進 行該說明時’對貫穿所有圖式共通之部分標註共通之參昭 符號。 、 一般而言’根據一實施例， [第1實施態樣] 本實施態樣係於對記憶體單元寫入新資料時，在不抹除 保持資料狀態下連續寫入新資料。亦即，於每次寫入時， 使記憶體單元之臨限電壓上升。於讀出時，利用對應於寫 入次數之讀出位準，判斷記憶體單元之臨限電壓是否高於 抑或是低於該讀出位準，藉此讀出1位元（「〇」或「丨」）資 料。其後，若寫入次數達到規定值，則將資料抹除。即， 在記憶體單元之寫入次數達到規定值之前，對同一記憶體 單元寫入複數次資料而不進行資料抹除。又，記憶體單元 之寫入次數係以下述區塊單位進行管理。其原因在於，由 於以區塊單位進行抹除，故而必需使對設置於同一區塊内 之δ己憶體單元寫入之寫入次數全部相同。 <整體構成例> 利用圖1，對符合本實施態樣之半導體記憶裝置之構成 154060.doc 201214440 例進行說明。圖1係以符合本實施態樣之NAND型快閃記憶 體作為例進行表示之方塊圖。如圖1所示，NAND型快閃 s己憶體係包括記憶體單元陣列1、列解碼器2、驅動電路 3、感測放大器 4、ECC(Error Correction Code，錯誤校正 碼）電路5、資料輸入輸出電路6、源極線SL(s〇urce Line)驅 動器7、電壓產生電路8及控制部9。 記憶體單元陣列1係包括包含複數個非揮發性記憶體單 元電晶體 MT(Memory Transistor)記憶體單元 MC(Memory Cell)之區塊BLK0至BLKs(S為自然數）。區塊BLK0至BLKs 各自包括串聯有非揮發性記憶體單元MC之複數個NAND串 1 5。NAND串1 5各自包含例如64個記憶體單元MC與選擇電 晶體 ST(Selection Transistor)l、ST2 〇 έ己憶體單元MC可保持2值以上之資料。於本實施態樣 中’對保持不同位準之2值資料之情形進行說明，但亦可 為4值，且亦可為8值，其值並不受限定。 該記憶體單元MC之構造為FG型，其包含介隔閘極絕緣 膜而形成於ρ型半導體基板上之浮閘（導電層）、及介隔閘極 間絕緣膜而形成於浮閘上之控制閘極。再者，記憶體單元 MC 亦可為 MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金 屬氧化物-氮氧化矽）型。所謂MONOS型，係指如下構造， 該構造包含介隔閘極絕緣膜而形成於半導體基板上之電荷 儲存層（例如絕緣膜）、形成於電荷儲存層上且介電係數高 於電荷儲存層之絕緣膜（以下，稱為阻隔層）、以及進而形 成於阻隔層上之控制閘極。 154060.doc 201214440 記憶體單元MC之控制閘極係發揮字元線之功能，且汲 極電性連接於位元線，源極電性連接於源極線。又，記憶 體單元 MC 為 η 通道 MOS(Metal Oxide Semiconductor，金屬 氧化物半導體）電晶體。再者，記憶體單元MC之個數並不 侷限於64個，亦可為128個、256個等，其數量不受限定。 又，記憶體單元MC係鄰接者相互共用源極、及汲極。 繼之，於選擇電晶體ST1、ST2間，以串聯方式配置有其 電流路徑。經串聯之記憶體單元MC之一端側之汲極區域 係連接於選擇電晶體ST1之源極區域，另一端側之源極區 域係連接於選擇電晶體ST2之汲極區域。 位於同一列之記憶體單元MC之控制閘極係共通連接於 字元線WL0〜WL63之任一者，位於同一列之記憶體單元 MC之選擇電晶體ST1、ST2之閘極電極係分別共通連接於 選擇閘極線SGD1、SGS1。為了簡化說明，以下於不區分 字元線WL0-WL63之情形時，有時簡稱為字元線WL。 又，記憶體單元陣列1中位於同一行之選擇電晶體ST1之汲 極係共通連接於任一位元線BL0~BLn。以下，位元線 BL0~BLn亦於不區分該等之情形時總稱為位元線BL(n :自 然數）。選擇電晶體ST2之源極係共通連接於源極線SL。 又，對連接於同一字元線WL之複數個記憶體單元MC批 次寫入資料，其單位稱為頁面。進而，複數個記憶體單元 MC係以區塊BLK單位批次地抹除資料。 對列解碼器2進行說明。列解碼器2係於資料之寫入動作 時、讀出動作時及抹除時，將由控制部9賦予之區塊位址 154060.doc 201214440 解碼，並基於其結果選擇區塊BLK。藉此，列解碼器2選 擇與所選擇之區塊BLK相對應之記憶體單元陣列丨之列方 向。亦即，基於由控制部9賦予之控制訊號，列解碼器2對 選擇閉極線SGD1、SGS1及字元分別施加由 驅動電路3賦予之電壓。 驅動電路3包括設置於每根選擇閘極線SGD1、sgsi之選 擇閘極線驅動器31、32、以及設置於每根字元線貿[之字 元線驅動器33。於本實施態樣中，僅圖示與區塊8^^〇相 對應之字元線驅動器33、選擇閘極線驅動器31、32。但實 際上，該等字tl線驅動器33、選擇閘極線驅動器31及32係 共通連接於設置於區塊BLK0至區塊BLKs中之例如64根字 元線WL及選擇閘極線SGD丨、SGS i。 根據由控制部9賦予之頁面位址之解碼結果來選擇區塊 BLK。字元線驅動器33係經由所選擇之字元線育^，將由 電壓產生電路8賦予之必需之電壓傳送至設置於該選擇區 塊BLK内之記憶體單元]^(：之控制閘極。又，選擇閘極線 驅動器31係經由與選擇區塊BLK相對應之選擇閘極線 SGD1 ’將必需之電壓傳送至選擇電晶體ST1之閘極。此 時，選擇閘極線驅動器31將訊號sgd傳送至選擇電晶體sti 之閘極。具體而言，選擇閘極線驅動器3丨係於資料之寫入 時、讀出時、抹除時，進而於資料之驗證時，經由選擇閘 極線SGD1 ’將例如訊號sgd傳送至選擇電晶體sti之閘 極。再者，關於訊號sgd，於該訊號為「L」位準之情形 時，設為0[V]，於「H」位準之情形時設為電壓vdd(例 154060.doc 201214440 如，1_8[V])。 又’選擇閘極線驅動器32係經由與選擇區塊blk相對應 之選擇問極線SGS1，$行資料之寫入時、讀出時、資料 之驗也時，^由選帛間極線SGS!分別將必需之電壓傳送 至選擇電晶體ST2之閘極。此時，選擇閘極線驅動器32將 訊號sgs傳送至選擇電晶體ST2之閘極。關於訊號sgs，於 該訊號為「L」位準之情形時設為0[V]，於「H」位準之情 形時設為電壓VDD。 其次，對感測放大器4進行說明。感測放大器4係於資料 之讀出時，對自讀出對象之連接於記憶體單厦之位元 線BL(讀出對象之位元線BL)中讀出之資料進行感測並放 大。 具體而§，感測放大器4係於將設為讀出對象之位元線 BL預充電至特定之電壓（例如，電壓vd⑺後，利用由列解 碼益2選擇之NAND串15使位元線BL放電，並感測該位元 線BL之放電狀態。亦即’利用感測放大器4將位元線6匕之 電壓放大，從而感測記憶體單元MC所具有之資料。繼 之，經由資料線Dline，將讀出之資料傳送至資料輸入輸 出電路6。再者，此時，未成為讀出對象之位元線係固 定為電壓VDD。 繼之於資料之寫入時，感測放大器4將寫入資料傳送 至寫入對象之位元線BL。具體而言，於寫入「〇」資料之 情形時，將特定之電壓（例如，電壓VDD)傳送至位元線 BL，於寫入「1」資料之情形時，將例如〇v傳送至位元線 154060.doc 201214440 BL。再者 電壓VDD。 此時’未成為讀出對象之位元線BL係固定為 咖電路5制以進行資料之錯誤校正者，且對讀出之 頁面所保持之資料，亦進行誤讀出之產生率之計算。所謂 f生率’係為例如校正位域相對於頁面方向上之記憶體 早凡之所有位元數的比例。 資料輸入輸出電路6係經由未圖示之l/〇(input/〇utput， 輸出）端子’將由主機（h〇st)供給之位址及命令輸出至 控制部9 °又’ f料輸人輸出電路6係經由資料線Dline及 未圖示之資料緩衝區BF(Buffer)，將寫入資料輸出至感測 放大器4。又’於將資料輸出至主機時，基於控制部9之控 制，經由資料線Dline接收由感測放大器4放大之資料後， 經由I/O端子輸出至主機。 源極線SL驅動器7係包括_電晶體71、& m〇s電晶 體71之電流路徑之一端係連接於源極線，另一端接地， 且對閘極賦予成號Clamp(籍位）_S1。又，M〇s電晶體72之 電流路徑之一端係共通連接於MOS電晶體71之電流路徑之 一端，另一端供給電壓VDD，且對閘極賦予訊號 Clamp_S2。 务使MOS電Ba體71為接通狀態，則源極線之電位為 〇[V]，若使MOS電晶體72為接通狀態，則源極線SL之電位 為電壓VDD。再者，對M0S電晶體71、72之閘極賦予之訊 號Clamp_Sl、S2係由控制部9控制。再者，使m〇S電晶體 72為接通狀態係進行抹除驗證之情形。亦即，於進行抹除 154060.doc •10· 201214440 驗證時，藉由使MOS電晶體72為接通狀態，而將電壓VDD 自源極線SL側傳送至位元線BL。 利用圖2對上述記憶體單元MC所保持之臨限電壓進行說 明。圖2係取橫軸為臨限值分佈且縱軸表示記憶體單元MC 之數量之圖表。 如圖所示，各個記憶體單元MC係根據儲存於浮閘之電 荷量，保持例如5個狀態分佈。即，記憶體單元MC可按照 臨限電壓Vth由低到高之順序，保持「抹除」狀態、「A」 狀態、「B」狀態、「C」狀態及「D」狀態之5種狀態分 佈。 記憶體單元MC中之「抹除」狀態之臨限電壓VthO為 Vth0<V01。「A」狀態之臨限電壓 Vthl 為 V01<Vthl<V12。 又，於該「A」狀態之臨限值分佈中，將下側電壓設為 Vthl_L，將上側電壓設為Vthl_H。 「B」狀態之臨限電壓Vth2為V12<Vth2<V23。又，於該 「B」狀態之臨限值分佈中，將下側電壓設為Vth2_L，將 上側電壓設為Vth2_H。 「C」狀態之臨限電壓Vth3為V23<Vth3<V34。又，於該 「C」狀態之臨限值分佈中，將下側電壓設為Vth3_L，將 上側電壓設為Vth3_H。 進而，「D」狀態之臨限電壓Vth4為V34<Vth4。又，於 該「D」狀態之臨限值分佈中，將下側電壓設為Vth4_L， 將上側電壓設為Vth4_H。如此般，記憶體單元MC可根據 臨限值，保持5種狀態分佈。再者，電壓V01、電壓V12、 154060.doc 201214440 電壓V23及電壓V34為讀出位準，電壓Vthl_L、電壓 Vth2_L、電壓Vth3 一L及電壓Vth4_L為對應於寫入次數之 驗證電壓。 記憶體單元MC係於「抹除」狀態下，設定為例如負電 壓，且寫入資料，對浮閘注入電荷，藉此，設定為正臨限 電壓。 如上所述，對資料進行覆寫，直至對記憶體單元MC2 寫入次數達到規定值為止。亦即，如圖2所示，記憶體單 元MC係因藉由例如第丨次之寫入而注入至浮閘之電荷，而 自抹除」狀態轉換為「A」狀態或「B」狀態之任一狀 態之分佈。即，保持1位元資訊。又，記憶體單元Mc係因 藉由第2次之寫入而注入至浮閘之電荷，而成為「B」狀態 或「C」狀態之任一狀態之分佈。記憶體單元Mc係因藉由 第3次之寫入而注入至浮閘之電荷，而成為「c」狀態或 「D」狀態之任一狀態之分佈。於下述資料之讀出時，根 據寫入次數使讀出電壓之值可變。藉此，讀出丨位元資 料即0j或「1」資料之任一者。再者，於記憶體單元 MC之臨限電壓低於讀出電壓之情形時，記憶體單元mC保 持「〇」資料，相反於記憶體單元MC之臨限電壓高於讀出 電壓之情形時，記憶體單元MC保持「1」資料。 利用圖3對該情況進行說明。圖3係藉由利用記憶體單元 MC於寫入次數之每一次可取得之狀態分佈及對應於其寫 入次數之讀出電壓而辨別記憶體單元MC之保持資料之概 念圖。 I54060.doc -12· 201214440 如圖3所示，取橫軸為寫入次數，取縱軸為記憶體單元 MC可保持之臨限值分佈。如上所述，記憶體單元MC係於 第1次之資料寫入時利用下述寫入電壓Vpgml或電壓
Vpgm2,自「抹除」狀態轉換為「A」或「B」之任一狀態 分佈。此處，若將讀出位準設為V12(參照圖2)，則使 「A」狀態為資料「〇」，使「B」狀態為資料「1」。又， 記憶體單元MC係於第2次之資料寫入時，利用下述寫入電 壓Vpgm3，轉換為「B」或「c」之任一狀態分佈。此處， 若將讀出位準設為電壓V23(參照圖2) ’則使「B」狀態為 寊料〇」’使「C」狀態為資料「1」。亦即，即便同一狀 態分佈，記憶體單元MC亦根據寫入次數而保持不同之資 料。 進而’記憶體單元MC係於第3次之資料寫入時，利用下 述寫入電壓Vpgm4，轉換為「C」或「β」之任一狀態分 佈。此處，若將讀出位準設為電壓V34(參照圖2)，則使 「C」狀態為資料「〇」’使「D」狀態為資料「1。如此 符合本實施態樣之記憶體單元MC所保持之資料係根據寫 入次數及其狀態分佈而設為「1」或「〇」。 電壓產生電路8係包括第1電壓產生電路81、第2電麗產 生電路82、第3電壓產生電路83、第4電壓產生電路84及第 5電壓產生電路85。 利用圖4’對第1電壓產生電路81至第5電壓產生電路μ 進行說明。 如圖4所示，第1電壓產生電路81至第5電麼產生電路85 154060.doc 13 201214440 :包，限制器電路8·0及電荷系電路8•卜電荷系μ係藉由 ="9產生例如資料之寫入動作、抹除動作及讀出動作 所需之電壓。上述各電壓係自節隨輸出，並經由驅動 電路3’ t給至例如副峨閃記憶體内之列解碼器 限制器電路8_〇係一面監視節刚之電位，一面根據該節 刚之電位’控制電荷泵電路謂之電位 高於特定i，則限制器電路"停止電荷泵電路8]之汲 引，使該節點N1之電位降壓。 另一方面，若節點N1之電位低於特定之值，則限制器電 路8-0使電荷泵電路8]進行波引，從而使該節麵之電位 升歷。 其次，對上述第i電壓產生電路81至第5電壓產生電路Μ 所產生之電壓進行說明。第丨電壓產生電路81係於資料之 寫入時產生電壓Vpgml〜4(以下，存在稱為寫入電壓 Vpgml〜4之情形）。所產生之電壓ypgml〜4係傳送至選擇字 元線WL後’施加至上述記憶體單天^ MC之控制閘極。所謂 電壓Vpgml〜4，係為將形成於記憶體單元mc之正下方之 通道之電荷注入至浮閘，且該記憶體單元MC之臨限值轉 換為其他位準之程度之大小之電壓。 此處 Vpgml〜4係滿足電壓 Vpgml<Vpgm2<Vpgm3<Vpgm4 之關係°電壓Vpgml係為圆3中自「抹除」狀態轉換為 「A」狀態、即臨限電壓vthl之電壓，電壓Vpgm2係為自 「抹除」狀態轉換為「B」狀態、即臨限電壓Vth2之電 壓、以及自「A」狀態轉換為「B」狀態之電壓，電壓 154060.doc 14 201214440 VPgm3係為自「B」狀態轉換為rc」狀態、即臨限電壓 Vth3之電壓，電壓Vpgm4係為自「c」狀態轉換為「d」狀 態之電壓。 第2電壓產生電路82係產生電壓Vpass，且將該電壓 Vpass傳送至非選擇字元線WL。所謂電壓Vpass，係指使 記憶體單元MC成為接通狀態之電壓。 第3電壓產生電路83係產生例如20[V]電壓Vera，且將其 傳送至形成有記憶體單元MC之井區域。所謂電壓…以， 係指用以自該浮閘抽取注入至浮閘之電荷之電壓。 第4電壓產生電路84係產生電壓Vcgrl〜3，且將該電壓 Vcgrl〜3傳送至選擇字元線WL。電壓Vcgrl〜3係對應於自 記憶體單元MC中讀出之資料之讀出電壓。電壓Vcgrl係為 例如電壓Vthl一Η〈電壓Vcgrl=V12<Vth2_L之值。電壓 Vcgr2係為電壓 Vth2_H=V23〈電壓 Vcgr2<Vth3_L之值。電 壓 Vcgr3係為電壓 vth3_H〈電壓 Vcgr3=V34<Vth4 L之值。 又’第5電壓產生電路85係產生電壓Vread，且於資料之 讀出時將該電壓Vread傳送至非選擇字元線WL。電壓 Vread係不依存於記憶體單元MC所保持之資料且使該記憶 體單元MC成為接通狀態之電壓。 控制部9係保持次數資料91。該次數資料91係保持對每 個區塊BLK内之記憶體單元mc連續寫入資料之次數》控 制部9係對每個區塊blk進行該連續寫入次數之管理。亦 即’次數資料91保持例如寫入至設置於區塊BLK1内之記 憶體單元MC之次數為「1」次，寫入至設置於區塊blk2 154060.doc •15· 201214440 内之記憶體單元MC之次數為「2」次...之類的資訊。 又，若次數資料91保持之資料為例如「3」，則 於對記憶體單元MC連續寫入資料之次數達 °' 」次前， 將值重置為「0」次。亦即，若已寫入3次資料，且存在 自主機之新寫入請求，則控制部9對記憶體單元執行來 除動作。藉此，臨限電壓轉換至例如「抹除」狀態 圖2)為止，且進行新寫入資料之寫入準備。 …、 控制部9可根據記憶體單元MC之特性設定該寫入次數。 即，控制部9可根據記憶體單元之特性，設定對記憶體單 元MC之資料可覆寫次數。上述係將該次數設定為;^」， 但只要記憶體單7G之特性良好，則並不限定於該值，亦可 為例如「7」或「15」。又，該次數亦可為例如「5」或 6」。即’亦可不為「2」的乘方值。將以L表示該值且將 連續寫入資料之其上限值稱為最大可覆寫次數Lmax。 於記憶體單元MC之特性良好且解析度較高、即鄰接之 臨限值分佈明確隔離之情形等時，使該上限值Lmax上升， 設定為較高之值。即，例如增加圖2中之「抹除」狀態〜 「D」狀態之5個狀態分佈，設定電壓高於該「〇」狀態之 E」狀態或「F」狀態。相反地，於解析度下降，相鄰之 狀態分佈之兩端（例如，圖2中之Vth2_L與Vthl_H之電位 差）接近之情形時，將該Lmax設定為例如1個較低值❶具體 而s ’如上述圖2所示’相應於特性之低下，使記憶體單 兀MC所能保持之「a」狀態〜「D」狀態為止之臨限值分 佈成為例如「A」狀態、「B」狀態及「〇」狀態。 154060.doc -16- 201214440 又，控制部9可視需要進行模式之切換。即，進行如下 模「式切換：設定為4值（「u」、「1〇」、「〇1」、「〇〇」）、8值 (U1」、「110」、「1〇1」、「1〇〇」、「〇11」、「〇1〇」、「〇〇1」、 〇〇〇」）等多值模式（以下，稱為模式i)，抑或是設定為如 本實施態樣所示’使臨限電壓自例如「A」㈣(相當於4 值表現中之「11」）上升至例如「D」狀態（相當於4值表現 之「〇〇」），判斷資料之讀出為「〇」或「^之任一i位元 之模式（以下，稱為模式2)。 例如於模式1中，控制部9於記憶體單元MC之特性劣化 而無法表現4 bit(位元）之情形時，使位元數下降而以3 表現保持資料。 相對於此，若為例如模式2，則控制部9根據記憶體單元 MC之劣化情況’由上述最大可覆寫次數[腿=3轉換為上 ，最大可覆寫次數Lmax=2，藉此，使此前之狀態「A」狀 ^ D」狀態為止之臨限值分佈，將狀態分佈減丨而成 例如狀態「A」、狀態rB」及狀態「c」。 模式1係為先前之資料保持之模式，模式2為依照本實施 態樣之模式。 進而，控制部9對第4電壓產生電路84進行控制，以生成 對應於上述寫入次數之讀出電壓。亦即，控制第4電壓產 生=路84以使“次數為Μ」時线上述電壓ν咖，寫 入次數為「2」時生成電壓Vcgr2,而寫入次數為％時 生成電壓Vcgr3。 上述之控制部9係控制ΝΑ·型快閃記憶體整體之動作。 154060.doc •17- 201214440 即，經由資料輸入輸出電路6，基於由未圖示之主機賦予 之上述位址及命令，而執行資料之寫人動作、讀出動作及 「抹除」動作中之動作程序。控制部9基於位址及動作程 序，生成區塊選擇訊號/行選擇訊號。 控制部9係如上所述，對每個區塊BLK管理寫入次數。 又’於覆寫資料時，藉由前次之資料寫人 元MC所料之㈣。其結果，若㈣㈣為^」^单 則於寫入新資料前保持「1」資料。即，轉換為上“固臨限 值分佈。 具體而言，讀出電壓由於為Vcgrl=vl2，而藉由第1次 寫入使記憶體單元Mc保持之資料成為「A」狀態、即 「〇」資料。於此情形時’於第2次資料寫入前，使臨限值 分佈自「A」狀態轉換為「B」狀態。亦即，控制部9使第 1電壓產生電路81對記憶體單元MC施加電壓。 控制部9將上述區塊選擇訊號輸出至列解碼器2。又，控 制部9將行選擇訊號輸出至感測放大器4。所謂行選擇訊號 係指選擇感測放大器4之行方向之訊號。 又，對控制部9賦予由未圖示之記憶體控制器供仏之栌 制訊號。控制部9藉由所供給之控制訊號，區分經二 不，1/〇端子而自主機（―供給至資料輸入輸出電路6之 訊號為位址抑或是資料。 再者’於覆寫新資料時，藉由前次之資料寫人而讀出記 憶體單元MC所保持之資料，其結果，若保持資料為「〇 資料’則於寫入新資料前保持「1」資料，而轉換為上^ 154060.doc 201214440 之臨限值分佈，但並不限定於此。亦即，亦可於寫入 料前，使狀態分佈上升而不保持、資料，使狀離分佈 由對=剛才之保持資料之臨限電壓，轉換為對應 入之資料之臨限電壓。具體而言， 焉 ，、-人右為例如第2次之 -貝料寫入，則存在例如藉由第2次 odt ^ 「 心焉入而自第1次之寫入 時轉換之A」狀態轉換為「B狀 ^ ^ 」狀態或「C」狀態之任— 狀態之情形，以及自第丨次之寫入 由第2次之寫人而-直唯㈣「B 起藉 「Γ㈣ L刚Β」狀態之情形或轉換為 C」狀態之情形。再者，藉由雷 精由電壓Vpgm3而使記憶體單 元之臨限電壓自「A」狀態轉 L」狀態，且藉由電 壓Vpgm4而使記憶體單元臨 「八， 電壓自B」狀態轉換為 」狀4。即’即便於使臨限電壓上升2個位準之情形 時’只要利用轉換為圖3中說明之目的之臨限電 電壓即可。 <寫入動作> ’、 制圖5 K合本實施態樣之半導體記憶裝置 之寫入動作進行說明。圖5係表示寫入動作之流程圖，圖6 係表不圖5中之步驟85(後述)之寫入動作之時序圖。此 處’以_··自然數）表示連續寫入資料之次數，且以下說 明中’設為Ng2。 若自未圖示之主機（h〇St)中經由資料輸入輸出電路6將寫 入命令 '寫人資料及作為寫人對象之記憶體單元mc之位 址傳送至控制部9’則控制部9參照次數資料Μ，確認設置 有作為寫人對象之記憶體單元紙之區塊獻之寫入次數 154060.doc •19· 201214440 (步驟so)。 、果右判斷為其次之寫入為第hi次，則控制部9使第 4電壓產生電路84生成電壓Vcgr(N-l)。利用該電壓， 自作為寫入對象之區塊BLK内所設置之所有記憶體單元 MC中依序讀出資料，且判斷區塊BLK内之所有記憶體單 是否為「1」資料（SI、S2)。 其結果，在設置有作為寫入對象之記憶體單元MC之區 塊BLK内’保持資料為「Q」之記憶體單即便存仏 個（S2，否），亦將寫入電壓VpgmN供給至保持資料為 「〇」之記憶體單元（S3)。反覆進行該動作，直至區塊blk 内之所有記憶體單元MC之保持資料為「i」（Μ、W、 S2)。 _於步驟S2中’於判斷為設置有作為寫人對象之記憶體」 元MC之區塊BLK内之所有記憶體單元M(：之保持資料』 「1」之情形時(S2,是），控制部9自資料輸入輸出電路 中經由資料線Dline將第財之寫入資料儲存至未圖示之： 料緩衝區BF(S4)。 j 繼而，控制部9將寫入電壓Vpgm(N+1)傳送至選擇字 線WL，並將對應於資料緩衝區即所儲存之資料之 (「〇」或「1」資料）寫入至記憶體單元MC(S5)。利 對步驟S5之動作進行說明。 J資料 取縱軸 選擇字 如上所述，圖6係表示NAND快閃記憶體中之「〇 之寫入動作之時序I如圖所示，取橫轴為時間， 為訊號sgd、通道之電位、選擇位元線BL2電位、 154060.doc •20- 201214440 元線WL之電位及非選擇字元線WL之電位。再者，由於非 選擇位元線BL之動作與選擇位元線bl中之「〇」資料寫入 相同’故而以下省略說明。 於本實施態樣中，將作為寫入對象之記憶體單元mc之 選擇字元線WL設為例如字元線WL32。由此，對非選擇字 元線WL0-31、WL33〜63傳送電壓VPASS，對選擇字元線 WL；32傳送電壓 Vpgm(N+l)。 首先，於時刻tl中，利用由感測放大器4傳送之預充電 電壓，使選擇位元線BL之電位自時刻ti起上升。 又，於同一時刻U中，對選擇電晶體ST1之閘極供給 「Η」位準之訊號sgd ^亦即，由於該訊號sgd上升至例如 電壓VDD，故而使選擇電晶體ST1成為接通狀態。因此， 記憶體單元MC之通道之電位自時刻t〗起上升。 其後於時刻t2中，選擇位元線BL、以及選擇位元線bl 之通道之電位亦達到電壓VDD(飽和^亦即，於時刻^ 中，使流入位元線BL之電流幾乎為零。 若達到時刻t3，則訊號sgd下降至零電位。藉此，將選 擇電晶體ST1截止。進而若達到時刻t4，則對非選擇字元 線動〜31及乳33〜63傳送電壓外咖。因此，位元線虹之 電位自電壓VDD起上升（將其稱為自升廢）。繼之，於時刻 G中，對選擇字元線墀[32傳送電壓Vpgm(N+i)，但由於通 道之電位係藉由上述自升壓而上升’故而無法對浮閘注入 產生臨限值變動之程度之負電荷。亦即，圖2所示之臨限 電壓係於例如N=2時，維持「B」狀態（電壓Vth2)。 I54060.doc •21· 201214440 再者於在時刻tl中藉由感測放大器4而使選 BL之電位為零電位情 几線 々之滑形時，使通道之電位為零電位。 此’若於時刻t5中，對選擇字元線WL傳送寫入電 :pgm(N+l)，則對浮閘注人產生臨限值變動之程度之 荷’且圖2所示之臨限電壓轉換為上-臨限值分佈（「c 狀態）。又’若例如N=3，則自r c」狀態轉換為 態。 J狀 再者，於上述中’作為一例係於進 〜两八勒十 前’對記憶體單進行「1」資料之寫人，但並不限另 ;^亦即，'亦可於進入其次之寫人前，不對設置於區衫 BLK内之記憶體單元廳進行Fl」資料寫人。於此情开 時’例如亦可於第卜欠之寫人時設為「A」狀態，且於其攻 之寫入時寫入「C」狀態（r丨」資料）。 广再者’於N=1之情形時’由於使寫入次數為第^ 次’故而於資料之寫入前，使記憶體單元紙之臨限值分 佈為「抹除」狀態（參照圖3)。於此情形時，省略上述步驟 SI、S2之動作’於步驟“中，當進行第i次之資料寫入 時，首先使記憶體單元Mc之狀態分佈自「抹除」狀態轉 換為「A」狀態。其後，執行步驟S4以後之動作。 ―再者’於上述中作為—例，對「！」及「Q」資料寫入進 行了說明’但自時刻tl起至12為止之動作與資料之讀出動 作及驗證動作相同。關於資料之讀出動作及驗證動作，只 要使於時刻t4、t5中傳送至字元線|!^之電壓為電壓^^^及 電壓Vread即可。即於步驟S1及S6中，在圖6中使時刻t4、 154060.doc •22- 201214440 t5之字元線WL之電位為電壓Vcgr及電壓Vread β a其後，若自未圖示之主機傳送有第（Ν+1)次之新寫入命 令，則對步驟S5中進行寫入之記憶體單元進行資料之 讀出（S6)，且進行寫入動作，直至使設置有作為寫入對象 之5己憶體單元MC之區塊BLK内之所有記憶體單sMC的保 持貝料成為「1」為止（S5、S6、S7)。亦即，若區塊bLK 内使保持資料為「0」之記憶體單元^^^即便存在丨個^?， 否），則進行步驟S5〜S7為止之動作，直至使保持資料為 「1」為止。 〈續出動作> 利用圖7對該情況進行說明。圖7係於資料之讀出時，根 據3己憶體單元MC所保持之電荷量及寫入次數，判斷該記 憶體單元MC之保持資料是否為「〇」抑或是「1」之概念 圖。 如圖所示’對上述步驟S1中讀出資料之情形進行說明。 此處，設為N=2。即，於記憶體單元^1(：中狀態成為「A」 狀態或「B」狀態。首先，感測放大器4將位元線BL充電 為恆·定電麼。其後’對字元線WL施加電壓Vcgr(N-l)。於 §己憶體早元MC之臨限電壓低於該電壓vCgr(N_ 1)之情形 時，即此時記憶體單元MC之臨限電壓為v〇 1 (「a」狀態） 時，則記憶體單元MC成為接通狀態。即藉由位元線與 源極線SL成為導通狀態而使位元線BL放電。藉由感測放 大器4感測該電壓’而判斷為記憶體單元MC保持「〇」資 料。 154060.doc •23· 201214440 相對於此’於記憶體單元MC之臨限電壓高於讀出位準 之情形時’即記憶體單元MC之臨限電壓為Vth2(「b」狀 態）時，則記憶體單元MC成為斷開狀態。即位元線]31^與源 極線SL成為非導通狀態。感測放大器4感測該位元線 電位，從而判斷記憶體單元MC保持「1」資料。 同樣地，於在S7中讀出資料時，將電壓乂^^傳送至記 憶體單元MC。此時，若記憶體單元Mc之臨限電壓為 V12(「B」狀態）’則感測放大器4判斷為保持「〇」資料。 相對於此，若記憶體單元MC之臨限電壓為V23(「c」狀 態）’則感測放大器4判斷為保持「1」資料。 <抹除動作> 其次，利用圖8，對控制部9之抹除動作進行說明。圖8 係表示控制部9之動作之流程圖。 如圖8所示，若發出新寫入請求（sl〇，是），則控制部9 參照次數資料91，確認設置有作為寫入該資料之對象之記 憶體單元MC的區塊BLK之次數資料（s 11、§ I〗）。 其結果，於次數資料達到最大可覆寫次數Lmax2情形時 (S12，是）’控制部9執行抹除動作，使記憶體單元之臨 限電壓轉換至抹除電壓或「A」狀態（S13)。其後，進行新 資料之寫入。 又，於次數資料未達到最大可覆寫次數^之情形時 (S12,否）’控制部9不執行抹除動作，而執行圖5所示之 寫入動作。 <關於最大可覆寫次數LMAX之設定方法〉 154060.doc •24- 201214440 其次，利用圖9對㈣部9之動作進行說明。圖9係表八 於記憶體單元MC之錯誤率超過規定值之情形時，控制部: 減小所保持之LMAX值之動作的流程圖。 σ 如圖9所示，若自未圖示之主機傳送有資料之讀出命 令’則控制部9如上所述執行對應於寫人次數之讀出動作 (步驟㈣卜咖電路5對所讀出之f料進行咖校正處理 (S21)。ECC電路5之校正資料係藉由控制部9而傳送至未圖 示之主機。 錯誤校正之結果係於錯誤位元^規定值Μ情形時 (S22,是）’控制部9將錯誤率較高之區塊blk之資料複製 至新區塊BLK中（S23)。其後，控制部9使該區塊blk之最 大可覆寫次數LMAX值例如減i(S24)。 又，於步驟S22中，若錯誤位元<規定值河（322，否卜則 由於自該記憶體單元MCt H^資料為可進行錯誤校正 之範圍，故不進行最大可覆寫次數Lmax值之減法運算，而 執行其次之讀出》 <符合本實施態樣之效果> 根據符合本實施態樣之半導體記憶裝置，可獲得以下 (1)〜（3)之效果。 (1)可提高寫入速度。 即，根據符合本實施態樣之半導體記憶裝置，記憶體單 元MC之臨限值變動係以丨個位準為單位例如自「抹除」狀 態轉換為「A」狀態’自「A」狀態轉換為「B」狀態，自 「Β」狀態轉換為「。」狀態’進而自「c」狀態轉換為 154060.doc •25· 201214440 D J狀態。此處，將轉換為上1個之臨限值分佈之情形稱 為上升1個位準。 又’以2個位準為單位例如自「抹除」狀態轉換為r b」 狀態’自「A」狀態轉換為「c」狀態，進而自「B」狀態 轉換為「D」狀態。於此情形時，使上升之臨限值分佈為 最大2個位準。 相對於此，假如於自「抹除」狀態轉換為「D」狀;態， 或自「A」狀態轉換為「D」狀態，即以3個位準轉換臨限 值分佈之情形時，該轉換所需之對記憶體單元MC施加之 寫入電壓之時間將延長。 相對於此，於本實施態樣中如上所述，臨限值分佈之 換為最大2個位準。即，臨限值分佈之變化量減少。 此该轉換所需之對記憶體單元MC之寫入電壓之施加 間當然短於3個位準之轉換。即可期待寫入速度之提昇。 對保持多值資料之記憶體單元Mc之資料寫入，係存 例如自「抹除」I態轉換至例如3個位準以上之臨限值 佈之情形。於此情料，用以使臨限值分佈產生變動之, 入電麗之施加時間變長β相對於此，若為符合本實施㈣ 之半導體記憶裝置，則該施加時間與進位元寫入之* :體單元廳為相同程度。如此，便可期待寫入速度之; (2)可使至寫入結束為止之處理加快。 即，根據符合本實施態樣之半導 述 达，，^ °己憶裝置，如上所 亦即
，資料之寫入次數係以區塊BLK 154060.doc •26· 201214440 若為每個區塊BLK’則與鄰接之區塊BLK之資料之寫入次 數不同，但當著眼於某個區塊BLK時，鄰接之記憶體單元 MC間之資.料寫入次數相同。即，若例如寫入次數為第1 次，則成為「A」狀態或「B」狀態之任—者，不會如多 • 值記憶體般出現鄰接之記憶體單元MC間所產生之臨限值 - 位準之較大偏差❹亦即，藉由對記憶體單元MC寫入資 料’而使該記憶體單元MC之臨限值位準轉換為某一所需 之臨限值位準’其結果，可防止鄰接之記憶體單元^1(：之 臨限值分佈產生變動之類的程式干擾。 為了防止此情況而採用各種對策。例如有如下方法等： 對記憶體單元MC暫時寫入資料，繼而對鄰接之記憶體單 元MC貫施資料之寫入後，再次對剛才之記憶體單元施 加寫入電壓以修正臨限值分佈。 然而，若為本實施態樣，則由於原本可防止程式干擾， 故而無需如上述方法般對記憶體單元M C再次施加用以修 正變動之臨限值分佈之寫入電壓。即，可使至寫入結束為 止之處理加快。 (3) 可提高寫入精度。 • 根據符合本實施態樣之半導體記憶裝置，如上述所說 明，由於以區塊BLK單位將對記憶體單元]^(：之寫入次數 統一，故而難以產生程式干擾。亦即，難以產生記憶體單 元MC所保持之臨限值分佈之偏差，從而提高資料之寫 精度。 (4) 防止記憶體單元mc之劣化。 154060.doc -27- 201214440 若為符合本實施態樣之半導體記憶裝置，則於對同一記 憶體單元MC執行例如3次之資料寫入後，進而必需寫入資 料之情形時，將該記憶體單元MC之資料抹除。即，施加 至圮憶體單元MC之例如20V左右之抹除電壓之施加次數減 少。藉此，難以產生記憶體單元MC之劣化，故可長期使 用記憶體單元MC。亦即，能夠以較高之狀態保持記憶體 單元MC所具有之特性之可靠性。 <變形例> 其次，利用圖10、_對符合上述第i實施態樣之半導 體記憶裝置之變形例進行說明。圖1〇係於對符合變形例之 記憶體單實施寫人時，該記憶體單所具有之臨 限值分佈之概念圖。又，圖⑴系表示圖1〇所示之記憶體單 兀MC所具有之臨限值分佈根據讀出位準讀出之資料 (「〇」或「1」）的概念圖。 =圖时’取縱軸為記憶體單元Mc之數量，取橫轴為 電壓。如圖1〇所示，您人繼 °形例之記憶體單元MC可取得 之臨限值分佈係按照由小到大 「 序5又為抹除」狀態、 Α」狀態、「Β」狀態、「c ^ ... Γ 」狀態及D」狀態。於此惰 ㈣，亦使抹除」狀態為負電壓， MC之浮間注入電荷，而成 對。己隐體早- 能rr虹故 €棱（Α」狀態、「Β」狀 〜、、C」狀態及r D」狀態 相η，「Δ . ^ 丹者與上述第1實施態梯 相同A」I態亦可為「抹 ^ ,, Γ λ 」狀I同—之電位。於此損 形時，使「Α」狀態為負電壓。 如圖10所示，符合變形例之 11體皁兀*MC係與上述第 154060.doc -28- 201214440 實施態樣同樣地在第1次之資料寫入時取「A」狀態或 B」狀態之任—狀態分佈，但於第2次之資料寫入時，取 「A」狀態及「B」狀態且「€」狀態中之任一狀態分佈。 同樣地於第3次之資料寫入時，記憶體單元MC取rAj狀 態、「B」狀態及「c」狀態且r D」狀態中之任一狀態分 佈。 亦即’於記憶體單元MC中無需保持例如「1」資料（臨 限值位準大於保持「〇」資料之記憶體單元MC)之情形 時’保持「0」資料而不必轉換臨限值位準。 其次，利用圖11對根據上述記憶體單元馗(：之臨限值分 佈讀出之保持資料之值進行說明。於圖"中縱軸取記憶體 單元MC之臨限值位準，橫轴取寫入次數。再者，關於與 圖7重複之内容省略說明。 如圖11所示，以例如電壓Vcgr2讀出藉由第2次之資料寫 入而自「A」狀態或rB」狀態轉換為「A」狀態、％狀 態及「c」狀態之任一狀態之記憶體單元Mc。若記憶體單 元MC之狀態分佈為「c」狀態（電壓V23)，則感測放大器4 判斷為「1」資料。 相對於此，若記憶體單元MC之狀態分佈為「A」狀態、 「B」狀態（電壓V01、VI2)，則感測放大器4判斷為「〇」 資料。 同樣地，以例如電壓Vcgr3讀出藉由第3次之資料寫入而 自「A」狀態、「B」狀態及「C」狀態之任—狀態轉換為 「A」狀態、「B」狀態、「C」狀態及「D」狀態之任一狀 154060.doc •29- 201214440 態之記憶體單元MC。若記憶體單元MC之狀態分佈為狀態 「〇」（電壓V34)，則感測放大器4判斷為「1」資料》 相對於此，若記憶體單元MC之狀態分佈為「A」狀態、 「B」狀態及「C」狀態（電壓V01、V12、V23)，則感測放 大器4判斷為「0」資料。 <符合變形例之效果> 若為符合本實施態樣之變型例之半導體記憶裝置，則除 上述（3)、（4)之效果以外，亦可獲得下述效果。 (5) 可降低消耗電力。 根據符合本實施態樣之變型例之半導體記憶裝置，如上 述所說明，於在各次數之寫入時若不進行「丨」資料寫 入，則不使臨限電壓產生變動。亦即’如上述第1實施雄 樣所示，於進行其次之寫入前，不使臨限值位準轉換為上 1個，而僅於寫入「i」資料之情形時使臨限值位準轉換。 即，若無必要，則無需如上述第丨實施態樣中所說明般， 對δ己憶體單元MC施加例如用以使臨限值位準轉換至「b」 狀態或「C」狀態等之較大之寫入電壓。因此，記憶體單 兀MC之臨限值位準之變化量較小，故可降低消耗電力。 (6) 可防止記憶體單元Mc之特性劣化。 根據符合本實施態樣之變形例之半導體記憶裝置，如上 述圖10、圖U所說明，於無需寫入Γ1」資料之情形時， 始終地維持記憶體單元MC之臨限值分佈。亦即，於必要 之情形以外，不對記憶體單元MC施加較大之寫入電壓 Vpgm。因此’對記憶體單元Mc之寫人次數減少，故而可 154060.doc 201214440 防止記憶體單元MC之特性產生劣化。 <第2實施態樣> 其次，對符合第2實施態樣之記憶體系統進行說明。本 實施態樣之記憶體系統係將上述第丨實施態樣及其變形例 中作為一例所列舉之NAND型快閃記憶體，應用於例如包 含SSD(Solid State Drive ’固態硬碟）之個人電腦（pc， Personal Computer)者。 <整體構成例> 利用圖12，對符合本實施態樣之記憶體系統進行說明。 圖12係表示符合本實施態樣之記憶體系統之内部構成之概 念圖《如圖12所示，記憶體系統6〇係經由ATA(Advanced Technology Attachment ’進階技術附加）介面（ATA I/F)等記 憶體連接介面，連接於與個人電腦或cpu(Central Processing Unit，中央處理單元）核心等主機裝置61，且發 揮主機裝置61之外部記憶體之功能。又，記憶體系統6〇可 經由 RS(Recommended Standard，推薦標準）232C 介面 (RS232C I/F)等通訊介面，而與調試/製造檢查用機器以之 間收發資料。 記憶體系統60係包括：作為上述非揮發性半導體記憶體 之NAND型快閃記憶體丨、相當於上述第1實施態樣中之控 制部9且作為主機控制器之驅動控制電路63、作為揮發性 半導體記憶體之工作記憶體（DRAM(Dynamic Rand〇m Access Memory，動態隨機存取記憶體））64、保險絲65、 電源電路66、狀態顯示用LED(Light Emitting Diode，發光 154060.doc -31 · 201214440 二極體）67、及檢測驅動内部溫度之溫度感測器68。 電源電路66係由自主機裝置61側之電源電路所供給之外 部直流電源生成複數個不同之内部直流電源，並將該等内 直流電源供給至§己憶體系統6 〇内之各電路。又，電源電 路66係偵測外部電源之上升，生成電源開啟重置訊號，並 供給至驅動控制電路63。 保險絲65設置於主機裝置61側之電源電路與記憶體系統 60内部之電源電路66之間《於自外部電源電路供給過電流 之情形時，保險絲65會被切斷，以防止内部電路之誤動 作。 3己憶體系統60包含複數個NAND型快閃記憶體1 (於本實 施態樣中’作為一例表示有4個NAND型快閃記憶體1)，且 4個NAND型快閃記憶體1係藉由4個通道（ch〇〜ch3)而連接 於驅動控制電路63 ^ 4個NAND型快閃記憶體i可藉由4個通 道（chO〜ch3)進行並行動作或交錯動作。 工作圮憶體64係於主機裝置61與NAND型快閃記憶體1之 間，發揮資料傳送用快取記憶體及操作區域用記憶體等之 功能。工作記憶體64之操作區域用記憶體中記憶之内容有 例如記憶於NAND型快閃記憶體丨中之各種管理表於啟動時 等所展開之主表（快照）、或為管理表之改變差異之曰誌資 訊等。 再者’亦可使用 FeRAM(Feiroelectric Random Access
Memory，鐵電式隨機存取記憶體）、MRAM(Magnet〇resistive Random Access Memory ’磁阻式隨機存取記憶體）、 I54060.doc •32- 201214440 PCRAM(Phase_Change Rand〇m Access 相變化隨 機存取記憶體）等非揮發性隨機存取記憶體來代替工作記 憶體64。於使用非揮發性隨機存取記憶體之情形時，可於 '、斷時省略將各種管理表等備份至财仙型快閃記憶 體1之動作之一部分或全部。 驅動控制電路（主機控制器）63係於主機裝置61_and 尘决閃己隐體1之間，經由工作記憶體進行資料傳送控 制，並且控制記憶體系統6〇内之各模組。又，驅動控制電 路63亦具有如下功能：對狀態顯示用LED67供給狀態顯示 用訊號’並且接收來自電源電路66之電源開啟重置訊號， 將重置訊號及時脈訊號供給至驅動控制電㈣内及記憶體 系’充60内之各。ρ。驅動控制電路63對於nan 體1擔負主機控制器之作用。即，如上所述具有第= 樣中之控制部9之功能。具體之功能已於上述第】實施態樣 中進行說明’故此處予以省略。 <工作記憶體64之詳細情況> 其次，利用圖U，對上述卫作記憶體64之内部構成例進 行說明。如圖u所示’工作記憶體64係包括資料緩衝區 64-i、頁面交換表64_2、區塊交換表6‘3、自由區塊資料 64-4及寫入資訊表64-5。 資料緩衝區64-1係具有暫時保持資料之功能。 頁面交換表64-2係如圖13左中央所示，保持每一頁面之 邏輯位址及與其對應之物理位址。 區塊交換表64-3係如圖13左下方所示，保持每一區塊之 154060.doc -33- 201214440 邏輯位址及與其對應之物理位址。 自由區塊資料64-4係可自由儲存所需資料之區域。 寫入資訊表64_5係保持上述第1實施態樣中控制部9所具 有之資訊。具體而言’保持對於區塊BLK之寫入模式（模 式1或模式2之模式資訊）、該時間點對區塊blk之寫入次 數及最大可覆寫次數（LMAX)。該寫入資訊表64-5僅以與形 成於NAND型快閃記憶體1之區塊blK之數量相等之數量存 在。亦即’於本實施態樣中，由於設置有4個NAND型快閃 記憶體，故而寫入資訊表64-5内之入口數僅存在4xblKs。 〈符合本實施態樣之效果> 符合本實施態樣之記憶體系統亦可發揮上述第丨實施態 樣及其變形例中所獲得之效果。亦即，如上所述，可獲得 (1)〜(5)之效果。尤其若為於本實施態樣中作為一例所列舉 之搭載有SSD之PC則其效果尤為顯著。亦即’若為pc等處 理大量資料之電子機器，則較SDTM(Secure Digital tm， 安全數位卡）、MMC(Muhi Media Card，多媒體記憶卡）等 記憶媒體，更頻繁地產生對臨時記憶之f料進行新資料覆 寫（更新）。亦即，頻繁地進行對記憶體單元Mc之資料寫 入。又，現狀為處理之資料量亦不斷增加。目前，作為該 對策’開發、使用有多值記憶體以使！個記憶體單元 可記憶大量之資料，但如上所述，使用限度亦具有極限。 在此狀況下’若為符合本實施態樣之記憶體系統，^ 對同一圮憶體單元MC寫入複數次資料，直至執行抹^ 作為止。因此’具有如下效果：相較每次寫入新資料的 154060.doc •34· 201214440 行相同次數之抹除動作與寫人動作之記憶體單元，難以產 生劣化且可長期使用等。 更進-步而言，若為符合本實施態樣之記憶體系統，則 如上述第以施態樣所說明，可使寫人模式根據記憶體單 元MC之特性變更為模仏與模式2。㈣，如上述第i實施 態樣所說明，於以2位元（4值）、3位元（8值）、4位帥⑷ 等多值模式進行寫入之情形時，並非使可根據記憶體單元 MC之特H、即臨限值分佈之擴散情況(高電壓側與低電壓 側之電壓差）進行記憶之資訊量自例如3位元減少至2位 元，而是變更寫入模式，切換為如下模式，即，減去與目 前為止之3位元表現為相同數量之「A」狀態、「B」狀 態、「C」狀態、「D」狀態、rE」狀態、「F」狀態、「^」 狀態及「H」狀態中之最後之「H」狀態，讀出「A」狀態 〜「G」狀態，並利用電壓Vcgr及次數資料9ι之寫入次數， 判斷「〇」<「1」資料之任—者。藉此，即便於記憶體單 tlMC之特性產生劣化，讀出該記憶體單元厘(：所保持之臨 限值分佈之解析度下降之情形時，亦藉由以此方式切換模 式，而不會使記憶體單元MC之資料保持量急劇減少。 <第3實施態樣> 八-人，對符合第3實施態樣之半導體記憶裝置進行說 月本貫施態樣之半導體記憶裝置係就使用例如電阻變化 ^•。己隐體（Resistance Random Access Memory : ReRAM(電 阻式隨機存取記憶體）)之情形，說明上述第丨實施態樣及其 變型例中作為一例所列舉之NAND型快閃記憶體。亦即， 154060.doc •35- 201214440 由於構成上述第1實施態射說明之NAND型㈣記憶體之 周邊電路、例如列解碼器2、驅動電路3、電麼產生電路 8、感測放大器4、ECC電路5、資料輸入輸出電路6及控制 部9亦於本實施態樣中為同一構成，故而省略說明。 <整體構成例> 圖14係作為符合本實施態樣 < 記憶體單元MC之ReRAM 方塊圖如圖14所示，記憶體單元陣列1係包括沿第J方 向設置之複數根位元線BL、沿與第j方向正交之第2方向設 置之複數根字元線WL、以及設置於位元線bl與字元線贾^ 之交點之複數個記憶體單元MC。稱為機器分析表（MAT， mac ne analysis table) 16之單位係包含複數個記憶體單元 MC之集合體 •己隐體單tlMC之各者包含整流元件（二極體）[①⑴“心） 與可良電阻元件VR(Variable Resist〇r)。：極體DD之陰極 係連接於字元線貿!^，二極體〇〇之陽極係經由可變電阻元 件VR而連接於位元線BL。可變電阻元件VR例如包含在二 極體DD上依序積層記錄層、力口熱層及保護層而成之構 造。 記憶體單元陣列1中配置於同一列之複數個記憶體單元 MC係連接於同一字元線WL，位於同一行之複數個記憶體 早兀MC係連接於同一位元線BL。又，字元線WL、位元線 BL及記憶體單元敗係沿與^、第2方向之兩者正交之第3 方向（相對於半導體基板表面之垂線方向）而設置有複數 個。亦即圮憶體單元陣列丨具有立體地積層記憶體單元 154060.doc • 36 - 201214440 而成之構造。以下存在將該立體構造中之記憶體單元之各 層稱為記憶體單元層之情形。 其次，利用圖15對上述所說明之記憶體單元陣列丨之詳 細構成例進行說明。圖15係記憶體單元陣列丨之方塊圖， 且僅表示1個記憶體單元層。 如圖所示，符合本實施態樣之記憶體單元陣列丨係包含 配置為矩陣狀之（m+l)x(n+1)個機器分析表16。m、η分別 為1以上之自然數。如上所述，機器分析表16各自包含複 數個記憶體單元MC，且該等配置為矩陣狀。例如丨個機器 分析表16中包含例如16根字元線评1與16根位元線。 即，1個機器分析表16内包含（16x16)個記憶體單元Mc ^ 又，於記憶體單元陣列i内包含16x(m+1)根位元線31，且 包含16χ(η+1)個#元線WL。位於同一歹g之複數個機器分 析表16(即，使字元線WL共通之機器分析表16)係包含區塊 BLK。因此，記憶體單元陣列丨係包含區塊blk〇〜 以下’於不U區塊BLKG〜BLKn之情形時，簡稱為區塊 BLK。 、又’本實施態樣係對1個記憶體單元層包含複數個機器 分析表16之情形進行說明，但機器分析表^之數量亦可為 1個。又’ 1個機分析表16内所含之記憶體單元MC之數 ^亦可不限定為(16，個。進而，列解碼器2及感測放大 ，4亦可。又置於每個機器分析表j 6中，且亦可於複數個機 器分析表16間共通使用。以τ丨、，& 土 ^ 13ζ· ^以下以後者之情形為例進行說 明。 154060.doc -37- 201214440 圖16係記憶體單元陣列丨之一部分區域之立體圖，且表 示三維地構成上述構成之記憶體單元陣列1之情況。如圖 所示，符合本例之記憶體單元陣列〖係複數層積層（第 憶體單it層、第2記憶體單元層、·._)於半導體基板之基板 面垂直方向（第3方向）上。圖16之例，係以字元線WL/記憶 體單元MC/位元線bl/記憶體單元Mc/字元線WL/…之順序 形成，但亦可介隔層間絕緣膜，積層字元線WL/記憶體單 元MC/位元線BL之組合。 圖17係上述記憶體單元陣列丨之電路圖，尤其表示丨個記 憶體單元層中之相當於圖2之區域八丨之區域。 如圖所示於記憶體單元陣列丨中，以穿過複數個機器分 析表16間之方式，形成有複數根位元線bl與字元線WL。
機器分析表16係如上所述包含16根位元線bl與16根字 元線WL »又，如上所述，機器分析表丨6係存在 (m+l)x(n+l)個》亦即，於某個區塊BLKi中形成有字元線 WL(16i)〜WL(16i+15)。又，於某個區塊BLK中所含之複數 個機器分析表16中分別形成有位元線BL(16j)〜BL (16j + 15)。其中’卜〇〜η、j=〇〜m。 繼之’在位元線BL與字元線WL之交點處分別形成有記 憶體單元MC。 又’上述字元線WL係連接於未圖示之列解碼器2。另一 方面’位元線BL0〜BLn係連接於未圖示之感測放大器4。 其次’利用圖18對上述記憶體單元MC之特性進行說 明°如圖1 8所示’記憶體單元MC係保持對應於可變電阻 154060.doc -38- 201214440 元件VR之電阻值之資料。可變電阻元件…可取電阻值為丄 k〜10 之低電阻狀態及電阻值為1〇〇让〜丨μω之高電阻狀 態。 高電阻狀態係為保持上述第丨實施態樣中之例如「Α」狀 態、「B」狀態、「C」狀態及「D」狀態之任一者之狀態， 且為寫入有資料之狀態（程式位準）。即，例如於i〇〇 為止之電阻值間設定上述「A」狀態、「B」狀態、 C」狀態、及「D」狀態。對應於該電阻值之電流可流 入至記憶體單元MC中。 低電阻狀態係為上述第i實施態樣中之「抹除」狀態（抹 除位準）’且為資料經抹除之狀態。再者，與上述第1實施 態樣相同’「A」狀態與「抹除」狀態亦可為同一位準。 其次，利用圖19，對上述記憶體單元厘(：所保持之資料 進行說明。圖19係表示記憶體單元MCi電阻值、藉由其 電阻值而流入至可變電阻元件VR之電流、以及記憶體單 兀MC根據該電流及對記憶體單元MC之寫入次數所保持之 資料值之概念圖的圖表。 如上所述，記憶體單元MC係根據寫入次數，保持「A」 狀態、「B」狀態、「C」狀態及「D」狀態之任一狀態。如 圖19所示，於表示「A」狀態之R1之電阻值之情形時，電 流II流入至該可變電阻元件¥11中。於表示「B」狀態之R2 之電阻值之情形時，電流12流入至該可變電阻元件vr中。 於表示「C」狀態之R3之電阻值之情形時，電流13流入至 該可變電阻元件VR中。於表示「D」狀態之R4之電阻值之 154060.doc -39· 201214440 情形時，電流14流入至該可變電阻元件vr中。該等電流 11〜電流14係滿足電流11 >電流12>電流13>電流14。 亦即’例如於進行1次寫入之情形時，使記憶體單元MC 為「A」狀態或「Β」狀態之任一電阻值。藉由感測放大 器4判斷出電流11流入至該記憶體單元mc之可變電阻元件 VR時，記憶體單元MC保持「0」資料，而流入電流12時， 保持「1」資料。 又，即便電流12流入至記憶體單元MC之可變電阻元件 VR中’亦於對記憶體單元MC之寫入為第2次之情形時， 判斷該資料為「0」資料。由於根據其他寫入次數、及與 該次數相應地流動之電流值，判斷記憶體單元MC所保持 之資料之方法係為相同，故而省略說明。 其次，利用圖20對施加至上述記憶體單元MC之寫入電 壓進行說明。如上所述’記憶體單元之電阻值係因寫入電 壓之大小、該寫入電壓之施加時間（脈衝寬度）而變化。再 者’以下係著眼於電壓進行說明，但亦可使流入至可變電 阻元件VR之電流值產生變化，從而使其電阻值變化。 如圖20所示’寫入電壓係設為電壓vpgmi〜電壓 Vpgm4。例如藉由僅以脈衝寬度w丨將電壓vpgin 1施加至記 憶體單元MC，而成為「A」狀態，藉由僅以脈衝寬度wl 將電壓Vpgm2施加至記憶體單元MC，而成為「B」狀態， 藉由僅以脈衝寬度wl將電壓VPgm3施加至記憶體單元 MC ’而成為「C」狀態’藉由僅以脈衝寬度wl將電壓 Vpgm4施加至記憶體單元MC，而成為「d」狀態。再者， 154060.doc •40· 201214440 該電壓Vpgm卜電壓Vpgm4之值既可為與上述第1實施態樣 中之寫入電麼Vpgml〜電壓Vpgm4相同之值，亦可為不同 之值。 又’再者’例如亦可藉由使電壓Vpgm 1施加至記憶體單 元MC之脈衝寬度長於你丨’而使記憶體單元mc之電阻值成 為「B」狀態〜「D」狀態之任一狀態。 〈符合本實施態樣之效果> 符合本貫施態樣之半導體記憶裝置亦可發揮上述第i實 施態樣及其變型例中所得之效果。即，即便本實施態樣亦 可獲得上述（1)〜(6)之效果。亦即，本實施態樣係藉由記憶 體單元MC所具有之可變電阻元件^^尺之電阻值而取得複數 個臨限值分佈。對該作為可變之電阻元件施加某種電壓， 其結果，由感測放大器4偵測流入至記憶體單元MC之電 流，藉此，識別記憶體單元Mc之保持資料。若為本實施 態樣，則轉換之臨限值分佈之位準與上述第1實施態樣及 其變型例相同’僅轉換“固位準或2個位準，因此，可使施 加至可變電阻元件VR之寫入電壓較小，故可期待消耗電 力之降低、該寫入時間之高速化。 再者’於上述第⑶施態樣及其變型例中，「抹除」狀態 與「A」狀態亦可為同-臨限電壓。於此情形時，使 「A」狀態為負電壓。 於此情形時，可於上述第1眚 貫施態樣之圖5中省略步驟s 3 之動作。其原因在於，由於「杜认 a 於抹除」狀態與「A」狀態係 為同一臨限值，故而無需將寫 呙入電壓Vprml傳送至記憶體 154060.doc •41· 201214440 單元MC，且由「抹除」狀態轉換為「A」狀態。 又亦可藉由本方式（模式2)而將資料寫入至某個區塊 BLK，且以先前方式（模式υ寫入至另一個區塊blk。換言 之，亦可於複數個區塊BLK間混合任一寫入模式。 已具體描述了本發明之實施形態，但該等實施形態僅用 於舉例，並非意欲限制本發明之範疇。實際上，本文中所 描述之新型實施形態能夠以多種其他形式體現；而且，可 在不偏離本發明之精神的前提下對本文中所描述的實施形 態進行多種刪節、替換和更改。隨附之專利申請範圍及其 等效體意欲覆蓋此等形式及修改，使其不脫離本發明之範 嘴及精神。 【圖式簡單說明】 圖1係符合第1實施態樣之NAND快閃記憶體之構成例。 圖2係符合第1實施態樣之記憶體單元之臨限值分佈之概 念圖。 圖3係符合第1實施態樣之記憶體單元之保持資料之概念 圖。 圖4係符合第1實施態樣之電壓產生電路之方塊圖。 圖5係表示符合第1實施態樣之控制部之動作之流程圖。 圖6係表示符合第1實施態樣之NAND快閃記憶體之寫入 動作之時序圖。 圖7係表示對應於符合第1實施態樣之讀出電壓的記憶體 單元之保持資料之概念圖。 圖8係表示符合第1實施態樣之控制部之動作之流程圖。 154060.doc • 42· 201214440 圖9係表示符合第1實施態樣之控制部之動作之流程圖。 圖1 〇係符合第1實施態樣之變形例之記憶體單元之臨限 值分佈的概念圖。 圖11係表示對應於符合第1貫施態樣之變形例之1 2賣出電 壓的記憶體單元之保持資料之概念圖。 圖12係符合第2實施態樣之記憶體系統之構成例。 圖13係符合第2實施態樣之工作記憶體之構成例。 圖14係符合第3實施態樣之記憶體單元陣列之構成例。 圖15係符合第3實施態樣之記憶體單元陣列之詳細構成 例。 圖16係符合第3實施態樣之記憶體單元陣列之立體圖。 圖17係符合第3實施態樣之記憶體單元陣列之電路圖。 圖18係符合第3實施態樣之記憶體單元可進行轉換之電 阻分佈圖。 圖19係符合第3實施態樣之記憶體單元之保持資料之概 念圖。 圖20係符合第3實施態樣之寫人電壓之概念圖。 【主要元件符號說明】 • 圯憶體單元陣列（NAND型 . 快閃記憶體） 2 A · 列解碼器 3 驅動電路 -43- 1 感測放大器 2 ECC(錯誤校正碼）電路 154060.doc 201214440 6 資料輸入輸出電路 7 源極線SL驅動器 8 電壓產生電路 8-0 9 限制器電路 電荷泵電路 控制部 15 NAND 串 16 31、32 33 60 機器分析表 選擇閘極線驅動器 字元線驅動器 記憶體系統 61 62 63 64 64-1 64-2 64-3 64-4 64-5 65 主機裝置 調試/製造檢查用機器 驅動控制電路 工作記憶體 資料緩衝區 頁面交換表 區塊交換表 自由區塊資料 寫入資訊表 保險絲 66 電源電路 68 溫度感測器 71、72 MOS(金屬氧化物半導體）電晶體 154060.doc • 44· 201214440 81 第1電壓產生電路 82 第2電壓產生電路 83 第3電壓產生電路 84 第4電壓產生電路 85 第5電壓產生電路 91 次數資料 A、B、C、D 狀態 ATA I/F ΑΤΑ(進階附接技術規格）介面 BLO〜BLn 位元線 BLKO 〜BLKs 區塊 chO〜ch3 通道 DD 整流元件（二極體） 11、12、13、14 電流 LED 發光二極體 MC 記憶體早元 MT 記憶體早元電晶體 N1 .節點 R0 、 R1 、 R2 、 R3 、 R4 電阻值 RS232C I/F RS(推薦標準）232C介面 sgd 訊號 SGD1、 SGS1 選擇閘極線 SL 源極線 ST1 、 ST2 選擇電晶體 tl、t2、t3、t4、t5 時刻 154060.doc •45- 201214440 V01、V12、V23、 V34、Vpgml〜4、Vpass、 Vera、Vcgrl~3、Vread、 VDD VR VthO、Vthl、Vth2、 Vth3 、 Vth4 Vthl_H、Vth2_H、 Vth3_H、Vth4_H Vthl_L、Vth2_L、 Vth3_L、Vth4_L wl WLO 〜WL63 電壓 可變電阻元件 臨限電壓 上側電壓 下側電壓 脈衝寬度 字元線 154060.doc -46·