TW201611011A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可使讀出動作高速化之半導體記憶裝置。 實施形態之半導體記憶裝置具備：記憶胞；位元線(BL)，其電性連接於記憶胞之一端；源極線(SL)，其電性連接於記憶胞之另一端；及感測放大器(SA)，其電性連接於位元線。感測放大器於藉由第1讀出而自記憶胞讀出第1資料時，於第1讀出後進行之第2讀出中，將位元線之電壓設定為位元線之預充電電壓與源極線之電壓之間的第1電壓。

Description

半導體記憶裝置 [相關申請案]
本申請案以日本專利申請案2014-187055號(申請日：2014年9月12日)為基礎申請並享受其優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有例如NAND(Not AND，與非)型快閃記憶體。
本發明之實施形態提供一種可使讀出動作高速化之半導體記憶裝置。
實施形態之半導體記憶裝置之特徵在於具備：記憶胞；位元線，電性連接於上述記憶胞之一端；源極線，電性連接於上述記憶胞之另一端；及感測放大器，電性連接於上述位元線。上述感測放大器於藉由第1讀出自上述記憶胞讀出第1資料時，於上述第1讀出後進行之第2讀出中，將上述位元線之電壓設定為上述位元線之預充電電壓與上述源極線之電壓之間之第1電壓。
1‧‧‧NAND型快閃記憶體
10‧‧‧記憶胞陣列
11‧‧‧感測放大器模組
12‧‧‧行選擇器
13‧‧‧輸入輸出電路
14‧‧‧控制電路
15‧‧‧NAND串
20‧‧‧電壓產生電路
21‧‧‧調節器
22‧‧‧驅動器
23‧‧‧電晶體
24‧‧‧電晶體
25‧‧‧定電壓電路
26‧‧‧箝位部
27、31、33、40~43、45~47、49、50、52~58‧‧‧nMOS電晶體
30‧‧‧預充電電路
32‧‧‧匯流排開關
44、47、48‧‧‧pMOS電晶體
59‧‧‧定電流源
70‧‧‧電流限制電路
BC‧‧‧位元線控制部
BG、BG0~BGn-1‧‧‧背閘極線
BL‧‧‧位元線
BLK、BLK0~BLKn-1‧‧‧區塊
BLPR‧‧‧預充電電壓
BT‧‧‧背閘極電晶體
DBUS‧‧‧匯流排
GP、GP0~GPm-1‧‧‧記憶體組
LBUS‧‧‧匯流排
LDL‧‧‧閂鎖電路
MT、MT0~MT7‧‧‧記憶胞電晶體
OP1‧‧‧運算放大器
OP2‧‧‧運算放大器
OP3‧‧‧運算放大器
SA‧‧‧感測放大器部
SAU‧‧‧感測放大器單元
SB‧‧‧選通部
SDL‧‧‧閂鎖電路
SGD、SGS、SGS0~SGSm-1‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
UDL‧‧‧閂鎖電路
WL、WL0~WL7‧‧‧字元線
XDL‧‧‧閂鎖電路
t0~t4‧‧‧時刻
圖1係第1實施形態之半導體記憶裝置之方塊圖。
圖2係第1實施形態中之記憶胞陣列之電路圖。
圖3係第1實施形態中之感測放大器單元之電路圖。
圖4係表示第1實施形態中之記憶胞之閾值位準之圖。
圖5係表示第1實施形態之半導體記憶裝置之讀出動作之時序圖。
圖6係表示第1實施形態之半導體記憶裝置之讀出動作之時序圖。
圖7係表示第1實施形態之變化例之半導體記憶裝置之讀出動作之時序圖。
圖8係表示第1實施形態中之讀出動作時之各種控制信號及節點之電位變化之圖。
圖9係第1實施形態中之感測放大器內之電壓產生電路之電路圖。
圖10係表示第1實施形態與比較例之讀出動作中之讀出速度與消耗電流之不同之圖。
圖11係第2實施形態中之感測放大器內之電流限制電路之電路圖。
圖12係表示第2實施形態之半導體記憶裝置之讀出動作之時序圖。
圖13係表示第2實施形態之半導體記憶裝置之讀出動作之時序圖。
圖14係表示變化例中之讀出動作之時序圖。
圖15係變化例中之感測放大器內之電壓產生電路之電路圖。
圖16係表示變化例中之寫入驗證動作之時序圖。
以下，參照圖式，對實施形態之半導體記憶裝置進行說明。再者，於以下之說明中，對具有相同功能及構成之構成要素，標註共同 之參照符號。以下，作為半導體記憶裝置，列舉記憶胞積層於半導體基板上方之三維積層型NAND型快閃記憶體為例進行說明。
[第1實施形態]
對第1實施形態之半導體記憶裝置進行說明。
1.半導體記憶裝置之構成
首先，對第1實施形態之半導體記憶裝置之構成進行敍述。
1.1半導體記憶裝置之整體構成
將第1實施形態之半導體記憶裝置之整體構成示於圖1。如圖所示，NAND型快閃記憶體1具備記憶胞陣列10、感測放大器模組11、行選擇器12、輸入輸出電路13、及控制電路14。
記憶胞陣列10具備作為非揮發性之記憶胞之集合之複數個區塊BLK(BLK0、BLK1、BLK2、...、BLKn-1)。同一區塊BLK內之資料係一次抹除。區塊BLK分別具備作為記憶胞串聯連接而成之NAND串15之集合的複數個記憶體組GP(GP0、GP1、GP2、...、GPm-1)。記憶胞陣列10內之區塊數及區塊內之記憶體組數量為任意。再者，n、m為0以上之自然數。
感測放大器模組11於資料之讀出時，將自記憶胞讀出之資料感測放大。又，於寫入資料時，感測放大器模組11將寫入資料傳送至記憶胞。感測放大器模組11具有複數個感測放大器單元、閂鎖電路、及匯流排等之組群。該等之詳細情況於下文敍述。
行選擇器12選擇記憶胞陣列10之行方向(下述位元線)。
輸入輸出電路13負責NAND型快閃記憶體1與外部之控制器或主機機器之間之資料之交換。輸入輸出電路13於讀出資料時，藉由感測放大器模組11將經感測放大之資料向外部輸出。又，輸入輸出電路13於寫入資料時自外部接收寫入資料，並將其傳送至感測放大器模組11。
控制電路14控制包含NAND型快閃記憶體1內之記憶胞陣列10、感測放大器模組11、行選擇器12、及輸入輸出電路13於內之整體之動作。
1.2記憶胞陣列10內之區塊構成
對記憶胞陣列10內之區塊之構成進行說明。將區塊BLK0之電路圖示於圖2。其他區塊BLK亦具有同樣之構成。
區塊BLK0包含複數個記憶體組GP。各個記憶體組GP包含複數個(於本例中為L個)NAND串15。
NAND串15分別包含例如8個記憶胞電晶體(以下亦記為記憶胞)MT(MT0~MT7)、選擇電晶體ST1、ST2、及背閘極電晶體BT。
記憶胞電晶體MT具備包含控制閘極及電荷儲存層之積層閘極，且非揮發地記憶資料。再者，記憶胞電晶體MT之個數並不限定於8個，亦可為16個或32個、64個、128個等，其個數並無限定。背閘極電晶體BT亦與記憶胞電晶體MT同樣地，具備包含控制閘極及電荷儲存層之積層閘極。記憶胞電晶體MT及背閘極電晶體BT係以於選擇電晶體ST1、ST2間串聯連接之方式配置。再者，背閘極電晶體BT並非用以記憶資料者。NAND串15亦可為不具有背閘極之類型。
該串聯連接之一端側之記憶胞電晶體MT7之一端係連接於選擇電晶體ST1之一端，另一端側之記憶胞電晶體MT0之一端係連接於選擇電晶體ST2之一端。
記憶體組GP0~GPm-1各者之選擇電晶體ST1之閘極係分別共同連接於選擇閘極線SGS0~SGSm-1，選擇電晶體ST2之閘極係分別共同連接於選擇閘極線SGS0~SGSm-1。與此相對，位於同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極係分別共同連接於字元線WL0~WL7，背閘極電晶體BT之控制閘極係共同連接於背閘極線BG。區塊BLK0~BLKn-1係分別共同連接於BG0~BGn-1。
即，字元線WL0~WL7及背閘極線BG係於同一區塊BLK0內之複數個記憶體組GP間共同連接，與此相對，選擇閘極線SGD、SGS即便於同一區塊BLK0內亦於每個記憶體組GP組中獨立。
又，於記憶胞陣列10內呈矩陣狀地配置之NAND串15中，位於同一行之NAND串15之選擇電晶體ST1之另一端共同連接於任一位元線BL。即，位元線BL於複數個區塊BLK間將NAND串15共同連接。又，選擇電晶體ST2之另一端係連接於任一源極線SL。源極線SL例如於複數個記憶體組GP間將NAND串15共同連接。
如上所述，位於同一區塊BLK內之記憶胞電晶體MT之資料係一次抹除。與此相對，資料之讀出及寫入係對於任一區塊BLK之任一記憶體組GP中共同連接於任一字元線WL之複數個記憶胞電晶體MT而一次進行。將該讀出及寫入單位稱為「頁」。
於上述構成之記憶胞陣列10中，記憶胞電晶體MT、選擇電晶體ST1、ST2、及背閘極電晶體BT係三維地積層於半導體基板上方。作為一例，於半導體基板上形成例如感測放大器模組11等之周邊電路之一部分，於該周邊電路之上方形成記憶胞陣列10。
記憶胞陣列10之構成並不限定於上述例。關於記憶胞陣列10之構成，例如記載於名為「三維積層非揮發性半導體記憶體」之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於名為「三維積層非揮發性半導體記憶體」之於2009年3月18日提出申請之美國專利申請案12/406,524號、名為「非揮發性半導體記憶裝置及其製造方法」之於2010年3月25日提出申請之美國專利申請案12/679,991號、及名為「半導體記憶體及其製造方法」之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案之整體係藉由參照而引用至本案說明書中。
1.3感測放大器模組11之構成
如圖3所示，感測放大器模組11具備感測放大器單元SAU及閂鎖電路XDL。感測放大器單元SAU及閂鎖電路XDL係設置於各位元線BL。即，對一根位元線BL配置著一組感測放大器單元SAU及閂鎖電路XDL。
使用圖3，對感測放大器單元SAU及閂鎖電路XDL之構成進行說明。感測放大器單元SAU將於對應之位元線BL中讀出資料感測放大，又，對對應之位元線BL傳送寫入資料。又，閂鎖電路XDL亦針對每根位元線BL設置，暫時保持與對應之位元線BL相關之資料。
感測放大器單元SAU與輸入輸出電路13之間之資料交換係經由閂鎖電路XDL進行。閂鎖電路XDL係用於NAND型快閃記憶體1之緩存動作。感測放大器單元SAU包含下述複數個閂鎖電路。因此，即便於該等閂鎖電路之使用中，只要閂鎖電路XDL空閒，NAND型快閃記憶體1便以自外部接收資料。
感測放大器單元SAU與閂鎖電路XDL之間係以可藉由匯流排DBUS相互收發資料之方式連接。匯流排DBUS係由複數個(例如16個)感測放大器單元SAU所共有。
其次，繼續參照圖3，對感測放大器單元SAU之詳細構成進行說明。感測放大器單元SAU具備感測放大器部SA、三個閂鎖電路SDL、UDL、LDL、預充電電路30、及匯流排開關32。
感測放大器部SA係直接控制位元線BL之模組。感測放大器部SA將於位元線BL中讀出之資料感測放大，又，根據寫入資料對位元線BL施加電壓。閂鎖電路SDL、UDL、及LDL暫時保持資料。寫入資料時，例如感測放大器部SA根據該三個閂鎖電路中之閂鎖電路SDL之保持資料，控制位元線BL之電位。又，藉由感測放大器部SA而經感測放大之資料例如首先儲存於閂鎖電路SDL中。其他閂鎖電路UDL及LDL係用以進行使各個記憶胞保持2位元以上之資料之多值動作、或 進行所謂Quick pass(閃付)動作。感測放大器部SA、以及三個閂鎖電路SDL、UDL、及LDL係以可相互收發資料之方式藉由匯流排LBUS連接。
感測放大器部SA具有位元線控制部BC、電壓產生電路20、及選通部SB。位元線控制部BC控制位元線BL之電位，並且感測記憶胞中記憶之資料。電壓產生電路20產生對位元線BL供給之電位SRCGND。選通部SB係經由匯流排LBUS而對閂鎖電路SDL傳送讀出資料。
位元線控制部BC包含n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)場效應電晶體(以下稱為nMOS電晶體)40~43、45~47、49、50、及p通道MOS場效應電晶體(以下稱為pMOS電晶體)44、47、48。nMOS電晶體40為高耐壓之電晶體，其他電晶體為低耐壓之電晶體。
nMOS電晶體40閘極被施加信號BLS，且一端係連接於對應之位元線BL。nMOS電晶體41一端係連接於nMOS電晶體40之另一端，且閘極被施加信號BLC。nMOS電晶體41係用以將對應之位元線BL箝位至與信號BLC對應之電位。
nMOS電晶體42一端係連接於nMOS電晶體41之另一端，且閘極被輸入信號LAT_S。nMOS電晶體43一端係連接於nMOS電晶體42之另一端，另一端係連接於節點SSRC，且閘極被輸入信號BLX。pMOS電晶體44一端係連接於節點SSRC，另一端被賦予電源電壓VDDSA，且閘極係連接於節點INV_S。
nMOS電晶體45一端係連接於節點SSRC，另一端係連接於節點SEN，且閘極被輸入信號HLL。nMOS電晶體46一端係連接於節點SEN，且閘極被輸入信號XXL。pMOS電晶體47一端係連接於nMOS電晶體46之另一端，且閘極被輸入信號INV_S。
nMOS電晶體49一端係連接於nMOS電晶體41之另一端，另一端係連接於節點SRCGND，且閘極係連接於節點INV_S。nMOS電晶體50一端係連接於節點SRCGND，另一端被供給電壓SRC(例如0V)，且閘極被輸入信號SRC_SW。pMOS電晶體48一端係連接於節點SRCGND，另一端係連接於nMOS電晶體41之另一端，且閘極被輸入信號LAT_S。進而，電壓產生電路20係連接於節點SRCGND。
選通部SB包含低耐壓之nMOS電晶體52~56。nMOS電晶體53一端接地，且閘極係連接於節點SEN。nMOS電晶體54一端係連接於nMOS電晶體53之另一端，另一端係連接於匯流排LBUS，且閘極被輸入控制信號STB。
nMOS電晶體52一端係連接於節點SEN，另一端係連接於匯流排LBUS，且閘極被輸入控制信號BLQ。nMOS電晶體56一端接地，且閘極係連接於匯流排LBUS。nMOS電晶體55一端係連接於nMOS電晶體56之另一端，另一端係連接於節點SEN，且閘極被輸入控制信號LSL。
電容器元件51之一電極係連接於節點SEN，且另一電極被輸入時脈CLK。
其次，參照圖3對閂鎖電路SDL進行說明。如圖所示，閂鎖電路SDL具備低耐壓之nMOS電晶體60~63、及低耐壓之pMOS電晶體64~67。
nMOS電晶體60一端係連接於匯流排LBUS，另一端係連接於節點LAT_S，且閘極被輸入控制信號STL。nMOS電晶體61一端係連接於匯流排LBUS，另一端係連接於節點INV_S，且閘極被輸入控制信號STI。nMOS電晶體62一端接地，另一端係連接於節點LAT_S，且閘極係連接於節點INV_S。nMOS電晶體63一端接地，另一端係連接於節點INV_S，且閘極係連接於節點LAT_S。pMOS電晶體64一端係連 接於節點LAT_S，且閘極係連接於節點INV_S。pMOS電晶體65一端係連接於節點INV_S，且閘極係連接於節點LAT_S。pMOS電晶體66一端係連接於pMOS電晶體64之另一端，另一端被施加電源電壓VDDSA，且閘極被輸入控制信號SLL。pMOS電晶體67一端係連接於pMOS電晶體65之另一端，另一端被施加電源電壓VDDSA，且閘極被輸入控制信號SLI。
於閂鎖電路SDL中，由nMOS電晶體62與pMOS電晶體64構成第1反相器，由nMOS電晶體63與pMOS電晶體65構成第2反相器。而且，第1反相器之輸出及第2反相器之輸入(節點LAT_S)係經由資料傳送用nMOS電晶體60而連接於匯流排LBUS。第1反相器之輸入及第2反相器之輸出(節點INV_S)經由資料傳送用nMOS電晶體61而連接於匯流排LBUS。閂鎖電路SDL係藉由節點LAT_S保持資料，且藉由節點INV_S保持其反轉資料。
閂鎖電路LDL及UDL具有與閂鎖電路SDL相同之構成，因此省略說明，但如圖3所示，各電晶體之參照編號及控制信號名與閂鎖電路SDL之各電晶體之參照編號及控制信號名區分。
預充電電路30對匯流排LBUS進行預充電。預充電電路30例如包含低耐壓之nMOS電晶體31，一端係連接於匯流排LBUS，且閘極被賦予控制信號LPC。
匯流排開關32藉由將匯流排DBUS與匯流排LBUS連接，而將感測放大器單元SAU連接於閂鎖電路XDL。即，匯流排開關32例如包含低耐壓之nMOS電晶體33，一端係連接於匯流排DBUS，另一端係連接於匯流排LBUS，且閘極被賦予控制信號DSW。
2.資料之讀出動作
其次，對第1實施形態中之資料之讀出動作進行說明。讀出動作例如係藉由使控制電路14對各種控制信號進行控制，而由感測放大器 部SA進行。
各記憶胞可記憶2位元以上之資料。於記憶2位元之資料之情況下，如圖4所示，記憶胞具有4個閾值電壓(亦稱為閾值位準)中之任一者。關於4個閾值位準，以閾值位準自低到高依次稱為E位準、A位準、B位準、C位準。藉由對4個位準分別分配固有之值，而於一個記憶胞中可保持2位元之資料。各記憶胞可於下位與上位之各位元中，記憶“1”(低閾值)資料與“0”(高閾值)資料。但，實際上，由於記憶胞彼此間之特性偏差，因此即便意圖具有相同閾值電壓之複數個記憶胞，閾值電壓亦會產生偏差。其結果為，如圖4所示，閾值電壓具有分佈。
具有4個閾值電壓中之任一者之記憶胞(以下稱4值單元)之讀出包含下位位元之讀出、及其後之上位位元之讀出。於下位位元之讀出中，判別記憶胞具有E位準或A位準，亦或具有B位準或C位準。為此，對選擇字元線WL施加電壓VB。電壓VB位於A位準之分佈之上端與B位準之分佈之下端之間。具有電壓VB以下之閾值位準之記憶胞係判斷為具有E位準或A位準。具有大於電壓VB之閾值位準之記憶胞係判斷為具有B位準或C位準。
於上位位元之讀出中，進行A位準讀出與C位準讀出。於A位準讀出中，對選擇字元線施加電壓VA，而判別記憶胞具有E位準亦或具有A位準。電壓VA位於E位準之分佈之上端與A位準之分佈之下端之間。具有電壓VA以下之閾值位準之記憶胞係判別為具有E位準之閾值位準，具有大於電壓VA之閾值位準之記憶胞係判別為具有A位準之閾值位準。
於C位準讀出中，施加電壓VC至選擇字元線，而判別記憶胞具有B位準亦或具有C位準。電壓VC位於B位準之分佈之上端與C位準之分佈之下端之間。具有電壓VC以下之閾值位準之記憶胞係判斷為具有B 位準，具有大於電壓VC之閾值位準之記憶胞係判斷為具有C位準。
例如A位準讀出包含藉由2次讀出進行之方式(以下稱2次讀出方式)、與藉由1次讀出進行之方式(以下稱1次讀出方式)。於2次讀出方式中，閾值位準為E位準或A位準係藉由2次讀出判別，於1次讀出方式中係藉由1次讀出判別。C位準讀出亦同樣地包含2次讀出方式與1次讀出方式。
電壓Vread具有大於C位準之分佈之上端之值。記憶胞當接收到電壓Vread時，與閾值位準之值無關地導通。
2.1 2次讀出方式
使用圖5，對針對4值單元之上位位元之讀出中應用2次讀出方式之情況進行說明。
控制電路14首先使用2次讀出進行A位準讀出。具體而言，控制電路14首先進行用於A位準讀出之第1次資料讀出。該讀出係對於下位位元之讀出時導通之記憶胞所有位元線BL一次進行。於該讀出中，首先，控制電路14對選擇字元線WL施加電壓VA，對非選擇之字元線WL施加電壓Vread。又，控制電路14將位元線BL之電壓設定為預充電電壓BLPR。藉由感測之開始，記憶胞根據其閾值位準導通或維持斷開。於記憶胞導通之位元線BL中，單元電流自位元線BL流入源極線SL，而位元線BL之電壓大幅下降。另一方面，於記憶胞維持斷開之位元線BL中未流入單元電流。感測放大器模組11藉由是否流入單元電流，而判別記憶胞之閾值位準為E位準或為A位準。但，實際上，由於電流之洩漏，自記憶胞維持斷開之位元線BL亦會流出單元電流，而導致位元線BL之電壓略微下降，控制電路14基於位元線BL之電壓之下降之程度而進行閾值位準之判別。
其次，控制電路14進行用於A位準之第2次讀出。具體而言，控制電路14將於第1次讀出中記憶胞維持斷開之(未流入單元電流之)位 元線BL之電壓再次設定為預充電電壓BLPR。又，控制電路14將第1次讀出時記憶胞導通之(流入單元電流之)位元線BL之電壓維持為電壓SRCCGND。電壓SRCGND具有預充電電壓BLPR與源極線SL之電壓SRC(例如0V)之間之大小，例如具有電壓BLPR與電壓SRC之中間之大小，且係藉由電壓產生電路20而產生。藉由感測之開始，於記憶胞導通之位元線BL中，單元電流自位元線BL流入源極線SL。感測放大器模組11藉由是否流入單元電流，而判別記憶胞之閾值位準為E位準或為A位準。
其次，控制電路14進行用於C位準之第1次、第2次讀出。C位準讀出使用電壓VC代替A位準讀出中之電壓VA。C位準讀出之其他方面與A位準讀出中之對應方面相同。C位準之第1次讀出係對於下位位元之讀出時維持斷開之記憶胞之所有位元線BL一次進行。於該讀出中，如上所述使用電壓VC，於記憶胞導通之位元線BL中，單元電流自位元線BL流入源極線SL，於記憶胞維持斷開之位元線BL中，未流入單元電流。其次，控制電路14於用於C位準之第2次讀出中，亦將於第1次讀出時記憶胞導通之(流入單元電流之)位元線BL之電壓維持為電壓SRCCGND。藉由繼續進行感測，感測放大器模組11藉由是否流入單元電流，而判別記憶胞之閾值位準為B位準或為C位準。
2.2 1次讀出方式
使用圖6，對於針對4值單元之上位位元之讀出中應用1次讀出方式之情況進行說明。
控制電路14首先使用1次讀出進行A位準讀出。該讀出係對下位位元之讀出時導通之記憶胞之所有位元線BL一次進行。於該讀出中，首先，控制電路14對選擇字元線WL施加電壓VA，對非選擇之字元線WL施加電壓Vread。又，控制電路14將位元線BL之電壓設定為預充電電壓BLPR。藉由感測之開始，記憶胞根據其閾值位準而導通 或維持斷開。於記憶胞導通之位元線BL中，單元電流自位元線BL流入源極線SL，位元線BL之電壓大幅下降。另一方面，記憶胞維持斷開之位元線BL中未流入單元電流。感測放大器模組11藉由是否流入單元電流，而判別記憶胞之閾值位準為E位準或為A位準。
其次，控制電路14進行C位準讀出。控制電路14首先將於A位準讀出中記憶胞導通之位元線BL之電壓再次設定為預充電電壓BLPR。另一方面，控制電路14將於第1次讀出中記憶胞維持斷開之位元線BL維持為電壓SRCGND。其後，控制電路14對選擇字元線WL施加電壓VC。藉由繼續進行感測，感測放大器模組11藉由是否流入單元電流，而判別記憶胞之閾值位準為B位準或為C位準。
2.3變化例
其次，使用圖7，對圖5所示之讀出動作之變化例進行說明。於圖5所示之例中，控制電路14於A位準讀出與C位準讀出中，將記憶胞導通之位元線之電壓設定為相同電壓。另一方面，於變化例中，控制電路14於A位準讀出與C位準讀出中，將記憶胞導通之位元線BL之電壓設定為不同電壓。
即，如圖7所示，控制電路14於A位準讀出中，將於第1次讀出時記憶胞導通之位元線BL之電壓維持為電壓SRCCGND1。電壓SRCGND1具有預充電電壓BLPR與源極線電壓SRC之間之大小，且係藉由感測放大器部SA內之電壓產生電路產生。
又，控制電路14於C位準讀出中，將於第1次讀出時記憶胞導通之位元線BL之電壓維持為電壓SRCCGND2。電壓SRCGND2具有與電壓SRCGND1不同之大小，例如具有電壓SRC與電壓SRCGND1之間之大小，且係藉由感測放大器部SA內之電壓產生電路產生。
對記憶胞導通之位元線BL施加之電壓亦可為3種以上。例如，於NAND型快閃記憶體1可於一個記憶胞中保持超過4之數量之值(例如8 值)之情況下，利用3種以上之電壓SRCGND。即，於4值之情況下為了進行A位準讀出及C位準讀出而使用電壓SRCGND1、SRCGND2，同樣地，為了進行更多之位準之讀出而使用更多之電壓SRCGND。
2.4感測放大器部
其次，使用圖8，對讀出動作中之感測放大器部SA之動作進行說明。再者，於圖8中表示1次讀出時之時序圖。感測放大器部SA例如係根據來自控制電路14之各種控制信號進行動作。
如圖8中之時刻t2以前所示，首先，為了進行讀出而對位元線BL進行預充電。信號BLS、BLC、LAT、BLX成為“H”位準，又，節點INV_S為初始狀態而成為“L”位準，藉此經由pMOS電晶體44、nMOS電晶體40~43而將位元線BL預充電為例如0.5V。
此時，信號HLL亦成為“H”位準，藉此對電容器元件51進行充電，而節點SEN之電壓上升至例如2.5V左右。
其次，於時刻t2下，信號HLL成為“L”位準，而進行資料之感測。如圖8所示，信號HLL成為“L”位準，另一方面信號XXL成為“H”位準，信號INV_S成為“L”位準，信號LAT_S成為“H”位準，因此充電至電容器元件51之電荷根據流入位元線BL中之單元電流而放電。
結果為，節點SEN之電壓自2.5V下降至某電壓V1。若記憶胞所保持之資料為“1”資料，則充分大之單元電流自位元線BL流入源極線SL。因此，電壓V1亦充分變低。另一方面，若所保持之資料為“0”資料，則自位元線BL流入源極線SL之電流小。因此，電壓V1高於上述情況。
如圖所示，於時刻t3下，信號XXL成為“L”位準，電晶體46成為斷開狀態。結果為，感測到之資料被保持於節點SEN中。其後，由閂鎖SDL取得節點SEN中保持之資料。藉由以上，資料感測結束。
其次，使用圖9對電壓產生電路20進行說明。將電壓產生電路20之構成示於圖9。電壓產生電路20於讀出動作中，於節點SRCGND中產生電壓SRCGND。
如圖9所示，電壓產生電路20具有調節器21、驅動器22、及電晶體23。調節器21包含運算放大器OP1、OP2、電晶體24、及定電壓電路25。
調節器21於節點VBLL中，與驅動器22之輸入端子連接。節點VBLL經由電晶體23接地，又，經由電晶體24而與電源電壓之供給節點連接。驅動器22於節點VBLL中接收來自調節器21之電壓，且於節點SRCGND中輸出電壓SRCGND。定電壓電路25輸出某一固定之電壓。定電壓為目標電壓SRCGND。運算放大器OP1於非反轉輸入端子(+)中與節點VBLL連接，於反轉輸入端子(-)中接收參考電壓VREF1，且於輸出節點中與電晶體23之閘極連接。運算放大器OP2於非反轉輸入中與節點VBLL連接，於反轉輸入中接收參考電壓VREF1，且於輸出節點中與電晶體24之閘極連接。
當節點VBLL之電壓變為高於電壓SRCGND時，運算放大器OP1使電晶體23導通，而使節點VBLL之電壓下降。另一方面，當節點VBLL之電壓變為低於電壓SRCGND時，運算放大器OP2使電晶體24斷開，而使節點VBLL之電壓上升。如此，調節器21輸出固定之電壓SRCGND。
為了產生2個以上不同之電壓SRCGND(例如SRCGND1、SRCGND2)，而設置用以產生各電壓之調節器21。各調節器21使用定電壓電路25，產生對應之電壓SRCGND。
3.第1實施形態之效果
以下，與比較例之說明共同對上述第1實施形態之效果進行說明。
於NAND型快閃記憶體中之電流感測方式之感測放大器中，存在所選擇之位元線BL之電壓及單元電流之變動停止前之等待時間。圖5~圖7中之「BL developing」表示位元線之電壓及單元電流之變動停止前之等待時間。
例如，存在考慮到上述等待時間、源極線之電壓之上升等而進行稱為鎖定或非鎖定之位元線之控制的情況。鎖定係指記憶胞導通之位元線BL為固定為一電壓。所固定之電壓為源極線電壓SRC。2次讀出方式係用以於A位準讀出或C位準讀出中進行鎖定。又，鎖定於A位準讀出後之C位準讀出期間亦可進行。另一方面，非鎖定相當於1次讀出，於非鎖定中，於A位準讀出及C位準讀出期間均不進行鎖定。
藉由計算出於第1次讀出中導通之記憶胞，並將與該等連接之位元線鎖定，而可使記憶胞陣列內之總電流之總和降低，並且對於電流不易流入之位元線亦可高精度地讀出資料。又，藉由於C位準讀出中亦繼續進行於A位準讀出中進行之鎖定，而可抑制記憶胞陣列內之電流之消耗。然而，於鎖定時，記憶胞導通之位元線之電壓自預充電電壓變動為源極線電壓。因此，鄰接於非選擇位元線之位元線與不進行鎖定之情況相比受到更大之耦合雜訊。因此，需要直至該耦合雜訊停止而選擇位元線之電流及電壓穩定為止之等待時間。因此讀出時間較長。
另一方面，於使用非鎖定之讀出動作中，A位準讀出及C位準讀出分別於1次讀出中完成，又，於C位準讀出開始時亦不進行鎖定。因此，記憶胞導通之位元線BL之電壓變動與鎖定情況相比較小。然而，由於在C位準讀出開始時對所有位元線進行預充電，因此消耗電流較大。
如此，使用鎖定或非鎖定之任一種讀出動作均各有利弊，視情況而適當使用。
與此相對，於第1實施形態中，於2次讀出方式中之第2次讀出期間、及A位準讀出後之C位準讀出期間，記憶胞導通之位元線BL係維持為電壓SRCGND。因此，與鎖定同樣地可實現消耗電流之抑制及讀出精度之提昇。進而，於第1實施形態中，電壓SRCGND高於比較例中之源極電壓。因此，與鎖定情況相比記憶胞導通之位元線之電壓之變動之振幅較小，從而位元線之電壓及單元電流穩定前之時間較短。另一方面，於C位準讀出開始時，記憶胞導通之位元線BL之電壓SRCGND與預充電電壓BLPR之差小於非鎖定時之位元線之電壓與預充電電壓之差。因此，與非鎖定情況相比預充電所需之電流較少。如此，根據第1實施形態，可實現以較非鎖定之情況更少之電流、且以較鎖定之情況更快之速度進行讀出。
將第1實施形態與比較例之讀出動作中之讀出速度與消耗電流之不同示於圖10。於圖10中，將第1實施形態之讀出動作表述為高速鎖定。
如圖所示，使用鎖定之讀出動作讀出速度較慢，但消耗電流較小。又，使用非鎖定之讀出動作讀出速度較快，但消耗電流較大。與該等相比，第1實施形態之讀出速度具有與非鎖定之動作大致同等之速度。消耗電流雖然大於鎖定之動作，但可比非鎖定之動作小。
[第2實施形態]
其次，對第2實施形態之半導體記憶裝置進行說明。於第1實施形態中，記憶胞導通之位元線BL之電位代替對電壓SRC之節點之連接，而藉由對固定電壓SRCGND之節點之連接而固定。另一方面，於第2實施形態中，藉由電流之限制，而將記憶胞導通之位元線BL之電壓設定為高於電壓SRC之值。除以下敍述之構成及動作以外，第2實施形態之半導體記憶裝置之構成及動作與第1實施形態相同。
1.感測放大器之電流電路
首先，對感測放大器部SA之電流限制電路進行說明。如圖11所示，感測放大器部SA代替圖9中之調節器21及nMOS電晶體23，而具有電流限制電路70。電流限制電路70限制於驅動器22中流通之電流，藉由該限制，而限制自節點SRC經由感測放大器部SA及位元線BL而流入源極線SL之電流之量。電流限制電路70例如具備電流鏡電路。電流鏡電路具有nMOS電晶體57、58、及定電流源59。定電流源59及電晶體57串聯連接於電源電壓VDDSA之供給節點與接地節點之間。定電流源59供給參考電流Iref。電晶體58連接於驅動器22之輸入端與接地節點之間。電晶體57之閘極與定電流源59和電晶體57之間之連接節點、及電晶體58之閘極連接。藉由電流鏡電路，而經由電晶體58流入電流Ia。
藉由適當地設定參考電流Iref、與電晶體57、58之通道寬度W，而獲得所需之電流Ia。藉由電流Ia，而使自驅動器22流入節點SRCGND之電流之量變動，限制經由感測放大器部SA及位元線BL流入源極線SL之電流之量。電壓SRCGND最終成為與電流Ia平衡之大小。以此種方式獲得之電壓SRCGND係代替電壓SRC而施加至記憶胞導通之位元線BL。
2.資料讀出動作
使用圖12及圖13，對於針對4值單元之上位位元之讀出中應用2次讀出方式之情況進行說明。以下說明之讀出動作係藉由例如使控制電路14控制各種控制信號，而由感測放大器部SA進行。
如圖12及圖13所示，控制電路14於第2次讀出期間、及A位準讀出後之C位準讀出期間，將記憶胞導通之位元線BL電性連接於節點SRCGND。圖12及圖13分別表示節點SRCGND之電壓分別為電壓SRCGND3、SRCGND4之情況。電壓SRCGND3、SRCGND4均具有源極線電壓SRC與預充電電壓BLPR之間之大小，且SRCGND4低於 SRCGND3。
感測開始後之位元線BL之電壓之變動係基於選擇字元線之頁之資料的模式決定之。例如於一資料模式下，記憶胞斷開之位元線BL之電壓自預充電電壓BLPR之下降較少。另一方面，於另一資料模式下，記憶胞斷開之位元線BL之電壓自電壓BLPR之下降較大。圖12表示位元線BL之電壓之下降較小之實例，圖13表示位元線BL之電壓之下降較大之實例。基於此種記憶胞導通之位元線BL之電壓下降之大小不同，於圖12之實例中，節點SRCGND之電壓較大，例如為電壓SRCGND3，於圖13之實例中，節點SRCGND之電壓較小，例如為電壓SRCGND4。
包含讀出本身在內，其他方面與第1實施形態相同。
於位元線BL之電壓之下降較小之實例中，位元線BL之電壓穩定前之時間短。其原因在於記憶胞導通之位元線BL之電壓之變動較大。另一方面，於位元線BL之電壓之下降較大之實例中，位元線BL之電壓穩定前之時間長。即，基於位元線BL之電壓下降之大小，而所必需之等待時間不同。另一方面，如上所述，基於位元線BL之電壓下降之大小，而節點SRCGND之大小不同。即，所必需之等待時間之長度與節點SRCGND之電壓之大小具有相關關係。藉由該相關關係，控制電路14監視節點SRCGND之電壓之大小，基於節點SRCGND之大小，而可變更位元線BL穩定前之等待時間。藉由利用等待時間之變更之優化，而可實現高速之讀出動作。
3.第2實施形態之效果
於第2實施形態中，亦與第1實施形態同樣地，於第2次讀出期間、及A位準讀出後之C位準讀出期間，將位元線BL之電壓設定為電壓BLPR與電壓SRC之間之大小。因此，可獲得與第1實施形態相同之效果。
進而，根據第2實施形態，電壓SRCGND之大小反映位元線BL之電壓穩定前所必需之時間，監視電壓SRCGDN之大小而變更位元線BL之電壓穩定前之等待時間。藉此，可設定最佳之等待時間，從而可實現讀出動作之高速化。
[其他變化例等]
以下，對上述第1、第2實施形態之進一步之變化例等進行說明。
1.第1變化例
對第1、第2實施形態之變化例進行說明。以下，對A位準之讀出進行敍述，關於C位準之讀出亦相同。
於圖5、圖6、圖7、圖12、圖13所示之讀出動作中，記憶胞導通之位元線BL之電壓自預充電電壓BLPR開始下降後，下降至電壓SRCGND。另一方面，於第1變化例中，如圖14所示，記憶胞導通之位元線BL之電壓首先下降至源極線電壓SRC，其後，上升至電壓SRCGND。
首先，參照圖15，對第1變化例之電壓產生電路20進行說明。如圖15所示，電壓產生電路20具有箝位部26、驅動器22、及nMOS電晶體50。箝位部26包含運算放大器OP3及nMOS電晶體27，輸出電壓VSRCGND。電壓VSRCGND係供給至驅動器22。電壓VSRCGND相當於目標位元線之電壓SRCGND。
nMOS電晶體27係連接於驅動器22與節點VDDSA之間，且具有閾值電壓Vth。對運算放大器OP3之非反轉輸入端子輸入電壓VREF2，運算放大器OP3之輸出端子係連接於反轉輸入端子與nMOS電晶體27之閘極。電壓VREF2具有電壓VSRCGND與閾值電壓Vth相加之值。
藉由此種要素之連接及電壓，而運算放大器OP3以使輸出端子中之電壓維持電壓VREF2之方式發揮作用。藉此，對nMOS電晶體27之 閘極供給電壓VREF2(=電壓VSRCGND+電壓Vth)，結果為箝位部26輸出電壓VSRCGND。
如圖14所示，於第1次讀出後，於期間P1中nMOS電晶體50導通，將源極線電壓SRC供給至記憶胞導通之位元線BL。期間P1後，nMOS電晶體50斷開。因此，於期間P2中自箝位部26輸出之電壓VSRCGND經由驅動器22而供給至位元線BL。藉此，如圖14所示，可使位元線BL之電壓SRCGND暫時降低至電壓SRC，其後，上升至預充電電壓BLPR與源極線之電壓SRC之間之中間電壓。
記憶胞導通之位元線BL之電壓自源極線電壓SRC上升至電壓SRCGND之情況與自預充電電壓BLPR下降至電壓SRCGND之情況相比，存在更快穩定之情形。於此種情形時，藉由使用第1變化例，而可使記憶胞導通之位元線BL之電壓更快穩定。又，根據第1變化例，可獲得與所應用之第1或第2實施形態相同之效果。
2.第2變化例
亦可將第1、第2實施形態應用於寫入驗證。驗證係指用以檢驗是否正確地進行寫入之讀出動作。
使用圖16，對A位準之寫入驗證之動作進行說明。A位準之寫入驗證時，無須對具有E位準之閾值電壓之記憶胞進行驗證。因此，連接於具有E位準之記憶胞之位元線BL無須進行預充電。因此，控制電路14將此種位元線BL之電壓設定為電壓SRCGND。同樣地，B位準之寫入驗證時，將連接於具有E位準及A位準之記憶胞之位元線BL設定為電壓SRCGND。關於其他位準亦相同。
根據第2變化例，可獲得與所應用之第1或第2實施形態相同之效果，又，於寫入驗證之讀出中，亦可獲得第1或第2實施形態之效果。
實施形態列舉應用於可記憶2位元之資料之記憶胞之情況為例進行說明，但亦可應用於可記憶1位元或n位元(n為3以上之自然數)之資 料之記憶胞。
又，本實施形態並不限定於三維積層型NAND型快閃記憶體，可應用於所有其他NAND型快閃記憶體。又，各實施形態可以分別單獨實施，亦可組合能夠組合之複數個實施形態而實施。
再者，於各實施形態及變化例中，
(1)於讀出動作中，對A位準之讀出動作中所選擇之字元線施加之電壓例如為0V~0.55V之間。並不限定於此，亦可設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V，0.5V~0.55V中之任一者之間。
對B位準之讀出動作中所選擇之字元線施加之電壓例如為1.5V~2.3V之間。並不限定於此，亦可設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V中之任一者之間。
對C位準之讀出動作中所選擇之字元線施加之電壓例如為3.0V~4.0V之間。並不限定於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V中之任一者之間。
作為讀出動作之時間(tR)，例如亦可設為25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作包含編程動作與驗證動作。於寫入動作中，對編程動作時所選擇之字元線最初施加之電壓例如為13.7V~14.3V之間。並不限定於此，例如亦可設為13.7V~14.0V、14.0V~14.6V中之任一者之間。亦可改變對寫入第奇數根字元線時所選擇之字元線最初施加之電壓、與對寫入第偶數根字元線時所選擇之字元線最初施加之電壓。
當將編程動作設為ISPP方式(Incremental Step Pulse Program，增量步幅脈衝編程)時，作為升壓之電壓，例如可列舉0.5V左右。
作為對非選擇之字元線施加之電壓，例如亦可設為6.0V~7.3V 之間。並不限定於該情況，例如可設為7.3V~8.4V之間，亦可設為6.0V以下。
亦可根據非選擇之字元線為第奇數根字元線或為第偶數根字元線，如改變施加之通道電壓。
作為寫入動作之時間(tProg)，例如亦可設為1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於抹除動作中，對形成於半導體基板上部、且上方配置有上述記憶胞之井最初施加之電壓例如為12V~13.6V之間。並不限定於該情況，例如亦可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
作為抹除動作之時間(tErase)，例如亦可設為3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造為於半導體基板(矽基板)上具有經由膜厚為4~10nm之隧道絕緣膜而配置之電荷儲存層。該電荷儲存層可設為膜厚為2~3nm之SiN、或SiON等絕緣膜與膜厚為3~8nm之多晶矽之積層構造。又，多晶矽中亦可添加Ru等金屬。於電荷儲存層上具有絕緣膜。該絕緣膜例如具有夾於膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜中的膜厚為4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上經由膜厚為3~10nm之功函數調整材料而形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用材料可使用TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，可以於記憶胞間形成氣隙。
對本發明之若干個實施形態進行了說明，但該等實施形態係作 為例而提出者，並不意圖限定發明之範圍。該等實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，同樣包含於專利申請範圍所記載之發明及其均等之範圍內。
BL‧‧‧位元線
WL‧‧‧字元線

Claims (11)

  1. 一種半導體記憶裝置，其具備：記憶胞；位元線，其電性連接於上述記憶胞之一端；源極線，其電性連接於上述記憶胞之另一端；及感測放大器，其電性連接於上述位元線；且上述感測放大器於藉由第1讀出而自上述記憶胞讀出第1資料時，於上述第1讀出後進行之第2讀出中，將上述位元線之電壓設定為上述位元線之預充電電壓與上述源極線之電壓之間的第1電壓。
  2. 如請求項1之半導體記憶裝置，其中上述感測放大器係將上述第1電壓設定為低於上述位元線之預充電電壓，且高於上述源極線之電壓。
  3. 如請求項1或2之半導體記憶裝置，其中上述感測放大器於上述第2讀出時，對讀出對象之位元線供給上述預充電電壓，且對非讀出對象之位元線供給上述第1電壓。
  4. 如請求項1之半導體記憶裝置，其中上述感測放大器於進行上述第2讀出後，自可記憶第2資料之上述記憶胞讀出上述第2資料時，連續地進行第3讀出與第4讀出；且於藉由上述第3讀出而自上述記憶胞讀出上述第2資料時，於上述第3讀出後進行之上述第4讀出中，將上述位元線之電壓設定為上述位元線之預充電電壓與上述源極線之電壓之間的第2電壓。
  5. 如請求項4之半導體記憶裝置，其中上述感測放大器係將上述第2電壓設定為低於上述位元線之預充電電壓，且高於上述源極線 之電壓。
  6. 如請求項4或5之半導體記憶裝置，其中上述第2電壓與上述第1電壓相同。
  7. 如請求項4或5之半導體記憶裝置，其中上述第2電壓低於上述第1電壓。
  8. 如請求項1或2之半導體記憶裝置，其中上述感測放大器於上述第2讀出時，使上述位元線之電壓先下降至上述源極線之電壓，其後上升至上述第1電壓。
  9. 如請求項1或2之半導體記憶裝置，其中上述感測放大器具有電壓產生電路，上述電壓產生電路對上述位元線供給上述第1電壓。
  10. 如請求項1或2之半導體記憶裝置，其中上述感測放大器具有電流限制電路，上述電流限制電路藉由限制流入上述位元線之電流，而設定上述第1電壓。
  11. 如請求項1或2之半導體記憶裝置，其中上述第1、第2讀出係於寫入上述第1資料後，檢驗上述第1資料是否已寫入上述記憶胞中。
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