CN113517006A - 提供小摆动电压感测的感测放大器架构 - Google Patents

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Abstract

本发明题为“提供小摆动电压感测的感测放大器架构”。本发明提出了一种感测放大器架构，该感测放大器架构由于能够感测通态存储器单元与断态存储器单元之间的较小电压摆动而可减少感测时间。该感测放大器包括感测电容器，该感测电容器在一侧上可连接到多个位线并且在另一侧上可连接到主感测放大器区段。该主区段包括由一对反相器形成的锁存器，该锁存器具有连接到电容器的输入以及由第三反相器连接到电容器的另一侧的输出。为了对锁存器进行预充电，短接输入和输出节点，然后连接电容器以基于所选择的存储器单元是通态还是断态来通过所选择的存储器单元使电容器放电。用于每个位线的编程数据锁存器可将位线偏置到编程使能或编程禁止电平。

Description

提供小摆动电压感测的感测放大器架构
背景技术
半导体存储器广泛用于各种电子设备，诸如蜂窝电话、数码相机、个人数字助理、医疗电子器件、移动计算设备、服务器、固态驱动器、非移动计算设备和其他设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。
附图说明
图1A是存储器设备的功能框图。
图1B是描绘存储器结构的一个示例的框图。
图2是描绘存储器系统的一个实施方案的框图。
图3是单片三维存储器结构的一个实施方案的一部分的透视图。
图4是多个NAND串的示意图。
图5描绘了具有竖直交叉点结构的三维存储器阵列的一部分的各种实施方案。
图6描绘了每单元三位的实施方案中的阈值电压分布。
图7A是描述用于编程/写入的过程的一个实施方案的流程图。
图7B是描述用于将数据编程/写入到与公共字线连接的存储器单元中的过程的一个实施方案的流程图。
图7C描绘了编程/写入和验证操作期间的字线电压。
图8是描述用于从非易失性存储器单元读取数据的过程的一个实施方案的流程图。
图9示出了连接到所选择的存储器单元的感测放大器架构的示例。
图10是示出用于感测操作的图9的感测放大器电路的操作的一个实施方案的流程图。
图11是示出涉及相对于图9和图10描述的读取过程的一些时序的一组波形。
图12是感测裕度曲线图以示出图9的感测放大器结构中的感测节点上的电压摆动。
图13是感测裕度曲线图以示出如图12中的感测节点上的电压摆动，但电压摆动更大。
图14是使用通态存储器单元与断态存储器单元之间的小电压摆动来确定所选择的存储器单元的数据状态的感测放大器架构的一个实施方案的高级框图。
图15是图14的感测放大器的实施方案的更详细示意图。
图16提供了有关图15的SDL区段的附加细节。
图17至图19提供了有关图14和图15的感测放大器结构的主SA区段及其操作的更多细节。
图20是使用图14至图19的感测放大器结构的感测操作的一个实施方案的流程图。
图21是用于传输和写入数据以便使用图14至图19的感测放大器结构进行编程操作的一个实施方案的流程图。
图22是示出向SDL区段的编程锁存器中的数据传输的一组波形。
图23是示出编程验证操作的实施方案的一组波形。
具体实施方式
存储器电路的性能方面的重要因素是存储器单元可被感测的速度。感测操作既用于数据读取操作，也用于验证操作以便写入数据和擦除数据。因此，感测时间方面的任何改善均可显著提升存储器性能，特别是在确定存储器单元的数据状态可涉及多个感测操作的多状态存储器设备中。
为了提升存储器性能，提出了适用于存储器电路的感测放大器架构，该感测放大器架构由于能够感测因通态存储器单元与断态存储器单元之间的差异引起的较小电压摆动而可减少感测时间。感测电容器连接到内部位线，该内部位线可通过对应选择开关连接到一个或多个位线中的每一个位线。锁存器连接在感测电容器的另一侧上。锁存器包括一对反相器，其中的第一反相器具有连接到电容器的其输入，并且其中的第二反相器具有连接到锁存器的第一反相器的输出的其输入。锁存器的第二反相器的输出连接到锁存器的第一反相器的输入。第一反相器锁存器的输出/第二反相器锁存器的输入处的节点可连接到数据总线以便从锁存器传输出读取数据并且将编程数据传输到锁存器中。锁存器的第一反相器被配置为具有大于一的增益，使得其输入上的电压电平被放大，从而允许内部位线上的相对较小电压摆动被放大并锁存在第一反相器的输出节点上，第一反相器的输出节点也是锁存器的输出节点。附加第三反相器具有连接到锁存器的输出节点的其输入以及连接到内部位线的其输出节点以将锁存器上的输出电平反馈回到内部位线。
在感测操作中，无论是对于数据读取还是验证而言，都对内部位线和锁存器进行预充电。在对锁存结构进行预充电时，锁存器的输入短接到锁存器的输出，诸如通过使用连接在锁存器的第一反相器的输入与输出之间的开关。在预充电之后，内部位连接到所选择的存储器单元，使得其可以以基于所选择的存储器单元的导通性的速率放电。在感测间隔内放电之后，反相器可放大内部位线上的所得电压摆动的电平并且放大和锁存该结果。
感测放大器结构还可具有与可连接到感测放大器的每个位线相关联的编程数据锁存器。在写入操作中，可将每个位线的写入数据顺序地传输到主感测放大器区段的数据锁存器中，然后经由第三反相器传输到内部位线，并且通过对应位线选择开关从内部位线传输到与感测放大器相关联的位线中的一个位线的编程数据锁存器。然后可使用相关联的位线的编程数据锁存器中的写入数据来将位线偏置到编程使能或编程禁止电压电平，之后可将编程脉冲施加到用于所选择的存储器单元的字线。
图1A至图5描述了可用于实现本文提出的技术的存储器系统的示例。图1A是示例性存储器系统100的功能框图。在一个实施方案中，图1A中描绘的部件是电路。存储器系统100包括一个或多个存储器管芯108。一个或多个存储器管芯108可以是完整存储器管芯或部分存储器管芯。在一个实施方案中，每个存储器管芯108包括存储器结构126、控制电路110和读/写电路128。存储器结构126能够经由行解码器124由字线来寻址，并且经由列解码器132由位线来寻址。行解码器124可包括驱动器和其他元件以针对不同存储器操作来偏置字线。读/写电路128包括多个感测块150，包括SB1、SB2、…、SBp(感测电路)，并且允许存储器单元的页面被并行地读取或编程，其中页面是数据被写入和/或读取的单元。物理页面是数据可被同时写入和/或读取到其中的多个单元的物理单元，并且逻辑页面是写入到物理页面中的数据的对应逻辑单元。下文给出了有关可在感测块150(包括SB1、SB2、…、SBp)中使用的感测放大器电路的更多细节。
在一些系统中，控制器122被包括在与一个或多个存储器管芯108相同的封装(例如，可移动存储卡)中。然而，在其他系统中，控制器可与存储器管芯108分开。在一些实施方案中，控制器将位于不同于存储器管芯108的管芯上。在一些实施方案中，一个控制器122将与多个存储器管芯108通信。在其他实施方案中，每个存储器管芯108具有其自己的控制器。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器122和一个或多个存储器管芯108之间传输。在一个实施方案中，存储器管芯108包括连接到线路118的一组输入和/或输出(I/O)引脚。
控制电路110与读/写电路128配合以在存储器结构126上执行存储器操作(例如，写入、读取等)，并且包括状态机112、芯片上地址解码器114，以及功率控制电路116。状态机112提供存储器操作的管芯级控制。在一个实施方案中，状态机112可由软件编程。在其他实施方案中，状态机112不使用软件并且完全地在硬件(例如，电路)中实现。在其他实施方案中，状态机112可以被可编程的微控制器替换。控制电路110还包括缓冲器，诸如寄存器、ROM熔丝和用于存储默认值诸如基极电压和其他参数的其他存储设备。
芯片上地址解码器114将主机140或控制器122使用的地址之间的地址接口提供给解码器124和解码器132使用的硬件地址。功率控制模块116控制在存储器操作期间提供给字线和位线的功率和电压。功率控制模块116可以包括用于产生电压的电荷泵。感测块包括位线驱动器。
状态机112和/或控制器122(或等效功能电路)与图2中描绘的其他电路的全部或子集的结合可以认为是执行本文描述的功能的控制电路的一部分。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可包括处理器、FGA、ASIC、集成电路或其他类型的电路。
(芯片上或芯片外)控制器122(在一个实施方案中为电路)可包括一个或多个处理器122c、ROM 122a、RAM 122b、存储器接口(MI)122d和主机接口(HI)122e，所有这些都是互相连接的。存储设备(ROM 122a、RAM 122b)存储诸如一组指令(包括固件)的代码(软件)，并且一个或多个处理器122c可操作以执行该组指令来提供本文描述的功能。另选地或除此之外，一个或多个处理器122c可从存储器结构中的存储设备访问代码，诸如连接到一个或多个字线的存储器单元的保留区域。RAM 122b可以用于存储针对控制器122的数据，包括高速缓存程序数据。与ROM 122a、RAM 122b和处理器122c通信的存储器接口122d是在控制器122与一个或多个存储器管芯108之间提供电接口的电路。例如，存储器接口122d可改变信号的格式或定时、提供缓冲区、与浪涌隔离、锁存I/O等。一个或多个处理器122c可通过存储器接口122d向控制电路110(或存储器管芯108的另一个部件)下命令。主机接口122e提供与主机140数据总线120的电接口，以便从主机140接收命令、地址和/或数据以向主机140提供数据和/或状态。
在一个实施方案中，存储器结构126包括非易失性存储器单元的三维存储器阵列，其中多个存储器级形成在单个衬底(诸如晶圆)上方。存储器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有源区域。在一个示例中，非易失性存储器单元包括具有电荷捕获材料的竖直NAND串，诸如例如在美国专利9,721,662中所述的，该专利全文以引用方式并入本文。
在另一个实施方案中，存储器结构126包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮栅的NAND闪存存储器单元，诸如例如在美国专利9,082,502中所述的，该专利全文以引用方式并入本文。也可使用其他类型的存储器单元(例如，NOR型闪存存储器)。
包括在存储器结构126中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器技术可用于形成存储器结构126。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。适用于存储器结构126的存储器单元的技术的其它示例包括ReRAM存储器、磁阻存储器(例如，MRAM、自旋转移扭矩MRAM、自旋轨道扭矩MRAM)、相变存储器(例如，PCM)等。用于存储器结构126的存储器单元架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列等等。
ReRAM、或PCMRAM、交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
磁阻存储器(MRAM)通过磁存储元件存储数据。元件由两个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来存储内存。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。
相变存储器(PCM)利用了硫属化合物玻璃的独特性能。一个实施方案使用GeTe-Sb2Te3超晶格通过仅利激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可以通过阻止存储器单元接收光来抑制存储器单元。在其他实施方案中，PCM存储器的存储器单元可具有通过使用电流脉冲来设定或重置的其数据状态。应当注意，在该文件中使用“脉冲”不需要正方形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。
本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
图1B描绘了存储器结构126的示例。在一个实施方案中，存储器单元阵列被分成多个平面。在图1B的示例中，存储器结构126被分成两个平面：平面141和平面142。在其他实施方案中，可使用多于或少于两个平面。在一些实施方案中，每个平面被分成多个存储器擦除块(例如，块0–1023或另一个量)。在某些存储器技术(例如，2D/3D NAND和其他类型的闪存存储器)中，存储器擦除块是用于擦除操作的存储器单元的最小单元。即，每个擦除块包含在单个擦除操作中被一起擦除的最小数量的存储器单元。也可使用其他擦除单元。在实现本文要求保护的解决方案的其他实施方案中使用的其他存储器技术(例如，MRAM、PCM等)中，可在没有擦除操作的情况下覆写存储器单元，因此擦除块可不存在。
每个存储器擦除块包括许多存储器单元。存储器擦除块的设计、尺寸和组织取决于存储器结构126的架构和设计。如本文所用，存储器擦除块是共享字线和位线的一组连续存储器单元；例如，图1B的擦除块i包括共享字线WL0_i、WL1_i、WL2_i和WL3_i并且共享位线BL0-BL69,623的存储器单元。
在一个实施方案中，存储器擦除块(参见块i)包含经由位线(例如，位线BL0–BL69,623)和字线(WL0、WL1、WL2、WL3)来访问的一组NAND串。图1B示出了串联连接而形成NAND串的四个存储器单元。尽管四个单元被描绘为包括在每个NAND串中，但是可使用多于或少于四个(例如，16、32、64、128、256个或另一数量的存储器单元可位于NAND串上)。每个NAND串的一个端子经由漏极选择栅极来连接到对应位线，并且另一个端子经由源极选择栅极来连接到源极线。尽管图1B示出了69,624个位线，但是也可使用不同数量的位线。
每个存储器擦除块和/或每个存储器存储单元通常被分成多个页面。在一个实施方案中，页面是编程/写入单元和读取单元。也可使用其他编程单元。一个或多个页的数据通常存储在一行存储器单元中。例如，一个或多个页的数据可存储在连接到公共字线的存储器单元中。页面包括用户数据和开销数据(也称为系统数据)。开销数据通常包括标头信息以及已从扇区的用户数据计算出的纠错码(ECC)。控制器(或其他部件)在数据被写入到阵列中时计算ECC，并且还在从阵列读取数据时检查它。在一个实施方案中，页面包括存储在连接到公共字线的所有存储器单元中的数据。
在上文所讨论的示例中，擦除单元是存储器擦除块并且编程和读取单元是页面。也可使用其他操作单元。可按一次一个字节、1K字节、512K字节等的方式存储/写入/编程、读取或擦除数据。本文所述要求保护的解决方案不需要特定操作单元。在一些示例中，该系统以相同操作单元编程、擦除和读取。在其他实施方案中，该系统以不同操作单元编程、擦除和读取。在一些示例中，该系统编程/写入和擦除，而在其他示例中，该系统仅需要编程/写入，不需要擦除，因为该系统可编程/写入0和1(或其他数据值)并因此可覆写先前存储的信息。
如本文所用，存储器存储单元是表示将数据存储/写入/编程到存储器结构126中的存储器技术的操作的最小存储单元的存储器单元组。例如，在一个实施方案中，存储器存储单元是尺寸被设定为保持4KB数据的页面。在某些实施方案中，完整存储器存储单元的尺寸被设定为匹配整个一行存储器结构126中的物理存储器单元的数量。在一个实施方案中，不完整存储器存储单元具有比完整存储器存储单元更少的物理存储器单元。
图2是示例性存储器系统100的框图，其描绘了控制器122的一个实施方案的更多细节。如本文所用，闪存存储器控制器是管理存储在闪存存储器上的数据并且与主机诸如计算机或电子设备通信的设备。除了本文描述的特定功能外，闪存存储器控制器可以具有各种功能。例如，闪存存储器控制器可以格式化闪存存储器以确保存储器正常运行、映射出坏的闪存存储器单元，并分配备用存储器单元以替换日后的故障单元。备用单元中的部分备用单元可以用来容纳固件以操作闪存存储器控制器并实现其他特征。在操作中，当主机需要从闪存存储器读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(或者，主机可以提供物理地址)。闪存存储器控制器还可执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并且重用完整块)。
控制器122和非易失性存储器管芯108之间的接口可以是任何合适的闪存接口，诸如切换模式200、400或800。在一个实施方案中，存储器系统100可为基于卡的系统，诸如安全数字(SD)或微型安全数字(micro-SD)卡。在另选的实施方案中，存储器系统100可为嵌入式存储器系统的一部分。例如，闪存存储器可以嵌入在主机内。在其他示例中，存储器系统100可以是固态驱动器(SSD)的形式。
在一些实施方案中，非易失性存储器系统100包括控制器122与非易失性存储器管芯108之间的单个沟道，本文描述的主题不限于具有单个存储器沟道。例如，在一些存储器系统架构中，控制器和存储器管芯之间存在2、4、8个或更多个沟道，取决于控制器的能力。在本文描述的任何实施方案中，即使在附图中示出单个信道，控制器和存储器管芯之间也可以存在超过一个单个信道。
如图2所描绘，控制器122包括与主机交接的前端模块208、与一个或多个非易失性存储器管芯108交接的后端模块210、以及执行现在将详细地描述的功能的各种其他模块。
图2中描绘的控制器122的部件可以采用例如设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)、可由通常执行相关功能中的特定功能的(微)处理器或处理电路执行的程序代码(例如，软件或固件)的一部分、或与较大系统交接的独立硬件或软件部件的形式。例如，每个模块可包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。另选地或除此之外，每个模块可包括存储在处理器可读设备(例如，存储器)中的软件，以对处理器进行编程，以使控制器122执行本文所述的功能。图2中描绘的架构是可以(或可以不)使用图1A中描绘的控制器122的部件(即，RAM、ROM、处理器、接口)的一个示例性具体实施。
再次参考控制器122的模块，缓冲区管理器/总线控制器214管理随机存取存储器(RAM)216中的缓冲区，并且控制控制器122的内部总线仲裁。只读存储器(ROM)218存储系统引导代码。虽然图2中被示为与控制器122分开地定位，但是在其他实施方案中，RAM 216和ROM 218中的一者或两者可以位于控制器内。在又其他实施方案中，RAM和ROM的部分可以位于控制器122内和控制器之外。此外，在一些具体实施中，控制器122、RAM 216和ROM 218可位于分离的半导体管芯上。
前端模块208包括提供与主机或下一级存储控制器的电接口的主机接口220和物理层接口(PHY)222。可以取决于所使用的存储器的类型来选择主机接口220的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤通道、USB、PCIe以及NVMe。主机接口220通常便于数据、控制信号和定时信号的传送。
后端模块210包括错误校正代码(ECC)引擎224，该ECC引擎对从主机接收的数据字节进行编码，并且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器226生成命令序列，诸如编程命令序列和擦除命令序列，以传输到非易失性存储器管芯108。独立管芯的冗余阵列(RAID)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可用作写入到非易失性存储器系统100中的数据的附加级的完整性保护。在一些情况下，RAID模块228可以是ECC引擎224的一部分。需注意，RAID奇偶校验可以作为额外的一个或多个管芯添加，如公共名称所暗示的那样，但也可以在存在的管芯内添加，例如，作为额外的平面、或额外的块、或块内的额外WL。存储器接口230向非易失性存储器管芯108提供命令序列并从非易失性存储器管芯108接收状态信息。在一个实施方案中，存储器接口230可以是双倍数据速率(DDR)接口，诸如切换模式200、400或800接口。闪存控制层232控制后端模块210的整体操作。
一个实施方案包括写入/读取管理器236，该写入/读取管理器可用于管理(与存储器管芯上的电路结合)存储器单元的写入和读取。在一些实施方案中，写入/读取管理器236执行下述流程图中描绘的过程。
图2所示的系统100的附加部件包括媒体管理层238，该媒体管理层执行非易失性存储器管芯108的存储器单元的磨损均衡。系统100还包括其他分立部件240，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器122交接的其他部件。在另选的实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲区管理/总线控制器214中的一者或多者是控制器122中不必要的任选部件。
闪存转换层(FTL)或媒体管理层(MML)238可被集成为可处理闪存错误并与主机交接的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地讲，MML 238可包括存储器设备固件中的算法，该算法将来自主机的写入转换为向管芯108的存储器结构126的写入。可能需要MML 238，因为：1)存储器可能具有有限的耐久性；2)存储器结构126可以只写入多个页面；并且/或者3)除非将存储器结构126作为块擦除，否则可不写入该存储器结构。MML 238理解存储器结构126的这些潜在限制，这些限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为向存储器结构126中的写入。可以使用MML 238来识别和记录不稳定位。该不稳定位的记录可用于评估块和/或字线(字线上的存储器单元)的健康状况。
控制器122可以与一个或多个存储器管芯108进行交接。在一个实施方案中，控制器122和多个存储器管芯(一起包括非易失性存储系统100)实现固态驱动器(SSD)，其可以模拟、替换或代替主机(如NAS设备)内、膝上型电脑中、平板电脑中、服务器中等的硬盘驱动器使用。附加地，SSD不需要作为硬盘驱动器工作。
非易失性存储系统的一些实施方案将包括连接至一个控制器122的一个存储器管芯108。然而，其他实施方案可以包括与一个或多个控制器122通信的多个存储器管芯108。在一个示例中，多个存储器管芯可以被分组为一组存储器封装件。每个存储器封装件包括与控制器122通信的一个或多个存储器管芯。在一个实施方案中，存储器封装件包括其上安装有一个或多个存储器管芯的印刷电路板(或类似结构)。在一些实施方案中，存储器封装件可以包括模制材料以包封存储器封装件的存储器管芯。在一些实施方案中，控制器122在物理上与任何存储器封装件分离。
图3是包括多个存储器单元的单片三维存储器结构126的一个示例性实施方案的一部分的透视图。例如，图3示出了一个存储器块的一部分。所描绘的结构包括一组位线BL，其位于交替的介电层和导电层的堆叠上方。出于示例性目的，将介电层中的一个标记为D，并且将导电层(也被称为字线层)中的一个标记为W。交替的介电层和导电层的数量可以基于特定具体实施要求而变化。一组实施方案包括在108个至216个之间的交替的介电层和导电层，例如，96个数据字线层、8个选择层、4个虚设字线层以及108个介电层。也可以使用多于或少于108至216个层。如将在下面所说明，交替的介电层和导电层被局部互连LI(隔离区)分成四个“指状部”。图3仅示出了两个指状部和两个局部互连LI。源极线层SL位于交替的介电层和字线层下方。在交替的介电层和导电层的堆叠中形成存储器孔。例如，存储器孔被标记为MH。需注意，在图3中，介电层被描绘为透视图，使得读者可以看到位于交替的介电层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷捕集层的材料填充存储器孔以形成存储器单元的竖直列来形成NAND串。每个存储器单元可以存储一个或多个数据位。针对图4来提供三维单片存储器结构126的更多细节。
图4描绘了示例性3D NAND结构并且示出了跨整个块延伸的物理字线WLL0至WLL47。图4的结构可对应于图1B的块中的一个块的一部分，包括位线311、312、313、314、…、319。在该块内，每个位线连接到四个NAND串。漏极侧选择线SGD0、SGD1、SGD2和SGD3用于确定四个NAND串中的哪一个连接到相关联的位线。还可以考虑将该块划分成四个子块SB0、SB1、SB2和SB3。子块SB0对应于由SGD0和SGS0控制的竖直NAND串，子块SB1对应于由SGD1和SGS1控制的竖直NAND串，子块SB2对应于由SGD2和SGS2控制的竖直NAND串，并且子块SB3对应于由SGD3和SGS3控制的竖直NAND串。
图5示出了可用于图1A的结构126的另一个存储器结构。图5示出了三维竖直交叉点结构，字线仍水平地延伸，并且位线被取向成在竖直方向上延伸。
图5描绘了单片三维存储器阵列结构126的一部分的一个实施方案，其包括位于第二存储器级410下方的第一存储器级412。如所描绘的，局部位线LBL11-LBL33沿第一方向(即，竖直方向)布置，并且字线WL10-WL23沿与第一方向垂直的第二方向布置。单片三维存储器阵列中的竖直位线的该布置是竖直位线存储器阵列的一个实施方案。如所描绘的，设置在每个局部位线与每个字线的交点之间的是特定存储器单元(例如，存储器单元M111设置在局部位线LBL11与字线WL10之间)。该结构可与多个不同存储器单元结构一起使用。在一个示例中，特定存储器单元可包括浮栅设备或电荷俘获设备(例如，使用氮化硅材料)。在另一个示例中，特定存储器单元可以包括可逆电阻切换材料、金属氧化物、相变存储器(PCM)材料或ReRAM材料。全局位线GBL1-GBL3沿与第一方向和第二方向两者垂直的第三方向布置。一组位线选择设备(例如，Q11-Q31)诸如竖直薄膜晶体管(VTFT)(可用于选择一组局部位线(例如，LBL11-LBL31)。如所描绘的，位线选择设备Q11-Q31用于选择局部位线LBL11-LBL31并且使用行选择线SG1将局部位线LBL11-LBL31连接到全局位线GBL1-GBL3。类似地，位线选择设备Q12-Q32用于使用行选择线SG2将局部位线LBL12-LBL32选择性地连接到全局位线GBL1-GBL3，并且位线选择设备Q13-Q33用于使用行选择线SG3将局部位线LBL13-LBL33选择性地连接到全局位线GBL1-GBL3。
参考图5，由于每个局部位线仅使用单个位线选择设备，因此只有特定全局位线的电压可以施加到对应的局部位线。因此，当第一组局部位线(例如，LBL11-LBL31)偏置到全局位线GBL1-GBL3时，其他局部位线(例如，LBL12-LBL32和LBL13-LBL33)也必须被驱动到相同的全局位线GBL1-GBL3或被浮置。在一个实施方案中，在存储器操作期间，通过将每个全局位线连接到一个或多个局部位线，将存储器阵列内的所有局部位线首先偏置到未选位线电压。在局部位线被偏置到未选位线电压之后，仅将第一组局部位线LBL11-LBL31经由全局位线GBL1-GBL3偏置到一个或多个选定位线电压，而其他局部位线(例如，LBL12-LBL32和LBL13-LBL33)被浮置。一个或多个选定位线电压可以对应于例如读取操作期间的一个或多个读取电压或者编程操作期间的一个或多个编程电压。
以上所论述的存储器系统可被擦除、编程/写入和读取。在成功编程过程结束时，在适当时，存储器单元的阈值电压应当在用于编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元的阈值电压(Vt)的分布内。图6示出了当每个存储器单元以多级单元(MLC)格式存储多于一位数据(在这种情况下为三位数据)时存储器单元阵列的示例性阈值电压分布。然而，其他实施方案可以使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位数据、四位数据或五位数据)。图6示出了八个阈值电压分布，其对应于八个数据状态。第一阈值电压分布(数据状态)S0表示被擦除的存储器单元。其他七个阈值电压分布(数据状态)S1至S17表示被编程的存储器单元，并且因此也被称为经编程的状态。每个阈值电压分布(数据状态)对应于一组数据位的预确定值。编程到存储器单元中的数据与该单元的阈值电压电平之间的具体关系取决于该单元所采纳的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配到阈值电压范围，使得如果存储器的阈值电压错误地移位到其相邻物理状态，那么将仅影响一个位。
图6还示出了七个读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6以及Vr7，以用于从存储器单元读取数据。通过测试(例如，执行感测操作)给定存储器单元的阈值电压是高于还是低于七个读取参考电压，系统可以确定存储器单元所处于的数据状态(即，S0、S1、S2、S3、…)。
图6还示出了七个验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7。当将存储器单元编程为数据状态S1时，系统将测试这些存储器单元是否具有大于或等于Vv1的阈值电压。当将存储器单元编程为数据状态S2时，系统将测试存储器单元是否具有大于或等于Vv2的阈值电压。当将存储器单元编程为数据状态S3时，系统将确定存储器单元是否具有大于或等于Vv3的阈值电压。当将存储器单元编程为数据状态S4时，系统将测试这些存储器单元是否具有大于或等于Vv4的阈值电压。当将存储器单元编程为数据状态S5时，系统将测试这些存储器单元是否具有大于或等于Vv5的阈值电压。当将存储器单元编程为数据状态S6时，系统将测试这些存储器单元是否具有大于或等于Vv6的阈值电压。当将存储器单元编程为数据状态S7时，系统将测试这些存储器单元是否具有大于或等于Vv7的阈值电压。
在被称为全序列编程的一个实施方案中，存储器单元可从擦除的数据状态S0直接编程到编程数据状态S1至S7中的任一种。例如，可首先擦除要被编程的存储器单元的群体，使得该群体中的所有存储器单元处于擦除数据状态S0。然后，使用编程过程来将存储器单元直接编程到数据状态S1、S2、S3、S4、S5、S6和/或S7中。例如，虽然一些存储器单元正在从数据状态S0编程到数据状态S1，但其他存储器单元正在从数据状态S0编程到数据状态S2和/或从数据状态S0编程到数据状态S3，以此类推。图6的箭头表示全序列编程。除了全序列编程之外，本文所述的技术还可与其他类型的编程(包括但不限于多级编程/多相编程)一起使用。在一些实施方案中，数据状态S1至S7可重叠，其中控制器122依赖ECC来识别要存储的正确数据。
图7A是描述由控制器122执行的用于编程的过程的一个实施方案的流程图。在一些实施方案中，主机可以执行控制器的功能，而不是具有专用控制器。在步骤702中，控制器122将指令发送到一个或多个存储器管芯108以对数据进行编程。在步骤704中，控制器122将一个或多个地址发送到一个或多个存储器管芯108。一个或多个逻辑地址指示在何处对数据进行编程。在步骤706中，控制器122将要编程的数据发送到一个或多个存储器管芯108。在步骤708中，控制器122从一个或多个存储器管芯108接收该编程的结果。示例性结果包括成功地对数据进行编程、表明编程操作失败的指示以及表明数据已经被编程但在不同位置处的指示，或者其他结果。在步骤710中，响应于在步骤708中接收到的结果，控制器122更新其维护的系统信息。在一个实施方案中，系统维护指示每个块的状态信息的数据表。该信息可以包括逻辑地址到物理地址的映射、哪些块/字线打开/关闭(或部分地打开/关闭)、哪些块/字线是坏的等。
在一些实施方案中，在步骤702之前，控制器122将会接收主机数据和来自主机的编程指令，并且控制器将会运行ECC引擎224以从主机数据创建码字，如本领域中已知。这些码字是在步骤706中传输的数据。控制器122(例如，写入/读取管理器236)还可在存储器中对数据进行编程之前对数据进行加扰。
图7B是描述用于编程的过程的一个实施方案的流程图。图7B的过程由存储器管芯响应于图7A的步骤(即，响应于来自控制器122的指令、数据和地址)而执行。在一个示例性实施方案中，图7B的过程在状态机112的指引下使用上面讨论的一个或多个控制电路(参见图1)在存储器管芯108上执行。图7B的过程也可以用来实现上面讨论的全序列编程。图7B的过程也可以用来实现多阶段编程过程的每个阶段。
通常，在编程操作期间(经由所选择的字线)施加到控制栅极的编程电压被施加为一系列编程脉冲。在编程脉冲之间的是一组验证脉冲以执行验证。在许多具体实施中，编程脉冲的幅值随每个连续脉冲而增大预确定的步长。在图7B的步骤770中，将编程电压(Vpgm)初始化为起始幅值(例如，约12V至16V，或另一个合适的电平)，并且将由状态机112维持的编程计数器PC初始化为1。在步骤772中，将编程信号Vpgm的编程脉冲施加到所选择的字线(被选择用于编程的字线)。在一个实施方案中，被同时地编程的一组存储器单元全部都连接到同一字线(所选择的字线)。未选择的字线接收一个或多个升压电压(例如，约7伏至11伏)以执行本领域中已知的升压方案。如果存储器单元应当进行编程，那么对应位线接地。另一方面，如果存储器单元应当保持在其当前阈值电压，那么对应位线连接到Vdd以禁止编程。在步骤772中，将编程脉冲同时地施加到连接到所选择的字线的所有存储器单元，使得同时地对连接到所选择的字线的所有存储器单元进行编程。也就是说，它们在同一时间上或在重叠时间期间(两者都被视为是同时的)进行编程。以此方式，除非已经将它们锁定以阻止进行编程，否则连接到选定的字线的所有存储器单元将同时地具有其阈值电压变化。
在步骤774中，使用一组适当验证参考电压以执行一个或多个验证操作来验证适当存储器单元。在一个实施方案中，通过应用被选择用于编程的存储器单元的阈值电压是否已经达到适当验证参考电压的测试来执行验证过程。
在步骤776中，确定是否所有存储器单元都已经达到其目标阈值电压(通过)。若是如此，那么编程过程完成并是成功的，因为所有选择的存储器单元都被编程并验证了其目标状态。在步骤778中，报告“通过”状态。如果在776中确定不是所有存储器单元都已经达到其目标阈值电压(失败)，那么编程过程将继续到步骤780。
在步骤780中，该系统对尚未达到其相应的目标阈值电压分布的存储器单元的数量进行计数。即，该系统对目前为止验证过程已经失败的存储器单元的数量进行计数。该计数可以由状态机、控制器或其他逻辑来完成。在一个具体实施中，感测块中的每个感测块将存储其相应的单元的状态(通过/失败)。在一个实施方案中，存在一个总计数，其反映了最后一个验证步骤已经失败的当前正在编程的存储器单元的总数。在另一个实施方案中，为每个数据状态保留单独计数。
在步骤782中，确定来自步骤780的计数是否小于或等于预确定的极限。在一个实施方案中，预确定的极限是在存储器单元的页面的读取过程期间可通过纠错码(ECC)校正的位的数量。如果失败的存储器单元的数量小于或等于预确定的极限，那么编程过程可以停止并在步骤778中报告“通过”状态。在这种情况下，足够的存储器单元被正确地编程，使得可以在读取过程期间使用ECC来校正校正尚未完全地编程的剩余几个存储器单元。在一些实施方案中，步骤780将针对每个扇区、每个目标数据状态或其他单元对失败的单元的数量进行计数，并且在步骤782中将这些计数单独地或共同地与阈值进行比较。
在另一个实施方案中，预确定的极限可以小于在读取过程期间可由ECC校正的位的数量以考虑导未来错误。当对页面的少于所有的存储器单元进行编程、或比较仅一个数据状态(或少于所有的状态)的计数时，预确定的极限就可以是在存储器单元的页面的读取过程期间ECC可校正的位的数量的一部分(按比例或不按比例)。在一些实施方案中，该极限不是预确定的。相反，它基于已经为页面计数的错误数量、所执行的编程擦除周期数量或其他标准来改变。
如果失败的存储器单元的数量不小于预确定的极限，那么编程过程在步骤784处继续并对照编程极限值(PL)检查编程计数器PC。编程极限值的示例包括12、20和30；然而，可以使用其他值。如果编程计数器PC不小于编程极限值PL，则认为编程过程已经失败并且在步骤788中报告“失败”状态。这是编程故障的一个示例。如果编程计数器PC小于编程极限值PL，则过程在步骤786处继续，在此期间，编程计数器PC递增了1，并且编程电压Vpgm被步进到下一幅值。例如，下一脉冲将具有比前一脉冲大一个步长(例如，0.1伏至0.5伏的步长)的幅值。在步骤786之后，该过程循环回到步骤772，并且另一个编程脉冲被施加到所选择的字线，使得执行图7B的编程过程的另一个迭代(步骤772至786)。
一般来讲，在验证操作和读取操作期间，将所选择的字线连接到电压(参考信号的一个示例)，该电压的电平针对每个读取操作(例如，参见图6的读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)或验证操作(例如，参见图6的验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)指定，以便确定相关存储器单元的阈值电压是否已经达到这个电平。在施加字线电压之后，测量存储器单元的传导电流以确定该存储器单元是否响应于施加到字线的电压而接通(被传导电流)。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选择的存储器单元在其控制栅极处被提供了一个或多个读取通过电压，使得这些存储器单元将作为通过栅极操作(例如，不管这些存储器单元是被编程还是被擦除都传导电流)。
有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，以存储器单元对感测放大器中的专用电容器放电或充电的速率来测量该存储器单元的传导电流。在另一个示例中，所选择的存储器单元的传导电流允许(或不允许)包括存储器单元的NAND串对对应位线放电。在某时间段之后测量位线上的电压，以查看其是否已经放电。需注意，本文所述的技术可以与本领域中已知的用于验证/读取的不同方法一起使用。也可以使用本领域中已知的其他读取和验证技术。
在一些实施方案中，控制器122从主机(或客户端、用户等)接收请求以将主机数据(从主机接收的数据)编程到存储器系统中。在一些实施方案中，控制器122将要编程的主机数据布置到数据单元中。例如，控制器122可以将主机数据布置到页面、部分页面(页面子集)、字线单元、块、巨型块或其他单元中。
图7B的步骤772包括将编程电压脉冲施加在所选择的字线上。图7B的步骤774包括验证，在一些实施方案中，该验证包括将验证参考电压施加在所选择的字线上。由于步骤772和774是迭代循环的一部分，编程电压作为幅值发生阶升的一系列电压脉冲来施加。在电压脉冲之间施加验证参考电压。这在图7C中描绘，该图示出了在步骤772的三个逐次迭代期间施加的编程电压脉冲792、794和796。在编程电压脉冲792、794和796之间，该系统通过将验证参考电压作为验证脉冲施加来测试存储器单元以确定存储器单元的阈值电压是否大于相应验证参考电压。
图8是描述为了从存储器单元读取数据而执行的感测操作的流程图。在步骤800中，将通过电压施加到未选择的字线，使得NAND串上的未选择的存储器单元导通，从而使该系统能够测试所选择的存储器单元是否响应于读取参考电压而导通。该通过电压通常被称为Vread。在步骤802中，将适当的读取参考电压(也被称为Vcgr)施加到所选择的字线。在每个存储器单元存储一位的系统的一个示例中，Vcgr＝0v或0v附近的小电压。在步骤804中，对所有位线进行预充电。在一个示例性实施方案中，通过以下方式对位线进行预充电：对感测放大器中的电容器进行充电，然后将位线布置成与充电的电容器通信，使得位线充电。在步骤806中，例如通过使电容器放电来允许位线放电。在预确定的时间段(被称为“积分时间”或“选通时间”)之后，对电容器的电压进行采样以查看相应存储器单元在步骤808中是否导通。如果存储器单元响应于Vcgr而导通，则存储器单元的阈值电压小于Vcgr。如果Vcgr＝0v并且存储器单元接通，则存储器单元处于已擦除状态并且所存储的数据为1。如果Vcgr＝0v并且存储器单元未接通，则存储器单元处于已编程状态并且所存储的数据为0。
存储器单元的感测操作可由感测放大器电路执行，这些感测放大器电路可为感测块150(包括图1的SB1、SB2、…、SBp)的一部分。以下讨论将更详细地探讨感测放大器电路，并且更具体地探讨可提升存储器性能的感测放大器架构。随着非易失性存储器可存储的数据的量增加，存储器设备的性能要求也增加。为了满足市场需求，人们正努力通过减少读取时间和编程时间来提升性能。在典型感测放大器设计中，用于数据读取和编程或擦除验证的感测时间的主要分量是字线斜升时间、位线斜升时间和稳定时间，以及图8的流程中描述的感测时间。此处提出的实施方案的感测放大器架构可引起减少的感测时间(具体地相对于图8的最终步骤)。
为了与从图14开始的下文提出的实施方案进行比较，图9呈现了基于电流的感测放大器设计的简化表示，该基于电流的感测放大器设计通过以下方式操作：使感测节点或电容器通过所选择的存储器单元放电，然后使用感测节点上的所得电压来设定晶体管上的栅极电压，使连接到数据锁存器的节点通过该晶体管放电。
更具体地，图9示出了连接到所选择的存储器单元的感测放大器架构的示例。所选择的存储器单元901沿着字线WL 903和位线BL 907连接，继而在一端连接到位线选择开关BLS 913并且在另一端连接到源极线SRC905。所选择的存储器单元901可来自上述各种技术中的一种。就其他控制线(诸如用于NAND串的选择栅极或未选择的存储器单元)需要偏置以用于所选择的存储器单元的感测的NAND存储器结构或其他架构而言，这些附加控制线未在图9中表示，但将根据以下讨论中所述的感测操作的需要来偏置。位线选择开关913允许一个或多个位线选择性地连接到感测放大器的内部位线节点BLI。(在下文中，诸如晶体管BLS913的设备将经常以与施加到设备栅极的控制信号相同的名称来指代。)
在图9的感测放大器电路中，内部位线节点BLI通过位线箝位BLC911连接到公共节点COM，该公共节点COM继而通过晶体管XXL 918连接到感测节点SEN。感测电容器Csen 917连接在SEN节点与电压电平CLKSA之间。COM节点可经由BLX 912从电平VHSA充电，并且SEN节点可经由BLQ 919从电平VHLB充电。VHSA和VHLB的值将取决于具体实施的细节并且可相同或不同，其中这些值将为用于感测放大器的高供电电压电平并且通常具有大约几伏的值。晶体管926连接在电压电平CLKSA与STB 927之间，并通过该STB连接到节点INV_S，并且使其控制栅极连接到SEN节点。锁存器931连接在INV_S与数据总线之间。仅示出了单个锁存器，但在许多情况下，感测放大器将连接到多个锁存器，诸如就多级存储器单元操作而言。感测放大器电路的典型具体实施将具有与感测放大器可执行的感测和其他功能(诸如在编程操作期间将位线偏置到编程使能或编程禁止电平)相关的多个其他元件，但此处未示出这些元件以简化该附图和讨论。
图10是示出在感测操作期间图9的感测放大器电路的操作的一个实施方案的流程图。在步骤1001处，经由内部位线节点BLI对所选择的存储器单元901的位线907进行预充电。通过如图9中的相应地标记的实线箭头所示的VHSA-BLX-BLC-BLI路径将节点BLI预充电到VBLC-Vth电压，其中VBLC是施加到BLC 911的栅极的电压并且Vth在这种情况下是BLC911的阈值电压。BLX 912的栅极将接收电压VBLX，该电压VBLX高于VBLC电压以使晶体管BLC911保持处于饱和状态。VBLX电压将限定COM节点的电压(其将为VBLX-Vth)，其中在这种情况下Vth是BLX 912的阈值电压。
在步骤1003中，对感测电容器Csen 917和节点SEN进行预充电。通过如图9中的相应地标记的实线箭头所示的VHLB-BLQ-Csen路径来对Csen917进行预充电。VHLB电平可为用于感测放大器的高电压电平，使得Csen917可被充电到例如几伏，其中具体值取决于具体实施。步骤1001和1003可依次或同时地执行，但在以下步骤1005之前。
作为感测过程的一部分，不论是用于数据读取还是编程验证，都如上文诸如相对于图8的步骤800描述的那样通过以下方式偏置所选择的存储器单元901：将字线WL 903上的电压设定为读取电压Vcgr，以及根据所使用的特定存储器技术的需要来偏置其他元件(例如，未选择的字线、选择栅极、源极线)。对于NAND存储器的示例而言，基于与存储器单元的数据状态相关的特定Vcgr电压时存储器单元的状态(通态单元或断态单元)，所选择的存储器单元901将具有高电阻或低电阻。
在步骤1005处执行感测阶段。在步骤1001和1003的预充电操作(其中BL 907和Csen 917被预充电到其预期值)之后，可升高CLKSA以增加SEN节点的电压电平。然后通过使XXL 918和BLC 911接通，而使Csen电容器917经SEN-XXL-BLC-BL_I路径放电。基于所选择的存储器单元的状态，Csen电容器917将放电或不放电，如图9的相应地标记的虚线箭头所示。
步骤1005的感测阶段继续使SEN节点电压放电(在所选择的存储器单元901处于通态的情况下)直到其达到晶体管926的阈值电压。如果所选择的存储器单元901处于高电阻状态，则SEN将经历很少放电或不经历放电并且SEN节点将保持为高。在步骤1007处的选通操作中，STB 927的栅极电压变为高，并且基于Csen 917/SEN节点电压上的电压电平，晶体管926将接通或断开。基于晶体管926的状态，节点INV_S将具有其电压的高值或将通过STB927和晶体管926放电并具有低值。然后可将结果锁存到锁存器931中，随后在数据总线上发送出去。
存储器单元的读取时间主要取决于字线设置、位线稳定的时间、使SEN节点放电的感测时间(步骤1005)和选通时间(步骤1007)。在相对于图9和图10示出的感测方案中，为Csen/SEN节点放电预留的时间对于处于通态的存储器单元应足够长以使SEN节点放电到小于NMOS晶体管926的阈值电压。这样，当施加选通(使STB 927的栅极的电压变为高)时，如果所选择的存储器单元处于通态，则线INV_S不会放电到低电压电平。Csen 917和SEN节点放电的速率取决于流过所选择的存储器单元的电流。使SEN节点放电到足以区分通态存储器单元和断态存储器单元的时间Tsen可表示为：
Tsen＝(ΔVsen*Csen)/Ion，
其中：Ion是通态存储器单元的电流；ΔVsen是SEN节点放电到低于NMOS 926的阈值电压所需的电压变化；并且在该公式中，Csen是Csen 917的电容。
图11是示出涉及相对于图9和图10描述的读取过程的一些时序的一组波形。顶线上是预充电使能信号的反相PCn，其在预充电阶段期间为低，否则为高。如在PCn迹线之上所示，PCn在位线预充电(BL-PCH)和SEN/Csen预充电期间为低，随后在SEN/Csen放电的感测阶段中为高。在预充电期间，XXL 918断开，并且如实线箭头所表示，BLX 912、BLC 911和BLS913接通以对位线BL 907进行预充电并且BLQ 919接通以对SEN节点进行预充电。
反相锁存器使能信号Latch_ENn为高，直到在选通后，其降低以基于INV_S上的电平来锁存感测结果。第三迹线是位线选择信号BLS，其在所选择的存储器单元连接到感测放大器的持续时间(包括预充电阶段和后续感测阶段)内为高，直到建立INV_S上的电平。底部是SEN节点的迹线。
在预充电阶段期间升高SEN节点上的电压电平，其中在该实施方案中，同时地对位线BL 907和Csen 917进行预充电。如果所选择的存储器单元处于断态，则SEN节点不会在感测阶段期间放电并且SEN保持为高(如实线迹线所指示)，并且NMOS晶体管926将在后续选通阶段内接通，从而允许INV_S放电。如果所选择的存储器单元处于通态，则SEN节点将在感测阶段期间放电(如虚线迹线所指示)，并且NMOS晶体管926将在后续选通阶段内断开，从而防止INV_S放电。
在图11中，为SEN在感测阶段中放电而分配的时间被指示为Tsen，并且组合的感测与选通阶段由方框围住的SEN迹线的部分表示。由于数据读取操作和编程验证操作均需要大量此类读取，因此如果可减少感测操作的感测和选通间隔，则可提升存储器性能。
为了能够将断态单元与通态单元区分开，感测节点处的电压差需要足够大以便感测放大器有足够长的时间准确地区分这两种情况。可越快建立足够差值或电压摆动，就可越快执行感测操作。这可参考图12和图13示出。
图12是感测裕度曲线图以示出图9的感测放大器结构中的感测节点上的电压摆动。在图12中，竖直轴线呈现与感测晶体管926的控制栅极连接的感测节点SEN上的电压VSEN。为了感测晶体管导通并能够使INV_S线放电，SEN节点上的电压需要大于感测晶体管926的阈值电压Vt。然而，由于感测放大器之间的处理和其他变化，感测晶体管926间将存在阈值电压的变化，如图12的阴影区域中所示的范围所表示。为了可靠地使INV_S放电，VSEN应高于该Vt变化范围，并且为了可靠地不使INV_S放电，VSEN应低于该Vt变化范围。
如上所述，在诸如图9所示的实施方案的基于电流的感测的感测阶段期间，对于通态存储器单元而言，流过存储器单元的电流将使SEN节点沿着经XXL 918、BLC 911和BLS913的路径放电。SEN节点可越快放电到低于Vt变化范围，感测阶段就可越早开始。然而，同样由于变化，通态存储器单元将以不同速率放电，其中图12示出了最坏(即，接通时低电流)通态存储器单元的放电。为了通态存储器单元的可靠感测，感测放大器需要一直等到该最坏通态电压降至低于Vt变化范围。
对于断态存储器单元而言，这将有很少或没有电流流过存储器单元，因此SEN保持在预充电电平。在实际电路中，许多断态存储器单元仍将允许一些电流，从而引起SEN放电。这在针对最坏(即，断开时最高电流)断态存储器单元的图12中示出。为了断态单元的可靠感测，感测放大器应在该最坏断态电压降进入Vt变化范围之前完成感测。最坏通态低于Vt变化范围并且最坏断态高于Vt变化范围时的可用感测时间Tsen如图12的水平阴影区域所示。如图12所示，等待存储器电流使最坏通态存储器单元充分放电的需要会限制所选择的存储器单元可被感测的速度。
为了减少感测时间并因此提升存储器性能，如果可使通态存储器单元与断态存储器单元之间的电压差或感测节点上的电压摆动变得更大并且更快稳定，则感测操作可更快开始并且在更短时间内完成。在图9的布置中，如果可使从SEN节点流过BLC 911的电流变得更大，则感测节点处的电压摆动将更大并且更快建立。图13示出了感测节点上的大摆动。
图13是感测裕度曲线图以示出如图12中的感测节点上的电压摆动，但电压摆动更大。图13重复图12的元件，但此时最坏通态波形下降得快得多，从而提供长得多且开始得更早的可用Tsen窗口，其中该更大的通/断比率产生非常宽的感测裕度。可由典型基于电流的感测放大器提供的增益受到电压摆动量的限制，该电压摆动量可为许多应用的重要限制。考虑到足够的摆动，感测放大器可放大通态/断态电流比率并使感测裕度变宽。可由感测放大器使用的最小摆动受到BLC 911的电流放大特性的限制，该电流放大特性又受到BLC晶体管的稳定性因子(或S因子)的限制。因此，基于电流的感测放大器应具有充分大于BLC 911的S因子的电压摆动。在一些应用中，这可限制此类基于电流的方法的感测速度。
为了克服这些可能限制，下面介绍基于电压的感测放大器架构，该基于电压的感测放大器架构即使对于较小电压摆动，也可提供足够增益。图14是这种基于电压的小摆动感测放大器的高级框图。
图14是使用通态存储器单元与断态存储器单元之间的小电压摆动来确定所选择的存储器单元的数据状态的感测放大器架构的一个实施方案的高级框图。根据实施方案，图14的感测放大器可连接到一个或多个位线，其中该示例明确地示出了两个位线BL0和BL1。在以下讨论中，使用四个位线的示例，其中具有用于每个感测放大器的多个位线允许被选择用于感测的位线由未选择的位隔开以减少干扰。每个位线可连接到一个或多个存储器单元，诸如存储器单元1401的BL0 1407所示。如上文相对于图9的对应元件所讨论，存储器单元1401连接在BL0 1407与源极线SRC 1405之间并沿着字线1403连接。如上所讨论，存储器单元1401可为一组存储器单元(诸如NAND串)中的一个存储器单元，并且字线1403可表示一组对应控制线，诸如沿着NAND串的选择线和未选择的存储器单元的字线。
感测放大器包括感测电容器Csen 1417，其一个板连接到内部位线BLI。BLI通过开关BLSRC 1415连接到电压电平VBLSRC。内部位线BLI可各通过对应BLC开关1411连接到一个或多个位线。图14的实施方案示出了每个位线的一个对应BLC开关1411，但在其他实施方案中，单个BLC开关1411可与其他位线选择元件一起使用以允许一个感测放大器与多个位线一起使用。为了允许多个位线的并发编程，每个位线在BLC开关1411的另一侧上具有对应SDL区段1413。这允许编程使能或编程禁止值锁存在每个位线的SDL区段1413中，同时让位线共享公共主区段1421和感测电容器Csen 1417。
Csen 1417的另一侧连接到感测节点SENp，该感测节点又连接到主感测放大器(SA)区段1421。主SA区段1421连接在SENp与SENn之间。SENn又可经由DBus开关1423连接到数据总线以输出感测操作的结果。主SA区段1421还往回跨Csen 1417连接到BLI。
控制信号开关BLSRC 1415、BLC开关1411和其他用于偏置图14至图17的开关的控制信号可由一个或多个控制电路1490生成。根据实施方案，一个或多个控制电路1490包括执行此处所述的操作的电路，并且可特定于单个感测放大器，在多个感测放大器之间共享，为更通用的管芯上控制电路110的一部分，或这些的各种组合。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可包括处理器、FGA、ASIC、集成电路或其他类型的电路。
更具体地，返回参考图1A，图14的控制/偏置块1490的一个或多个控制电路可包括感测块SB1、SB2、…、SBp(其中可定位感测放大器)内的控制电路，以及管芯上控制电路110的元件(包括状态机、芯片上地址解码器114和功率控制116)。一个或多个控制电路的其他元件可包括行解码器124、列解码器132及读/写电路128的其他元件。例如，可基于来自状态机112的指令，使用由功率控制116提供的电压电平，将向图14至图17的感测放大器施加的各种控制信号提供给感测块SB1、SB2、…、SBp中的逻辑和解码电路。同样可基于来自状态机112的指令，使用由功率控制116提供的电压电平，由控制电路(包括偏置电路、驱动器和解码器，其中解码器具有行解码器124、列解码器132及读/写电路128的元件)执行存储器单元1401、字线WL 1403、源极线SRC 1405、开关BLSRC 1415、BLC开关1411和其他元件的偏置。
图15是图14的感测放大器的实施方案的更详细示意图。在图15中，并且还在更详细的图16和图17中，未明确示出存储器单元1401和其他存储器阵列元件以简化图示。类似地，未示出控制/偏置块1490，但应当理解，控制/偏置块1490的电路为图15至图17中所述的元件提供各种控制信号。在图15的示例中，感测放大器的内部位线BLI可连接到四个位线。对于BL0而言，更详细地示出了SDL区段1413。SDL区段1413包括一对反相器1541和1543，它们之间交叉耦接而形成锁存器并且使1543INV_S的输入节点通过开关1545连接到位线BL0。位线BL0也通过开关SLD 1547连接到电压电平VSLD，该开关SLD可用于将该位线设定为VSLD电平。在所示的实施方案中，开关1545、SLD 1547和BLC 1411被实现为由具有互补控制信号的并联连接的NMOS、PMOS对形成的传输栅极。在此处所示的示例性实施方案中，开关BLSRC1415被类似地实现为传输栅极。
主SA区段1421在该实施方案中包括连接在高供电电平Vdd与地电位之间的三个反相器1533、1535和1537。反相器1533具有在SENp节点处连接到感测电容器Csen 1417的其输入以及连接到SENn节点的输出。反相器1535与反相器1533交叉耦接，具有连接到SENn的其输入以及连接到SENp的输出，从而形成锁存器。反相器1537也具有连接到SENn节点的其输入，但具有连接在感测电容器Csen 1413两端的其输出。短路开关EQ1531连接在SENp与SENn之间，从而允许反相器1533的输入SENp和输出SENn被短接。开关EQ 1531同样被实现为接收互补控制信号的并联连接的NMOS/PMOS对的传输开关。
图16提供了有关图15的SDL区段1413的附加细节。反相器1541由PMOS 1601和NMOS1603的对(其输入连接到INV_S)形成。反相器1541的输出是反相器1543的PMOS 1611和NMOS1613的输入(其输出是INV_S)，使得反相器1541和1543可形成锁存器。还可包括PMOS 1615和NMOS 1617以将反相器1543的输出与INV_S隔离。用于这些晶体管的控制信号可由如上所述控制/偏置块1490的一个或多个控制电路提供。
如箭头A所示，传输栅极SLD 1547可用于在空闲时或在位线BL未被选择时向位线BL提供屏敝电压VSLD。当开关1545和BLC 1411断开并且SLD 1547接通时，不论是用于屏蔽还是用于其他目的(诸如对位线的预充电操作)，这都会将位线BL设定为VSLD电平。
SDL区段1413充当锁存器，其可用于位线BL上的电压以用于编程操作。当开关1545和BLC 1411断开并且开关1545接通时，位线BL将被偏置到LAT_S上的电平。通过锁存INV_S上的高电压电平(例如，Vdd)，位线BL将被编程禁止，并且通过锁存INV_S上的低电压电平(例如，Vss)，位线BL将被编程使能。
传输栅极BLC 1411的开关将位线BL和SDL区段1413连接到内部位线BLI(如箭头B处所示)并且可用于多种目的。可由BLC 1411和开关1545路径将编程数据(编程使能或编程禁止)从BLI传输到SDL区段1413中。BLC 1411还可用于在BL与BLI之间传输通过/失败扫描结果。传输栅极BLC 1411还将位线BL(在被选择时)连接到BLI和主SA区段1421以用于感测操作，而不论是用于数据读取、编程验证还是擦除验证。
图17至图19提供了有关图14和图15的感测放大器结构的主SA区段1421及其操作的更多细节。反相器1533包括串联连接在Vdd与地电位之间的1701/1703的PMOS/NMOS组合，其中它们的控制栅极连接到SENp并且它们之间的节点连接到SENn。PMOS STBn 1705连接在PMOS 1701与SENn之间，并且NMOS STB 1707连接在NMOS 1703与SENn之间。控制信号STB和STBn是互补的并且可用于将反相器1533与SENn节点隔离。
反相器1535被布置为与反相器1533一起形成锁存器，具有连接到SENn的其输入以及连接到SENp的输出。反相器1535包括串联连接在Vdd与地电位之间的1711/1713的PMOS/NMOS组合，其中它们的控制栅极连接到SENn并且它们之间的节点连接到SENp。PMOS STB2n1715连接在PMOS 1711与SENp之间，并且NMOS STB2 1717连接在NMOS 1713与SENp之间。控制信号STB2和STB2n是互补的并且可用于将反相器1535与SENp节点隔离。
反相器1537也具有连接到SENn的其输入，但具有跨Csen 1417连接到BLI的其输出。反相器1537包括串联连接在Vdd与地电位之间的1721/1723的PMOS/NMOS组合，其中它们的控制栅极连接到SENn并且它们之间的节点连接到BLI。PMOS S2Sn 1725连接在PMOS 1721和与BLI相连的节点之间，并且NMOS S2S 1727连接在NMOS 1723和与BLI相连的节点之间。控制信号S2S和S2Sn是互补的并且可用于将反相器1537与BLI隔离。用于图17的开关和晶体管的控制信号可由来自如上所述控制/偏置块1490的一个或多个控制信号提供。
图18示出了感测操作期间的位线电压VBL，而不论是用于数据读取还是验证。最初，将位线预充电到一伏(在该示例中)，其中根据具体实施，实际值可更高或更低。一旦位线被预充电并稳定，就偏置沿着位线的所选择的字线以用于感测操作。这可包括将感测电压(诸如用于读取或验证特定数据状态)施加到对应字线，以及任何其他所需的存储器单元阵列偏置，诸如将所选择的NAND串的选择栅极和未选择的存储器单元偏置到通态。根据感测电压与存储在所选择的存储器单元中的数据状态的关系，存储器单元要么将处于通态并开始放电，要么将处于断态并保持其预充电电平。如图18所示，当感测电容器在感测间隔期间放电(或未放电)时，这会展现电压摆动。一旦已展现相对较小电压摆动(在该示例中看作是50mV)，图17所示的感测放大器架构就能够区分通态存储器单元和断态存储器单元。VBLSRC电压电平被认为此时介于VBL(断态)与VBL(通态)值之间，或在该示例中VBLSRC＝0.975V。
图19探讨在如针对图18中的位线所示的相同感测过程内SENp和SENn节点上的电压电平。最初，在位线的预充电和早期放电时间期间，SNEp和SENn可分别为高(例如，Vdd)和低(例如，Vss或地电位)或低和高，具体取决于感测放大器的前述操作。在位线已有机会充分放电以完全建立全电压摆动之前，诸如在位线已开始(如果为通态)放电一些时间之后的一些中间时间，在标记为“1”的间隔期间对SENn和SENp节点进行预充电。为了对SENn和SENp进行预充电，接通STB 1707和STBn1705，由于这是传输栅极EQ 1531的短路开关，因此反相器1533的输入SENp和输出SENn被短接，从而将SENp和SENn两者设定为中间电压电平。在间隔1期间，BLSRC 1415接通以将BLI上的电压电平和Csen 1417上的电压设定为VBLSRC。
一旦SENp和SENn被预充电并且其电压电平稳定，开关BLSRC 1415和EQ 1531就可被断开。当位线电压已有时间建立足够的分离(如图18的电压摆动所示)时，传输栅极BLC1411被接通并且内部位线BLI连接到所选择的存储器单元的位线。如图19上所示，这在间隔1转变到间隔2时发生。对于通态存储器单元而言，这将下拉BLI和SENp，并且对于断态存储器单元而言，这将上拉BLI和SENp。在从时间间隔2转变到时间间隔3时，反相器1533的STB/STNn 1707/1705接通，并且反相器1535的STB2/STN2n 1717/1715和反相器1535的S2S/S2Sn1727/1725接通。这引起SENp上的反相且放大的电压电平锁存在SENn上，从而提供基于电压的感测，该基于电压的感测可与图18所示的这种低电压摆动一起操作。然后SENn上的锁存结果可经由DBus传输栅极1423连接到数据总线以读出感测结果。
相对于图14至图19示出的感测放大器架构可提供恒定增益而与位线上的通态和断态存储器单元之间的电压摆动无关，从而使该架构适用于快速操作。传输栅极EQ 1531的使用通过消除可来自于过程、电压和温度(PVT)变化的反相器1541中的阈值变化来提高准确度。该架构还允许使用用于其晶体管的极低电压设备，这是由于已消除使用用于感测操作的阈值依赖设备(诸如图9的感测晶体管916)。
图20是使用图14至图19的感测放大器结构的感测操作的一个实施方案的流程图。在步骤2001处，对所选择的存储器单元的位线(诸如图14的所选择的存储器单元1401的位线BL0 1407)进行预充电。可通过使用SDL 1547基于来自控制/偏置块1490的控制信号来对所选择的位线进行预充电，从而建立如图18的开始处所示的位线电压VBL。在步骤2003处对主SA区段1421进行预充电，通过基于来自控制/偏置块1490的控制信号来接通STBn 1705、STB 1707、EQ 1531和BLSRC 1415，从而对BLI、SENn和SENp进行预充电，如图19的时间段1中所示。一旦被预充电并稳定，BLSRC 1415和EQ 1531就可被断开。在步骤2005处，根据其导通状态来偏置所选择的存储器单元以放电或不放电，具体方式是将感测电压施加到所选择的存储器单元1401的WL 1403以及其他所需的阵列偏置(选择栅极、未选择的字线等)。用于这些操作的控制信号同样可基于来自块1490的控制信号，诸如在行解码器124的驱动器向字线施加电压的情况下由芯片上控制电路确定。如图18和图19所示，步骤2005可在步骤2003的预充电之前开始，但BLI、SENn、SENp的预充电应在步骤2009之前完成。
步骤2007允许所选择的存储器单元的位线有一定间隔针对通态存储器单元放电，如图18所示。一旦建立足够的摆动，就在步骤2009处，控制电路1490接通BLC 1411以将BLI连接到位线，因此SENp根据步骤2007中建立的VBL来升高或降低，如图19的时间段2所示，其中SENp的向下倾斜实线用于通态存储器单元并且SENp的向上倾斜虚线用于断态存储器单元。在步骤2011处，STBn 1705、STB 1707、STB2n 1715、STB 1717、S2Sn 1725和S2S 1727全部接通以便以大于一的增益来放大(并反相)SENp上的电平并且设定SENn上的电平，如图19的时间段或间隔3所示，其中在间隔3中，SENn的向上倾斜实线用于通态存储器单元并且SENn的向下倾斜虚线用于通态存储器单元。然后在步骤2013处将结果锁存在由反相器1533和1535形成的锁存器中。然后可将锁存的结果经由DBus开关1423从SENn向外传输到数据总线。
图21是用于传输和写入数据以便使用图14至图19的感测放大器结构进行编程操作的一个实施方案的流程图。在数据可被写入之前，数据将在编程之前从数据总线传输到每个位线的对应SDL区段1413，该编程即为可在状态机112及控制/偏置块1490中提供控制信号的其他元件的指导下执行的过程。在步骤2101处，将待编程到第一位线(诸如图14的BL1407，或更一般地，位线BLn)的用户数据从数据总线经DBus传输栅极1423传输到SENn，其中可将用户数据锁存到由反相器1533和1535形成的SENn-SENp锁存器中。如图14和图15的实施方案中所示，每个主SA区段1421可连接到多个位线。对于每个主SA区段1421而言，示例性实施方案具有4个位线及对应SDL区段1413。在编程(诸如通过沿着上述NAND存储器实施方案中的字线施加编程脉冲)之前，传输沿着该字线的所有位线的写入数据。
在步骤2103处，将由反相器1533和1535形成的SENn-SENp锁存器中的写入数据通过反相器1537从SENn传输到BLI，并且经由传输栅极BLC 1411从BLI传输到该位线。然后将该位线的写入数据锁存在该位线的对应SDL区段1413中。SENn节点随后可接收与感测放大器相关联的位线的下一数据，该数据被类似地传输到该位线的对应SDL区段1413。这在步骤2105处进行，其中如果有更多要锁存的位线写入数据，则该流程循环回到步骤2101。在此处使用的示例中，这将用于与感测放大器相关联的四个位线。一旦已为加载的写入页面的位线加载了所有写入数据，该数据就在步骤2107处准备编程。尽管此处是针对单个感测放大器及其对应组位线来描述的，但是可对其他感测放大器和位线同时地执行该过程。
图22是示出向SDL区段1413的编程锁存器中的数据传输(与图21的步骤2101至2107相对应)的一组波形。图22的示例示出了用于具有对应组位线BL 4n、BL 4n+1、BL 4n+2和BL 4n+3的感测放大器n的过程。在该示例中，示出了从BL 4n开始的顺序次序，但其他实施方案可使用其他次序。图22中一开始将数据在感测放大器n的SENn中传输，然后由反相器1537传输到BLI，并且经由对应BLC 1411传输到BL 4n以便存储在对应SDL区段1413，SDL<0>中。然后对BL 4n+1和SDL<1>、BL 4n+2和SDL<2>以及BL 4n+3和SDL<3>重复该过程。此时，写入数据被锁存并且传输栅极BLC 1411全都断开。建立编程所需的阵列的任何其他偏置，并且可沿着对应字线施加编程脉冲VPGM，WL＝VPGM。在图14至图19的布置中，由于SDL数据锁存器直接连接到位线，因此它们可控制编程禁止/编程使能位线偏置，使得可同时使用用户数据对所有位线进行编程。
返回到图21，在步骤2109处，执行对锁存的写入数据的编程，这同样可在状态机112及控制/偏置块1490中提供控制信号的其他元件的指导下执行。例如，在上述NAND存储器结构中，这对应于VPGM脉冲从行解码器124中的驱动器向图14的所选择的字线WL 1403的施加。由于有多个位线(在该示例中为四个)连接到每个感测放大器，因此顺序地验证这些位线。在该示例中，这按照感测放大器n的BL 4n至BL 4n+3的次序进行，但其他实施方案可使用其他次序。在步骤2111处，验证沿着BL n的所选择的存储器单元，其中验证操作可如上文针对数据读取操作所描述的，但此时结果存储在对应SDL区段1413中。更具体地，如果SDL区段先前被设定为编程使能值并且存储器单元在步骤2111处验证，则将锁存在对应SDL区段1413中的值改变为编程禁止值。如果有更多位线要验证，则在步骤2113处，该流程循环回到步骤2111以用于下一对应位线；并且如果已验证所有对应位线，则该流程从步骤2113移动到步骤2115。
步骤2115确定是否已验证沿着与感测放大器相对应的位线的所有所选择的存储器单元。如果为否，则该流程循环回到步骤2109以用于下一编程脉冲。如果所有存储器单元都如步骤2115处编程那样验证，则已完成对与感测放大器相对应的位线的编程操作。然后状态机112及块1490的其他控制和偏置元件可继续对待写入的数据的任何附加页面进行编程，而不论是在相同字线上(如在多状态存储器单元实施方案的情况下)还是在不同字线上。图21以多种方式简化以示出多个位线和编程数据锁存器(SDL区段1413)与单个主SA区段1421相关联的过程。在实际实施方案中，通常将存在写入过程中同时操作的其他此类感测放大器和对应组位线，并且写入操作将继续直到所有(或足够数量的)所选择的存储器单元验证。写入操作还可包括公共编程操作细节，诸如在返回错误状态之前具有最大数量的编程循环或允许一些数量的存储器单元验证失败并且通过纠错码(ECC)和其他技术来处理这些情况。
图23是示出与图21的步骤2109至2115相对应的编程验证的实施方案的一组波形。从左开始，图23延续图22留下的内容，其中一旦已将写入数据加载到编程锁存器SDL区段1413中，第一编程脉冲WL＝VPGM。然后顺序地验证这四个(在该实施方案中)位线BL n、BL n+1、BL n+2和BL n+3。图23示出了验证操作期间这些位线中的每一者上的位线电压，并且示出了被预充电的位线，然后是与图18的VBL相对应的中间区域(其中该位线要么针对断态存储器单元保持其预充电电平，要么针对通态存储器单元放电)，之后该位线放电并且该过程继续到下一位线。一旦已验证所有该组位线并且将结果锁存在SDL区段1413中，就可将每个位线偏置到BL＝SDL并且施加下一编程方法脉冲WL＝VPGM。该过程重复直到所有所选择的存储器单元验证或以其他方式终止编程操作。
根据第一组方面，感测放大器电路包括电容器，该电容器具有第一板和第二板；和第一选择开关，该第一选择开关被配置为将电容器的第一板连接到所选择的存储器单元。第一反相器具有输入节点和输出节点，该输入节点连接到电容器的第二板。第二反相器具有连接到第一反相器的输出节点的输入节点、连接到第一反相器的输入节点的输出节点，并且被配置为与第一反相器一起形成锁存器。短路开关被配置为将第一反相器的输入节点连接到第一反相器的输出节点，并且第三反相器具有连接到第一反相器的输出节点的输入节点以及连接到电容器的第一板的输出节点。一个或多个控制电路连接到第一选择开关，连接到短路开关，连接到第一反相器，连接到第二反相器，并且连接到第三反相器。一个或多个控制电路被配置为：对电容器的第一板进行预充电，并且在对电容器的第一板进行预充电的同时，启用短路开关以将第一反相器的输入节点连接到第一反相器的输出节点；并且在对电容器的第一板进行预充电之后，禁用短路开关，由第一选择开关将电容器的第一板连接到所选择的存储器单元，并且使电容器的第一板以根据所选择的存储器单元的导通状态而定的速率放电。
其他方面包括一种方法，该方法包括对感测放大器电路进行预充电并且偏置读取选择的存储器单元以根据存储在读取选择的存储器单元中的数据状态而定的电平传导电流。对感测放大器电路进行预充电包括：对连接到感测放大器电路的感测电容器的第一板的内部位线进行预充电；并且对感测放大器电路的锁存电路进行预充电，该锁存电路包括第一反相器，该第一反相器具有连接到感测电容器的第二板的输入节点以及连接到第二反相器的输入的输出节点，该第二反相器具有连接到第一反相器的输入的输出，该感测放大器电路还包括第三反相器，该第三反相器具有连接到第一反相器的输出节点的输入以及连接到内部位线的输出，并且其中对锁存电路进行预充电包括将第一反相器的输出节点连接到第一反相器的输入节点。在对感测放大器电路进行预充电之后并且在偏置读取选择的存储器单元以根据存储在读取选择的存储器单元中的数据状态而定的电平传导电流的同时，连接内部位线以通过读取选择的存储器单元来放电。
而更多方面包括一种非易失性存储器电路，该非易失性存储器电路包括多个非易失性存储器单元、各自连接到存储器单元中的一者或多者的一个或多个位线、可连接到一个或多个第一位线的感测放大器以及连接到存储器单元和感测放大器的一个或多个控制电路。该感测放大器包括：电容器；内部位线，该内部位线连接到电容器的第一板并且可选择性地连接到位线中的一者或多者；锁存器，该锁存器具有连接到电容器的第二板的输入节点以及输出节点；以及反相器，该反相器具有连接到锁存器的输出节点的输入以及连接到内部位线的输出。一个或多个控制电路被配置为：偏置存储器单元中的所选择的一个存储器单元以根据存储在所选择的存储器单元中的数据状态而定的电平传导电流；偏置感测放大器以通过将锁存器的输入节点短接到锁存器的输出节点来对内部位线进行预充电并对锁存器进行预充电；在对内部位线和锁存器进行预充电之后，在感测间隔内使内部位线以基于所选择的存储器单元的导通性的速率通过所选择的存储器单元放电；并且在感测间隔之后基于内部位线的电压电平来设定锁存器的输出节点的值。
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其它部件)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
出于说明和描述的目的，已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。

Claims (20)

1.一种感测放大器，包括：
电容器，所述电容器具有第一板和第二板；
第一选择开关，所述第一选择开关被配置为将所述电容器的所述第一板连接到所选择的存储器单元；
第一反相器，所述第一反相器具有输入节点和输出节点，所述输入节点连接到所述电容器的所述第二板；
第二反相器，所述第二反相器具有连接到所述第一反相器的所述输出节点的输入节点、连接到所述第一反相器的所述输入节点的输出节点，并且被配置为与所述第一反相器一起形成锁存器；
短路开关，所述短路开关被配置为将所述第一反相器的所述输入节点连接到所述第一反相器的所述输出节点；
第三反相器，所述第三反相器具有连接到所述第一反相器的所述输出节点的输入节点以及连接到所述电容器的所述第一板的输出节点；和
一个或多个控制电路，所述一个或多个控制电路连接到所述第一选择开关，连接到所述短路开关，连接到所述第一反相器，连接到所述第二反相器，并且连接到所述第三反相器，所述一个或多个控制电路被配置为：
对所述电容器的所述第一板进行预充电，并且在对所述电容器的所述第一板进行预充电的同时，启用所述短路开关以将所述第一反相器的所述输入节点连接到所述第一反相器的所述输出节点；以及
在对所述电容器的所述第一板进行预充电之后，禁用所述短路开关，由所述第一选择开关将所述电容器的所述第一板连接到所选择的存储器单元，并且使所述电容器的所述第一板以根据所选择的存储器单元的导通状态而定的速率放电。
2.根据权利要求1所述的感测放大器，所述感测放大器还包括：
内部位线，由所述内部位线将所述电容器的所述第一板连接到所述第一选择开关；和
预充电开关，所述预充电开关连接到所述内部位线以达到预充电电压电平，其中所述一个或多个控制电路被配置为通过所述预充电开关对所述电容器的所述第一板进行预充电。
3.根据权利要求2所述的感测放大器，其中所述第一选择开关被配置为将所述内部位线连接到第一位线，所选择的存储器单元沿着所述第一位线连接，所述感测放大器还包括：
连接到所述第一位线的第一编程数据锁存器，所述第一编程数据锁存器被配置为将所述第一位线偏置到编程使能电压电平或编程禁止电压电平中的一者。
4.根据权利要求3所述的感测放大器，所述感测放大器还包括：
多个选择开关，所述多个选择开关包括所述第一选择开关，每个选择开关被配置为将所述内部位线连接到对应位线；和
多个编程数据锁存器，所述多个编程数据锁存器包括所述第一编程数据锁存器，每个编程数据锁存器连接到对应位线并且被配置为将所述对应位线偏置到编程使能电压电平或编程禁止电压电平中的一者。
5.根据权利要求3所述的感测放大器，其中所述一个或多个控制电路被进一步配置为：
启用所述第一选择开关以将编程数据从所述第一反相器的所述输出节点传输到所述第一编程数据锁存器。
6.根据权利要求1所述的感测放大器，其中：
所述第一选择开关包括传输栅极，所述传输栅极包括与NMOS设备并联连接的PMOS设备；并且
所述短路开关包括传输栅极，所述传输栅极包括与NMOS设备并联连接的PMOS设备。
7.根据权利要求1所述的感测放大器，所述感测放大器还包括：
数据传输锁存器，所述数据传输锁存器连接在所述第一反相器的所述输出节点与数据总线之间，其中所述一个或多个控制电路被配置为在所述第一反相器的输出节点与所述数据总线之间传输数据。
8.根据权利要求1所述的感测放大器，其中所述第一反相器被配置为具有大于一的增益。
9.一种方法，包括：
对感测放大器电路进行预充电，包括：
对连接到所述感测放大器电路的感测电容器的第一板的内部位线进行预充电；以及
对所述感测放大器电路的锁存电路进行预充电，所述锁存电路包括第一反相器，所述第一反相器具有连接到所述感测电容器的第二板的输入节点以及连接到第二反相器的输入的输出节点，所述第二反相器具有连接到所述第一反相器的所述输入的输出，所述感测放大器电路还包括第三反相器，所述第三反相器具有连接到所述第一反相器的所述输出节点的输入以及连接到所述内部位线的输出，并且其中对所述锁存电路进行预充电包括将所述第一反相器的所述输出节点连接到所述第一反相器的所述输入节点；
偏置读取选择的存储器单元以根据存储在所述读取选择的存储器单元中的数据状态而定的电平传导电流；以及
在对所述感测放大器电路进行预充电之后并且在偏置所述读取选择的存储器单元以根据存储在所述读取选择的存储器单元中的数据状态而定的电平传导电流的同时，连接所述内部位线以通过所述读取选择的存储器单元来放电。
10.根据权利要求9所述的方法，所述方法还包括：
在连接所述内部位线以在感测间隔内通过所述读取选择的存储器单元来放电之后，将所述第一反相器的所述输入节点上的电压电平锁存到所述锁存电路中。
11.根据权利要求10所述的方法，其中将所述第一反相器的所述输入节点上的电压电平锁存到所述锁存电路中包括：
由所述第一反相器以大于一的增益放大所述第一反相器的所述输入节点上的所述电压电平。
12.根据权利要求11所述的方法，所述方法还包括：
在将所述第一反相器的所述输入节点上的所述电压电平锁存到所述锁存电路中之后，将锁存在所述第一反相器的所述输出节点上的电压电平传输到数据总线。
13.根据权利要求9所述的方法，所述方法还包括：
在所述第一反相器的所述输出节点处接收来自数据总线的第一编程数据；
将所述第一编程数据从所述第一反相器的所述输出节点传输到所述内部位线；
将所述第一编程数据从所述内部位线传输到与第一位线相关联的第一编程锁存器；以及
将编程脉冲施加到连接到所述第一位线的第一写入选择的存储器单元。
14.根据权利要求13所述的方法，其中所述第一编程数据是写入禁止值或写入使能值中的一者。
15.根据权利要求13所述的方法，所述方法还包括：
在将所述第一编程数据从所述内部位线传输到与第一位线相关联的所述第一编程锁存器之后并且在将所述编程脉冲施加到所述第一写入选择的存储器单元之前：
在所述第一反相器的所述输出节点处接收来自所述数据总线的第二编程数据；
将所述第二编程数据从所述第一反相器的所述输出节点传输到所述内部位线；以及
将所述第二编程数据从所述内部位线传输到与第二位线相关联的第二编程锁存器；以及
在将所述编程脉冲施加到所述第一写入选择的存储器单元的同时，将所述编程脉冲施加到连接到所述第二位线的第二写入选择的存储器单元。
16.一种非易失性存储器电路，包括：
多个非易失性存储器单元；
一个或多个位线，所述一个或多个位线各自连接到所述存储器单元中的一者或多者；
感测放大器，所述感测放大器能够连接到所述一个或多个位线中的第一位线，所述感测放大器包括：
电容器；
内部位线，所述内部位线连接到所述电容器的第一板并且能够选择性地连接到所述位线中的一者或多者；
锁存器，所述锁存器具有连接到所述电容器的第二板的输入节点以及输出节点；和
反相器，所述反相器具有连接到所述锁存器的所述输出节点的输入以及连接到所述内部位线的输出；和
一个或多个控制电路，所述一个或多个控制电路连接到所述存储器单元和所述感测放大器并且被配置为：
偏置所述存储器单元中的所选择的一个存储器单元以根据存储在所选择的存储器单元中的数据状态而定的电平传导电流，
偏置所述感测放大器以通过将所述锁存器的所述输入节点短接到所述锁存器的所述输出节点来对所述内部位线进行预充电并对所述锁存器进行预充电；
在对所述内部位线和所述锁存器进行预充电之后，在感测间隔内使所述内部位线以基于所选择的存储器单元的导通性的速率通过所选择的存储器单元放电；以及
在所述感测间隔之后基于所述内部位线的电压电平来设定所述锁存器的所述输出节点的值。
17.根据权利要求16所述的非易失性存储器电路，其中所述感测放大器还包括：
第一位线选择开关，所述第一位线选择开关连接在所述内部位线与所述一个或多个位线中的第一位线之间；和
第一编程锁存器，所述第一编程锁存器连接到所述第一位线并且被配置为将所述第一位线偏置到编程使能电压或编程禁止电压中的一者，并且
其中所连接的一个或多个控制电路被进一步配置为：
通过所述第一位线选择开关将第一编程值从所述锁存器的所述输出节点传输到所述第一编程锁存器；
基于所述第一编程值来将所述第一位线偏置到编程使能电压或编程禁止电压中的一者；以及
在偏置所述第一位线之后，将编程电压施加到连接到所述第一位线的存储器单元。
18.根据权利要求17所述的非易失性存储器电路，其中所述感测放大器还包括：
第二位线选择开关，所述第二位线选择开关连接在所述内部位线与所述一个或多个位线中的第二位线之间；和
第二编程锁存器，所述第二编程锁存器连接到所述第二位线并且被配置为将所述第二位线偏置到编程使能电压或编程禁止电压中的一者，并且
其中所连接的一个或多个控制电路被进一步配置为：
在将所述第一编程值从所述锁存器的所述输出节点传输到所述第一编程锁存器之后，通过所述第二位线选择开关将第二编程值从所述锁存器的所述输出节点传输到所述第二编程锁存器；以及
基于所述第二编程值来将所述第二位线偏置到编程使能电压或编程禁止电压中的一者；以及
在偏置所述第二位线之后，在将所述电压施加到连接到所述第一位线的所述存储器单元的同时，将编程电压施加到连接到所述第二位线的存储器单元。
19.根据权利要求16所述的非易失性存储器电路，其中所述感测放大器还包括：
开关，所述开关连接在所述锁存器的所述输入节点与所述锁存器的所述输出节点之间，其中所述一个或多个控制电路被配置为通过接通所述开关来将所述锁存器的所述输入节点短接到所述锁存器的所述输出节点。
20.根据权利要求16所述的非易失性存储器电路，其中所述锁存器包括：
第一锁存反相器，所述第一锁存反相器具有连接到所述锁存器的所述输入节点的输入以及连接到所述锁存器的所述输出节点的输出；和
第二锁存反相器，所述第二锁存反相器具有连接到所述锁存器的所述输出节点的输入以及连接到所述锁存器的所述输入节点的输出。
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