KR20220012392A - 전압 발생 회로, 반도체 스토리지 디바이스 및 그 비트 라인 충전 방법 - Google Patents

전압 발생 회로, 반도체 스토리지 디바이스 및 그 비트 라인 충전 방법 Download PDF

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Abstract

전압 발생 회로, 반도체 스토리지 디바이스 및 그 비트 라인 충전 방법이 제공된다. 전압 발생 회로는, 외부 전원 전압(EXVDD)으로부터 내부 전원 전압(INTVDD)을 발생시키기 위한 INTVDD 발생 회로; 외부 전원 전압(EXVDD)으로부터 내부 전원 전압(VDD_V1)을 발생시키기 위한 VDD_V1 발생 회로; 및 내부 전원 전압(VDD_V1)을 이용하여 출력 노드에서 비트 라인을 충전하기 위한 충전 전압을 발생시키는 V1_구동 회로를 포함한다. V1_구동 회로는 다른 구동 용량을 갖는 전압(V1)을 발생시킬 수 있다. V1_구동 회로는 비트 라인의 제1 충전 기간 동안 약한 구동 용량을 갖는 전압(V1)으로 비트 라인을 충전하고, 제2 충전 기간 동안 강한 구동 용량을 갖는(전압) V1으로 비트 라인을 충전한다.

Description

전압 발생 회로, 반도체 스토리지 디바이스 및 그 비트 라인 충전 방법{VOLTAGE GENERATING CIRCUIT, SEMICONDUCTOR STORAGE DEVICE AND BIT LINE CHARGING METHOD THEREOF}
본 발명은 플래시 메모리 등과 같은 반도체 스토리지 디바이스(semiconductor storage device)에 관한 것으로서, 특히 동작하는 동안의 피크 전류의 억제에 관한 것이다.
NAND 플래시 메모리의 판독 동작에서, 짝수 비트 라인을 포함하는 페이지 또는 홀수 비트 라인을 포함하는 페이지가 번갈아 판독된다. 짝수 페이지를 읽는 과정에서 홀수 페이지는 감지 증폭기(sense amplifier)에서 차단(cut off)되고 쉴드 전위가 공급되고, 홀수 페이지를 읽는 과정에서 짝수 페이지가 차단되고, 감지 증폭기로부터 쉴드 전위가 공급되어, 인접 비트 라인들 사이의 용량성 커플링에 의해 발생하는 노이즈가 감소된다(특허 문헌 1). 또한, 페이지 판독 중에, 비트 라인이 프리 차지(pre-charged)되고, 비트 라인이 선택된 메모리 셀의 저장 상태에 대응하여 방전되고, 그 후 비트 라인의 전위가 판독되지만, 비트 라인 커패시턴스가 페이지 번호의 증가에 따라 증가되는 경우, 비트 라인 충전과 방전에 요구되는 시간이 길어진다. 따라서, 비트 라인의 프리 차지 시간을 단축시키기 위해 프리 차지 회로(pre-charging circuit)가 블록들 사이에 배치되는 것이 개시되어 있다(특허 문헌 2).
특허문헌 1: 일본 특허 번호 11-176177 특허문헌 2: 일본 특허 번호 5631436
도 1은 짝수 비트 라인과 홀수 비트 라인 및 비트 라인 선택 회로가 공유하는 페이지 버퍼/판독 회로(page buffer/readout circuit)의 일부의 구조를 도시한 도면이다. 페이지 버퍼/판독 회로는, 비트 라인(bit line)을 프리 차지하기 위한 판독 노드(readout node)(SNS) 및 전압(V1) 사이에 연결된 N 형 금속 산화물 반도체(NMOS) 트랜지스터(BLPRE); 비트 라인의 전압을 클램핑(clamp)하도록 구성된 NMOS 트랜지스터(BLCLAMP); 및 비트 라인 선택 회로에 연결되도록 구성된 NMOS 트랜지스터(BLCN)를 포함한다. 트랜지스터(BLCLAMP) 및 트랜지스터(BLCN)는 노드(TOBL)를 통해 연결된다. 트랜지스터(BLPRE) 및 트랜지스터(BLCLAMP)는 각각 게이트 길이가 Lg = 0.3 μm이고 저전압에 의해 구동된다. 또한, 페이지 버퍼/판독 회로는 판독 노드(SNS)에 연결된 래치 회로(latch circuit)(미도시)를 더 포함한다.
상기 비트 라인 선택 회로는 짝수 비트 라인(GBLe)을 선택하기 위해 사용되는 트랜지스터(BLSe), 홀수 비트 라인(GBLo)을 선택하기 위해 사용되는 트랜지스터(BLSo), 가상 전원(virtual power supply)(VIRPWR) 및 짝수 비트 라인(GBLe) 연결을 위해 사용되는 트랜지스터(YBLe), 및 가상 전원(VIRPWR) 및 홀수 비트 라인(GBLo) 연결을 위해 사용되는 트랜지스터(YBLo)를 포함한다. 이 트랜지스터들은 고전압으로 구동되는 NMOS 트랜지스터이다. 예를 들어, 판독 동작에서, 판독 차폐(readout shielding)를 수행하기 위해 짝수 비트 라인(GBLe)이 선택되면, 트랜지스터(YBLe)가 턴-오프되고, 트랜지스터(YBLo)가 턴-온되고, 및 0V가 가상 전원(VIRPWR)로부터 홀수 비트 라인(GBLo)으로 공급되고, 및 홀수 비트 라인(GBLo)이 선택되면, 트랜지스터(YBLe)가 턴-온되고, 트랜지스터(YBLo)가 턴-오프되고, 및 0V가 가상 전원(VIRPWR)로부터 짝수 비트 라인(GBLe)으로 공급된다. 프로그래밍 동작에서, 가상 전원(VIRPWR)로부터 선택되지 않은 비트 라인으로 바이어스 전압이 인가되고, 메모리 셀들 사이의 부동 게이트(FG) 커플링이 억제된다.
도 4를 참조하면, 도 4는 상기 페이지 버퍼/판독 회로 주위에 배치된 구동 회로의 레이아웃 예를 도시하는 도면이다. 도 4에 도시된 바와 같이, 가상 전원(VIRPWR)의 구동 회로(VIRPWR_DRV) 또는 전압(V1)을 발생시키기 위해 사용되는 V1_구동 회로(V1_DRV)는 배선의 컬렉터 저항(collector resistor)(RC) 등으로 인해 다른 구동 회로(20)와 함께 상기 페이지 버퍼(PB) 주위에 배치된다. 다시 말해, V1_구동 회로(V1_DRV), 구동 회로(VIRPWR_DRV) 및 다른 구동 회로(20)는 페이지 버퍼(PB)로부터 떨어져 배치될 수 없다.
도 2는 V1_구동 회로(V1_DRV)의 구조를 도시한다. V1_구동 회로(V1_DRV)는 외부로부터 공급되는 외부 전원 전압(EXVDD)(예를 들어 3.3V) 및 내부 전원 전압(INTVDD)(예를 들어 1.8V)을 사용하여 전압(V1)을 발생시킨다. 상기 구동 회로는 인버터(IN1-IN3) 및 트랜지스터(Q1-Q3)를 포함한다. 트랜지스터(Q1-Q2)는 풀업 트랜지스터(pull-up transistor)이고, 트랜지스터(Q3)는 풀다운 트랜지스터(pull-up transistor)이다. 트랜지스터(Q1)는 외부 전원 전압(EXVDD)와 출력 노드(output node)(N1) 사이에 연결되고, 트랜지스터(Q2)는 내부 전원 전압(INTVDD)와 출력 노드(N1) 사이에 연결되며, 트랜지스터(Q3)은 출력 노드(N1)와 접지(GND) 사이에 연결된다. 트랜지스터(Q1) 및 인버터(IN1)의 게이트 길이(Lg = 0.5 μm)는 고전압 구동에 의해 발생된 내전압(withstand voltage)으로 인해 다른 트랜지스터의 게이트 길이(Lg = 0.3 μm)보다 크다. 또한, 레벨 시프터(level shifter)(LS)에 의해 레벨 시프트된 구동 신호가 인버터(IN1)에 공급된다.
트랜지스터(Q1)가 턴-온되면, 트랜지스터(Q2) 및 트랜지스터(Q3)가 턴-오프되고, 출력 노드(N1)에서 외부 전원 전압(EXVDD)의 레벨(3.3V)을 갖는 전압(V1)이 발생된다. 트랜지스터(Q2)가 턴-온되면, 트랜지스터(Q1) 및 트랜지스터(Q3)가 턴-오프되고, 출력 노드(N1)에서 내부 전원 전압(INTVDD)의 레벨(1.8V)을 갖는 전압(V1)이 발생된다. 트랜지스터(Q3)가 턴-온되면, 트랜지스터(Q1)와 트랜지스터(Q2)는 턴-오프되고, 출력 노드(N1)는 GND 레벨에 있게 된다. 또한, 도시하지는 않았지만, 가상 전원(VIRPWR)에 대한 구동 회로(VIRPWR_DRV)는 도 2에 도시된 V1_구동 회로(V1_DRV)와 구조가 유사하다.
도 3은 내부 전원 전압(INTVDD)을 발생시키는 레귤레이터(regulator)의 구조를 도시한 것이다. 도 3에 도시된 바와 같이, 레귤레이터(10)는 외부 전원 전압(EXVDD)과 출력 노드(N2) 사이에 연결된 트랜지스터(Q4); 출력 노드(N2)와 GND 사이에 연결된 저항 분배기(resistor divider); 및 상기 저항 분배기로 나눈 노드(N3)의 전압을 기준 전압(Vref)과 비교하고 비교 결과에 따라 트랜지스터(Q4)를 제어하고 출력 노드(N2)로부터 외부 전원 전압(EXVDD)을 스텝 다운함으로써 획득된 1.8V의 내부 전원 전압(INTVDD)을 출력하는 연산 증폭기(차동 증폭기)(OPamp)를 포함한다. 여기서, 트랜지스터(Q4)는 PMOS 트랜지스터이다. 내부 전원 전압(INTVDD)은 V1_구동 회로(V1-DRV) 또는 가상 전원(VIRPWR)의 구동 회로(VIRPWR_DRV)에 의해 사용될 뿐만 아니라 논리 회로 또는 다른 회로에도 사용된다.
도 5는 비트 라인이 충전(charge)될 때 노드(TOBL) 및 상기 V1_구동 회로에 나타난 클램프 전압(VCLMP)과 판독 노드(SNS)에 나타난 충전 전압((charging voltage))(SNS_INTVDD)의 파형 사이의 관계를 도시한다. 상기 비트 라인이 충전될 때, 트랜지스터(BLPRE), 트랜지스터(BLCLAMP) 및 트랜지스터(BLCN)가 턴-온되고, 전압(V1)이 선택된 비트 라인에 공급된다. 도 2에 도시된 바와 같이, V1_구동 회로(V1_DRV)는 외부 전원 전압(EXVDD)의 전압 공급 경로 및 내부 전원 전압(INVDD)의 전압 공급 경로를 포함하고, 상기 비트 라인이 처음 충전될 때 기간(t1) 동안 외부 전원 전압(EXVDD)의 전력 공급 경로를 통해 상기 비트 라인을 충전한다. 판독 노드(SNS)는 외부 전원 전압(EXVDD)의 전압(V1)에 의해 충전되고, 트랜지스터(VCLAMP)의 게이트 전압을 클램핑함으로써 발생된 클램프 전압(VCLMP)이 노드(TOBL)에 나타난다. 후속 충전 기간(t2)에서, 상기 비트 라인은 내부 전원 전압(INTVDD)의 전압 공급 경로를 통해 충전된다. 트랜지스터(BLPRE) 및 트랜지스터(BLCLAMP)는 내부 전원 전압에 의해 작동되는 전압을 견딜 수 있기 때문에, 외부 전원 전압(EXVDD)에서 내부 전원 전압(INTVDD)으로의 전압 공급 경로의 전환은 판독 노드(SNS)에 나타난 충전 전압(SNS_INTVDD)이 내부 전원 전압(INTVDD)에 도달하기 전에 수행되어야 한다. 따라서 V1_구동 회로는 프로세스/전압/온도(PVT)의 변화에 따라 조정되어야 한다.
그러나, 외부 전원 전압(EXVDD)의 충전 기간(t1)의 가장 빠른 조건(earliest condition)을 사용하여 상기 조정이 이루어지는 경우, 외부 전원 전압(EXVDD)의 충전 기간(t1)의 가장 늦은 조건을 사용하여 상기 조정이 디바이스에 적용될 때, 내부 전원 전압(INTVDD)가 전환되는 시점에, 상기 비트 라인의 전압 레벨이 과도하게 낮아지고, 이는 내부 전원 전압(INTVDD)의 큰 전압 강하를 야기한다. 내부 전원 전압(INTVDD)이 전체 회로 제어에 사용되므로 내부 전원 전압(INTVDD)의 전압 강하는 가능한 한 피해야한다.
상기 상황을 피하기 위해, 2개의 내부 전원 전압을 사용하는 방법이 제공되며, 상기 2개의 내부 전원 전압은 각각 다른 논리 회로 등에 사용되는 내부 전원 전압 및 전압(V1)에만 사용되는 전용 내부 전원 전압이다. 도 6에 도시된 V1_구동 회로(V1_DRV)는 전압(V1) 전용의 내부 전원 전압(VDD_V1)의 전압 공급 경로 및
외부 전원 전압(EXVDD)의 전압 공급 경로를 포함한다. 다른 회로 구조는 도 2의 V1_구동 회로(V1_DRV)와 동일하다.
도 7a는 내부 전원 전압(INTVDD)을 발생시키는 레귤레이터(30)를 도시한다. 도 7b는 내부 전원 전압(VDD_V1)을 발생시키는 레귤레이터(40)를 도시한다. 레귤레이터(30) 및 레귤레이터(40)는 도 3에 도시된 레귤레이터(10)와 구조가 유사하다. 차이점은 레귤레이터(30)에 의해 발생된 내부 전원 전압(INTVDD)이 논리 회로 또는 다른 회로에 사용되고, 레귤레이터(40)에 의해 발생된 내부 전원 전압(VDD_V1)은 도 6에 도시된 V1_구동 회로(V1_DRV)에 대해서만 사용된다는 점뿐이다.
이러한 방식으로, V1_구동 회로(V1_DRV) 전용의 내부 전원 전압(VDD_V1)을 통해, 심지어 도 5에 설명된 내부 전원 전압(VDD_V1)의 전압 강하가 상기 비트 라인을 충전하는 동안 발생되고, 내부 전원 전압(INTVDD)이 내부 전원 전압(VDD_V1)과 무관하기 때문에, 내부 전원 전압(INTVDD)에 대한 내부 전원 전압(VDD_V1)의 전압 강하의 영향은 제한된다. 또한, 상기 방법의 경우, 가상 전원(VIRPWR)의 구동 회로(VIRPWR_DRV) 또는 V1_구동 회로(V1_DRV)에 추가된 회로는 없다. 다시 말해, 내부 전원 전압(VDD_V1)의 레귤레이터(40)(가상 전원(VIRPWR)의 구동 회로에 사용되는 레귤레이터는 동일함)는 페이지 버퍼(PB)와 별도로 배치될 수 있다. 따라서, 페이지 버퍼(PB) 주변의 영역은 증가하지 않는다.
그러나 V1_구동 회로(V1_DRV)(및 가상 전원(VIRPWR)의 구동 회로(VIRPWR_DRV))은 여전히 외부 전원 전압(EXVDD)의 전압 공급 경로를 가지며, 가상 전원(VIRPWR)의 구동 회로(VIRPWR_DRV) 및 V1_구동 회로(V1_DRV)는 페이지 버퍼(PB) 주위에 배치되고, 외부 전원 전압(EXVDD)의 전압 공급 경로는 페이지 버퍼(PB) 주위의 점유 영역을 증가시킨다. 특히, 데이터 또는 어드레스 스크램블링 스킴(scheme) 또는 연속 판독 스킴(continuous readout scheme)이 구현되면, 상기 구동 회로의 수가 증가된다. 이와 같이, 가상 전원(VIRPWR)의 구동 회로(VIRPWR_DRV) 및 V1_구동 회로(V1_DRV)를 가능한 한 최소화하는 것이 이상적이다.
본 발명의 목적은 상기 문제점을 해결하고, 전력 효율을 개선 및 피크 전류를 억제하면서 회로 면적을 감소시킬 수있는 전압 발생 회로 및 반도체 스토리지 디바이스를 제공하는 것이다.
본 발명은 외부 전원 전압(external power supply voltage)을 이용하여 제1 내부 전원 전압(first internal power supply voltage)을 발생시키는 제1 회로 및 상기 제1 내부 전원 전압을 이용하여 비트 라인(bit line)을 충전(charge)하기 위한 출력 노드(output node)에서 충전 전압((charging voltage))을 발생시키는 제2 회로를 포함하는 전압 발생 회로(voltage generating circuit)를 제공한다. 상기 제2 회로는 제1 구동 용량(first driving capability)을 갖는 충전 전압을 발생시키는 제1 발생 회로(first generating circuit), 상기 제1 구동 용량보다 큰 제2 구동 용량(second driving capability)을 갖는 충전 전압을 발생시키는 제2 발생 회로(second generating circuit), 및 상기 제1 발생 회로 및 상기 제2 발생 회로에 의해 발생되는 상기 충전 전압을 제어하는 제어 구성요소(control component)를 포함한다.
본 발명은 반도체 스토리지 디바이스의 비트 라인을 충전하는 방법을 제공하며, 이 방법은 다음 단계를 포함한다. 외부 전원 전압으로부터 비트 라인을 충전하는 데만 사용되는 내부 전원 전압이 발생된다. 비트 라인은 비트 라인의 제1 충전 기간 동안 내부 전원 전압으로부터 발생된 제1 구동 용량을 갖는 충전 전압을 사용하여 충전된다. 비트 라인은 비트 라인의 제2 충전 기간 동안 내부 전원 전압으로부터 발생된 제1 구동 용량보다 큰 제2 구동 용량을 갖는 충전 전압을 사용하여 충전된다.
상기 설명에 따르면, 본 발명은 외부 전원 전압을 사용하여 발생된 제1 내부 전원 전압으로부터 비트 라인을 충전하기 위한 충전 전압을 발생시키고 제1 구동 용량을 갖는 충전 전압 및 비트 라인을 충전하기 위한 제1 구동 용량 보다 큰 구동 용량을 갖는 충전 전압을 선택적으로 사용한다. 이러한 방식으로, 종래 기술과 비교하여, 비트 라인을 충전할 때 발생된 피크 전류 및 전력 효율이 개선되고, 비트 라인을 충전하기 위해 사용되는 회로 면적이 감소된다.
첨부 도면은 본 발명의 추가 이해를 제공하기 위해 포함되며, 본 명세서에 포함되어 본 명세서의 일부를 구성한다. 도면은 본 개시의 실시예를 도시하고, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 플래시 메모리의 페이지 버퍼/판독 회로 및 비트 라인 선택 회로의 일부를 도시하는 도면이다.
도 2는 관련된 기술의 비트 라인을 충전하는데 사용되는 전압의 구동 회로를 도시한 도면이다.
도 3은 내부 전원 전압을 발생시키는 레귤레이터를 도시한 도면이다.
도 4는 페이지 버퍼/판독 회로 주위에 배치된 구동 회로의 레이아웃 예를 도시하는 도면이다.
도 5는 비트 라인이 충전될 때 V1_구동 회로의 동작과 내부 전원 전압 및 클램프 전압의 파형 사이 관계를 도시한 그래프이다.
도 6은 기존의 다른 방법에 따른 V1_구동 회로의 구조를 나타낸 도면이다.
도 7a 및 도 7b는 기존의 다른 방법에 따라 내부 전원 전압을 두 개로 분할한 예를 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 전압 발생 회로의 구조를 나타내는 블록 다이어그램이다.
도 9는 본 발명의 다양한 실시예에 따른 V1_구동 회로의 구조를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 비트 라인 충전시 V1_구동 회로의 동작 및 내부 전원 전압 및 클램프 전압의 파형 사이 관계를 도시한 그래프이다.
일반적으로, NAND 플래시 메모리는 비트 라인에 전압을 인가할 때 전압(V1)의 구동 회로/가상 전원(VIRPWR)의 구동 회로를 사용한다. 기존의 플래시 메모리에서, 피크 전류를 감소시키기 위해, 비트 라인을 충전할 때 외부 전원 전압(EXVDD)이 사용된다. 즉, 고정된 기간 동안 비트 라인을 충전하기 위해 외부 전원 전압(EXVDD)을 사용한 후, 외부 전원 전압(EXVDD)은 충전을 위해 내부 전원 전압(INTVDD)으로 스위칭된다.
전압(V1)의 기존 구동 회로/가상 전원(VIRPWR)의 구동 회로(도 6에 도시됨)는 외부 전원 전압(EXVDD)을 사용하기 때문에, 레벨 시프터(LS)와 같은 구성 요소, 게이트 길이가 Lg = 0.5μm 인 저전압 P형 금속 산화물 반도체(저전압 PMOS, LVP)/ 저전압 N형 금속 산화물 반도체(저전압 NMOS, LVN) 트랜지스터가 요구된다. 따라서, 전압(V1)의 구동 회로/가상 전원(VIRPWR)의 구동 회로 또는 페이지 버퍼의 파괴 전압(breakdown voltage)을 보호하기 위해서는 회로의 설계 및 제어에 주의를 기울여야한다. 따라서 문제는 유연성이나 페이지 버퍼 주변 영역에 있다.
본 발명은 새로운 전압(V1)의 구동 회로/가상 전원(VIRPWR)의 구동 회로를 제공한다. 구동 회로는 내부 전원 전압(INTVDD)과 다른 내부 전원 전압(VDD_V1)을 통해서만 전압(V1)/가상 전원(VIRPWR)을 발생시키고, 이로써 내부 전원 전압(INTVDD)에 대한 영향이 억제될 수 있다. 둘째로, 외부 전원 전압(EXVDD)이 사용되지 않으므로, 고전압에 의해 구동되는 트랜지스터 및 시프터를 사용할 필요가 없어 레이아웃 면적을 줄이고 비용을 절감할 수 있다. 또한, 구동 회로는 상이한 구동 용량의 전압(V1)/가상 전원(VIRPWR)을 스위칭할 수 있는 구동 제어 구성 요소를 가지며, 비트 라인을 충전하는 경우, 약한 구동 용량을 갖는 전압이 먼저 충전에 사용되며, 강한 구동 용량을 갖는 전압은 충전을 위해 스위칭되며, 이는 피크 전류를 효과적으로 억제할 수 있다.
다음으로, 본 발명의 실시예가 도면을 참조하여 아래에서 상세하게 설명된다. 도 8은 본 발명의 일 실시예에 따른 전압 발생 회로의 구조를 도시한 도면이다. 본 실시예의 전압 발생 회로(100)는 NAND 플래시 메모리에 실장되고, 판독 동작 또는 프로그래밍 동작 동안 비트 라인을 충전하기 위한 회로로서 사용될 수 있다.
전압 발생 회로(100)는 외부로부터 공급된 외부 전원 전압(EXVDD)을 이용하여 내부 전원 전압(INTVDD)을 발생시키는 INTVDD 발생 회로(110), 외부 전원 전압(EXVDD)을 이용하여 내부 전원 전압(VDD_V1)을 발생시키는 VDD_V1 발생 회로(120), 및 내부 전원 전압(VDD_V1)을 사용하여 비트 라인을 충전하기위한 전압(V1)을 발생시키는 V1_구동 회로(130)의 구성 요소를 포함한다. 외부 전원 전압(EXVDD)은 예를 들어 3.3V이고, 내부 전원 전압(INTVDD) 및 내부 전원 전압(VDD_V1)은 1.8V이다.
INTVDD 발생 회로(110)는 도 7a에 도시된 전술한 레귤레이터(30)를 포함한다. 레귤레이터(30)에 의해 발생된 내부 전원 전압(INTVDD)은 플래시 메모리의 논리 회로 또는 다른 회로에 공급된다. 또한, VDD_V1 발생 회로(120)는 도 7b에 도시된 전술한 레귤레이터(40)를 포함한다. 레귤레이터(40)에 의해 발생된 내부 전원 전압(VDD_V1)은 V1_구동 회로(130)에 공급되고 비트 라인을 충전하기 위해서만 사용된다.
도 9는 V1_구동 회로(130)의 내부 구조를 도시한다. V1_구동 회로(130)는 내부 전원 전압(VDD_V1)과 출력 노드(N5) 사이에 병렬 연결된 P 형 풀업 트랜지스터(PU1), 풀업 트랜지스터(PU2), 출력 노드(N5)와 GND 사이에 연결된 N 형 풀다운 트랜지스터(PD), 트랜지스터(PU1), 트랜지스터(PU2) 및 트랜지스터(PD)의 각 게이트에 연결된 출력 단자를 갖는 인버터(132), 인버터(134) 및 인버터(136), 및 인버터(132), 인버터(134) 및 인버터(136)의 입력 단자에 연결된 구동 제어 회로(138)를 포함한다.
인버터(132), 인버터(134) 및 인버터(136)를 구성하는 PMOS/NMOS 트랜지스터, 풀업 트랜지스터(PU1), 풀업 트랜지스터(PU2), 및 풀다운 트랜지스터(PD)는 모두 저전압에 의해 구동되고(1.8V), 트랜지스터의 작은 내전압(withstand)은 문제가 없고, 트랜지스터의 게이트 길이(Lg)는 모두 0.3 μm이다. 비교하여, 도 2 및 도 6에 도시된 풀업 트랜지스터(Q1) 및 인버터(IN1)는 외부 전원 전압(EXVDD)의 고전압(3.3V)에 의해 구동되고, 이로써 그 게이트 길이가 0.5μm이고 레벨 시프터(LS)도 필요하다. 또한, 풀업 트랜지스터(Q1)와 풀업 트랜지스터(Q2)의 소스 측의 전원 전압이 다르기 때문에, 레이아웃 설계에 있어서 N형 웰(N-type well)을 분리할 필요가 있다. 따라서, 본 실시예의 V1_구동 회로(130)의 회로 면적은 외부 전원 전압(EXVDD)을 사용하는 도 2 및 도 6에 도시된 구동 회로의 회로 면적보다 작을 수 있다.
본 실시예의 V1_구동 회로(130)에서, 풀업 트랜지스터(PU2)의 구동 용량은 풀업 트랜지스터(PU1)의 구동 용량보다 강하도록 구성된다. 즉, 풀업 트랜지스터(PU2)의 폭/길이 비율(W/L 비율)(width/length ratio)은 풀업 트랜지스터(PU1)의 W/L 비율보다 크게 구성된다. 따라서, 풀업 트랜지스터(PU2)가 턴-온 될 때 흐르는 드레인 전류는 풀업 트랜지스터(PU1)가 턴-온 될 때 흐르는 드레인 전류보다 크다.
구동 제어 회로(138)는 도시되지 않은 상태 머신(state machine) 또는 제어기에 의해 제어되고, 구동 신호(S1), 구동 신호(S2) 및 구동 신호(S3)를 비트 라인을 충전하기위한 시간 시퀀스에 따른 인버터(132), 인버터(134) 및 인버터(136)로 출력한다. 인버터(132), 인버터(134) 및 인버터(136)는 구동 신호(S1), 구동 신호(S2) 및 구동 신호(S3)에 따라 풀업 트랜지스터(PU1), 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD)의 게이트에 높은(H) 레벨 또는 낮은(L) 레벨 신호를 출력한다
비트 라인을 충전할 때 구동 제어 회로(138)가 H-레벨 구동 신호(S1), L-레벨 구동 신호(S2) 및 H-레벨 구동 신호(S3)를 출력하면, 풀업 트랜지스터(PU1)가 턴-온되고, 풀업 트랜지스터(PU2)는 턴-오프되고 풀다운 트랜지스터(PD)는 턴-오프되고 출력 노드(N5)에서 약한 구동 용량을 갖는 전압(V1)이 발생된다(약한 풀업 트랜지스터(PU1)만이 온되기 때문에). 또한, L-레벨 구동 신호(S1), H-레벨 구동 신호(S2) 및 H-레벨 구동 신호(S3)가 출력되면, 풀업 트랜지스터(PU1)가 턴-오프되고, 풀업 트랜지스터(PU2)가 턴-온되고, 풀다운 트랜지스터(PD)가 턴-오프되고 출력 노드(N5)에서 적당한 구동 용량을 갖는 전압(V1)이 발생된다(강한 풀업 트랜지스터(PU2)만이 턴-온되기 때문에). 대안적으로, H-레벨 구동 신호(S1), H-레벨 구동 신호(S2) 및 H-레벨 구동 신호(S3)가 출력되면, 풀업 트랜지스터(PU1)가 턴-온되고, 풀업 트랜지스터(PU2)가 턴-온되고, 풀다운 트랜지스터(PD)는 턴-오프되고 출력 노드(N5)에서 강한 구동 용량을 갖는 전압(V1)이 발생된다(풀업 트랜지스터(PU1 및 PU2)는 모두 턴-온되기 때문에). 비트 라인이 충전되지 않은 경우, 구동 제어 회로(138)는 L-레벨의 구동 신호(S1), 구동 신호(S2) 및 구동 신호(S3)를 출력하여 풀업 트랜지스터(PU1) 및 풀업 트랜지스터(PU2)를 턴-오프하고 풀 다운 트랜지스터(PD)를 턴-온하고, 이로써 출력 노드(N5)가 GND 레벨이 된다.
V1_구동 회로(130)의 출력 노드(N5)에서 발생된 전압(V1)은 도 1에 도시된 페이지 버퍼/판독 회로의 프리 차지 트랜지스터(pre-charging transistor)의 드레인에 공급된다. 또한, 도시하지 않았지만, 비트 라인 선택 회로에 연결된 가상 전원(VIRPWR)의 구동 회로는 도 9에 도시된 V1_구동 회로(130)와 구조가 유사하다.
다음으로, 비트 라인을 충전할 때의 V1_구동 회로(130)의 동작에 대하여 설명한다. 도 10은 비트 라인이 충전될 때 노드(TOBL)에 나타난 클램프 전압(VCLMP) 및 판독 노드(SNS)에 나타난 충전 전압(SNS_INTVDD)의 파형과 V1_구동 회로의 구동 용량 사이의 관계를 도시한다. 도 10에 도시된 바와 같이, 구동 제어 회로(138)는 비트 라인을 처음 충전할 때 기간(t1) 동안 풀업 트랜지스터(PU1)를 턴-온하고 풀업 트랜지스터(PU2)를 턴-오프하고 및 풀다운 트랜지스터(PD)를 턴-오프하고 및 비트 라인을 충전하기 위해 약한 구동 용량을 갖는 전압(V1)을 사용한다. 다음 충전 기간(t2) 동안, 구동 제어 회로(138)는 풀업 트랜지스터(PU1) 및 풀업 트랜지스터(PU2)를 턴-온하고 및 풀다운 트랜지스터(PD)를 턴-오프하고 및 비트 라인을 충전하기 위해 강한 구동 용량을 갖는 전압(V1)을 사용한다.
초기 충전 기간(t1) 동안, 비트 라인은 약한 구동 용량을 갖는 전압(V1)으로 충전되어 이 기간 동안의 피크 전류가 감소될 수 있다. 즉, 내부 전원 전압(VDD_V1)의 전압 강하로 인한 외부 전원 전압(EXVDD)의 전압 강하가 감소될 수 있고, 내부 전원 전압(INTVDD)에 대한 영향이 억제될 수 있다. 또한, 약한 구동 용량을 갖는 전압(V1)으로 비트 라인을 충전하는 기간(t1)이 연장되더라도, 내부 전원 전압이 충전에 사용되고, 충전 전압(SNS_INTVDD)은 내부 전원 전압을 초과하지 않는다. 즉, 저전압 구동으로 설계된 트랜지스터(BLPRE) 또는 트랜지스터(BLCLAMP)에서는 내전압 위반(withstand voltage violation)이 발생하지 않는다.
또한, 본 실시예의 V1_구동 회로(130)의 전체 구동 용량은 도 2의 V1_구동 회로의 구동 용량과 대략 동일하게 설정될 수 있다.
이러한 방식으로, 본 실시예에 따르면, V1_구동 회로(130)는 외부 전원 전압(EXVDD)을 사용하지 않기 때문에, 풀업 트랜지스터(PU1) 및 인버터(132)는 다른 트랜지스터와 같이 저전압 구동될 수 있고, 레벨 시프터를 사용하지 않으므로 외부 전원 전압을 이용하는 기존 구동 회로에 비해 회로 면적을 줄일 수 있다. 또한, 풀업 트랜지스터(PU1) 및 풀업 트랜지스터(PU2)는 소스 측에 동일한 전원 전압을 갖는다. 따라서, 레이아웃 설계에서 N형 웰이 공유될 수 있고, 레이아웃 영역이 감소될 수 있다. 따라서, 페이지 버퍼 주변 영역이 효과적으로 사용될 수 있다. 또한, V1_구동 회로(130)는 구동 용량이 다른 전압(V1)을 발생시키는 기능을 가지며, 전압(V1)의 구동 용량을 선택적으로 스위칭함으로써 비트 라인을 충전하는 동안의 피크 전류가 감소될 수 있다.
다음으로, 본 개시의 수정이 아래에 설명된다. 반적으로, 플래시 메모리에서, 프로세스 변경 등에 의한 회로 동작의 편차를 억제하기 위해, 프로세스 변경에 따라 트림 코드(trim code)(동작 설정 정보)가 퓨즈 메모리(fuse memory)에 저장된다. 트림 코드는 선적 전 테스트(pre-shipment test) 중에 퓨즈 메모리에 저장된다. 수송 후 플래시 메모리의 전원이 켜지면 제어기는 퓨즈 메모리에서 트림 코드를 읽고 트림 코드에 따라 회로 등의 작동 매개 변수를 설정한다.
따라서, 본 실시예에서, 프로세스 변화에 대응하는 V1_구동 회로(130)의 구동 용량의 편차를 조정하기 위해, 제어기는 PMOS 트랜지스터(PU1 및 PU2)의 구동 용량을 조정하고 상이한 구동 용량을 갖는 전압(V1)을 발생시키도록 트림 코드에 따라 구동 제어 회로(138)에 의해 출력되는 구동 신호(S1-S3)의 타이밍을 제어한다. 본 실시예에서, PMOS 트랜지스터(PU1 및 PU2)의 게이트 길이는 동일하고, 동일한 내부 전원 전압(VDD_V1)이 소스 전원으로 설정되어, PMOS 트랜지스터(PU1 및 PU2)의 구동 용량이 트림 코드를 사용하여 용이하게 조정될 수있다
V1_구동 회로(130)가 고속 충전 편차(예를 들어, 풀업 트랜지스터의 드레인 전류가 큰 경우) 등의 경우, PVT 등의 변화로 인한 구동 용량의 편차를 가질 때, 비트 라인을 충전할 수 있는 목표 시간 내에 가능한 한 약한 구동 용량을 갖는 전압(V1)으로 비트 라인을 충전하는 기간(t1)을 연장함으로써 피크 전류가 감소될 수 있다. 또한, 저속 충전 편차가 있는 경우, 목표 시간 내에서 강한 구동 용량을 갖는 전압(V1)으로 비트 라인을 충전하는 기간(T2)이 연장될 수있다.
또한, 플래시 메모리가 동작 온도를 검출하는 기능을 갖는 경우, 제어기는 검출된 동작 온도에 따라 구동 제어 회로(138)가 상이한 구동 용량을 갖는 전압(V1)을 발생시키는 타이밍을 조정할 수 있다. 이 경우, 동작 온도와 구동 용량의 편차 사이의 관계는 회로 상사(circuit analogy)를 통해 알려지도록 설정된다.
또한, 다른 실시예에서, 내부 전원 전압(VDD_V1)과 출력 노드(N5) 사이에 게이트 폭이 다른 복수의 P형 풀업 트랜지스터가 병렬로 제공될 수 있으며, 가장 적합한 풀업 트랜지스터가 트림 코드에 따라 선택될 수 있다. 예를 들어, 게이트 폭 W1 = 40μm인 제1 풀업 트랜지스터, 게이트 폭 W2 = 80μm인 제2 풀업 트랜지스터, 게이트 폭 W3 = 120μm인 제3 풀업 트랜지스터, 및 게이트 폭 W4 = 160μm인 제4 풀업 트랜지스터가 준비된다.
초기 값에서, 제1 풀업 트랜지스터 및 제3 풀업 트랜지스터는 전술한 방법을 통해 비트 라인을 충전하기 위해 사용되도록 설정된다. PVT의 변화가 발생하면, 제2 풀업 트랜지스터 및 제4 풀업 트랜지스터는 트림 코드에 따라 충전을 위해 스위칭된다. 그 스위칭 방법은, 예를 들어, 코드에 대응하는 풀업 트랜지스터를 전압 공급 경로와 연결하기 위해 전기 스위칭 회로를 사용하거나, 레이저 등에 의해 와이어를 용단(fusing)시킴으로써 영구적으로 설정하는 것이다.
일 실시예에 따르는 전압 발생 회로(voltage generating circuit)는, 외부 전원 전압을 사용하는 것에 의해 제1 내부 전원 전압을 발생시키는 제1 회로, 및 상기 제1 내부 전원 전압을 사용하는 것에 의해 비트 라인(bit line)을 충전하기(charging) 위해 출력 노드(output node)에서 충전 전압(charging voltage)를 발생시키는 제2 회로를 포함한다. 상기 제2 회로는, 제1 구동 용량(driving capability)을 갖는 충전 전압을 발생시키는, 제1 발생 회로(generating circuit), 상기 제1 구동 용량보다 큰 제2 구동 용량을 갖는 충전 전압을 발생시키는 제2 발생 회로, 및 상기 제1 발생 회로 및 상기 제2 발생 회로에 의해 발생되는 상기 충전 전압들을 제어하는, 제어 구성요소(control component)를 포함한다.
상기 제어 구성요소는, 상기 제1 발생 회로를 사용하는 것에 의해 상기 비트 라인의 제1 충전 기간 동안 상기 제1 구동 용량을 갖는 상기 충전 전압을 발생시키고 및 상기 제2 발생 회로를 사용하는 것에 의해 상기 비트 라인의 제2 충전 기간 동안 상기 제2 구동 용량을 갖는 상기 충전 전압을 발생시킬 수 있다.
상기 제어 구성요소는, 상기 제1 발생 회로 및 상기 제2 발생 회로를 사용하는 것에 의해 상기 제2 충전 기간 동안 상기 제1 구동 용량을 갖는 충전 전압 및 상기 제2 구동 용량을 갖는 충전 전압을 발생시킬 수 있다.
상기 전압 발생 회로는, 상기 제1 회로와 독립적(independent)이고 및 상기 외부 전원 전압을 사용하는 것에 의해 제2 내부 전원 전압을 발생시키는 제3 회로를 더 포함하고, 상기 제3 회로는 상기 비트 라인과 상이한 다른 회로에 상기 제2 내부 전원 전압을 공급할 수 있다.
상기 제1 발생 회로는, 상기 제1 내부 전원 전압 및 상기 출력 노드 사이에 제1 풀업 트랜지스터를 포함하고, 상기 제2 발생 회로는 상기 제1 내부 전원 전압 및 상기 출력 노드 사이에 제2 풀업 트랜지스터를 포함하고, 상기 제2 풀업 트랜지스터의 폭/길이는 상기 제1 풀업 트랜지스터의 폭/길이보다 클 수 있다. 상기 제1 풀업 트랜지스터의 게이트 길이는 상기 제2 풀업 트랜지스터의 게이트 길이와 동일할 수 있다.
상기 제2 회로는, 상기 제1 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터와 직렬로 연결된 풀업 트랜지스터를 더 포함하고, 상기 제어 구성요소는 상기 제1 풀업 트랜지스터, 상기 제2 풀업 트랜지스터, 및 상기 풀다운 트랜지스터를 구동하기 위한 구동 제어 신호를 출력할 수 있다.
상기 제어 구성요소는, 트림 코드(trim code)에 따라 상기 제1 구동 용량을 갖는 상기 충전 전압 및 상기 제2 구동 용량을 갖는 상기 충전 전압을 조정할 수 있다. 상기 트림 코드는 제조 프로세스(manufacturing process)의 변화에 따라 설정될 수 있다.
상기 제2 회로에 의해 발생되는 상기 충전 전압은 상기 내부 전원 전압에 의해 동작하는 트랜지스터를 통해 페이지 버퍼/판독 회로(page buffer/readout circuit)에 공급될 수 있다.
일 실시예에 따르면, 상기 실시예들에 따른 전압 발생 회로 및 상기 전압 발생 회로에 연결된 페이지 버퍼/판독 회로를 포함하고, 상기 제2 회로가 상기 페이지 버퍼/판독 회로 주위에 배치된(disposed around the page buffer/readout circuit), 반도체 스토리지 디바이스가 제공된다.
일 실시예에 따르는 반도체 스토리지 디바이스의 비트 라인을 충전하기 위한 방법은, 외부 전원 전압으로부터 오로지 상기 비트 라인을 충전하기 위해 사용되는 외부 전원 전압을 발생시키는 단계, 상기 비트 라인의 제1 충전 기간 동안 상기 내부 전원 전압으로부터 발생된 제1 구동 용량을 갖는 충전 전압을 사용하는 것에 의해 상기 비트 라인을 충전하는 단계, 및 상기 비트 라인의 제2 충전 기간 동안 상기 내부 전원 스토리지로부터 발생된 상기 제1 구동 용량 보다 큰 제2 구동 용량을 갖는 충전 전압을 사용하는 것에 의해 상기 비트 라인을 충전하는 단계를 포함한다.
상기 충전 방법은, 상기 제2 충전 기간 동안 상기 제2 구동 용량을 갖는 상기 충전 전압 및 상기 제1 구동 용량을 갖는 상기 충전 전압을 사용하는 것에 의해 상기 비트 라인을 충전하는 단계를 더 포함할 수 있다.
본 발명의 바람직한 실시예가 상세히 설명되었지만, 본 발명은 특정 실시예로 제한되지 않으며, 청구 범위에 기재된 본 발명의 사상의 범위 내에서 다양한 변형이 이루어질 수 있다.

Claims (13)

  1. 전압 발생 회로에 있어서,
    외부 전원 전압을 사용하여 제1 내부 전원 전압을 발생시키는 제1 회로; 및
    상기 제1 내부 전원 전압을 사용하여 비트 라인을 충전하기 위해 출력 노드에서 충전 전압을 발생시키는 제2 회로
    를 포함하고,
    상기 제2 회로는,
    제1 구동 용량을 갖는 충전 전압을 발생시키는 제1 발생 회로;
    상기 제1 구동 용량보다 큰 제2 구동 용량을 갖는 충전 전압을 발생시키는 제2 발생 회로;
    상기 제1 발생 회로 및 상기 제2 발생 회로에 의해 발생되는 상기 충전 전압들을 제어하는 제어 구성요소
    를 포함하고,
    상기 비트 라인을 충전할 때, 상기 제2 회로는, 먼저 상기 제1 구동 용량을 갖는 상기 충전 전압을 사용하여 상기 비트 라인을 충전하고, 그 다음 상기 제2 구동 용량을 가지는 상기 충전 전압을 사용하여 상기 비트 라인을 충전하는,
    전압 발생 회로.
  2. 제1항에 있어서,
    상기 제어 구성요소는,
    상기 제1 발생 회로를 사용하여 상기 비트 라인의 제1 충전 기간 동안 상기 제1 구동 용량을 갖는 상기 충전 전압을 발생시키고,
    상기 제2 발생 회로를 사용하여 상기 비트 라인의 제2 충전 기간 동안 상기 제2 구동 용량을 갖는 상기 충전 전압을 발생시키는,
    전압 발생 회로.
  3. 제2항에 있어서,
    상기 제어 구성요소는,
    상기 제1 발생 회로 및 상기 제2 발생 회로를 사용하여 상기 제2 충전 기간 동안 상기 제1 구동 용량을 갖는 충전 전압 및 상기 제2 구동 용량을 갖는 충전 전압을 발생시키는,
    전압 발생 회로.
  4. 제1항에 있어서,
    상기 제1 회로와 독립적이고, 상기 외부 전원 전압을 사용하여 제2 내부 전원 전압을 발생시키는 제3 회로
    를 더 포함하고,
    상기 제3 회로는,
    상기 비트 라인의 충전과 상이한 다른 회로에 상기 제2 내부 전원 전압을 공급하는,
    전압 발생 회로.
  5. 제1항에 있어서,
    상기 제1 발생 회로는,
    상기 제1 내부 전원 전압 및 상기 출력 노드 사이의 제1 풀업 트랜지스터, 및
    상기 제1 내부 전원 전압 및 상기 출력 노드 사이의 제2 풀업 트랜지스터
    를 포함하고,
    상기 제2 풀업 트랜지스터의 폭/길이 비율은,
    상기 제1 풀업 트랜지스터의 폭/길이 비율보다 큰,
    전압 발생 회로.
  6. 제5항에 있어서,
    상기 제1 풀업 트랜지스터의 게이트 길이는,
    상기 제2 풀업 트랜지스터의 게이트 길이와 동일한,
    전압 발생 회로.
  7. 제5항에 있어서,
    상기 제2 회로는,
    상기 제1 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터에 직렬로 연결된 풀다운 트랜지스터
    를 더 포함하고,
    상기 제어 구성요소는,
    상기 제1 풀업 트랜지스터, 상기 제2 풀업 트랜지스터, 및 상기 풀다운 트랜지스터를 구동하기 위한 구동 제어 신호를 출력하는,
    전압 발생 회로.
  8. 제1항에 있어서,
    상기 제어 구성요소는,
    트림 코드에 따라 상기 제1 구동 용량을 갖는 상기 충전 전압 및 상기 제2 구동 용량을 갖는 상기 충전 전압 간의 비율을 조정하는,
    전압 발생 회로.
  9. 제8항에 있어서,
    상기 트림 코드는,
    제조 프로세스의 변화에 따라 설정되는,
    전압 발생 회로.
  10. 제1항에 있어서,
    상기 제2 회로에 의해 발생되는 상기 충전 전압은,
    상기 내부 전원 전압에 의해 동작하는 트랜지스터를 통해 페이지 버퍼/판독 회로에 공급되는,
    전압 발생 회로.
  11. 반도체 스토리지 디바이스에 있어서,
    전압 발생 회로; 및
    상기 전압 발생 회로에 연결된 페이지 버퍼/판독 회로
    를 포함하고,
    상기 전압 발생 회로는,
    외부 전원 전압을 사용하여 제1 내부 전원 전압을 발생시키는 제1 회로; 및
    상기 제1 내부 전원 전압을 사용하여 비트 라인을 충전하기 위해 출력 노드에서 충전 전압을 발생시키는 제2 회로
    를 포함하고,
    상기 제2 회로는,
    제1 구동 용량을 갖는 충전 전압을 발생시키는 제1 발생 회로;
    상기 제1 구동 용량보다 큰 제2 구동 용량을 갖는 충전 전압을 발생시키는 제2 발생 회로;
    상기 제1 발생 회로 및 상기 제2 발생 회로에 의해 발생되는 상기 충전 전압들을 제어하는 제어 구성요소
    를 포함하고,
    상기 비트 라인을 충전할 때, 상기 제2 회로는, 먼저 상기 제1 구동 용량을 갖는 상기 충전 전압을 사용하여 상기 비트 라인을 충전하고, 그 다음 상기 제2 구동 용량을 가지는 상기 충전 전압을 사용하여 상기 비트 라인을 충전하고,
    상기 제2 회로는,
    상기 페이지 버퍼/판독 회로 주위에 배치된,
    반도체 스토리지 디바이스.
  12. 반도체 스토리지 디바이스의 비트 라인을 충전하기 위한 방법에 있어서,
    외부 전원 전압으로부터 오로지 상기 비트 라인을 충전하기 위해 사용되는 내부 전원 전압을 발생시키는 단계;
    상기 비트 라인의 제1 충전 기간 동안, 상기 내부 전원 전압으로부터 발생된 제1 구동 용량을 갖는 충전 전압을 사용하여 상기 비트 라인을 충전하는 단계; 및
    상기 제1 충전 기간 후의 제2 충전 기간 동안, 상기 내부 전원 전압으로부터 발생된 상기 제1 구동 용량보다 큰 제2 구동 용량을 갖는 충전 전압을 사용하여 상기 비트 라인을 충전하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 제2 충전 기간 동안, 상기 제1 구동 용량을 갖는 상기 충전 전압 및 상기 제2 구동 용량을 갖는 상기 충전 전압을 사용하여 상기 비트 라인을 충전하는 단계
    를 더 포함하는 방법.
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