JPH07153288A - 分散型負ゲート電源 - Google Patents
分散型負ゲート電源Info
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- JPH07153288A JPH07153288A JP19412494A JP19412494A JPH07153288A JP H07153288 A JPH07153288 A JP H07153288A JP 19412494 A JP19412494 A JP 19412494A JP 19412494 A JP19412494 A JP 19412494A JP H07153288 A JPH07153288 A JP H07153288A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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Abstract
(57)【要約】
【目的】 フラッシュ消去の間にフラッシュＥＥＰＲＯ
Ｍメモリセルのアレイ中でワード線を介して、選択され
た半セクターのメモリセルのゲートを制御するように相
対的に高い負の電圧を発生しかつ選択的に供給するため
の分散型負ゲート電源を提供する。 【構成】 分散型負ゲート電源（１０）は主チャージポ
ンプ回路（２０ａ，２０ｂ）と複数個の分散セクターポ
ンプ手段（１８ａ−１８ｐ）とを含む。複数個の分散セ
クターポンプ回路（１８ａ−１８ｐ）の各々は半セクタ
ー選択信号に応答して負の主電圧を選択された半セクタ
ーのワード線に選択的に接続する。
Ｍメモリセルのアレイ中でワード線を介して、選択され
た半セクターのメモリセルのゲートを制御するように相
対的に高い負の電圧を発生しかつ選択的に供給するため
の分散型負ゲート電源を提供する。 【構成】 分散型負ゲート電源（１０）は主チャージポ
ンプ回路（２０ａ，２０ｂ）と複数個の分散セクターポ
ンプ手段（１８ａ−１８ｐ）とを含む。複数個の分散セ
クターポンプ回路（１８ａ−１８ｐ）の各々は半セクタ
ー選択信号に応答して負の主電圧を選択された半セクタ
ーのワード線に選択的に接続する。
Description
【０００１】
【発明の背景】本発明は一般に、ページ消去および負電
圧ゲート消去を有するフラッシュ電気的消去可能プログ
ラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルのアレイ
などのフローティングゲートメモリ装置に関する。より
特定的には、本発明は、フラッシュ消去の間にフラッシ
ュＥＥＰＲＯＭメモリセルのアレイ中でワード線を介し
て、選択された半セクター中のメモリのゲートを制御す
るように、相対的に高い負電圧を発生しかつ選択的に供
給するための分散型負ゲート電源に関する。
圧ゲート消去を有するフラッシュ電気的消去可能プログ
ラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルのアレイ
などのフローティングゲートメモリ装置に関する。より
特定的には、本発明は、フラッシュ消去の間にフラッシ
ュＥＥＰＲＯＭメモリセルのアレイ中でワード線を介し
て、選択された半セクター中のメモリのゲートを制御す
るように、相対的に高い負電圧を発生しかつ選択的に供
給するための分散型負ゲート電源に関する。
【０００２】
【先行技術の説明】同時継属中かつ同一譲受人に譲渡さ
れた、１９９２年１０月２２日出願の「負電源（Negati
ve Power Supply)」と題されたエム・エイ・バン・バス
カーク（M.A. Van Buskirk）らへの米国特許出願連続番
号第07/964,807号（対応日本出願特開平５−２６２４９
５、１９９３年１０月２０日出願）において、フラッシ
ュ消去の間にフラッシュＥＥＰＲＯＭメモリセルのアレ
イ中でワード線を介して、選択されたメモリセルのゲー
トを制御するために、調整された電位を発生しかつ供給
するための負電源が説明される。この出願連続番号第07
/964,807号はその全体がここに引用により援用され
る。'807出願の図１には、複数個のクロック信号を発生
するためのクロック回路１４、および外部電源電位ＶＣ
Ｃとクロック信号とに応答して高い負電圧を発生するた
めのチャージポンプ回路１２を含む負電源１０のブロッ
ク図が示される。その中のしきい値電圧降下を効果的に
相殺するために相殺回路がチャージポンプ回路に結合さ
れる。
れた、１９９２年１０月２２日出願の「負電源（Negati
ve Power Supply)」と題されたエム・エイ・バン・バス
カーク（M.A. Van Buskirk）らへの米国特許出願連続番
号第07/964,807号（対応日本出願特開平５−２６２４９
５、１９９３年１０月２０日出願）において、フラッシ
ュ消去の間にフラッシュＥＥＰＲＯＭメモリセルのアレ
イ中でワード線を介して、選択されたメモリセルのゲー
トを制御するために、調整された電位を発生しかつ供給
するための負電源が説明される。この出願連続番号第07
/964,807号はその全体がここに引用により援用され
る。'807出願の図１には、複数個のクロック信号を発生
するためのクロック回路１４、および外部電源電位ＶＣ
Ｃとクロック信号とに応答して高い負電圧を発生するた
めのチャージポンプ回路１２を含む負電源１０のブロッ
ク図が示される。その中のしきい値電圧降下を効果的に
相殺するために相殺回路がチャージポンプ回路に結合さ
れる。
【０００３】'807出願のチャージポンプ回路１２は複数
個のチャージポンプ段からなる。負のウェル回路２０が
複数個のチャージポンプ段に結合されて、消去の間に複
数個のチャージポンプ段のうちの一定の数のものの動作
を最初のうちは妨げる。調整器回路１６は高い負電圧お
よび基準電位に応答して、チャージポンプ回路に高い負
電圧を増大させるような高レベルかまたは高い負電圧を
減少させるような低レベルのいずれかの負のコンパレー
タ信号を発生し、かつ電源電位ＶＣＣから独立した調整
された負の電位を発生する。
個のチャージポンプ段からなる。負のウェル回路２０が
複数個のチャージポンプ段に結合されて、消去の間に複
数個のチャージポンプ段のうちの一定の数のものの動作
を最初のうちは妨げる。調整器回路１６は高い負電圧お
よび基準電位に応答して、チャージポンプ回路に高い負
電圧を増大させるような高レベルかまたは高い負電圧を
減少させるような低レベルのいずれかの負のコンパレー
タ信号を発生し、かつ電源電位ＶＣＣから独立した調整
された負の電位を発生する。
【０００４】チャージポンプ回路１２および負のウェル
回路２０は、フラッシュＥＥＰＲＯＭメモリセルのアレ
イを含む集積回路チップ上で用いられる１６のチャージ
ポンプ回路のうちの１つを表わしているにすぎない。各
チャージポンプ回路はアレイの左側または右側の８つの
半セクターのうちの１つと関連している。さらに、各ポ
ンプ回路からの高い負の電圧ＮＥＧＯＵＴは、'807出願
の図４（ｃ）に示されるように複数個のダイオード接続
されたＰチャネルトランジスタＰ９を介してワード線に
結合される。１６のチャージポンプ回路を用いるこの先
行技術の負電源の欠点の１つは、集積回路チップ上で広
い空間が必要なことである。さらに、高電力消費および
高発熱という欠点も存在する。加えて、消去の間にワー
ド線電圧の電圧降下Ｖt 依存性を引起こすダイオード接
続されたトランジスタによる欠点も存在する。
回路２０は、フラッシュＥＥＰＲＯＭメモリセルのアレ
イを含む集積回路チップ上で用いられる１６のチャージ
ポンプ回路のうちの１つを表わしているにすぎない。各
チャージポンプ回路はアレイの左側または右側の８つの
半セクターのうちの１つと関連している。さらに、各ポ
ンプ回路からの高い負の電圧ＮＥＧＯＵＴは、'807出願
の図４（ｃ）に示されるように複数個のダイオード接続
されたＰチャネルトランジスタＰ９を介してワード線に
結合される。１６のチャージポンプ回路を用いるこの先
行技術の負電源の欠点の１つは、集積回路チップ上で広
い空間が必要なことである。さらに、高電力消費および
高発熱という欠点も存在する。加えて、消去の間にワー
ド線電圧の電圧降下Ｖt 依存性を引起こすダイオード接
続されたトランジスタによる欠点も存在する。
【０００５】本発明は、上に議論した'807出願の先行技
術の負電源に対して大幅な改良を示す。本発明の分散型
負ゲート電源は、フラッシュ消去の間にフラッシュＥＥ
ＰＲＯＭメモリセルのアレイ中でワード線を介して、選
択された半セクター中のメモリセルのゲートを制御する
ように、相対的に高い負電圧を発生しかつ選択的に供給
するために使用される。この分散型負ゲート電源は、相
対的に高い負の主電圧を発生するための主チャージポン
プ回路と、各々が半セクターの１つに対応する複数個の
分散セクターポンプ回路とを含む。分散セクターポンプ
回路は負の主電圧を選択された半セクターのワード線へ
選択的に接続するために使用される。
術の負電源に対して大幅な改良を示す。本発明の分散型
負ゲート電源は、フラッシュ消去の間にフラッシュＥＥ
ＰＲＯＭメモリセルのアレイ中でワード線を介して、選
択された半セクター中のメモリセルのゲートを制御する
ように、相対的に高い負電圧を発生しかつ選択的に供給
するために使用される。この分散型負ゲート電源は、相
対的に高い負の主電圧を発生するための主チャージポン
プ回路と、各々が半セクターの１つに対応する複数個の
分散セクターポンプ回路とを含む。分散セクターポンプ
回路は負の主電圧を選択された半セクターのワード線へ
選択的に接続するために使用される。
【０００６】
【発明の概要】したがって、本発明の一般的な目的は、
フラッシュ消去の間にフラッシュＥＥＰＲＯＭメモリセ
ルのアレイ中でワード線を介して、選択された半セクタ
ー中のメモリセルのゲートを制御するように、相対的に
高い負の主電圧を発生しかつ選択的に供給するが、ただ
し先行技術の負電源の欠点を克服する、分散型負ゲート
電源を提供することである。
フラッシュ消去の間にフラッシュＥＥＰＲＯＭメモリセ
ルのアレイ中でワード線を介して、選択された半セクタ
ー中のメモリセルのゲートを制御するように、相対的に
高い負の主電圧を発生しかつ選択的に供給するが、ただ
し先行技術の負電源の欠点を克服する、分散型負ゲート
電源を提供することである。
【０００７】本発明の１つの目的は、集積回路チップ上
での占有空間が従来可能であった空間よりも小さい、相
対的に高い負の主電圧を発生しかつ選択的に供給するた
めの分散型負ゲート電源を提供することである。
での占有空間が従来可能であった空間よりも小さい、相
対的に高い負の主電圧を発生しかつ選択的に供給するた
めの分散型負ゲート電源を提供することである。
【０００８】本発明の他の目的は、消去の間にワード線
電圧のしきい値降下Ｖt 依存性を排除する、相対的に高
い負の主電圧を発生しかつ選択的に供給するための分散
型負ゲート電源を提供することである。
電圧のしきい値降下Ｖt 依存性を排除する、相対的に高
い負の主電圧を発生しかつ選択的に供給するための分散
型負ゲート電源を提供することである。
【０００９】本発明のさらに他の目的は、負の主電圧を
発生するための主チャージポンプ回路と、負の主電圧を
選択された半セクターのワード線に選択的に接続するた
めの複数個の分散セクターポンプ回路とからなる、相対
的に高い負の主電圧を発生しかつ選択的に供給するため
の分散型負ゲート電源を提供することである。
発生するための主チャージポンプ回路と、負の主電圧を
選択された半セクターのワード線に選択的に接続するた
めの複数個の分散セクターポンプ回路とからなる、相対
的に高い負の主電圧を発生しかつ選択的に供給するため
の分散型負ゲート電源を提供することである。
【００１０】これらの目標および目的に従って、本発明
は、フラッシュ消去の間にフラッシュＥＥＰＲＯＭメモ
リセルのアレイ中でワード線を介して、選択された半セ
クター中のメモリセルのゲートを制御するように、相対
的に高い負の主電圧を発生しかつ選択的に供給するため
の分散型負ゲート電源を提供することに関する。分散型
負ゲート電源は、複数個のクロック信号を発生するため
のクロック回路と、外部電源電位およびクロック信号に
応答して相対的に高い負の主電圧を発生するための主チ
ャージポンプ回路とを含む。セクター論理回路が半セク
ター選択信号を発生するために設けられ、その信号の各
々は選択された半セクターに対応する。複数個の分散セ
クターポンプ回路は半セクター選択信号に応答して負の
主電圧を選択された半セクターのワード線に選択的に接
続する。
は、フラッシュ消去の間にフラッシュＥＥＰＲＯＭメモ
リセルのアレイ中でワード線を介して、選択された半セ
クター中のメモリセルのゲートを制御するように、相対
的に高い負の主電圧を発生しかつ選択的に供給するため
の分散型負ゲート電源を提供することに関する。分散型
負ゲート電源は、複数個のクロック信号を発生するため
のクロック回路と、外部電源電位およびクロック信号に
応答して相対的に高い負の主電圧を発生するための主チ
ャージポンプ回路とを含む。セクター論理回路が半セク
ター選択信号を発生するために設けられ、その信号の各
々は選択された半セクターに対応する。複数個の分散セ
クターポンプ回路は半セクター選択信号に応答して負の
主電圧を選択された半セクターのワード線に選択的に接
続する。
【００１１】本発明のこれらのおよび他の目的および利
点は添付の図面とともに考慮すると以下の詳細な説明か
らより完全に明らかとなるであろう。添付図面中、同一
参照番号は対応箇所を示す。
点は添付の図面とともに考慮すると以下の詳細な説明か
らより完全に明らかとなるであろう。添付図面中、同一
参照番号は対応箇所を示す。
【００１２】
【実施例】図面を詳細に参照すると、図１には本発明の
分散型負ゲート電源１０がセクタードライブ回路１２お
よびロウデコーダ１４に関してどのように位置決めされ
ているかを示すチップレイアウトが示され、全体は１つ
の半導体回路チップ（図示せず）の一部として形成され
る。分散型負ゲート電源１０は、フラッシュ消去の動作
モードの間にワード線を介して、選択された半セクター
中のメモリセルトランジスタのゲートを制御するため
に、相対的に高い負の主電圧ＮＥＧＰを発生しかつ選択
的に供給するために使用される。
分散型負ゲート電源１０がセクタードライブ回路１２お
よびロウデコーダ１４に関してどのように位置決めされ
ているかを示すチップレイアウトが示され、全体は１つ
の半導体回路チップ（図示せず）の一部として形成され
る。分散型負ゲート電源１０は、フラッシュ消去の動作
モードの間にワード線を介して、選択された半セクター
中のメモリセルトランジスタのゲートを制御するため
に、相対的に高い負の主電圧ＮＥＧＰを発生しかつ選択
的に供給するために使用される。
【００１３】半導体集積回路チップはまた、Ｎ×Ｍマト
リックス状に配列された多数のフラッシュＥＥＰＲＯＭ
メモリセルのアレイを含む。典型的には＋５．０Ｖであ
る外部またはオフチップ電源電位ＶＣＣ（これもまた図
示せず）が集積回路チップに供給され、かつ分散型負ゲ
ート電源１０の入力に与えられる。フラッシュＥＥＰＲ
ＯＭメモリセルのアレイは列および行を規定するように
基板上に形成され、ここで基板は、少なくとも行の１つ
に沿って延びる共通ソース線と各列に沿って延びる複数
個のビット線とを含む。各メモリセルは共通ソース線に
結合されたＮ型ソース領域と、制御ゲートと、フローテ
ィングゲートと、チャネル領域と、ビット線の各々に結
合されたＮ型ドレイン領域とを含む。さらに、各メモリ
セルはホットエレクトロンをそのフローティングゲート
へ移動させることによって主としてプログラム可能であ
り、かつエレクトロンをフローティングゲートからソー
ス領域へとトンネルすることによって主として消去可能
である。
リックス状に配列された多数のフラッシュＥＥＰＲＯＭ
メモリセルのアレイを含む。典型的には＋５．０Ｖであ
る外部またはオフチップ電源電位ＶＣＣ（これもまた図
示せず）が集積回路チップに供給され、かつ分散型負ゲ
ート電源１０の入力に与えられる。フラッシュＥＥＰＲ
ＯＭメモリセルのアレイは列および行を規定するように
基板上に形成され、ここで基板は、少なくとも行の１つ
に沿って延びる共通ソース線と各列に沿って延びる複数
個のビット線とを含む。各メモリセルは共通ソース線に
結合されたＮ型ソース領域と、制御ゲートと、フローテ
ィングゲートと、チャネル領域と、ビット線の各々に結
合されたＮ型ドレイン領域とを含む。さらに、各メモリ
セルはホットエレクトロンをそのフローティングゲート
へ移動させることによって主としてプログラム可能であ
り、かつエレクトロンをフローティングゲートからソー
ス領域へとトンネルすることによって主として消去可能
である。
【００１４】たとえばメモリアレイが１０２４行×１０
２４列のマトリックス状に物理的に配列されている場合
は、予め定められた数の行がページ選択可能消去ブロッ
クを規定するセクターを形成するようにグループ分けさ
れ得るということが理解されるべきである。たとえば、
１０２４行は各セクターが同数の行（各１２８行）から
なる８つのセクターに分割され得る。しかしながら、各
セクターは同数でない数の行で形成することもできると
いうことが当業者には自明である。さらに、列は各セク
ターが左側と右側（半セクター）を有するようにセグメ
ントに分割されてもよい。
２４列のマトリックス状に物理的に配列されている場合
は、予め定められた数の行がページ選択可能消去ブロッ
クを規定するセクターを形成するようにグループ分けさ
れ得るということが理解されるべきである。たとえば、
１０２４行は各セクターが同数の行（各１２８行）から
なる８つのセクターに分割され得る。しかしながら、各
セクターは同数でない数の行で形成することもできると
いうことが当業者には自明である。さらに、列は各セク
ターが左側と右側（半セクター）を有するようにセグメ
ントに分割されてもよい。
【００１５】複数個の独立した複数状態チャージポンプ
回路（各半セクターごとに１つ）を用いた出願連続番号
第07/964,807号の先行技術の負電源とは異なり、本発明
の分散型負ゲート電源１０は、１つの独立した大きな主
ポンプ回路１６と、負の主電圧ＮＥＧＰを選択的に送る
ための複数個の相対的にサイズの小さい１段の分散セク
ターポンプ回路１８ａ−１８ｐとからなる。この態様に
よって、集積回路上で要求されるチップ領域の広さが大
幅に低減されている。さらに、分散セクターポンプ回路
を実現することによって電力消費量および発熱量の大幅
な低減が達成されている。加えて、負ゲート電源は、負
の主電圧が正の外部電源電位へ引かれる前に十分放電す
るように、最初は小さな負電圧へプルアップされている
放電電圧を発生し、それによって酸化物上の過剰なスト
レスを回避する手段を含む。
回路（各半セクターごとに１つ）を用いた出願連続番号
第07/964,807号の先行技術の負電源とは異なり、本発明
の分散型負ゲート電源１０は、１つの独立した大きな主
ポンプ回路１６と、負の主電圧ＮＥＧＰを選択的に送る
ための複数個の相対的にサイズの小さい１段の分散セク
ターポンプ回路１８ａ−１８ｐとからなる。この態様に
よって、集積回路上で要求されるチップ領域の広さが大
幅に低減されている。さらに、分散セクターポンプ回路
を実現することによって電力消費量および発熱量の大幅
な低減が達成されている。加えて、負ゲート電源は、負
の主電圧が正の外部電源電位へ引かれる前に十分放電す
るように、最初は小さな負電圧へプルアップされている
放電電圧を発生し、それによって酸化物上の過剰なスト
レスを回避する手段を含む。
【００１６】図２には図１の主ポンプ回路１６のブロッ
ク図が示される。主ポンプ回路１６は２つの同一の負の
ポンプ回路２０ａおよび２０ｂを含み、その各々はクロ
ック回路２２ａおよび２２ｂの一方に応答して相対的に
高い負の主電圧ＮＥＧＰを発生する。負ポンプ回路２０
ａはアレイの左側と関連し、かつ負ポンプ回路２０ｂは
その右側と関連することに注目されたい。さらに、出力
線２６ａおよび２６ｂ上の負の主電圧ＮＥＧＰはノード
２８で共に結合される。主ポンプ回路１６は、負の主電
圧ＮＥＧを約−１０．５Ｖに調整するために用いられる
負の調整器回路２４を含む。負のポンプ回路２０ａおよ
び２０ｂはまた、対応する線３０ａおよび３０ｂ上でそ
れぞれ負の二次電圧ＮＥＧＳＬおよびＮＥＧＳＲを発生
し、これらの電圧は負の主電圧ＮＥＧＰよりも負である
（つまり約−１４Ｖ）。
ク図が示される。主ポンプ回路１６は２つの同一の負の
ポンプ回路２０ａおよび２０ｂを含み、その各々はクロ
ック回路２２ａおよび２２ｂの一方に応答して相対的に
高い負の主電圧ＮＥＧＰを発生する。負ポンプ回路２０
ａはアレイの左側と関連し、かつ負ポンプ回路２０ｂは
その右側と関連することに注目されたい。さらに、出力
線２６ａおよび２６ｂ上の負の主電圧ＮＥＧＰはノード
２８で共に結合される。主ポンプ回路１６は、負の主電
圧ＮＥＧを約−１０．５Ｖに調整するために用いられる
負の調整器回路２４を含む。負のポンプ回路２０ａおよ
び２０ｂはまた、対応する線３０ａおよび３０ｂ上でそ
れぞれ負の二次電圧ＮＥＧＳＬおよびＮＥＧＳＲを発生
し、これらの電圧は負の主電圧ＮＥＧＰよりも負である
（つまり約−１４Ｖ）。
【００１７】さらに、主ポンプ回路１６は、セクターポ
ンプ回路中のＰチャネルプルアップ装置の酸化物を保護
するように、負の主電圧ＮＥＧＰに応答して負の中間保
護電圧（約−６Ｖ）を発生するための保護回路３２を有
する。負のウェル回路３４ａおよび３４ｂは消去の間に
主ポンプ回路およびセクターポンプ回路のＮウェルを接
地するように各線３６ａおよび３６ｂ上にそれぞれ負の
ウェル電圧ＶＮＷＬおよびＶＮＷＲを発生するために用
いられる。したがって、回路２０ａ、３４ａおよび２２
ａはアレイの左側の半セクターのすべてと関連し、かつ
回路２０ｂ、３４ｂおよび２２ｂはアレイの右側の半セ
クターと関連するということがわかる。回路２４および
３２の各々は全アレイについて１度だけ使用される。
ンプ回路中のＰチャネルプルアップ装置の酸化物を保護
するように、負の主電圧ＮＥＧＰに応答して負の中間保
護電圧（約−６Ｖ）を発生するための保護回路３２を有
する。負のウェル回路３４ａおよび３４ｂは消去の間に
主ポンプ回路およびセクターポンプ回路のＮウェルを接
地するように各線３６ａおよび３６ｂ上にそれぞれ負の
ウェル電圧ＶＮＷＬおよびＶＮＷＲを発生するために用
いられる。したがって、回路２０ａ、３４ａおよび２２
ａはアレイの左側の半セクターのすべてと関連し、かつ
回路２０ｂ、３４ｂおよび２２ｂはアレイの右側の半セ
クターと関連するということがわかる。回路２４および
３２の各々は全アレイについて１度だけ使用される。
【００１８】負のポンプ回路２０ａおよび２０ｂの構成
および動作は同一であるため、ポンプ回路２０ａについ
てのみ説明する。ここで図３および図４を参照して、負
のポンプ回路２０ａの詳細な回路の概略図が示される。
負のポンプ回路は４つの段３０１、３０２、３０３およ
び３０４を含む。出力トランジスタ３０５が第４段３０
４の出力に結合されて出力線２６ａ上に約−１０．５Ｖ
の相対的に高い負の主電圧ＮＥＧＰを発生する。出力バ
ッファ段３０６もまた第４段３０４の出力に結合され
て、約−１４Ｖの負の二次電圧ＮＥＧＳｍを発生する。
ポンプ回路２０ａの入力は入力ノードｐｍｐｓである。
Ｎチャネルポンプ選択トランジスタ３０７のドレインは
入力ノードｐｍｐｓに接続され、そのゲートは消去信号
ＥＲを受けるように接続され、かつそのソースは下位電
源電位ＶＳＳ（ｇｎｄ）に接続される。ポンプ回路２６
ａはポンプ選択トランジスタ３０７を導通させるように
消去信号ＥＲがハイの場合にオンにされ、これにより下
位電源電位ＶＳＳへ電流経路を作出す。非消去モードで
は、ポンプ選択トランジスタ３０７は上位電源電位ＶＰ
Ｐからのいかなる直流電流経路も防止するようにオフに
される。
および動作は同一であるため、ポンプ回路２０ａについ
てのみ説明する。ここで図３および図４を参照して、負
のポンプ回路２０ａの詳細な回路の概略図が示される。
負のポンプ回路は４つの段３０１、３０２、３０３およ
び３０４を含む。出力トランジスタ３０５が第４段３０
４の出力に結合されて出力線２６ａ上に約−１０．５Ｖ
の相対的に高い負の主電圧ＮＥＧＰを発生する。出力バ
ッファ段３０６もまた第４段３０４の出力に結合され
て、約−１４Ｖの負の二次電圧ＮＥＧＳｍを発生する。
ポンプ回路２０ａの入力は入力ノードｐｍｐｓである。
Ｎチャネルポンプ選択トランジスタ３０７のドレインは
入力ノードｐｍｐｓに接続され、そのゲートは消去信号
ＥＲを受けるように接続され、かつそのソースは下位電
源電位ＶＳＳ（ｇｎｄ）に接続される。ポンプ回路２６
ａはポンプ選択トランジスタ３０７を導通させるように
消去信号ＥＲがハイの場合にオンにされ、これにより下
位電源電位ＶＳＳへ電流経路を作出す。非消去モードで
は、ポンプ選択トランジスタ３０７は上位電源電位ＶＰ
Ｐからのいかなる直流電流経路も防止するようにオフに
される。
【００１９】第１段３０１はＰチャネルパストランジス
タＰ１１、Ｐチャネル初期化トランジスタＰ１２、Ｐチ
ャネルプリチャージトランジスタＰ１３、および１対の
カップリングキャパシタＣ１、Ｃ７から構成される。パ
ストランジスタＰ１１のソースは入力ノードｐｍｐｓに
接続され、そのドレインは出力／入力ノードＢＢに接続
され、かつそのゲートは内部ノードＡＡに接続される。
初期化トランジスタＰ１２はダイオード接続されたトラ
ンジスタであり、そのドレインおよびゲートはトランジ
スタＰ１１のソースに共に接続される。トランジスタＰ
１２のソースはトランジスタＰ１１のドレインおよびト
ランジスタＰ１３のゲートに接続される。トランジスタ
Ｐ１３のドレインは内部ノードＡＡおよびトランジスタ
Ｐ１１のゲートに接続される。トランジスタＰ１３のソ
ースはトランジスタＰ１１のソースおよびトランジスタ
Ｐ１２のドレインに接続される。トランジスタＰ１１−
Ｐ１３のＮウェルは上位電源電位ＶＰＰに接続される。
カップリングキャパシタＣ１は出力ノードＢＢと入力ノ
ード４０との間に結合されてクロック信号ＰＨＩ１を受
ける。カップリングキャパシタＣ７は内部ノードＡＡと
入力ノード４２との間に結合されてクロック信号ＰＨＩ
２Ａを受ける。カップリングキャパシタＣ１およびＣ７
の各々はＭＯＳトランジスタから形成される。
タＰ１１、Ｐチャネル初期化トランジスタＰ１２、Ｐチ
ャネルプリチャージトランジスタＰ１３、および１対の
カップリングキャパシタＣ１、Ｃ７から構成される。パ
ストランジスタＰ１１のソースは入力ノードｐｍｐｓに
接続され、そのドレインは出力／入力ノードＢＢに接続
され、かつそのゲートは内部ノードＡＡに接続される。
初期化トランジスタＰ１２はダイオード接続されたトラ
ンジスタであり、そのドレインおよびゲートはトランジ
スタＰ１１のソースに共に接続される。トランジスタＰ
１２のソースはトランジスタＰ１１のドレインおよびト
ランジスタＰ１３のゲートに接続される。トランジスタ
Ｐ１３のドレインは内部ノードＡＡおよびトランジスタ
Ｐ１１のゲートに接続される。トランジスタＰ１３のソ
ースはトランジスタＰ１１のソースおよびトランジスタ
Ｐ１２のドレインに接続される。トランジスタＰ１１−
Ｐ１３のＮウェルは上位電源電位ＶＰＰに接続される。
カップリングキャパシタＣ１は出力ノードＢＢと入力ノ
ード４０との間に結合されてクロック信号ＰＨＩ１を受
ける。カップリングキャパシタＣ７は内部ノードＡＡと
入力ノード４２との間に結合されてクロック信号ＰＨＩ
２Ａを受ける。カップリングキャパシタＣ１およびＣ７
の各々はＭＯＳトランジスタから形成される。
【００２０】第２段３０２の構成は第１段３０１と同一
であり、ＰチャネルトランジスタＰ２１、Ｐ２２および
Ｐ２３ならびにカップリングキャパシタＣ２およびＣ８
を含む。第２段３０２の入力は出力／入力ノードＢＢに
あり、かつその出力は出力／入力ノードＤにある。カッ
プリングキャパシタＣ２は出力ノードＤと入力ノード４
４との間に結合されてクロック信号ＰＨＩ２を受ける。
カップリングキャパシタＣ８は内部ノードＢと入力ノー
ド４６との間に結合されてクロック信号ＰＨＩ１Ａを受
ける。第３段３０３の構成は同様に第１段３０１と同一
であり、ＰチャネルトランジスタＰ３１、Ｐ３２および
Ｐ３３ならびにカップリングキャパシタＣ３およびＣ９
を含む。第３段３０３の入力はノードＤにあり、かつそ
の出力は出力／入力ノードＧにある。カップリングキャ
パシタＣ３は出力ノードＧと入力ノード４０との間に接
続されてクロック信号ＰＨＩ１を受ける。カップリング
キャパシタＣ９は内部ノードＥと入力ノード４２との間
に接続されてクロック信号ＰＨＩ２Ａを受ける。トラン
ジスタＰ３１、Ｐ３２およびＰ３３のＮウェルは接合面
降伏を防止するように供給電位ＶＰＰではなく負のウェ
ル電圧ＶＮＷｍに結合される。
であり、ＰチャネルトランジスタＰ２１、Ｐ２２および
Ｐ２３ならびにカップリングキャパシタＣ２およびＣ８
を含む。第２段３０２の入力は出力／入力ノードＢＢに
あり、かつその出力は出力／入力ノードＤにある。カッ
プリングキャパシタＣ２は出力ノードＤと入力ノード４
４との間に結合されてクロック信号ＰＨＩ２を受ける。
カップリングキャパシタＣ８は内部ノードＢと入力ノー
ド４６との間に結合されてクロック信号ＰＨＩ１Ａを受
ける。第３段３０３の構成は同様に第１段３０１と同一
であり、ＰチャネルトランジスタＰ３１、Ｐ３２および
Ｐ３３ならびにカップリングキャパシタＣ３およびＣ９
を含む。第３段３０３の入力はノードＤにあり、かつそ
の出力は出力／入力ノードＧにある。カップリングキャ
パシタＣ３は出力ノードＧと入力ノード４０との間に接
続されてクロック信号ＰＨＩ１を受ける。カップリング
キャパシタＣ９は内部ノードＥと入力ノード４２との間
に接続されてクロック信号ＰＨＩ２Ａを受ける。トラン
ジスタＰ３１、Ｐ３２およびＰ３３のＮウェルは接合面
降伏を防止するように供給電位ＶＰＰではなく負のウェ
ル電圧ＶＮＷｍに結合される。
【００２１】第４段３０４の構成は第１段３０１と非常
に類似しており、ＰチャネルトランジスタＰ４１、Ｐ４
２およびＰ４３ならびにカップリングキャパシタＣ４お
よびＣ１０を含む。第４段の入力はノードＧにあり、か
つその出力は出力／入力ノードＪにある。カップリング
キャパシタＣ４はノードＪと入力ノード４４との間に接
続されてクロック信号ＰＨＩ２を受ける。カップリング
キャパシタＣ１０は内部ノードＨと入力ノード４６との
間に接続されてクロック信号ＰＨＩ１Ａを受ける。ノー
ドＪおよびＨにおける電界は非常に高いため、キャパシ
タＣ４およびＣ１０はそれぞれ積層型キャパシタＣ４
ａ、Ｃ４ｂおよびＣ１０ａ、Ｃ１０ｂから構成されると
いうことが理解される。内部ノードｉｎｔｊは最初はト
ランジスタＱ１を介して信号ＣＤＩＳに結合され、かつ
内部ノードｉｎｔｈはダイオード接続されたトランジス
タＱ２を介して接地電位に結合される。トランジスタＰ
４１、Ｐ４２およびＰ４３のソース／ドレイン接合は接
合降伏電圧を増大させるように「ドーナツ化」される。
「ドーナツ」という用語はソース／ドレイン接合を多結
晶シリコンで取囲むことを意味する。
に類似しており、ＰチャネルトランジスタＰ４１、Ｐ４
２およびＰ４３ならびにカップリングキャパシタＣ４お
よびＣ１０を含む。第４段の入力はノードＧにあり、か
つその出力は出力／入力ノードＪにある。カップリング
キャパシタＣ４はノードＪと入力ノード４４との間に接
続されてクロック信号ＰＨＩ２を受ける。カップリング
キャパシタＣ１０は内部ノードＨと入力ノード４６との
間に接続されてクロック信号ＰＨＩ１Ａを受ける。ノー
ドＪおよびＨにおける電界は非常に高いため、キャパシ
タＣ４およびＣ１０はそれぞれ積層型キャパシタＣ４
ａ、Ｃ４ｂおよびＣ１０ａ、Ｃ１０ｂから構成されると
いうことが理解される。内部ノードｉｎｔｊは最初はト
ランジスタＱ１を介して信号ＣＤＩＳに結合され、かつ
内部ノードｉｎｔｈはダイオード接続されたトランジス
タＱ２を介して接地電位に結合される。トランジスタＰ
４１、Ｐ４２およびＰ４３のソース／ドレイン接合は接
合降伏電圧を増大させるように「ドーナツ化」される。
「ドーナツ」という用語はソース／ドレイン接合を多結
晶シリコンで取囲むことを意味する。
【００２２】出力トランジスタ３０５のソースは出力ノ
ードＪに接続され、かつそのドレインは出力線２６ａに
接続されて負の主電圧ＮＥＧＰを発生する。トランジス
タ３０５のゲートは内部ノードＫに接続される。トラン
ジスタ３０５のＮウェルはまたＮウェル電圧ＶＮＷｍに
接続される。出力バッファ段３０６は第１のバッファ段
３０６ａと第２のバッファ段３０６ｂとを含み、各段の
構成は第４段３０４と同様である。第１のバッファ段３
０６ａはトランジスタＰ５１、Ｐ５３および積層型キャ
パシタＣ５、Ｃ１１から構成される。段３０６ａの入力
は出力ノードＪにあり、かつその出力は出力／入力ノー
ドＭにある。内部ノードｉｎｔｍおよびｉｎｔｋはトラ
ンジスタＱ３、Ｑ４によって初期化される。同様に、第
２のバッファ段３０６ｂはＰチャネルトランジスタＰ６
１、Ｐ６２およびＰ６３ならびに積層型キャパシタＣ
６、Ｃ１２から構成される。内部ノードｉｎｔｏおよび
ｉｎｔｎはトランジスタＱ４、Ｑ５によって初期化され
る。
ードＪに接続され、かつそのドレインは出力線２６ａに
接続されて負の主電圧ＮＥＧＰを発生する。トランジス
タ３０５のゲートは内部ノードＫに接続される。トラン
ジスタ３０５のＮウェルはまたＮウェル電圧ＶＮＷｍに
接続される。出力バッファ段３０６は第１のバッファ段
３０６ａと第２のバッファ段３０６ｂとを含み、各段の
構成は第４段３０４と同様である。第１のバッファ段３
０６ａはトランジスタＰ５１、Ｐ５３および積層型キャ
パシタＣ５、Ｃ１１から構成される。段３０６ａの入力
は出力ノードＪにあり、かつその出力は出力／入力ノー
ドＭにある。内部ノードｉｎｔｍおよびｉｎｔｋはトラ
ンジスタＱ３、Ｑ４によって初期化される。同様に、第
２のバッファ段３０６ｂはＰチャネルトランジスタＰ６
１、Ｐ６２およびＰ６３ならびに積層型キャパシタＣ
６、Ｃ１２から構成される。内部ノードｉｎｔｏおよび
ｉｎｔｎはトランジスタＱ４、Ｑ５によって初期化され
る。
【００２３】消去モードの後、高い負の電圧はポンプ回
路２０ａから放電されなければならない。信号ＣＤＩＳ
（ＥＲＳＥＬの補信号）が非消去モードの間にキャパシ
タＣ４−Ｃ６、Ｃ１０−Ｃ１２の中間ノードを放電する
ために使用されるということが理解される。しかしなが
ら、内部ノードＭおよびＮは、クロック信号ＰＨＩ１お
よびＰＨＩ１Ａが非消去モードの間にローであるため放
電されない。もし特定のポンプ段の出力ノードがハイに
引上げられれば、関連したプリチャージトランジスタが
オフにされかつ負の電圧がプリチャージキャパシタに接
続された中間ノードにトラップされる。この問題を解決
するために、放電トランジスタＱ６、Ｑ７、Ｑ８、Ｑ
９、Ｑ１０、Ｑ１１およびＱ１２が設けられ、これらは
放電信号ＮＰＤｍによってノードＫ、ＮおよびＯを引上
げる役割を果たす。放電信号ＮＰＤｍは、他の態様では
負の電圧にトラップされかつトランジスタの酸化物降伏
電圧を超えるであろうキャパシタのほとんどの負のノー
ドを放電するために使用される。放電の間、放電信号Ｎ
ＰＤｍは最初は約−２．５Ｖであり、その後ポンプ出力
ノードが十分に放電すると上位電源電位ＶＰＰへと引上
げられる。
路２０ａから放電されなければならない。信号ＣＤＩＳ
（ＥＲＳＥＬの補信号）が非消去モードの間にキャパシ
タＣ４−Ｃ６、Ｃ１０−Ｃ１２の中間ノードを放電する
ために使用されるということが理解される。しかしなが
ら、内部ノードＭおよびＮは、クロック信号ＰＨＩ１お
よびＰＨＩ１Ａが非消去モードの間にローであるため放
電されない。もし特定のポンプ段の出力ノードがハイに
引上げられれば、関連したプリチャージトランジスタが
オフにされかつ負の電圧がプリチャージキャパシタに接
続された中間ノードにトラップされる。この問題を解決
するために、放電トランジスタＱ６、Ｑ７、Ｑ８、Ｑ
９、Ｑ１０、Ｑ１１およびＱ１２が設けられ、これらは
放電信号ＮＰＤｍによってノードＫ、ＮおよびＯを引上
げる役割を果たす。放電信号ＮＰＤｍは、他の態様では
負の電圧にトラップされかつトランジスタの酸化物降伏
電圧を超えるであろうキャパシタのほとんどの負のノー
ドを放電するために使用される。放電の間、放電信号Ｎ
ＰＤｍは最初は約−２．５Ｖであり、その後ポンプ出力
ノードが十分に放電すると上位電源電位ＶＰＰへと引上
げられる。
【００２４】放電トランジスタＱ６およびＱ７はノード
Ｎが電位ＶＰＰに引上げられるとノードＭを電位ＶＰＰ
へと引上げる。しかしながら、トランジスタＰ５３はノ
ードＫがノードＪを放電しないようにオフにされる。こ
の問題はより抵抗の高い経路をノードＭとＪとの間に作
る２つのダイオード接続されたトランジスタＱ１３ａお
よびＱ１３ｂを設けることによって解決される。さら
に、放電の間にノードＤとＥとの間に接続されたトラン
ジスタＱ１４、およびノードＧとＨとの間に接続された
トランジスタＱ１５はノードＥおよびＨを放電するよう
にオンにされる。クロック信号は消去選択信号ＥＲＳＥ
Ｌによってオンにされ、この消去選択信号ＥＲＳＥＬは
ポンプ回路２０ａが正しく放電されるように消去ＥＲの
後しばらくの間オンに止まる。
Ｎが電位ＶＰＰに引上げられるとノードＭを電位ＶＰＰ
へと引上げる。しかしながら、トランジスタＰ５３はノ
ードＫがノードＪを放電しないようにオフにされる。こ
の問題はより抵抗の高い経路をノードＭとＪとの間に作
る２つのダイオード接続されたトランジスタＱ１３ａお
よびＱ１３ｂを設けることによって解決される。さら
に、放電の間にノードＤとＥとの間に接続されたトラン
ジスタＱ１４、およびノードＧとＨとの間に接続された
トランジスタＱ１５はノードＥおよびＨを放電するよう
にオンにされる。クロック信号は消去選択信号ＥＲＳＥ
Ｌによってオンにされ、この消去選択信号ＥＲＳＥＬは
ポンプ回路２０ａが正しく放電されるように消去ＥＲの
後しばらくの間オンに止まる。
【００２５】負のポンプ回路２０ａの動作は上述の先行
技術の連続番号第07/964,807号の図４（ａ）に示される
負のポンプ回路１２の説明と同一であるため、ここでは
繰返さない。したがって、第１段３０１の出力ノードＢ
Ｂはクロック信号ＰＨＩ１およびＰＨＩ２Ａによって約
−３Ｖにポンピングされる。第２段３０２の出力ノード
Ｄはクロック信号ＰＨＩ２およびＰＨＩ１Ａによって約
−６Ｖの高い負の電位にポンピングされる。第３段３０
３の出力ノードＧはクロック信号ＰＨＩ１およびＰＨＩ
２Ａのために約−８．５Ｖのさらに高い負の電圧に到達
する。第４段３０４はクロック信号ＰＨＩ１ＡおよびＰ
ＨＩ２によってその出力ノードＪを約−１１Ｖにポンピ
ングさせる。出力ノードＪは出力線２６ａに相対的に高
い負の主電圧ＮＥＧＰ（−１０．５Ｖ）を発生するよう
に出力トランジスタ３０５を通過させられる。出力バッ
ファ段３０６は約−１４Ｖの負の二次電圧ＮＥＧＳｍを
出力線３０ａ上にさらに発生するために用いられる。
技術の連続番号第07/964,807号の図４（ａ）に示される
負のポンプ回路１２の説明と同一であるため、ここでは
繰返さない。したがって、第１段３０１の出力ノードＢ
Ｂはクロック信号ＰＨＩ１およびＰＨＩ２Ａによって約
−３Ｖにポンピングされる。第２段３０２の出力ノード
Ｄはクロック信号ＰＨＩ２およびＰＨＩ１Ａによって約
−６Ｖの高い負の電位にポンピングされる。第３段３０
３の出力ノードＧはクロック信号ＰＨＩ１およびＰＨＩ
２Ａのために約−８．５Ｖのさらに高い負の電圧に到達
する。第４段３０４はクロック信号ＰＨＩ１ＡおよびＰ
ＨＩ２によってその出力ノードＪを約−１１Ｖにポンピ
ングさせる。出力ノードＪは出力線２６ａに相対的に高
い負の主電圧ＮＥＧＰ（−１０．５Ｖ）を発生するよう
に出力トランジスタ３０５を通過させられる。出力バッ
ファ段３０６は約−１４Ｖの負の二次電圧ＮＥＧＳｍを
出力線３０ａ上にさらに発生するために用いられる。
【００２６】分散セクターポンプ回路１８ａ−１８ｂの
構成および動作は同一であるため、セクターポンプ回路
１８ａについてのみ説明する。ここで図５を参照して、
セクターポンプ回路１８ａの詳細な回路の概略図が示さ
れる。セクターポンプ回路は相対的にサイズの小さい１
段のチャージポンプ４００を含み、これはもしセクター
が選択されれば負の主ポンプ回路１６からの負の二次電
圧ＮＥＧＳｍに応答して選択制御電圧ＳＮＧｍを発生す
るために用いられる。選択制御電圧ＳＮＧｍは、図６に
示されるように、セクターごとのワード線（つまり２５
６本のワード線）の各々に１つずつ複数個のＰチャネル
ワード線パストランジスタＰ４０１のゲートに接続され
る。パストランジスタＰ４０１のソースは負の主電圧Ｎ
ＥＧＰに接続され、そのドレインは２５６本のワード線
ＷＬｎｍのうちの対応する１本に接続される。したがっ
て、選択制御電圧は負の主電圧ＮＥＧＰを選択されたセ
クターのワード線に選択的に分配するかまたは通過させ
るために用いられるということが理解される。
構成および動作は同一であるため、セクターポンプ回路
１８ａについてのみ説明する。ここで図５を参照して、
セクターポンプ回路１８ａの詳細な回路の概略図が示さ
れる。セクターポンプ回路は相対的にサイズの小さい１
段のチャージポンプ４００を含み、これはもしセクター
が選択されれば負の主ポンプ回路１６からの負の二次電
圧ＮＥＧＳｍに応答して選択制御電圧ＳＮＧｍを発生す
るために用いられる。選択制御電圧ＳＮＧｍは、図６に
示されるように、セクターごとのワード線（つまり２５
６本のワード線）の各々に１つずつ複数個のＰチャネル
ワード線パストランジスタＰ４０１のゲートに接続され
る。パストランジスタＰ４０１のソースは負の主電圧Ｎ
ＥＧＰに接続され、そのドレインは２５６本のワード線
ＷＬｎｍのうちの対応する１本に接続される。したがっ
て、選択制御電圧は負の主電圧ＮＥＧＰを選択されたセ
クターのワード線に選択的に分配するかまたは通過させ
るために用いられるということが理解される。
【００２７】セクターポンプ回路１８ａは、１対の交差
結合された入力トランジスタ４０１、４０２と、パスト
ランジスタ４０３、４０４と、初期化トランジスタ４０
４、４０６と、出力トランジスタ４０７、４０８と、キ
ャパシタＣ４０１−Ｃ４０３、Ｃ４０４−Ｃ４０６とを
含む。キャパシタＣ４０１−Ｃ４０３およびＣ４０４−
Ｃ４０６の一方側は２相クロック信号ＳＣＡｎｍおよび
ＳＣＢｎｍのそれぞれを受けるように接続される。キャ
パシタＣ４０１−Ｃ４０３の他方側はノードＳＮ１に接
続され、かつキャパシタＣ４０４−Ｃ４０６の他方側は
ノードＳＮ２に接続される。キャパシタのＮウェルもま
た、寄生容量を減じかつ結合容量を増大するように２相
クロック信号によって切換えられる。交差結合された入
力トランジスタ４０１および４０２のソースはともに接
続されてノード４１０上で負の二次電圧ＮＥＧＳｍを受
ける。入力トランジスタは対応するパストランジスタ４
０３および４０４を横切るしきい値電圧降下Ｖtpを相殺
するように作用する。ノードＳＮ１およびＳＮ２に表わ
れる負の電圧は高いため、キャパシタＣ４０２、Ｃ４０
３およびＣ４０５、Ｃ４０６は積層されるということが
理解される。ダイオード接続されたトランジスタ４０
５、４０６は各ノードＳＮ１およびＳＮ２をプリチャー
ジする役割を果たす。ダイオード接続されたトランジス
タ４０７、４０８は各ノードＳＮ１およびＳＮ２から選
択制御電圧ＳＮＧｎｍを与える出力ノード４１２へしき
い値を降下させるために用いられる。
結合された入力トランジスタ４０１、４０２と、パスト
ランジスタ４０３、４０４と、初期化トランジスタ４０
４、４０６と、出力トランジスタ４０７、４０８と、キ
ャパシタＣ４０１−Ｃ４０３、Ｃ４０４−Ｃ４０６とを
含む。キャパシタＣ４０１−Ｃ４０３およびＣ４０４−
Ｃ４０６の一方側は２相クロック信号ＳＣＡｎｍおよび
ＳＣＢｎｍのそれぞれを受けるように接続される。キャ
パシタＣ４０１−Ｃ４０３の他方側はノードＳＮ１に接
続され、かつキャパシタＣ４０４−Ｃ４０６の他方側は
ノードＳＮ２に接続される。キャパシタのＮウェルもま
た、寄生容量を減じかつ結合容量を増大するように２相
クロック信号によって切換えられる。交差結合された入
力トランジスタ４０１および４０２のソースはともに接
続されてノード４１０上で負の二次電圧ＮＥＧＳｍを受
ける。入力トランジスタは対応するパストランジスタ４
０３および４０４を横切るしきい値電圧降下Ｖtpを相殺
するように作用する。ノードＳＮ１およびＳＮ２に表わ
れる負の電圧は高いため、キャパシタＣ４０２、Ｃ４０
３およびＣ４０５、Ｃ４０６は積層されるということが
理解される。ダイオード接続されたトランジスタ４０
５、４０６は各ノードＳＮ１およびＳＮ２をプリチャー
ジする役割を果たす。ダイオード接続されたトランジス
タ４０７、４０８は各ノードＳＮ１およびＳＮ２から選
択制御電圧ＳＮＧｎｍを与える出力ノード４１２へしき
い値を降下させるために用いられる。
【００２８】セクターポンプ回路１８ａはまた、トラン
ジスタ４１５−４１８によって構成されるダイオード接
続された鎖４１４と、接合ダイオードＰＪＴＣＨＬと、
保護トランジスタ４１９−４２１と、トランジスタ４２
３−４２６によって構成されるトランジスタ鎖４２２と
クランプトランジスタ４２６、４２７とを含む。選択さ
れないセクターについてはセクターポンプ選択信号ＰＳ
ｎｍはローであり、これはトランジスタ４１７をオンに
してノードＰＪＤを０Ｖにさせる。負の主電圧が約−１
０．５Ｖの場合は負の保護電圧ＶＮＰＥは約−６Ｖであ
るため、トランジスタ４２４は出力ノード４１２の選択
された制御電圧ＳＮＧｎｍを約−４Ｖにクランプさせる
ようにオンにされる。トランジスタ４２６、４２７はノ
ード４１２が選択されたセクターポンプのためにあまり
負へ進まないようにクランプする。したがって、選択さ
れないセクターのためのワード線は−３Ｖより下に落ち
ることはない。
ジスタ４１５−４１８によって構成されるダイオード接
続された鎖４１４と、接合ダイオードＰＪＴＣＨＬと、
保護トランジスタ４１９−４２１と、トランジスタ４２
３−４２６によって構成されるトランジスタ鎖４２２と
クランプトランジスタ４２６、４２７とを含む。選択さ
れないセクターについてはセクターポンプ選択信号ＰＳ
ｎｍはローであり、これはトランジスタ４１７をオンに
してノードＰＪＤを０Ｖにさせる。負の主電圧が約−１
０．５Ｖの場合は負の保護電圧ＶＮＰＥは約−６Ｖであ
るため、トランジスタ４２４は出力ノード４１２の選択
された制御電圧ＳＮＧｎｍを約−４Ｖにクランプさせる
ようにオンにされる。トランジスタ４２６、４２７はノ
ード４１２が選択されたセクターポンプのためにあまり
負へ進まないようにクランプする。したがって、選択さ
れないセクターのためのワード線は−３Ｖより下に落ち
ることはない。
【００２９】さらに、消去の後はセクター選択信号ＰＳ
ｎｍはすべてのセクターについてローになる。したがっ
て、ダイオード接続された鎖およびトランジスタ鎖を通
る経路はまたノードＳＮ１およびＳＮ２ならびに選択制
御電圧ＳＮＧｎｍを放電するように働く。負の主ポンプ
回路１６中の出力ノードを部分的に放電し終えると、負
の二次電圧ＮＥＧＳｍが電源電位ＶＣＣへと引上げられ
る。その結果、トランジスタ４１９−４２１はノード４
１２および選択制御電圧ＳＮＧｎｍを電源電位ＶＣＣに
引上げてノードＳＮ１およびＳＮ２を放電するように導
通状態となる。電圧ＮＥＧＳｍおよびＳＮＧＮｍは選択
されたセクターポンプのために−１３Ｖを下回るので、
セクターポンプ回路中のあるトランジスタの酸化物を保
護するために負の保護電圧ＶＮＰＥが使用される。トラ
ンジスタ４２０のゲートは電源電位ＶＣＣからノードＰ
ＪＤおよび４１２を介してノード４１０までの電流経路
を選択されないセクターについてオフにするように接地
電位ＶＳＳに接続される。
ｎｍはすべてのセクターについてローになる。したがっ
て、ダイオード接続された鎖およびトランジスタ鎖を通
る経路はまたノードＳＮ１およびＳＮ２ならびに選択制
御電圧ＳＮＧｎｍを放電するように働く。負の主ポンプ
回路１６中の出力ノードを部分的に放電し終えると、負
の二次電圧ＮＥＧＳｍが電源電位ＶＣＣへと引上げられ
る。その結果、トランジスタ４１９−４２１はノード４
１２および選択制御電圧ＳＮＧｎｍを電源電位ＶＣＣに
引上げてノードＳＮ１およびＳＮ２を放電するように導
通状態となる。電圧ＮＥＧＳｍおよびＳＮＧＮｍは選択
されたセクターポンプのために−１３Ｖを下回るので、
セクターポンプ回路中のあるトランジスタの酸化物を保
護するために負の保護電圧ＶＮＰＥが使用される。トラ
ンジスタ４２０のゲートは電源電位ＶＣＣからノードＰ
ＪＤおよび４１２を介してノード４１０までの電流経路
を選択されないセクターについてオフにするように接地
電位ＶＳＳに接続される。
【００３０】図７は、各々が１６のセクターポンプ回路
１８ａ−１８ｐの１つに関連する１６のセクター論理回
路５０１の１つの回路図である。セクター論理回路５０
１はセクターポンプ回路１８ａのためにポンプ選択信号
ＰＳｎｍおよび非重畳２相クロック信号ＳＣＡｎｍおよ
びＳＣＢｎｍを発生するために用いられる。セクター論
理回路はインバータゲート５０２−５０４とＮＡＮＤ論
理ゲート５０５−５０８とを含む。ＮＡＮＤゲート５０
５の一方の入力は端子５１０上でセクター選択信号Ｓｎ
Ｏｍを受けるように接続され、かつ他方の入力はインバ
ータ５０２を介して端子５１２上で負のウェル電圧ＶＮ
Ｗｍを受けるように接続される。ＮＡＮＤゲート５０５
の出力はインバータ５０３を通り、インバータ５０３の
出力は端子５１４に接続されてポンプ選択信号ＰＳｎｍ
を発生する。ＮＡＮＤゲート５０６の一方入力はポンプ
選択信号ＰＳｎｍを受けるように接続され、かつその他
方入力は端子５１６上で２０ＭＨｚの入力クロック信号
ＯＳＣを受けるように接続される。交差結合されたＮＡ
ＮＤゲート５０７および５０８は端子５１８上で２相ク
ロック信号ＳＣＡｎｍを、および端子５２０上で２相ク
ロック信号ＳＣＢｎｍを発生するために使用される。選
択されたセクターについては、消去モードの間、信号Ｓ
ｎＯｍはハイであり、かつ負のウェル信号ＶＮＷｍはロ
ーである。したがって、ポンプ選択信号ＰＳｎｍは選択
されたセクターについてはハイである。ポンプ選択信号
ＰＳｎｍは入力クロック信号ＯＳＣにＮＡＮＤゲート５
０６を通過させて非重畳クロック信号ＳＣＡｎｍおよび
ＳＣＢｎｍを発生させるために用いられる。非選択セク
ターについては、ポンプ選択信号ＰＳｎｍはローであ
り、非重畳クロック信号は生成されない。
１８ａ−１８ｐの１つに関連する１６のセクター論理回
路５０１の１つの回路図である。セクター論理回路５０
１はセクターポンプ回路１８ａのためにポンプ選択信号
ＰＳｎｍおよび非重畳２相クロック信号ＳＣＡｎｍおよ
びＳＣＢｎｍを発生するために用いられる。セクター論
理回路はインバータゲート５０２−５０４とＮＡＮＤ論
理ゲート５０５−５０８とを含む。ＮＡＮＤゲート５０
５の一方の入力は端子５１０上でセクター選択信号Ｓｎ
Ｏｍを受けるように接続され、かつ他方の入力はインバ
ータ５０２を介して端子５１２上で負のウェル電圧ＶＮ
Ｗｍを受けるように接続される。ＮＡＮＤゲート５０５
の出力はインバータ５０３を通り、インバータ５０３の
出力は端子５１４に接続されてポンプ選択信号ＰＳｎｍ
を発生する。ＮＡＮＤゲート５０６の一方入力はポンプ
選択信号ＰＳｎｍを受けるように接続され、かつその他
方入力は端子５１６上で２０ＭＨｚの入力クロック信号
ＯＳＣを受けるように接続される。交差結合されたＮＡ
ＮＤゲート５０７および５０８は端子５１８上で２相ク
ロック信号ＳＣＡｎｍを、および端子５２０上で２相ク
ロック信号ＳＣＢｎｍを発生するために使用される。選
択されたセクターについては、消去モードの間、信号Ｓ
ｎＯｍはハイであり、かつ負のウェル信号ＶＮＷｍはロ
ーである。したがって、ポンプ選択信号ＰＳｎｍは選択
されたセクターについてはハイである。ポンプ選択信号
ＰＳｎｍは入力クロック信号ＯＳＣにＮＡＮＤゲート５
０６を通過させて非重畳クロック信号ＳＣＡｎｍおよび
ＳＣＢｎｍを発生させるために用いられる。非選択セク
ターについては、ポンプ選択信号ＰＳｎｍはローであ
り、非重畳クロック信号は生成されない。
【００３１】図８は図２の保護回路３２のための回路を
表わす概略の回路図である。保護回路は、第１のレベル
シフトトランジスタ対６０１、６０２と、第１のクラン
プ用ダイオード接続されたトランジスタ６０３と、フィ
ルタキャパシタ６０４と、第２のレベルシフトトランジ
スタ対６０５、６０６と、第２のクランプ用ダイオード
接続されたトランジスタ６０７ａと、放電トランジスタ
６０７−６０９とを含む。保護回路は端子６１０上で負
の主電圧ＮＥＧＰを受け、これはトランジスタ６０１お
よび６０２を通って出力端子６１２で保護電圧ＶＮＰＥ
を発生する。消去の間、負の主電圧ＮＥＧＰは約−１
０．５Ｖであり、かつ保護電圧ＶＮＰＥは約−６Ｖであ
る。この負の中間保護電圧ＶＮＰＥは、そのトランジス
タのソース／ドレインが−１３Ｖを下回る様々なトラン
ジスタの酸化物を保護するために用いられる。消去の
後、端子６１４上の信号ＸＴＦは、トランジスタ６０７
をオンにして端子６１２上の電圧ＶＮＰＥを放電させる
ようにハイにされる。トランジスタ６０３は端子６１２
を正の小さい電圧にクランプするように働く。キャパシ
タ６０４は妨害を避けるように容量的に作られたいかな
るノイズも排除するために用いられる。
表わす概略の回路図である。保護回路は、第１のレベル
シフトトランジスタ対６０１、６０２と、第１のクラン
プ用ダイオード接続されたトランジスタ６０３と、フィ
ルタキャパシタ６０４と、第２のレベルシフトトランジ
スタ対６０５、６０６と、第２のクランプ用ダイオード
接続されたトランジスタ６０７ａと、放電トランジスタ
６０７−６０９とを含む。保護回路は端子６１０上で負
の主電圧ＮＥＧＰを受け、これはトランジスタ６０１お
よび６０２を通って出力端子６１２で保護電圧ＶＮＰＥ
を発生する。消去の間、負の主電圧ＮＥＧＰは約−１
０．５Ｖであり、かつ保護電圧ＶＮＰＥは約−６Ｖであ
る。この負の中間保護電圧ＶＮＰＥは、そのトランジス
タのソース／ドレインが−１３Ｖを下回る様々なトラン
ジスタの酸化物を保護するために用いられる。消去の
後、端子６１４上の信号ＸＴＦは、トランジスタ６０７
をオンにして端子６１２上の電圧ＶＮＰＥを放電させる
ようにハイにされる。トランジスタ６０３は端子６１２
を正の小さい電圧にクランプするように働く。キャパシ
タ６０４は妨害を避けるように容量的に作られたいかな
るノイズも排除するために用いられる。
【００３２】負のウェル回路３４ａおよび３４ｂの構成
および動作は同一であるため、負のウェル回路３４ａに
ついてのみ詳細に説明する。図２の負のウェル回路３４
ａは図９の回路図によって示される。負のウェル回路３
４ａは、プルアップトランジスタ７０１、７０６と、保
護トランジスタ７０２、７０３、７０７と、プルダウン
トランジスタ７０４と、ダイオード接続されたトランジ
スタ７０５と、トランジスタ７０８、７０９によって構
成されるインバータとを含む。トランジスタ７０１のゲ
ートは消去信号ＥＲを受けるように接続され、トランジ
スタ７０６のゲートは消去選択信号ＥＲＳＥＬを受ける
ように接続され、この信号は消去信号ＥＲを遅延した信
号である。信号ＥＲＳＥＬがハイでありかつ消去信号Ｅ
Ｒがローである間、トランジスタ７０１−７０４は、電
圧ＶＮＰＥが−６Ｖであり電圧ＮＥＧＰが−１０．５Ｖ
であるため、端子７１０上の放電信号ＮＰＤｍを約−
２．５Ｖにさせるように導通状態になる。このことはノ
ード７１０が電源電位ＶＰＰに即座にプルアップされる
ことを防ぐためになされる。予め定められた時間の後、
信号ＥＲＳＥＬはローになる。この時間の間、端子７１
２上の電圧ＮＥＧＰは放電しており、トランジスタ７０
５は端子７１４上の電圧ＮＥＧＳｍをそれとともにプル
アップさせる。信号ＥＲＳＥＬがローになると、ノード
７１０上の電圧ＮＰＤｍはトランジスタ７０８を介して
電源電位ＶＰＰにまで引上げられる。電源電位ＶＰＰは
電源電位ＶＣＣと同一（つまり＋５Ｖ）であることに注
目されたい。
および動作は同一であるため、負のウェル回路３４ａに
ついてのみ詳細に説明する。図２の負のウェル回路３４
ａは図９の回路図によって示される。負のウェル回路３
４ａは、プルアップトランジスタ７０１、７０６と、保
護トランジスタ７０２、７０３、７０７と、プルダウン
トランジスタ７０４と、ダイオード接続されたトランジ
スタ７０５と、トランジスタ７０８、７０９によって構
成されるインバータとを含む。トランジスタ７０１のゲ
ートは消去信号ＥＲを受けるように接続され、トランジ
スタ７０６のゲートは消去選択信号ＥＲＳＥＬを受ける
ように接続され、この信号は消去信号ＥＲを遅延した信
号である。信号ＥＲＳＥＬがハイでありかつ消去信号Ｅ
Ｒがローである間、トランジスタ７０１−７０４は、電
圧ＶＮＰＥが−６Ｖであり電圧ＮＥＧＰが−１０．５Ｖ
であるため、端子７１０上の放電信号ＮＰＤｍを約−
２．５Ｖにさせるように導通状態になる。このことはノ
ード７１０が電源電位ＶＰＰに即座にプルアップされる
ことを防ぐためになされる。予め定められた時間の後、
信号ＥＲＳＥＬはローになる。この時間の間、端子７１
２上の電圧ＮＥＧＰは放電しており、トランジスタ７０
５は端子７１４上の電圧ＮＥＧＳｍをそれとともにプル
アップさせる。信号ＥＲＳＥＬがローになると、ノード
７１０上の電圧ＮＰＤｍはトランジスタ７０８を介して
電源電位ＶＰＰにまで引上げられる。電源電位ＶＰＰは
電源電位ＶＣＣと同一（つまり＋５Ｖ）であることに注
目されたい。
【００３３】消去の間、端子７１６に与えられる消去信
号ＥＲは、接合を横切る電圧を減じるためにＮウェル電
圧ＶＮＷｍを有する端子７１８を下位電源電位ＶＳＳ
（０Ｖ）へと引くようにハイになる。消去の後、セクタ
ーポンプをオフにするように負の二次電圧ＮＥＧＳｍが
トランジスタ７０８、７０６および７０７を介して電源
電位ＶＰＰにされる。トランジスタ７０２はプルアップ
トランジスタ７０１を保護するために用いられ、かつト
ランジスタ７０３はプルダウントランジスタ７０４を保
護するために用いられるが、これはなぜなら電圧ＮＥＧ
Ｓｍが過剰ストレスを引起こし得る−１３Ｖよりも低く
なるためである。
号ＥＲは、接合を横切る電圧を減じるためにＮウェル電
圧ＶＮＷｍを有する端子７１８を下位電源電位ＶＳＳ
（０Ｖ）へと引くようにハイになる。消去の後、セクタ
ーポンプをオフにするように負の二次電圧ＮＥＧＳｍが
トランジスタ７０８、７０６および７０７を介して電源
電位ＶＰＰにされる。トランジスタ７０２はプルアップ
トランジスタ７０１を保護するために用いられ、かつト
ランジスタ７０３はプルダウントランジスタ７０４を保
護するために用いられるが、これはなぜなら電圧ＮＥＧ
Ｓｍが過剰ストレスを引起こし得る−１３Ｖよりも低く
なるためである。
【００３４】図２の負の調整器回路２４が図１０の回路
図に示される。調整器回路はノード２８上の負の主電圧
ＮＥＧＰを外部電源電位ＶＣＣから独立するように制御
することによって消去フィールドを調整するように用い
られる。調整器回路は、基準回路８０１と、プリチャー
ジ回路８０２と、差動コンパレータ８０３と、プルアッ
プトランジスタ８０４と、ダイオード接続されたトラン
ジスタ８０５、８０６とを含む。消去の間、電圧ＶＣＣ
ＤＩＶがノード８０８上に発生し、電圧ＮＥＧＤＩＶが
ノード８１０上に発生する。差動コンパレータ８０３は
電圧ＮＥＧＤＩＶを電圧ＶＣＣＤＩＶと比較して、負の
コンパレータ出力信号ＮＥＧＣＯＭＰをライン８１２上
に発生する。電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶより
も大きい場合、コンパレータ出力信号ＮＥＧＣＯＭＰは
ハイであり、それによりＰチャネルプルアップトランジ
スタ８０４をオフにする。電圧ＮＥＧＤＩＶが電圧ＶＣ
ＣＤＩＶよりも小さい場合、出力信号ＮＥＧＣＯＭＰは
トランジスタ８０４をオンにするようにローであり、端
子８１４を電源電位ＶＣＣに接続させる。この結果、主
ポンプ回路２０ａの負の電圧ＮＥＧＰはプルアップされ
る。
図に示される。調整器回路はノード２８上の負の主電圧
ＮＥＧＰを外部電源電位ＶＣＣから独立するように制御
することによって消去フィールドを調整するように用い
られる。調整器回路は、基準回路８０１と、プリチャー
ジ回路８０２と、差動コンパレータ８０３と、プルアッ
プトランジスタ８０４と、ダイオード接続されたトラン
ジスタ８０５、８０６とを含む。消去の間、電圧ＶＣＣ
ＤＩＶがノード８０８上に発生し、電圧ＮＥＧＤＩＶが
ノード８１０上に発生する。差動コンパレータ８０３は
電圧ＮＥＧＤＩＶを電圧ＶＣＣＤＩＶと比較して、負の
コンパレータ出力信号ＮＥＧＣＯＭＰをライン８１２上
に発生する。電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶより
も大きい場合、コンパレータ出力信号ＮＥＧＣＯＭＰは
ハイであり、それによりＰチャネルプルアップトランジ
スタ８０４をオフにする。電圧ＮＥＧＤＩＶが電圧ＶＣ
ＣＤＩＶよりも小さい場合、出力信号ＮＥＧＣＯＭＰは
トランジスタ８０４をオンにするようにローであり、端
子８１４を電源電位ＶＣＣに接続させる。この結果、主
ポンプ回路２０ａの負の電圧ＮＥＧＰはプルアップされ
る。
【００３５】図１１には、図１０の差動コンパレータの
詳細な回路の概略図が示される。差動コンパレータは、
電流源トランジスタ９０１、９０２と、入力トランジス
タ９０３、９０４と、負荷トランジスタ９０５、９０６
とを含む。入力トランジスタ９０３のゲートはノード８
０８に接続されて電圧ＶＣＣＤＩＶを受け、かつ入力ト
ランジスタ９０４のゲートはノード８１０に接続されて
電圧ＮＥＧＤＩＶを受ける。差動コンパレータ８０３の
出力端子９０８は出力信号ＮＥＧＣＯＭＰを与える。図
１２（Ａ）−（Ｃ）に図２の負のクロック回路２２ａの
回路図が示される。負のクロック回路２２ａはクロック
波形ＰＨＩ１、ＰＨＩ２、ＰＨＩ１Ａ、およびＰＨＩ２
Ａを生成するために使用され、これらの波形は図２のノ
ード４５、４７、４９および５１のそれぞれに結合され
る。図１２（Ａ）では、信号ＥＲＯＳＣＢが入力クロッ
ク信号ＯＳＣおよび消去選択信号ＥＲＳＥＬに応答して
発生する。図１２（Ａ）の回路はＮＡＮＤ論理ゲートＧ
１およびインバータゲートＧ２、Ｇ３を含む。図１２
（Ｂ）では入力信号ＰＨＩ１、ＥＲＯＳＣＢおよびＰＨ
Ｉ２Ａに応答してクロック信号ＰＨＩ１が端子４５ａ上
に発生し、かつ入力信号ＥＲＯＳＣＢおよびＰＨＩ２に
応答してクロック信号ＰＨＩ１Ａが端子４９ａ上で発生
する。図１２（Ｂ）の回路はＡＮＤ論理ゲートＧ４と、
ＮＯＲ論理ゲートＧ５と、ＮＡＮＤ論理ゲートＧ６と、
インバータゲートＧ７−Ｇ１２とを含む。図１２（Ｃ）
では、入力信号ＰＨＩ１、ＰＨＩ１ＡおよびＥＲＯＳＣ
に応答してクロック信号ＰＨＩ２が端子４７ａ上で発生
し、かつ入力信号ＥＲＯＳＣおよびＰＨＩ１に応答して
クロック信号ＰＨＩ２Ａが端子５１ａ上で発生する。図
１２（Ｃ）の回路は、ＡＮＤ論理ゲートＧ１３と、ＮＯ
Ｒ論理ゲートＧ１４と、ＮＡＮＤ論理ゲートＧ１５と、
インバータゲートＧ１６−Ｇ２１とを含む。
詳細な回路の概略図が示される。差動コンパレータは、
電流源トランジスタ９０１、９０２と、入力トランジス
タ９０３、９０４と、負荷トランジスタ９０５、９０６
とを含む。入力トランジスタ９０３のゲートはノード８
０８に接続されて電圧ＶＣＣＤＩＶを受け、かつ入力ト
ランジスタ９０４のゲートはノード８１０に接続されて
電圧ＮＥＧＤＩＶを受ける。差動コンパレータ８０３の
出力端子９０８は出力信号ＮＥＧＣＯＭＰを与える。図
１２（Ａ）−（Ｃ）に図２の負のクロック回路２２ａの
回路図が示される。負のクロック回路２２ａはクロック
波形ＰＨＩ１、ＰＨＩ２、ＰＨＩ１Ａ、およびＰＨＩ２
Ａを生成するために使用され、これらの波形は図２のノ
ード４５、４７、４９および５１のそれぞれに結合され
る。図１２（Ａ）では、信号ＥＲＯＳＣＢが入力クロッ
ク信号ＯＳＣおよび消去選択信号ＥＲＳＥＬに応答して
発生する。図１２（Ａ）の回路はＮＡＮＤ論理ゲートＧ
１およびインバータゲートＧ２、Ｇ３を含む。図１２
（Ｂ）では入力信号ＰＨＩ１、ＥＲＯＳＣＢおよびＰＨ
Ｉ２Ａに応答してクロック信号ＰＨＩ１が端子４５ａ上
に発生し、かつ入力信号ＥＲＯＳＣＢおよびＰＨＩ２に
応答してクロック信号ＰＨＩ１Ａが端子４９ａ上で発生
する。図１２（Ｂ）の回路はＡＮＤ論理ゲートＧ４と、
ＮＯＲ論理ゲートＧ５と、ＮＡＮＤ論理ゲートＧ６と、
インバータゲートＧ７−Ｇ１２とを含む。図１２（Ｃ）
では、入力信号ＰＨＩ１、ＰＨＩ１ＡおよびＥＲＯＳＣ
に応答してクロック信号ＰＨＩ２が端子４７ａ上で発生
し、かつ入力信号ＥＲＯＳＣおよびＰＨＩ１に応答して
クロック信号ＰＨＩ２Ａが端子５１ａ上で発生する。図
１２（Ｃ）の回路は、ＡＮＤ論理ゲートＧ１３と、ＮＯ
Ｒ論理ゲートＧ１４と、ＮＡＮＤ論理ゲートＧ１５と、
インバータゲートＧ１６−Ｇ２１とを含む。
【００３６】次に、図１の分散型負ゲート電源１０の動
作を図１３（Ａ）−（Ｇ）のタイミング図および図１４
の波形図を参照して説明する。負のクロック回路２２ａ
はライン４１上で２０ＭＨｚのクロック信号（図１３
（Ｂ））を、かつライン４３上で消去選択信号ＥＲＳＥ
Ｌ（図１３（Ａ））を受ける。これらの入力信号に応答
して、クロック信号ＰＨＩ１、ＰＨＩ２、ＰＨＩ１Ａお
よびＰＨＩ２Ａの波形が図１３（Ａ）−（Ｇ）に示され
るように出力線４５−５１に発生する。負のウェル回路
３４ａは、ライン５２上で消去信号ＥＲを、ライン５４
上で消去選択信号ＥＲＳＥＬを、かつライン５６上で保
護電圧ＶＮＰＥを入力として受取る。なお、前述のよう
に消去選択信号ＥＲＳＥＬは消去信号ＥＲを遅延した信
号である。
作を図１３（Ａ）−（Ｇ）のタイミング図および図１４
の波形図を参照して説明する。負のクロック回路２２ａ
はライン４１上で２０ＭＨｚのクロック信号（図１３
（Ｂ））を、かつライン４３上で消去選択信号ＥＲＳＥ
Ｌ（図１３（Ａ））を受ける。これらの入力信号に応答
して、クロック信号ＰＨＩ１、ＰＨＩ２、ＰＨＩ１Ａお
よびＰＨＩ２Ａの波形が図１３（Ａ）−（Ｇ）に示され
るように出力線４５−５１に発生する。負のウェル回路
３４ａは、ライン５２上で消去信号ＥＲを、ライン５４
上で消去選択信号ＥＲＳＥＬを、かつライン５６上で保
護電圧ＶＮＰＥを入力として受取る。なお、前述のよう
に消去選択信号ＥＲＳＥＬは消去信号ＥＲを遅延した信
号である。
【００３７】消去モードの間、消去信号ＥＲは図１４の
時間ｔ１に示されるようにハイになる。この消去信号Ｅ
Ｒはまた主ポンプ回路２０ａ（図３）および図４中のＮ
チャネルトランジスタ３０７のゲートにライン５８を介
して与えられる。この結果、トランジスタ３０７は電流
経路を下位電源電位ＶＳＳ（ｇｎｄ）に与えるようにオ
ンにされる。これにより主ポンプ回路中の負のチャージ
ポンプ回路２０ａを作動させ、時間ｔ２でライン２６ａ
上の負の主電圧ＮＥＧＰを約−１０．５Ｖにポンプさせ
る。ライン３０ａ上の負の二次電圧ＮＥＧＳが負の主電
圧の後に続き、時間ｔ２で約−１３Ｖに充電する。
時間ｔ１に示されるようにハイになる。この消去信号Ｅ
Ｒはまた主ポンプ回路２０ａ（図３）および図４中のＮ
チャネルトランジスタ３０７のゲートにライン５８を介
して与えられる。この結果、トランジスタ３０７は電流
経路を下位電源電位ＶＳＳ（ｇｎｄ）に与えるようにオ
ンにされる。これにより主ポンプ回路中の負のチャージ
ポンプ回路２０ａを作動させ、時間ｔ２でライン２６ａ
上の負の主電圧ＮＥＧＰを約−１０．５Ｖにポンプさせ
る。ライン３０ａ上の負の二次電圧ＮＥＧＳが負の主電
圧の後に続き、時間ｔ２で約−１３Ｖに充電する。
【００３８】選択されたセクターについては、関連する
分散セクターポンプ１８ａ（図５）は作動しており、か
つ約−１４Ｖの選択制御信号ＳＮＧを生成するようにポ
ンピングしている。この選択制御信号ＳＮＧは、負の主
電圧ＮＥＧＰをそのセクター中の２５６本のワード線Ｗ
Ｌｎｍにしきい値降下することなく与えるようにワード
線パスゲートトランジスタ（図６）に与えられる。保護
回路３２は入力としてライン６０および６２上でそれぞ
れ負のウェル電圧ＶＮＷおよび負の主電圧ＮＥＧＰを受
取る。これらの入力信号に応答してライン６４上の保護
電圧ＶＮＰＥは、負のウェル回路３４ａ中のトランジス
タのゲート酸化物を横切るフィールドを減じるように消
去の間接地電位を下回るように下げられる。保護回路は
ライン６６上で信号ＸＴＦを受け、かつ非消去モードの
間に保護電圧ＶＮＰＥを放電するために用いられる。負
のウェル回路３４ａの出力におけるライン６８上の信号
ＮＰＤもまた消去の間にロー（つまり−５Ｖ）に引下げ
られる。
分散セクターポンプ１８ａ（図５）は作動しており、か
つ約−１４Ｖの選択制御信号ＳＮＧを生成するようにポ
ンピングしている。この選択制御信号ＳＮＧは、負の主
電圧ＮＥＧＰをそのセクター中の２５６本のワード線Ｗ
Ｌｎｍにしきい値降下することなく与えるようにワード
線パスゲートトランジスタ（図６）に与えられる。保護
回路３２は入力としてライン６０および６２上でそれぞ
れ負のウェル電圧ＶＮＷおよび負の主電圧ＮＥＧＰを受
取る。これらの入力信号に応答してライン６４上の保護
電圧ＶＮＰＥは、負のウェル回路３４ａ中のトランジス
タのゲート酸化物を横切るフィールドを減じるように消
去の間接地電位を下回るように下げられる。保護回路は
ライン６６上で信号ＸＴＦを受け、かつ非消去モードの
間に保護電圧ＶＮＰＥを放電するために用いられる。負
のウェル回路３４ａの出力におけるライン６８上の信号
ＮＰＤもまた消去の間にロー（つまり−５Ｖ）に引下げ
られる。
【００３９】時間ｔ３で消去信号ＥＲが消去の後にロー
になると、負の電圧ＮＥＧＰおよびＮＥＧＳはなお非常
に高いため信号ＮＰＤはゲート酸化物を保護するように
時間ｔ３で約−２．５Ｖにまでだけ引上げられる。時間
ｔ４で負の主電圧ＮＥＧＰが約−８Ｖ（またはそれより
高く、つまり−３Ｖ）へと放電することが可能となる
と、信号ＮＰＤは初めて時間ｔ５で最終値＋５．０Ｖに
引上げられる。この態様では、負のポンプ回路２０ａ中
のトランジスタのゲート酸化物は過剰なストレスを受け
ない。
になると、負の電圧ＮＥＧＰおよびＮＥＧＳはなお非常
に高いため信号ＮＰＤはゲート酸化物を保護するように
時間ｔ３で約−２．５Ｖにまでだけ引上げられる。時間
ｔ４で負の主電圧ＮＥＧＰが約−８Ｖ（またはそれより
高く、つまり−３Ｖ）へと放電することが可能となる
と、信号ＮＰＤは初めて時間ｔ５で最終値＋５．０Ｖに
引上げられる。この態様では、負のポンプ回路２０ａ中
のトランジスタのゲート酸化物は過剰なストレスを受け
ない。
【００４０】上述の詳細な説明から、本発明は、フラッ
シュ消去の間にフラッシュＥＥＰＲＯＭメモリセルのア
レイ中でワード線を介して、選択された半セクターのメ
モリセルのゲートを制御するように相対的に高い負の主
電圧を発生しかつ選択的に供給するための分散型負ゲー
ト電源を提供することが理解される。分散された負電源
は主チャージポンプ回路と複数個の分散セクターポンプ
とを含む。主チャージポンプ回路は負の主電圧を発生す
るために用いられる。複数個の分散セクターポンプの各
々は半セクターポンプ選択信号に応答して負の主電圧を
選択された半セクターのワード線に選択的に接続する。
シュ消去の間にフラッシュＥＥＰＲＯＭメモリセルのア
レイ中でワード線を介して、選択された半セクターのメ
モリセルのゲートを制御するように相対的に高い負の主
電圧を発生しかつ選択的に供給するための分散型負ゲー
ト電源を提供することが理解される。分散された負電源
は主チャージポンプ回路と複数個の分散セクターポンプ
とを含む。主チャージポンプ回路は負の主電圧を発生す
るために用いられる。複数個の分散セクターポンプの各
々は半セクターポンプ選択信号に応答して負の主電圧を
選択された半セクターのワード線に選択的に接続する。
【００４１】現在のところ本発明の好ましい実施例であ
ると考えられるものを示しかつ説明してきたが、様々な
変更および修正がなされてもよく、かつ本発明の範囲を
逸脱することなくそのエレメントを等価物と代用しても
よいということが当業者によって理解される。さらに、
本発明の中心範囲を逸脱することなく本発明の教示に対
して特定の状況または材料を適合するように数多くの修
正がなされ得る。したがって、本発明は本発明を実行す
るために企図されるベストモードとして開示した具体例
に限定されるものではなく、前掲の特許請求の範囲内の
あらゆる実施例を含むと意図する。
ると考えられるものを示しかつ説明してきたが、様々な
変更および修正がなされてもよく、かつ本発明の範囲を
逸脱することなくそのエレメントを等価物と代用しても
よいということが当業者によって理解される。さらに、
本発明の中心範囲を逸脱することなく本発明の教示に対
して特定の状況または材料を適合するように数多くの修
正がなされ得る。したがって、本発明は本発明を実行す
るために企図されるベストモードとして開示した具体例
に限定されるものではなく、前掲の特許請求の範囲内の
あらゆる実施例を含むと意図する。
【図１】本発明の分散型負ゲート電源が半導体集積回路
のセクタードライブ回路に関してどのように位置決めさ
れるかを示すチップレイアウトの図である。
のセクタードライブ回路に関してどのように位置決めさ
れるかを示すチップレイアウトの図である。
【図２】図１の負の主ポンプ回路１６のブロック図であ
る。
る。
【図３】図２の負の主ポンプ回路中の負のチャージポン
プ回路のうちの１つを表わす詳細な概略図の一方部分の
図である。
プ回路のうちの１つを表わす詳細な概略図の一方部分の
図である。
【図４】図３の他方部分を示す図であり、図３と組合わ
せて図２の負の主ポンプ回路中の負のチャージポンプ回
路のうちの１つを表わす詳細な概略図を構成する。
せて図２の負の主ポンプ回路中の負のチャージポンプ回
路のうちの１つを表わす詳細な概略図を構成する。
【図５】図１の１６のセクター分散セクターポンプ回路
１８ａ−１８ｐのうちの１つを表わす詳細な概略回路図
である。
１８ａ−１８ｐのうちの１つを表わす詳細な概略回路図
である。
【図６】負の主電圧ＮＥＧＰがどのようにワード線に結
合されるかを示す回路図である。
合されるかを示す回路図である。
【図７】非重畳クロック信号および半セクター選択信号
を発生するための１６のセクター論理回路のうちの１つ
の概略の回路図である。
を発生するための１６のセクター論理回路のうちの１つ
の概略の回路図である。
【図８】保護信号ＶＮＰＥを発生するための図２の保護
回路の概略回路図である。
回路の概略回路図である。
【図９】信号ＶＮＷおよびＮＰＤを発生するための図２
の負のウェル回路のうちの１つの回路図である。
の負のウェル回路のうちの１つの回路図である。
【図１０】図２の負の調整器回路の回路図である。
【図１１】図１０の負のコンパレータ回路の詳細な回路
図である。
図である。
【図１２】（Ａ）−（Ｃ）は４相クロック信号を発生す
るための図２の負のクロック回路の回路図である。
るための図２の負のクロック回路の回路図である。
【図１３】（Ａ）−（Ｅ）は図１２の様々な制御信号お
よびクロック信号のタイミング図である。
よびクロック信号のタイミング図である。
【図１４】本発明の動作の理解に役立つ図２の様々な信
号の状態を示すタイミング図である。
号の状態を示すタイミング図である。
１０ 分散型負ゲート電源 １６ 主ポンプ回路 １８ａ−１８ｐ 分散セクターポンプ回路 ２０ａ，２０ｂ 主チャージポンプ回路 ２２ａ，２２ｂ クロック回路 ５０１ セクター論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュン・ケイ・チャン アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、サン・フアン・ドライ ブ、627、ナンバー・４ (72)発明者 ジョニー・シー・チェン アメリカ合衆国、95014 カリフォルニア 州、クーパーティノ、ウェストリン・ウェ イ、1038 (72)発明者 マイケル・エイ・バン・バスカーク アメリカ合衆国、95124 カリフォルニア 州、サン・ノゼ、ファビアン・ドライブ、 1742 (72)発明者 リー・イー・クリーブランド アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ラーセン・プレイ ス、1870
Claims (19)
- 【請求項１】 フラッシュ消去の間にフラッシュＥＥＰ
ＲＯＭメモリセルのアレイ中でワード線を介して、選択
された半セクター中のメモリセルのゲートを制御するよ
うに相対的に高い負電圧を発生しかつ選択的に供給する
ための分散型負ゲート電源であって、 複数個のクロック信号を発生するためのクロック手段
（２２ａ、２２ｂ）と、 外部電源電位と前記複数個のクロック信号とに応答して
相対的に高い負の主電圧を発生するための主チャージポ
ンプ手段（２０ａ、２０ｂ）と、 各々が選択された半セクターに対応する半セクターポン
プ選択信号を発生するためのセクター論理手段（５０
１）と、 前記半セクター信号に応答して前記負の主電圧を選択さ
れた半セクターのワード線に選択的に接続するための分
散セクターポンプ手段（１８ａ−１８ｐ）とを含む、分
散型負ゲート電源。 - 【請求項２】 前記分散セクターポンプ手段は各々が相
対的にサイズの小さい１段のポンプから構成される複数
個の分散セクターポンプ回路からなる、請求項１に記載
の分散型負ゲート電源。 - 【請求項３】 各ポンプ段は、前記負の主電圧に関連し
た高い二次負電圧に応答して、選択制御信号を発生す
る、請求項２に記載の分散型負ゲート電源。 - 【請求項４】 前記分散セクターポンプ手段は、その各
々のソースが前記負の主電圧を受けるように接続され、
ゲートが前記選択制御信号を受けるように接続され、か
つドレインが前記選択された半セクター中の前記複数個
のワード線のうちの１つに接続される複数個のパストラ
ンジスタを含む、請求項３に記載の分散型負ゲート電
源。 - 【請求項５】 前記負の主電圧は約−１０．５Ｖであ
る、請求項４に記載の分散型負ゲート電源。 - 【請求項６】 前記選択制御信号の電圧値は約−１４Ｖ
である、請求項５に記載の分散型負ゲート電源。 - 【請求項７】 前記主チャージポンプ手段は複数個のチ
ャージポンプ段（３０１−３０４）から構成される、請
求項１に記載の分散型負ゲート電源。 - 【請求項８】 前記高い負の主電圧と基準電位とに応答
して、前記主チャージポンプ手段が前記負の主電圧を増
大することが可能な高レベルかまたは前記負の主電圧を
減少させることが可能な低レベルかのいずれかである負
のコンパレータ信号を発生するための調整手段（２４）
をさらに含む、請求項７に記載の分散型負ゲート電源。 - 【請求項９】 前記負の主電圧が外部電源電位に引かれ
る前に十分に放電することが可能なように最初は小さな
負電圧にプルアップされる放電電圧を発生し、それによ
り酸化物上の過剰なストレスを回避する手段をさらに含
む、請求項１に記載の分散型負ゲート電源。 - 【請求項１０】 列および行を規定するように基板上に
形成されたフラッシュＥＥＰＲＯＭメモリセルのアレイ
において、基板は行の少なくとも１つに沿って延びる共
通ソース線と各列に沿って延びる複数個のビット線とを
含み、各メモリセルは共通ソース線に結合されたＮ型ソ
ース領域と制御ゲートとフローティングゲートとチャネ
ル領域とビット線の各々に結合されたＮ型ドレイン領域
とを含み、各メモリセルは電子をフローティングゲート
からソース領域へとトンネルすることによって主に消去
可能である、そのような前記アレイにおいて、フラッシ
ュ消去の間にワード線を介して、選択された半セクター
中のメモリセルのゲートを制御するように相対的に高い
主負電圧を発生しかつ選択的に供給するための分散型負
ゲート電源であって、 複数個のクロック信号を発生するためのクロック手段
（２２ａ、２２ｂ）と、 外部電源電位と前記複数個のクロック信号とに応答して
相対的に高い負の主電圧を発生するための主チャージポ
ンプ手段（２０ａ、２０ｂ）と、 各々が選択された半セクターに対応する半セクターポン
プ選択信号を発生するためのセクター論理手段（５０
１）と、 前記半セクター選択信号に応答して前記負の主電圧を選
択された半セクターのワード線に接続するための分散セ
クターポンプ手段（１８ａ−１８ｐ）とを含む、分散型
負ゲート電源。 - 【請求項１１】 前記分散セクターポンプ手段は、その
各々が相対的にサイズの小さい１段のポンプから構成さ
れる複数個の分散セクターポンプ回路からなる、請求項
１０に記載の分散型負ゲート電源。 - 【請求項１２】 各ポンプ段は前記負の主電圧に関連し
た高い二次電圧に応答して選択制御信号を発生する、請
求項１１に記載の分散型負ゲート電源。 - 【請求項１３】 前記分散セクターポンプ手段は、その
ソースが前記負の主電圧を受けるように接続され、その
ゲートが前記選択制御信号を受けるように接続され、か
つそのドレインが前記選択された半セクター中の前記複
数個のワード線の１つに接続される複数個のパストラン
ジスタを含む、請求項１２に記載の分散型負ゲート電
源。 - 【請求項１４】 前記負の主電圧は約−１０．５Ｖであ
る、請求項１３に記載の分散型負ゲート電源。 - 【請求項１５】 前記選択制御信号の電圧値は約−１４
Ｖである、請求項１４に記載の分散型負ゲート電源。 - 【請求項１６】 前記主チャージポンプ手段は複数個の
チャージポンプ段（３０１−３０４）から構成される、
請求項１０に記載の分散型負ゲート電源。 - 【請求項１７】 前記高い負の主電圧と基準電位とに応
答して、前記主チャージポンプ手段が前記負の主電圧を
増大することが可能な高レベルかまたは前記負の主電圧
を減少することが可能な低レベルかのいずれかである負
のコンパレータ信号を発生するための、請求項１６に記
載の分散型負ゲート電源。 - 【請求項１８】 前記負の主電圧が外部電源電位に引か
れる前に十分に放電するように最初は小さな負電圧にプ
ルアップされる放電電圧を発生し、それにより酸化物上
の過剰なストレスを回避するための手段をさらに含む、
請求項１０に記載の分散型負ゲート電源。 - 【請求項１９】 フラッシュ消去の間にフラッシュＥＥ
ＰＲＯＭメモリセルのアレイ中でワード線を介して、選
択された半セクター中のメモリセルのゲートを制御する
ように相対的に高い負電圧を発生しかつ選択的に供給す
るための分散型負ゲート電源であって、 外部電源電位（ＶＣＣ）とクロック信号とに応答して相
対的に高い負の主電圧を発生するための主チャージポン
プ手段（２２ａ、２２ｂ）と、 半セクター選択信号に応答して前記負の主電圧を選択さ
れた半セクターのワード線に選択的に接続するための分
散セクターポンプ手段（１８ａ−１８ｐ）とを含む、分
散型負ゲート電源。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US109881 | 1993-08-23 | ||
| US08/109,881 US5406517A (en) | 1993-08-23 | 1993-08-23 | Distributed negative gate power supply |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153288A true JPH07153288A (ja) | 1995-06-16 |
Family
ID=22330067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19412494A Withdrawn JPH07153288A (ja) | 1993-08-23 | 1994-08-18 | 分散型負ゲート電源 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5406517A (ja) |
| EP (1) | EP0640985B1 (ja) |
| JP (1) | JPH07153288A (ja) |
| KR (1) | KR950006851A (ja) |
| DE (1) | DE69422763T2 (ja) |
| TW (1) | TW396342B (ja) |
Families Citing this family (16)
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|---|---|---|---|---|
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| WO1996041347A1 (en) * | 1995-06-07 | 1996-12-19 | Intel Corporation | Negative voltage switching circuit |
| DE69514788T2 (de) * | 1995-06-19 | 2000-06-15 | St Microelectronics Srl | Negative Wortleitung-Spannungsregelungschaltung für elektrisch löschbare Halbleiterspeicheranordnungen |
| US5602794A (en) * | 1995-09-29 | 1997-02-11 | Intel Corporation | Variable stage charge pump |
| AU1332097A (en) * | 1995-12-20 | 1997-07-14 | Intel Corporation | A negative voltage switch architecture for a nonvolatile memory |
| US6009501A (en) | 1997-06-18 | 1999-12-28 | Micron Technology, Inc. | Method and apparatus for local control signal generation in a memory device |
| US6032220A (en) * | 1997-07-18 | 2000-02-29 | Micron Technology, Inc. | Memory device with dual timing and signal latching control |
| US6134144A (en) * | 1997-09-19 | 2000-10-17 | Integrated Memory Technologies, Inc. | Flash memory array |
| US6028780A (en) * | 1998-03-12 | 2000-02-22 | Eon Silicon Devices, Inc. | Two-phase clock charge pump with power regulation |
| KR100272511B1 (ko) * | 1998-08-10 | 2000-11-15 | 김영환 | 반도체 메모리소자의 고전압 발생회로 |
| DE69921974D1 (de) | 1999-06-24 | 2004-12-23 | St Microelectronics Srl | Nichtflüchtige Speicheranordnung, insbesondere vom Flash-Typ |
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| US6664846B1 (en) | 2000-08-30 | 2003-12-16 | Altera Corporation | Cross coupled N-channel negative pump |
| US6621326B1 (en) | 2000-10-26 | 2003-09-16 | Altera Corporation | P-channel negative pumps |
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| US10847227B2 (en) | 2018-10-16 | 2020-11-24 | Silicon Storage Technology, Inc. | Charge pump for use in non-volatile flash memory devices |
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|---|---|---|---|---|
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| JPH0748310B2 (ja) * | 1987-04-24 | 1995-05-24 | 株式会社東芝 | 半導体集積回路 |
| JPH01282796A (ja) * | 1988-05-07 | 1989-11-14 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| US5168466A (en) * | 1991-03-04 | 1992-12-01 | Motorola, Inc. | Bias current generator circuit for a sense amplifier |
| US5282170A (en) * | 1992-10-22 | 1994-01-25 | Advanced Micro Devices, Inc. | Negative power supply |
-
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- 1993-10-21 TW TW082108753A patent/TW396342B/zh not_active IP Right Cessation
-
1994
- 1994-08-03 DE DE69422763T patent/DE69422763T2/de not_active Expired - Fee Related
- 1994-08-03 EP EP94305764A patent/EP0640985B1/en not_active Expired - Lifetime
- 1994-08-18 JP JP19412494A patent/JPH07153288A/ja not_active Withdrawn
- 1994-08-22 KR KR1019940020699A patent/KR950006851A/ko not_active Application Discontinuation
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|---|---|
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| EP0640985B1 (en) | 2000-01-26 |
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| EP0640985A3 (en) | 1996-07-10 |
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| EP0640985A2 (en) | 1995-03-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |