JPH06176587A - Ｅｅｐｒｏｍの消去書き込み方法 - Google Patents
Ｅｅｐｒｏｍの消去書き込み方法Info
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- JPH06176587A JPH06176587A JP32211192A JP32211192A JPH06176587A JP H06176587 A JPH06176587 A JP H06176587A JP 32211192 A JP32211192 A JP 32211192A JP 32211192 A JP32211192 A JP 32211192A JP H06176587 A JPH06176587 A JP H06176587A
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- voltage
- memory cell
- fetmos
- control gate
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Abstract
(57)【要約】
【構成】 消去時には選択されたＦＥＴＭＯＳメモリセ
ル３の制御ゲートＣＧに−１５Ｖの高電圧を印加すると
共に、Ｐ型ウエル２に＋５Ｖの低電圧を印加し、書き込
み時には、選択されたＦＥＴＭＯＳメモリセル３の制御
ゲートＣＧに＋１８Ｖの高電圧を印加すると共に、Ｐ型
ウエル２に−２Ｖの低電圧を印加する。 【効果】 消去書き込みのためにチップ内で昇圧する高
電圧の電位を低減することができるので、ＥＥＰＲＯＭ
のジャンクション耐圧に対する要求を緩和し高集積化を
容易にすることができるようになる。
ル３の制御ゲートＣＧに−１５Ｖの高電圧を印加すると
共に、Ｐ型ウエル２に＋５Ｖの低電圧を印加し、書き込
み時には、選択されたＦＥＴＭＯＳメモリセル３の制御
ゲートＣＧに＋１８Ｖの高電圧を印加すると共に、Ｐ型
ウエル２に−２Ｖの低電圧を印加する。 【効果】 消去書き込みのためにチップ内で昇圧する高
電圧の電位を低減することができるので、ＥＥＰＲＯＭ
のジャンクション耐圧に対する要求を緩和し高集積化を
容易にすることができるようになる。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トの積層構造を有するメモリセルを備えたＥＥＰＲＯＭ
[Electrically Erasable and Programmable Read Only
Memory]に対して、データを消去し或は書き込む方法に
関する。
トの積層構造を有するメモリセルを備えたＥＥＰＲＯＭ
[Electrically Erasable and Programmable Read Only
Memory]に対して、データを消去し或は書き込む方法に
関する。
【０００２】
【従来の技術】ＭＯＳ・ＦＥＴのチャンネル領域上に薄
いゲート酸化膜を介して浮遊ゲートと制御ゲートを積層
することによりトンネル電流が容易に通過できるように
したメモリセルは、ＦＥＴＭＯＳ[Floating Gate Elect
ron Tunneling MOS]として広くフラッシュメモリ等のＥ
ＥＰＲＯＭに用いられている。
いゲート酸化膜を介して浮遊ゲートと制御ゲートを積層
することによりトンネル電流が容易に通過できるように
したメモリセルは、ＦＥＴＭＯＳ[Floating Gate Elect
ron Tunneling MOS]として広くフラッシュメモリ等のＥ
ＥＰＲＯＭに用いられている。
【０００３】このＦＥＴＭＯＳメモリセルは、浮遊ゲー
トに電荷（電子）を蓄積させてＭＯＳ・ＦＥＴのしきい
値電圧を変化させ、このしきい値電圧の状態によって
“０”又は“１”の情報を記憶することができる。即
ち、例えばＮチャンネル型のＭＯＳ・ＦＥＴの場合、消
去によって浮遊ゲートから電子を放出させると、これに
よってＭＯＳ・ＦＥＴのしきい値電圧が負の値（−２．
０Ｖ〜−３．０Ｖ）になり“１”のデータを記憶した状
態となる。また、データの書き込みによって浮遊ゲート
に電子を注入すると、これによってＭＯＳ・ＦＥＴのし
きい値電圧が正の値（０．６Ｖ〜３．０Ｖ）になり
“０”のデータを記憶した状態となる。
トに電荷（電子）を蓄積させてＭＯＳ・ＦＥＴのしきい
値電圧を変化させ、このしきい値電圧の状態によって
“０”又は“１”の情報を記憶することができる。即
ち、例えばＮチャンネル型のＭＯＳ・ＦＥＴの場合、消
去によって浮遊ゲートから電子を放出させると、これに
よってＭＯＳ・ＦＥＴのしきい値電圧が負の値（−２．
０Ｖ〜−３．０Ｖ）になり“１”のデータを記憶した状
態となる。また、データの書き込みによって浮遊ゲート
に電子を注入すると、これによってＭＯＳ・ＦＥＴのし
きい値電圧が正の値（０．６Ｖ〜３．０Ｖ）になり
“０”のデータを記憶した状態となる。
【０００４】このようなＮチャンネルＭＯＳによるＦＥ
ＴＭＯＳメモリセルの消去を行うには下記の２種類の方
法がある。
ＴＭＯＳメモリセルの消去を行うには下記の２種類の方
法がある。
【０００５】まず第１の方法は、メモリセルのＰ型ウエ
ルと周辺回路のＰ型ウエルとを分離しておき、このメモ
リセルのＰ型ウエルとＮ型基板に２０Ｖの高電圧を印加
すると共に、制御ゲートに０Ｖの電圧を印加する方法で
ある。この方法では、浮遊ゲートに２０Ｖの高い電位差
が加わるため、蓄積されていた電子がトンネル効果によ
ってＰ型ウエルに放出され、これによって消去が行われ
る。
ルと周辺回路のＰ型ウエルとを分離しておき、このメモ
リセルのＰ型ウエルとＮ型基板に２０Ｖの高電圧を印加
すると共に、制御ゲートに０Ｖの電圧を印加する方法で
ある。この方法では、浮遊ゲートに２０Ｖの高い電位差
が加わるため、蓄積されていた電子がトンネル効果によ
ってＰ型ウエルに放出され、これによって消去が行われ
る。
【０００６】第２の方法は、メモリセルのＰ型ウエルに
０Ｖの電圧を印加すると共に、制御ゲートに−２０Ｖの
負の高電圧を印加する方法である。この場合も、浮遊ゲ
ートに２０Ｖの高い電位差が加わるため、蓄積されてい
た電子がトンネル効果によってＰ型ウエルに放出され、
これによって消去が行われる。
０Ｖの電圧を印加すると共に、制御ゲートに−２０Ｖの
負の高電圧を印加する方法である。この場合も、浮遊ゲ
ートに２０Ｖの高い電位差が加わるため、蓄積されてい
た電子がトンネル効果によってＰ型ウエルに放出され、
これによって消去が行われる。
【０００７】また、データを書き込む場合には、メモリ
セルの制御ゲートに２０Ｖの高電圧を印加すると共に、
“０”のデータを書き込むときにはデータ線（ビット
線）に０Ｖの電圧を印加し、“１”のデータを書き込む
ときにはデータ線に７Ｖの電圧を印加する。すると、デ
ータが“０”の場合には、浮遊ゲートに消去の場合とは
逆極性の２０Ｖの高い電位差が加わるため、トンネル効
果によって電子が注入され、これによってしきい値電圧
が負から正に変化する。しかし、データが“１”の場合
には、浮遊ゲートに１３Ｖの電位差しか加わらないた
め、電子の注入は起こらず、しきい値電圧も負のままに
保たれる。
セルの制御ゲートに２０Ｖの高電圧を印加すると共に、
“０”のデータを書き込むときにはデータ線（ビット
線）に０Ｖの電圧を印加し、“１”のデータを書き込む
ときにはデータ線に７Ｖの電圧を印加する。すると、デ
ータが“０”の場合には、浮遊ゲートに消去の場合とは
逆極性の２０Ｖの高い電位差が加わるため、トンネル効
果によって電子が注入され、これによってしきい値電圧
が負から正に変化する。しかし、データが“１”の場合
には、浮遊ゲートに１３Ｖの電位差しか加わらないた
め、電子の注入は起こらず、しきい値電圧も負のままに
保たれる。
【０００８】データの読み出しはメモリセルの制御ゲー
トに０Ｖの電圧を印加すると共に、データ線に数Ｖの電
圧を印加し、ソース線に０Ｖの電圧を印加する。する
と、メモリセルのしきい値電圧が負の場合（“１”）に
は、ＭＯＳ・ＦＥＴがＯＮとなりセル電流が流れるのに
対して、しきい値電圧が正の場合（“０”）には、ＭＯ
Ｓ・ＦＥＴがＯＦＦとなるのでセル電流が流れず、これ
によって記憶しているデータを検出することができる。
トに０Ｖの電圧を印加すると共に、データ線に数Ｖの電
圧を印加し、ソース線に０Ｖの電圧を印加する。する
と、メモリセルのしきい値電圧が負の場合（“１”）に
は、ＭＯＳ・ＦＥＴがＯＮとなりセル電流が流れるのに
対して、しきい値電圧が正の場合（“０”）には、ＭＯ
Ｓ・ＦＥＴがＯＦＦとなるのでセル電流が流れず、これ
によって記憶しているデータを検出することができる。
【０００９】
【発明が解決しようとする課題】ところが、上記消去書
き込み方法では、内部昇圧回路で±２０Ｖの高電圧を発
生させる必要があるため、半導体装置に極めて高いジャ
ンクション耐圧を確保させる必要が生じる。しかし、Ｅ
ＥＰＲＯＭの高集積化によりプロセスが微細化される
と、このような高いジャンクション耐圧を得ることが困
難になる。
き込み方法では、内部昇圧回路で±２０Ｖの高電圧を発
生させる必要があるため、半導体装置に極めて高いジャ
ンクション耐圧を確保させる必要が生じる。しかし、Ｅ
ＥＰＲＯＭの高集積化によりプロセスが微細化される
と、このような高いジャンクション耐圧を得ることが困
難になる。
【００１０】このため、従来の消去書き込み方法では、
内部昇圧回路で極めて高いジャンクション耐圧を確保し
なければならないことがＥＥＰＲＯＭの高集積化の障害
になるという問題が発生していた。
内部昇圧回路で極めて高いジャンクション耐圧を確保し
なければならないことがＥＥＰＲＯＭの高集積化の障害
になるという問題が発生していた。
【００１１】本発明は、上記問題点を解決しようとして
なされたものであり、比較的低い電圧を用いて消去書き
込みを可能にすることにより、ジャンクション耐圧の要
請を緩和しＥＥＰＲＯＭの高集積化を容易にすることが
できる消去書き込み方法を提供することが本発明の目的
である。
なされたものであり、比較的低い電圧を用いて消去書き
込みを可能にすることにより、ジャンクション耐圧の要
請を緩和しＥＥＰＲＯＭの高集積化を容易にすることが
できる消去書き込み方法を提供することが本発明の目的
である。
【００１２】
【課題を解決するための手段】本発明の消去書き込み方
法は、半導体基板上のＭＯＳ・ＦＥＴのゲートが絶縁層
を介した浮遊ゲートと制御ゲートの積層構造を有するメ
モリセルを備えたＥＥＰＲＯＭに対して消去あるいは書
込みを行う方法において、電気的消去時には、選択され
たメモリセルの制御ゲートに高電圧を印加すると共に、
基板側に逆極性の低電圧を印加し、書き込み時には、選
択されたメモリセルの制御ゲートに逆極性の高電圧を印
加すると共に、基板側に低電圧を印加する工程を備えて
おり、そのことにより上記目的が達成される。
法は、半導体基板上のＭＯＳ・ＦＥＴのゲートが絶縁層
を介した浮遊ゲートと制御ゲートの積層構造を有するメ
モリセルを備えたＥＥＰＲＯＭに対して消去あるいは書
込みを行う方法において、電気的消去時には、選択され
たメモリセルの制御ゲートに高電圧を印加すると共に、
基板側に逆極性の低電圧を印加し、書き込み時には、選
択されたメモリセルの制御ゲートに逆極性の高電圧を印
加すると共に、基板側に低電圧を印加する工程を備えて
おり、そのことにより上記目的が達成される。
【００１３】
【作用】例えばＮチャンネルＭＯＳ・ＦＥＴによるメモ
リセルの場合、電気的消去時には、制御ゲートに負の高
電圧が印加されると共に、基板側には正の低電圧が印加
される。すると、浮遊ゲートには、制御ゲートに印加さ
れる電圧の絶対値と基板側に印加される電圧の絶対値と
の和による極めて高い電位差が印加され、これによって
蓄積されていた電子が基板側に放出される。また、書き
込み時には、制御ゲートに正の高電圧が印加されると共
に、基板側には負の低電圧が印加される。すると、浮遊
ゲートには、制御ゲートに印加される電圧の絶対値と基
板側に印加される電圧の絶対値との和による極めて高い
電位差が印加され、これによって書き込みデータに応じ
た電子の注入が行われる。
リセルの場合、電気的消去時には、制御ゲートに負の高
電圧が印加されると共に、基板側には正の低電圧が印加
される。すると、浮遊ゲートには、制御ゲートに印加さ
れる電圧の絶対値と基板側に印加される電圧の絶対値と
の和による極めて高い電位差が印加され、これによって
蓄積されていた電子が基板側に放出される。また、書き
込み時には、制御ゲートに正の高電圧が印加されると共
に、基板側には負の低電圧が印加される。すると、浮遊
ゲートには、制御ゲートに印加される電圧の絶対値と基
板側に印加される電圧の絶対値との和による極めて高い
電位差が印加され、これによって書き込みデータに応じ
た電子の注入が行われる。
【００１４】この結果、本発明によれば、消去書き込み
時に制御ゲートに印加する高電圧が浮遊ゲートに実際に
印加される電位差よりも低い電圧で足りるようになるた
め、チップ内で昇圧する高電圧の電位を低減することが
できるようになる。
時に制御ゲートに印加する高電圧が浮遊ゲートに実際に
印加される電位差よりも低い電圧で足りるようになるた
め、チップ内で昇圧する高電圧の電位を低減することが
できるようになる。
【００１５】
【実施例】本発明を実施例について以下に説明する。
【００１６】図１乃至図４に本発明の一実施例を示す。
図１はＮＡＮＤセル方式のＥＥＰＲＯＭの部分縦断面
図、図２は電位切り換え回路の回路図、図３は電位切り
換え回路が正電圧と負電圧とを切り換えて出力する場合
の動作を示すタイムチャート、図４は電位切り換え回路
が正電圧と０Ｖ電圧とを切り換えて出力する場合の動作
を示すタイムチャートである。
図１はＮＡＮＤセル方式のＥＥＰＲＯＭの部分縦断面
図、図２は電位切り換え回路の回路図、図３は電位切り
換え回路が正電圧と負電圧とを切り換えて出力する場合
の動作を示すタイムチャート、図４は電位切り換え回路
が正電圧と０Ｖ電圧とを切り換えて出力する場合の動作
を示すタイムチャートである。
【００１７】本実施例は、ＦＥＴＭＯＳメモリセルを８
個直列に接続したＮＡＮＤセル方式のＥＥＰＲＯＭにお
ける消去書き込み方法を説明する。
個直列に接続したＮＡＮＤセル方式のＥＥＰＲＯＭにお
ける消去書き込み方法を説明する。
【００１８】このＥＥＰＲＯＭは、図１に示すように、
Ｎ型シリコン基板１上にＰ型ウエル２を形成し、ここに
８個ずつのＦＥＴＭＯＳメモリセル３を直列に接続して
ＮＡＮＤセルを形成している。各ＦＥＴＭＯＳメモリセ
ル３は、Ｐ型ウエル２に形成された１対のＮ+型拡散層
４によってソースとドレインを構成され、隣接するＦＥ
ＴＭＯＳメモリセル３同士がこのＮ+型拡散層４を共用
することにより直列接続されている。また、各ＦＥＴＭ
ＯＳメモリセル３における１対のＮ+型拡散層４の間の
チャンネル領域の上層には、ゲート酸化膜５を介してそ
れぞれ浮遊ゲート６と制御ゲートＣＧ1〜ＣＧ8とが設け
られている。
Ｎ型シリコン基板１上にＰ型ウエル２を形成し、ここに
８個ずつのＦＥＴＭＯＳメモリセル３を直列に接続して
ＮＡＮＤセルを形成している。各ＦＥＴＭＯＳメモリセ
ル３は、Ｐ型ウエル２に形成された１対のＮ+型拡散層
４によってソースとドレインを構成され、隣接するＦＥ
ＴＭＯＳメモリセル３同士がこのＮ+型拡散層４を共用
することにより直列接続されている。また、各ＦＥＴＭ
ＯＳメモリセル３における１対のＮ+型拡散層４の間の
チャンネル領域の上層には、ゲート酸化膜５を介してそ
れぞれ浮遊ゲート６と制御ゲートＣＧ1〜ＣＧ8とが設け
られている。
【００１９】浮遊ゲート６は電子を蓄積するための電荷
蓄積層であり、制御ゲートＣＧは、それぞれメモリセル
のワード線を構成している。また、浮遊ゲート６とＰ型
ウエル２との間の結合容量は、浮遊ゲート６と制御ゲー
トＣＧとの間の結合容量よりも小さくなるように設定さ
れている。
蓄積層であり、制御ゲートＣＧは、それぞれメモリセル
のワード線を構成している。また、浮遊ゲート６とＰ型
ウエル２との間の結合容量は、浮遊ゲート６と制御ゲー
トＣＧとの間の結合容量よりも小さくなるように設定さ
れている。
【００２０】上記８個のＦＥＴＭＯＳメモリセル３の両
側には、それぞれ選択トランジスタ８，８が形成されて
いる。これらの選択トランジスタ８，８は、Ｐ型ウエル
２に形成された１対のＮ+型拡散層４によってソースと
ドレインを構成され、一方の選択トランジスタ８は、一
方端のＦＥＴＭＯＳメモリセル３のソースを構成するＮ
+型拡散層４をドレインとして共用すると共に、他方の
選択トランジスタ８は、他方端のＦＥＴＭＯＳメモリセ
ル３のドレインを構成するＮ+型拡散層４をソースとし
て共用することにより、それぞれ両端で直列に接続され
ている。また、これらの選択トランジスタ８，８のチャ
ンネル領域の上層には、ゲート酸化膜５を介してそれぞ
れ制御ゲートＳＧ1，ＳＧ2が設けられている。さらに、
他方の選択トランジスタ８のドレインを構成するＮ+型
拡散層４には、ビット線を構成するＡＬ配線９が接続さ
れている。
側には、それぞれ選択トランジスタ８，８が形成されて
いる。これらの選択トランジスタ８，８は、Ｐ型ウエル
２に形成された１対のＮ+型拡散層４によってソースと
ドレインを構成され、一方の選択トランジスタ８は、一
方端のＦＥＴＭＯＳメモリセル３のソースを構成するＮ
+型拡散層４をドレインとして共用すると共に、他方の
選択トランジスタ８は、他方端のＦＥＴＭＯＳメモリセ
ル３のドレインを構成するＮ+型拡散層４をソースとし
て共用することにより、それぞれ両端で直列に接続され
ている。また、これらの選択トランジスタ８，８のチャ
ンネル領域の上層には、ゲート酸化膜５を介してそれぞ
れ制御ゲートＳＧ1，ＳＧ2が設けられている。さらに、
他方の選択トランジスタ８のドレインを構成するＮ+型
拡散層４には、ビット線を構成するＡＬ配線９が接続さ
れている。
【００２１】これらの選択トランジスタ８，８は、パン
チスルー現象の発生を防止するために、チャンネル長を
十分に長く設定している。また、これらの選択トランジ
スタ８，８の制御ゲートＳＧ1，ＳＧ2は、Ｐ型ウエル２
との間のゲート酸化膜５がＦＥＴＭＯＳメモリセル３に
おけるＰ型ウエル２と浮遊ゲート６との間のゲート酸化
膜５よりも厚くなるように設定されている。
チスルー現象の発生を防止するために、チャンネル長を
十分に長く設定している。また、これらの選択トランジ
スタ８，８の制御ゲートＳＧ1，ＳＧ2は、Ｐ型ウエル２
との間のゲート酸化膜５がＦＥＴＭＯＳメモリセル３に
おけるＰ型ウエル２と浮遊ゲート６との間のゲート酸化
膜５よりも厚くなるように設定されている。
【００２２】上記Ｐ型ウエル２は、Ｐ+型拡散層１１を
介して種々の電圧を印加することができるようになって
いる。また、Ｎ型シリコン基板１にも、Ｎ+型拡散層１
２を介して種々の電圧を印加することができるようにな
っている。
介して種々の電圧を印加することができるようになって
いる。また、Ｎ型シリコン基板１にも、Ｎ+型拡散層１
２を介して種々の電圧を印加することができるようにな
っている。
【００２３】なお、上記Ｎ型シリコン基板１には、ＮＡ
ＮＤセルを形成するＰ型ウエル２とは別個にＰ型ウエル
１３が形成され、ここには周辺回路１４が設けられるよ
うになっている。
ＮＤセルを形成するＰ型ウエル２とは別個にＰ型ウエル
１３が形成され、ここには周辺回路１４が設けられるよ
うになっている。
【００２４】上記構成のＥＥＰＲＯＭは、チップ単位又
はブロック単位でデータが一括消去され、ＮＡＮＤセル
を構成するＦＥＴＭＯＳメモリセル３の８個ずつの単位
で書き込みが行われる。
はブロック単位でデータが一括消去され、ＮＡＮＤセル
を構成するＦＥＴＭＯＳメモリセル３の８個ずつの単位
で書き込みが行われる。
【００２５】上記ＥＥＰＲＯＭの消去書き込み及び読み
出し動作を表１を参照しながら説明する。なお、この表
１において、「ビット線」の欄はＡＬ配線９への印加電
圧を示し、「ＳＧ1」及び「ＳＧ2」の欄は選択トランジ
スタ８，８の制御ゲートＳＧ1，ＳＧ2への印加電圧を示
し、「ＣＧ1」〜「ＣＧ8」の欄はＦＥＴＭＯＳメモリセ
ル３の制御ゲートＣＧ1〜ＣＧ8への印加電圧を示し、
「ソース」の欄は制御ゲートＳＧ2を有する選択トラン
ジスタ８のソースに印加する電圧を示し、「Ｐ型ウエ
ル」及び「Ｎ型シリコン基板」の欄はそれぞれＰ型ウエ
ル２とＮ型シリコン基板１に印加する電圧を示す。
出し動作を表１を参照しながら説明する。なお、この表
１において、「ビット線」の欄はＡＬ配線９への印加電
圧を示し、「ＳＧ1」及び「ＳＧ2」の欄は選択トランジ
スタ８，８の制御ゲートＳＧ1，ＳＧ2への印加電圧を示
し、「ＣＧ1」〜「ＣＧ8」の欄はＦＥＴＭＯＳメモリセ
ル３の制御ゲートＣＧ1〜ＣＧ8への印加電圧を示し、
「ソース」の欄は制御ゲートＳＧ2を有する選択トラン
ジスタ８のソースに印加する電圧を示し、「Ｐ型ウエ
ル」及び「Ｎ型シリコン基板」の欄はそれぞれＰ型ウエ
ル２とＮ型シリコン基板１に印加する電圧を示す。
【００２６】
【表１】
【００２７】消去時には、Ｐ型ウエル２に５Ｖの正の低
電圧を印加すると共に、各ＦＥＴＭＯＳメモリセル３の
制御ゲートＣＧ1〜ＣＧ8に、−１５Ｖの負の高電圧を印
加する。すると、これらの制御ゲートＣＧ1〜ＣＧ8とＰ
型ウエル２との間に２０Ｖの電位差が加わるので、各Ｆ
ＥＴＭＯＳメモリセル３の浮遊ゲート６が蓄積していた
電子は、トンネル効果によってＰ型ウエル２に放出され
る。従って、各ＦＥＴＭＯＳメモリセル３は、しきい値
電圧が全て負になり、“１”のデータを記憶した状態と
なる。
電圧を印加すると共に、各ＦＥＴＭＯＳメモリセル３の
制御ゲートＣＧ1〜ＣＧ8に、−１５Ｖの負の高電圧を印
加する。すると、これらの制御ゲートＣＧ1〜ＣＧ8とＰ
型ウエル２との間に２０Ｖの電位差が加わるので、各Ｆ
ＥＴＭＯＳメモリセル３の浮遊ゲート６が蓄積していた
電子は、トンネル効果によってＰ型ウエル２に放出され
る。従って、各ＦＥＴＭＯＳメモリセル３は、しきい値
電圧が全て負になり、“１”のデータを記憶した状態と
なる。
【００２８】データの書き込みは、制御ゲートＣＧ8を
有するＦＥＴＭＯＳメモリセル３から制御ゲートＣＧ1
を有するＦＥＴＭＯＳメモリセル３まで順に行われる。
有するＦＥＴＭＯＳメモリセル３から制御ゲートＣＧ1
を有するＦＥＴＭＯＳメモリセル３まで順に行われる。
【００２９】制御ゲートＣＧ8を有するＦＥＴＭＯＳメ
モリセル３に“０”のデータを書き込むときは、この
“０”のデータに対応してビット線を構成するＡＬ配線
９に０Ｖを印加すると共に、Ｐ型ウエル２に−２Ｖの負
の低電圧を印加しておき、書き込みを行うＦＥＴＭＯＳ
メモリセル３の制御ゲートＣＧ8には１８Ｖの正の高電
圧を印加し、その他の制御ゲートＣＧ1〜ＣＧ7には５Ｖ
の中間電圧を印加する。すると、制御ゲートＣＧ1〜Ｃ
Ｇ7に５Ｖの電圧を印加されたＦＥＴＭＯＳメモリセル
３は単にＯＮとなる。そして、書き込みを行うＦＥＴＭ
ＯＳメモリセル３は、このＯＮとなったＦＥＴＭＯＳメ
モリセル３を介したＡＬ配線９の０Ｖと制御ゲートＣＧ
8の１８Ｖとの間の高い電位差によって浮遊ゲート６に
トンネル効果による電子が注入される。従って、このＦ
ＥＴＭＯＳメモリセル３のしきい値電圧が正に変わり、
これによって“０”のデータを記憶することができる。
また、“１”のデータを書き込む場合には、この“１”
のデータに対応してビット線を構成するＡＬ配線９に５
Ｖの電圧が印加されるので、制御ゲートＣＧ8の１８Ｖ
との間に十分な大きさの電位差が生じず、ＦＥＴＭＯＳ
メモリセル３のしきい値電圧が負のままとなるため、
“１”のデータが記憶された状態が維持される。
モリセル３に“０”のデータを書き込むときは、この
“０”のデータに対応してビット線を構成するＡＬ配線
９に０Ｖを印加すると共に、Ｐ型ウエル２に−２Ｖの負
の低電圧を印加しておき、書き込みを行うＦＥＴＭＯＳ
メモリセル３の制御ゲートＣＧ8には１８Ｖの正の高電
圧を印加し、その他の制御ゲートＣＧ1〜ＣＧ7には５Ｖ
の中間電圧を印加する。すると、制御ゲートＣＧ1〜Ｃ
Ｇ7に５Ｖの電圧を印加されたＦＥＴＭＯＳメモリセル
３は単にＯＮとなる。そして、書き込みを行うＦＥＴＭ
ＯＳメモリセル３は、このＯＮとなったＦＥＴＭＯＳメ
モリセル３を介したＡＬ配線９の０Ｖと制御ゲートＣＧ
8の１８Ｖとの間の高い電位差によって浮遊ゲート６に
トンネル効果による電子が注入される。従って、このＦ
ＥＴＭＯＳメモリセル３のしきい値電圧が正に変わり、
これによって“０”のデータを記憶することができる。
また、“１”のデータを書き込む場合には、この“１”
のデータに対応してビット線を構成するＡＬ配線９に５
Ｖの電圧が印加されるので、制御ゲートＣＧ8の１８Ｖ
との間に十分な大きさの電位差が生じず、ＦＥＴＭＯＳ
メモリセル３のしきい値電圧が負のままとなるため、
“１”のデータが記憶された状態が維持される。
【００３０】制御ゲートＣＧ1を有するＦＥＴＭＯＳメ
モリセル３にデータを書き込むときには、こののデータ
に対応してビット線を構成するＡＬ配線９に０Ｖ又は５
Ｖを印加すると共に、Ｐ型ウエル２に−２Ｖの負の低電
圧を印加しておき、書き込みを行うＦＥＴＭＯＳメモリ
セル３の制御ゲートＣＧ1に、１８Ｖの正の高電圧を印
加し、その他の制御ゲートＣＧ2〜ＣＧ8に５Ｖの中間電
圧を印加する。すると、ＡＬ配線９の電圧と制御ゲート
ＣＧ1の１８Ｖとの間の電位差に応じて同様にＦＥＴＭ
ＯＳメモリセル３への書き込みが行われる。
モリセル３にデータを書き込むときには、こののデータ
に対応してビット線を構成するＡＬ配線９に０Ｖ又は５
Ｖを印加すると共に、Ｐ型ウエル２に−２Ｖの負の低電
圧を印加しておき、書き込みを行うＦＥＴＭＯＳメモリ
セル３の制御ゲートＣＧ1に、１８Ｖの正の高電圧を印
加し、その他の制御ゲートＣＧ2〜ＣＧ8に５Ｖの中間電
圧を印加する。すると、ＡＬ配線９の電圧と制御ゲート
ＣＧ1の１８Ｖとの間の電位差に応じて同様にＦＥＴＭ
ＯＳメモリセル３への書き込みが行われる。
【００３１】データの読み出しは、例えば制御ゲートＣ
Ｇ4を有するＦＥＴＭＯＳメモリセル３のデータを読み
出す場合には、ビット線を構成するＡＬ配線９に１Ｖの
電圧を印加し、制御ゲートＣＧ4に０Ｖの電圧と他の制
御ゲートＣＧ1〜ＣＧ3，ＣＧ5〜ＣＧ8に５Ｖの電圧を印
加する。すると、制御ゲートＣＧ1〜ＣＧ3，ＣＧ5〜Ｃ
Ｇ8を有するＦＥＴＭＯＳメモリセル３はＯＮとなる
が、制御ゲートＣＧ4を有するＦＥＴＭＯＳメモリセル
３は、記憶するデータ，即ちしきい値電圧に応じて、こ
のしきい値電圧が負である場合にはＯＮとなり正である
場合にはＯＦＦとなる。このため、読み出しを行うＦＥ
ＴＭＯＳメモリセル３のしきい値電圧が負である場合に
は、ＮＡＮＤセルを構成する全てのＦＥＴＭＯＳメモリ
セル３がＯＮとなるので、ＡＬ配線９の１Ｖの電圧を制
御ゲートＳＧ2を有する選択トランジスタ８を介して読
み出すことができる。また、読み出しを行うＦＥＴＭＯ
Ｓメモリセル３のしきい値電圧が正である場合には、こ
のＦＥＴＭＯＳメモリセル３のみがＯＦＦとなるので、
ＡＬ配線９の１Ｖの電圧を制御ゲートＳＧ2を有する選
択トランジスタ８を介して読み出すことができなくな
る。従って、これによってＦＥＴＭＯＳメモリセル３の
しきい値電圧の状態を検出し、記憶しているデータを読
み出すことができる。
Ｇ4を有するＦＥＴＭＯＳメモリセル３のデータを読み
出す場合には、ビット線を構成するＡＬ配線９に１Ｖの
電圧を印加し、制御ゲートＣＧ4に０Ｖの電圧と他の制
御ゲートＣＧ1〜ＣＧ3，ＣＧ5〜ＣＧ8に５Ｖの電圧を印
加する。すると、制御ゲートＣＧ1〜ＣＧ3，ＣＧ5〜Ｃ
Ｇ8を有するＦＥＴＭＯＳメモリセル３はＯＮとなる
が、制御ゲートＣＧ4を有するＦＥＴＭＯＳメモリセル
３は、記憶するデータ，即ちしきい値電圧に応じて、こ
のしきい値電圧が負である場合にはＯＮとなり正である
場合にはＯＦＦとなる。このため、読み出しを行うＦＥ
ＴＭＯＳメモリセル３のしきい値電圧が負である場合に
は、ＮＡＮＤセルを構成する全てのＦＥＴＭＯＳメモリ
セル３がＯＮとなるので、ＡＬ配線９の１Ｖの電圧を制
御ゲートＳＧ2を有する選択トランジスタ８を介して読
み出すことができる。また、読み出しを行うＦＥＴＭＯ
Ｓメモリセル３のしきい値電圧が正である場合には、こ
のＦＥＴＭＯＳメモリセル３のみがＯＦＦとなるので、
ＡＬ配線９の１Ｖの電圧を制御ゲートＳＧ2を有する選
択トランジスタ８を介して読み出すことができなくな
る。従って、これによってＦＥＴＭＯＳメモリセル３の
しきい値電圧の状態を検出し、記憶しているデータを読
み出すことができる。
【００３２】上記ＥＥＰＲＯＭを用いた、従来の消去書
き込み及び読み出し動作を表２に示す。
き込み及び読み出し動作を表２に示す。
【００３３】
【表２】
【００３４】この表２から明らかなように、従来の消去
書き込み方法では、ＦＥＴＭＯＳメモリセル３の制御ゲ
ートＣＧとＰ型ウエル２に２０Ｖの高電圧を印加する必
要があるのに対して、本実施例の消去書き込み方法の場
合には最大で１８Ｖの電圧で足りることになる。この結
果、本実施例によれば、チップ内で昇圧する高電圧の電
位を低減することができるので、ジャンクション耐圧の
制限を緩和しＥＥＰＲＯＭの高集積化を容易にすること
ができるようになる。
書き込み方法では、ＦＥＴＭＯＳメモリセル３の制御ゲ
ートＣＧとＰ型ウエル２に２０Ｖの高電圧を印加する必
要があるのに対して、本実施例の消去書き込み方法の場
合には最大で１８Ｖの電圧で足りることになる。この結
果、本実施例によれば、チップ内で昇圧する高電圧の電
位を低減することができるので、ジャンクション耐圧の
制限を緩和しＥＥＰＲＯＭの高集積化を容易にすること
ができるようになる。
【００３５】図２に本実施例に用いる電位切り換え回路
を示す。電位切り換え回路は、出力をＰ型ウエル２又は
ＦＥＴＭＯＳメモリセル３の各制御ゲートＣＧ1〜ＣＧ8
に接続し、正の高電圧Ｖ1，０Ｖ及び負の高電圧Ｖbbを
切り換えて供給できるようにするための回路である。
を示す。電位切り換え回路は、出力をＰ型ウエル２又は
ＦＥＴＭＯＳメモリセル３の各制御ゲートＣＧ1〜ＣＧ8
に接続し、正の高電圧Ｖ1，０Ｖ及び負の高電圧Ｖbbを
切り換えて供給できるようにするための回路である。
【００３６】この電位切り換え回路は、インバータ回路
２１と負電圧レベルシフト回路２２と過渡電流遮断回路
２３とによって構成されている。この電位切り換え回路
の入力信号φinがＶ1レベルになるとインバータ回路２
１の出力が０Ｖレベルとなり、これによって負電圧レベ
ルシフト回路２２のＮチャンネルＭＯＳ・ＦＥＴ２２ａ
がＯＮとなって負電圧発生回路２２ｂの負電圧ＶbbがＰ
型ウエル２等に供給されることになる。負電圧発生回路
２２ｂは、出力する負電圧Ｖbbを分圧器２２ｃを介して
コンパレータ２２ｄで比較し、これが基準電圧よりも高
くなるとチャージポンプ動作を行って負電圧Ｖbbが常に
一定値以下の電圧となるようにしている。ただし、ＯＮ
／ＯＦＦ信号をＯＦＦにすると、この負電圧発生回路２
２ｂの動作が強制的に停止されるので、電位切り換え回
路は、負電圧Ｖbbではなくインバータ回路２１が出力す
る０ＶレベルをそのままＰ型ウエル２等に供給するよう
になる。
２１と負電圧レベルシフト回路２２と過渡電流遮断回路
２３とによって構成されている。この電位切り換え回路
の入力信号φinがＶ1レベルになるとインバータ回路２
１の出力が０Ｖレベルとなり、これによって負電圧レベ
ルシフト回路２２のＮチャンネルＭＯＳ・ＦＥＴ２２ａ
がＯＮとなって負電圧発生回路２２ｂの負電圧ＶbbがＰ
型ウエル２等に供給されることになる。負電圧発生回路
２２ｂは、出力する負電圧Ｖbbを分圧器２２ｃを介して
コンパレータ２２ｄで比較し、これが基準電圧よりも高
くなるとチャージポンプ動作を行って負電圧Ｖbbが常に
一定値以下の電圧となるようにしている。ただし、ＯＮ
／ＯＦＦ信号をＯＦＦにすると、この負電圧発生回路２
２ｂの動作が強制的に停止されるので、電位切り換え回
路は、負電圧Ｖbbではなくインバータ回路２１が出力す
る０ＶレベルをそのままＰ型ウエル２等に供給するよう
になる。
【００３７】上記電位切り換え回路がＶ1レベルとＶbb
レベルとを切り換えて出力する場合、Ｐ型ウエル２や各
制御ゲートＣＧ1〜ＣＧ8の負荷容量が大きいために、出
力電圧変化は緩やかなものとなる。しかし、図３に示す
ように、入力信号φ2を切り換えることにより過渡電流
遮断回路２３のＮチャンネルＭＯＳ・ＦＥＴ２３ａを制
御すると、この電位変化を高速に行わせることができる
ようになる。
レベルとを切り換えて出力する場合、Ｐ型ウエル２や各
制御ゲートＣＧ1〜ＣＧ8の負荷容量が大きいために、出
力電圧変化は緩やかなものとなる。しかし、図３に示す
ように、入力信号φ2を切り換えることにより過渡電流
遮断回路２３のＮチャンネルＭＯＳ・ＦＥＴ２３ａを制
御すると、この電位変化を高速に行わせることができる
ようになる。
【００３８】また、上記電位切り換え回路がＶ1レベル
と０Ｖレベルとを切り換えて出力する場合には、図４に
示すように、入力信号φ3を切り換えることにより過渡
電流遮断回路２３のＰチャンネルＭＯＳ・ＦＥＴ２３ｂ
を制御して、負電圧レベルシフト回路２２のＭＯＳ・Ｆ
ＥＴにウエル電位を与えるようにしている。
と０Ｖレベルとを切り換えて出力する場合には、図４に
示すように、入力信号φ3を切り換えることにより過渡
電流遮断回路２３のＰチャンネルＭＯＳ・ＦＥＴ２３ｂ
を制御して、負電圧レベルシフト回路２２のＭＯＳ・Ｆ
ＥＴにウエル電位を与えるようにしている。
【００３９】なお、上記実施例では、ＮＡＮＤセル方式
のＥＥＰＲＯＭにおける消去書き込み方法について説明
したが、ＮＯＲセル方式の場合にも同様に実施可能であ
る。また、メモリセルの閾値電圧が負の場合を論理
「０」に対応させ、閾値電圧が正の場合を論理「１」に
対応させることも可能である。
のＥＥＰＲＯＭにおける消去書き込み方法について説明
したが、ＮＯＲセル方式の場合にも同様に実施可能であ
る。また、メモリセルの閾値電圧が負の場合を論理
「０」に対応させ、閾値電圧が正の場合を論理「１」に
対応させることも可能である。
【００４０】
【発明の効果】以上の説明から明らかなように、本発明
のＥＥＰＲＯＭの消去書き込み方法によれば、消去書き
込みのためにチップ内で昇圧する高電圧の電位を低減す
ることができるので、半導体装置のジャンクション耐圧
に対する要求を緩和し高集積化を容易にすることができ
るようになる。
のＥＥＰＲＯＭの消去書き込み方法によれば、消去書き
込みのためにチップ内で昇圧する高電圧の電位を低減す
ることができるので、半導体装置のジャンクション耐圧
に対する要求を緩和し高集積化を容易にすることができ
るようになる。
【図１】本発明の一実施例のＮＡＮＤセル方式のＥＥＰ
ＲＯＭの部分縦断面図である。
ＲＯＭの部分縦断面図である。
【図２】本発明の一実施例の電位切り換え回路の回路図
である。
である。
【図３】本発明の一実施例の電位切り換え回路が正電圧
と負電圧とを切り換えて出力する場合の動作を示すタイ
ムチャートである。
と負電圧とを切り換えて出力する場合の動作を示すタイ
ムチャートである。
【図４】本発明の一実施例の電位切り換え回路が正電圧
と０Ｖ電圧とを切り換えて出力する場合の動作を示すタ
イムチャートである。
と０Ｖ電圧とを切り換えて出力する場合の動作を示すタ
イムチャートである。
１ Ｎ型シリコン基板 ２ Ｐ型ウエル ３ ＦＥＴＭＯＳメモリセル ６ 浮遊ゲート ＣＧ 制御ゲート
Claims (1)
- 【請求項１】 半導体基板上のＭＯＳ・ＦＥＴのゲート
が絶縁層を介した浮遊ゲートと制御ゲートの積層構造を
有するメモリセルを備えたＥＥＰＲＯＭに対して消去あ
るいは書込みを行う方法において、 電気的消去時には、選択されたメモリセルの制御ゲート
に高電圧を印加すると共に、基板側に逆極性の低電圧を
印加し、 書き込み時には、選択されたメモリセルの制御ゲートに
逆極性の高電圧を印加すると共に、基板側に低電圧を印
加することを特徴とするＥＥＰＲＯＭの消去書き込み方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32211192A JPH06176587A (ja) | 1992-12-01 | 1992-12-01 | Ｅｅｐｒｏｍの消去書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32211192A JPH06176587A (ja) | 1992-12-01 | 1992-12-01 | Ｅｅｐｒｏｍの消去書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176587A true JPH06176587A (ja) | 1994-06-24 |
Family
ID=18140043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32211192A Withdrawn JPH06176587A (ja) | 1992-12-01 | 1992-12-01 | Ｅｅｐｒｏｍの消去書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176587A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008707A1 (fr) * | 1995-08-31 | 1997-03-06 | Hitachi, Ltd. | Dispositif de memoire non volatile a semi-conducteur et systeme informatique faisant appel a ce dispositif |
| JP2008243347A (ja) * | 2007-03-27 | 2008-10-09 | Hynix Semiconductor Inc | フラッシュメモリ装置およびその消去方法 |
-
1992
- 1992-12-01 JP JP32211192A patent/JPH06176587A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008707A1 (fr) * | 1995-08-31 | 1997-03-06 | Hitachi, Ltd. | Dispositif de memoire non volatile a semi-conducteur et systeme informatique faisant appel a ce dispositif |
| US5978270A (en) * | 1995-08-31 | 1999-11-02 | Hitachi, Ltd. | Semiconductor non-volatile memory device and computer system using the same |
| JP2008243347A (ja) * | 2007-03-27 | 2008-10-09 | Hynix Semiconductor Inc | フラッシュメモリ装置およびその消去方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |