KR100972252B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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가부시끼가이샤 르네사스 테크놀로지
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Abstract

부전압 발생용의 차지 펌프 회로의 규막을 저감하거나, 또는 회로 자체를 불필요하게 하여, 칩 면적을 축소한 불휘발성 반도체 기억 장치를 제공한다. 메모리 셀을 구성하는 게이트 전극을 플로팅 상태로 하고, 인접하는 다른 게이트 전극의 전위를 변화시키고, 이 변화와 용량 결합비에 의해 게이트 전극의 전위를 감압한다. 또한, 예를 들면, 다시, 게이트 전극과 별도의 게이트 전극을 접속하여 차지 쉐어하고, 그 후, 별도의 게이트 전극을 인접하는 다른 게이트 전극과의 용량 결합에 의해 감압함으로써, 별도의 게이트 전극의 전위를 크게 감압시킬 수 있다. 이에 의해, 차지 펌프 회로의 발생 전압 레벨을 저감할 수 있다. 그 결과, 차지 펌프 회로의 규모를 저감 또는 그 회로 자체를 불필요하게 할 수 있어, 칩 면적을 축소할 수 있다.
차지 펌프 회로, 게이트 전극, 용량 결합비, 제어 회로, 전하 축적막, 스위치 트랜지스터, 차지 쉐어

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 회로 장치에 관한 것으로, 특히 전원 회로 축소에 수반되는 칩 면적의 축소에 유효한 기술에 관한 것이다.
플래시 EPROM(Electrically Eraseable and Programmable ROM)과 같은 불휘발성 반도체 메모리는, 휴대용 단말기, 디지털 카메라 및 휴대용 컴퓨터 카드 등의 장치에서 고밀도 기억 매체로서 개발되어 왔다. 메모리 셀을 전술한 기억 매체로서 이용하기 위해서는, 집적도를 높이는 것에 의한 저코스트화 외에, 저소비 전력화가 요구된다. 특히, 플래시 메모리에서는 집적도의 증대와 함께 한번에 대량의 데이터를 재기입할 필요가 있기 때문에, 저전력화는 중요하다.
통상의 플래시 메모리에서는, 셀의 기입·소거를 위해 전원 전압보다 높은 전압을 발생시키는 차지 펌프 회로, 즉 승압 회로를 내장하고 있다. 이 차지 펌프 회로는, 충전로와 방전로를 구성하는 스위치에 MOS 트랜지스터를 이용하고, 입력 전원을 충전로로부터 충전 컨덴서에 인가하여 전하를 축적하고, 또한 입력 전원을 방전로로부터 충전용 컨덴서에 인가하여 충전 전하에 가산하고, 그 가산한 전하를 출력용 컨덴서에 옮김으로써 전압의 승압을 행하고 있다. 이 때, 높은 메모리 동 작 전압을 얻기 위해서는 차지 펌프 회로를 다단으로 접속할 필요가 있기 때문에, 회로 면적이 증가하게 된다. 즉, 높은 메모리 동작 전압이면 전압일수록, 차지 펌프 회로의 점유 면적은 커진다. 따라서, 차지 펌프 회로에서 발생시키는 전압을 낮추어 메모리 동작시키는 것은, 칩 면적과 소비 전력을 저감할 수 있는 중요한 요인으로 된다.
여기서, 특허 문헌 1에서는, 스플리트 게이트형의 메모리 셀에서, 소거 동작 시에 메모리 게이트에 부전압을 인가함으로써, 소거 동작을 행하는 기술이 개시되어 있다. 이와 같은 소거 동작에서는, 부전압을 인가하기 위해 부전원이 필요하다. 여기서, 차지 펌프에는 정전원용의 차지 펌프 회로와 부전원용의 차지 펌프 회로가 있고, 지금까지의 소거 동작에서는, 부전원용의 차지 펌프 회로만이 부전원 발생에 기여하고 있었기 때문에, 소거 전압에 도달할 만큼의 능력을 갖는 큰 부전원 발생용의 차지 펌프 회로가 필요하였다.
또한, 출원인이 공지 문헌의 조사를 행한 결과, 본원 발명과 관련되는 기술로서, 이하의 문헌이 발견되었다.
특허 문헌 2에는, NAND형 플래시 메모리에서, 워드 라인의 상부에 부스팅 플레이트를 형성하고, 프로그램 동작 시에 부스팅 게이트에 인가되는 전압이 증가함으로써, 워드 라인의 전압을 용량 결합에 의해 증가시키는 기술이 개시되어 있다.
또한 특허 문헌 3에는, NAND형 플래시 메모리에서, 선택 워드선에 기입 전압을 인가한 후, 인접하는 기입 비선택 워드선에 부스팅 전압을 인가함으로써, 양 워드선간의 용량 결합으로 선택 워드선 전위를 승압하는 방법이 개시되어 있다.
또한, 특허 문헌 4에는, 트윈 MONOS(Metal-Oxide-Niride-Oxide-Semiconductor)형 메모리 셀에서, 선택 게이트 워드선간의 용량 결합을 이용하여 선택 게이트 전위를 판독에 적합한 전위까지 승압하는 방법이 개시되어 있다.
또한, 특허 문헌 5에는, NAND형 플래시 메모리에서, 인접하는 워드선을 플로팅 상태로 함으로써, 워드선의 CR 지연을 작게 하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특개 2004-186452호 공보
[특허 문헌 2] 일본 특개평 11-163306호 공보
[특허 문헌 3] 일본 특개 2006-302411호 공보
[특허 문헌 4] 일본 특개 2003-151290호 공보
[특허 문헌 5] 일본 특개 2005-285185호 공보
특허 문헌 1에 개시되어 있는 기술에서는, 소거 전압에 도달할 만큼의 능력을 갖는 큰 부전원 발생용의 차지 펌프 회로가 필요하기 때문에, 메모리 셀 어레이 영역 내의 메모리 셀을 미세화해 가도, 동일한 소거 전압으로 소거하는 경우에는, 큰 차지 펌프 회로가 필요하다. 그 때문에, 메모리 셀을 한층 더 미세화해도, 부전원 발생용의 차지 펌프 회로의 점유 면적의 축소로는 이어지지 않는다. 이와 같은 사정으로부터, 메모리 셀의 미세화에 의한 메모리 셀 어레이의 축소만으로는 칩 면적을 효율적으로 축소하는 것이 곤란하였다.
또한, 상기한 특허 문헌 2∼4에 개시되어 있는 방법은, 프로그램 또는 판독 동작 시에 이용되는 기술로서, 부전압을 이용하는 소거 동작에 주목한 것은 아니다. 그 때문에, 부전압을 발생시키는 차지 펌프 회로에 대해서는 전혀 개시되어 있지 않다. 그 때문에, 특허 문헌 1에 개시되어 있는 기술에 적용하였다고 해도, 정전압을 발생시키는 차지 펌프 회로의 면적 저감으로 이어진다고 해도, 부전압을 발생시키는 차지 펌프 회로의 점유 면적의 저감으로는 이어지지 않는다.
또한, 특허 문헌 2∼4에 의하면, 인접하는 게이트 전극간의 용량 결합에 의해 원하는 게이트 전극의 전위를 승압하기 위해, 승압분에 상당하는 차지 펌프 회로가 불필요하게 되어 회로 면적을 축소할 수 있다. 예를 들면, 게이트 전극 G1의 전위를 게이트 전극 G2의 전위 변화에 의해 승압한 것으로 하면,
(게이트 전극 G1의 전위 승압)=(게이트 전극 G1의 게이트 전극 G2에 대한 용량 결합비)×(게이트 전극 G2의 전위 변화)
로 표현되고, 그 승압분에 상당하는 차지 펌프 회로 면적을 축소할 수 있게 된다. 그러나, 이 중 (게이트 전극 G1의 게이트 전극 G2에 대한 용량 결합비)에 대해서는 메모리 셀의 구조에 의해 결정되는 값이기 때문에, (게이트 전극 G1의 전위 승압)의 값을 보다 높게 하기 위해서는 (게이트 전극 G2의 전위 변화)를 크게 할 필요가 있어, 승압 가능한 전압의 범위가 한정되어 있었다.
본 발명의 목적으로 하는 바는, 부전압을 이용하여 소거 동작을 행하는 메모리 셀의 부전압을 발생하는 차지 펌프 회로 면적을 축소하여, 칩 면적이 작은 불휘발성 반도체 기억 장치를 제공하는 것에 있다.
또한, 다른 발명의 목적으로 하는 바는, 메모리 셀의 구조와 게이트 전극 G2 의 전위 변화량으로 결정되어 있던 승압 가능한 전압량을, 그 이상으로 승압 가능하게 함으로써, 부전원을 발생시키는 차지 펌프 회로에 한하지 않고, 정부 전원을 발생시키는 차지 펌프 회로 면적을 축소하여, 칩 면적이 작은 불휘발성 반도체 기억 장치를 제공하는 것에 있다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 반도체 기판과, 반도체 기판 상에 형성된 제1 전하 축적막과, 제1 전하 축적막 상에 형성된 제1 게이트 전극과, 제1 게이트 전극에 인접하여 형성된 제2 게이트 전극과, 제1 게이트 전극 및 제2 게이트 전극의 전위를 제어하기 위한 제어 회로를 갖고, 제1 전하 축적막에 축적된 전하량에 대응하는 데이터의 소거 동작 시에, 제어 회로는, 제1 게이트 전극에 제1 전위를, 제2 게이트 전극에 제2 전위를 공급하도록 동작하고, 그 후, 제어 회로는, 제1 게이트 전극이 플로팅 상태로 되도록 동작하고, 그 후, 제1 게이트 전극의 전위가 제1 전위로부터 제1 전위보다도 낮은 마이너스의 제3 전위로 되도록, 제어 회로는, 제2 게이트 전극에 제2 전위보다 낮은 전위인 제4 전위를 공급하도록 동작하는 것이다.
또한, 다른 본 발명에 따른 불휘발성 반도체 기억 장치는, 반도체 기판과, 반도체 기판 상에 형성된 제1 전하 축적막과, 제1 전하 축적막 상에 형성된 제1 게이트 전극과, 제1 게이트 전극에 인접하여 형성된 제2 게이트 전극과, 반도체 기판 상에 형성된 제2 전하 축적막과, 제2 전하 축적막 상에 형성된 제3 게이트 전극과, 제3 게이트 전극에 인접하여 형성된 제4 게이트 전극과, 제1 게이트 전극, 제2 게이트 전극, 제3 게이트 전극 및 제4 게이트 전극의 전위를 제어하기 위한 제어 회로를 갖고, 제2 전하 축적막에 축적된 전하량에 대응하는 데이터의 재기입 동작 시에, 제어 회로는, 제1 게이트 전극에 제1 전위를, 제2 게이트 전극에 제2 전위를, 제3 게이트 전극에 제3 전위를, 제4 게이트 전극에 제4 전위를 공급하도록 동작하고, 제어 회로는, 제1 게이트 전극과 제3 게이트 전극이 플로팅 상태로 되도록 동작하고, 제1 게이트 전극의 전위가 제5 전위로 변화하도록, 제어 회로는, 제2 게이트 전극에 제6 전위를 공급하도록 동작하고, 그 후, 제3 전위와 제6 전위 사이의 중간 전위인 제7 전위로 되도록, 제어 회로는, 제1 게이트 전극과 제3 게이트 전극을 전기적으로 접속하도록 동작하고, 그 후, 제어 회로는, 제3 게이트 전극과 제1 게이트 전극이 전기적으로 차단됨으로써, 제1 게이트 전극과 제3 게이트 전극이 플로팅 상태로 되도록 동작하고, 그 후, 제3 게이트 전극의 전위가 제8 전위로 변화하도록, 제어 회로는, 제4 게이트 전극에 제9 전위를 공급하도록 동작하고, 제6 전위가, 제2 전위보다도 큰 경우에는, 제9 전위는, 제4 전위보다도 크고, 제6 전위가, 제2 전위보다도 작은 경우에는, 제9 전위는, 제4 전위보다도 작은 것이다.
또한, 다른 본 발명에 따른 불휘발성 반도체 기억 장치는, 반도체 기판과, 반도체 기판 상에 형성된 제1 전하 축적막과, 제1 전하 축적막 상에 형성된 제1 게이트 전극과, 제1 게이트 전극에 인접하여 형성된 제2 게이트 전극과, 반도체 기판 상에 형성된 제2 전하 축적막과, 제2 전하 축적막 상에 형성된 제3 게이트 전극과, 제3 게이트 전극에 인접하여 형성된 제4 게이트 전극과, 제1 게이트 전극을 플로팅 상태로 하기 위한 제1 스위치와, 제2 게이트 전극을 플로팅 상태로 하기 위한 제2 스위치를 갖는 것이다.
본원에서 개시되는 발명의 불휘발성 반도체 기억 장치에서는, 부전원 발생용의 차지 펌프 회로의 규모를 저감 또는 그 회로 자체를 없앨 수 있거나, 또는, 정전원 발생용의 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 해칭을 실시하고 있다.
<실시 형태 1>
도 1에, 실시 형태 1에 설명하는 불휘발성 반도체 기억 장치의 블록도를 도시한다. 실시 형태 1의 불휘발성 반도체 기억 장치에는, 제어 회로(1), 입출력 회로(2), 어드레스 버퍼(3), 행 디코더(4), 열 디코더(5), 베리파이 센스 앰프 회로(6), 고속 리드 센스 앰프 회로(7), 기입 회로(8), 메모리 셀 어레이(9), 및 전원 회로(10) 등으로 구성되어 있다. 제어 회로(1)는, 접속처의 마이크로컴퓨터 등 호스트로부터 입력되는 제어용 신호를 일시적으로 저장하고, 동작 로직의 제어를 행한다. 또한, 상세한 것은 후술하지만, 제어 회로(1)는 메모리 셀 어레이(9) 내 의 메모리 셀의 게이트 전극의 전위의 제어를 행한다. 입출력 회로(2)에는, 메모리 셀 어레이(9)로부터 판독하거나 또는 메모리 셀 어레이(9)에 기입하는 데이터, 프로그램 데이터 등의 각종 데이터가 입출력된다. 어드레스 버퍼(3)는, 외부로부터 입력된 어드레스를 일시적으로 저장한다.
어드레스 버퍼(3)에는, 행 디코더(4), 및 열 디코더(5)가 각각 접속되어 있다. 행 디코더(4)는, 어드레스 버퍼(3)로부터 출력된 행 어드레스에 기초하여 디코드를 행하고, 열 디코더(5)는, 그 어드레스 버퍼(3)로부터 출력된 열 어드레스에 기초하여 디코드를 행한다. 베리파이 센스 앰프 회로(6)는, 소거/기입 베리파이용의 센스 앰프이고, 고속 리드 센스 앰프 회로(7)는, 데이터 리드 시에 이용되는 리드용 센스 앰프이다. 기입 회로(8)는, 입출력 회로(2)를 통하여 입력된 기입 데이터를 래치하고, 데이터 기입의 제어를 행한다. 전원 회로(10)는, 데이터 기입이나 소거, 베리파이 시 등에 이용되는 다양한 전압을 생성하는 전압 발생 회로, 및 임의의 전압값을 생성하여 기입 회로에 공급하는 전류 트리밍 회로(11) 등으로 구성된다.
메모리 셀 어레이(9)는, 기억의 최소 단위인 메모리 셀이 규칙적으로 어레이 형상으로 배열되어 있다. 이 메모리 셀 어레이(9)에 설치된 메모리 셀의 단면도를 도 2에 도시한다. 본 메모리 셀은 실리콘 기판(100) 상에, 메모리 동작시키는 게이트 전극(101)(MG)(메모리 게이트)과 셀의 선택을 행하는 게이트 전극(102)(CG)(선택 게이트, 제어 게이트)이 분리되어 형성되어 있다. 메모리 게이트의 게이트 절연막은 2개의 산화실리콘막(103) 및 산화실리콘막(104) 사이에 전하 축적막인 질화실리콘막(105)을 끼우는 구조로, 소위 MONOS(Metal-Oxide-Niride-Oxide-Semiconductor) 구조로 되어 있고, 실리콘 질화막(105)에 전하를 주입/방출함으로써 메모리로서 동작시킨다. 또한, 메모리 게이트와 선택 게이트는 메모리 셀 어레이(9) 내에서 평행하게 배치되어 있기 때문에 양 게이트간의 용량은 커서, 메모리 게이트로부터 본 선택 게이트의 용량 결합비(예를 들면, 용량 결합비:0.8)는 큰 구조로 되어 있다. 또한, 참조 부호 106, 107은 각각 메모리 셀의 확산층이다.
다음으로, 본 메모리 셀의 기본 동작으로서, (1) 기입, (2) 소거, (3) 읽어 냄의 3가지의 동작을 설명한다. 또한, 본 명세서에서는 전하 축적막 내에 전하를 증가시키는 동작을 기입 동작, 전하를 감소시키는 동작을 소거 동작으로 한다. 또한, 실시 형태 1에서는, 설명을 위해 n채널형 MOS로 형성한 메모리 셀에 대하여 설명하지만, p채널형 MOS 타입이라도 원리적으로는 마찬가지로 형성할 수 있다.
(1) 기입 동작 시에는, 메모리 게이트측 확산층(106)에 정전위(4.5V)를 공급하고, 선택 게이트측 확산층(107)에는 기판과 동일한 접지 전위를 공급한다. 메모리 게이트(101)에 대하여 높은 게이트 오버드라이브 전압(10V)을 가함으로써, 메모리 게이트 아래의 채널을 온 상태로 한다. 여기서 선택 게이트(102)의 전위를 임계값보다 예를 들면 0.1 내지 0.2V 높은 값을 취함으로써, 온 상태로 한다. 이 전압 조건에서는, 메모리 게이트-선택 게이트간 아래의 채널 영역에서 강한 전계가 발생하여, 많은 핫 일렉트론이 발생한다. 발생한 핫 일렉트론의 일부를 메모리 게이트측에 주입함으로써 기입을 행한다. 일반적으로는 이 현상은 소스 사이드 인젝 션(Source Side Injection:SSI)으로서 알려져 있다.
(2) 소거 동작 시에는, 메모리 게이트(게이트 전극(101))에 부전위(-6V)를 공급하고, 메모리 게이트측 확산층(106)에 정전위(6V)를 공급함으로써, 확산층 단부의 메모리 게이트와 확산층(106)이 오버랩한 영역에서 강반전이 발생하도록 함으로써 밴드간 터널 현상을 일으켜, 홀을 생성할 수 있다. 이 메모리 셀에서는, 발생한 홀이 채널 방향으로 가속되고, 메모리 게이트의 바이어스에 의해 끌어 당겨져 질화실리콘막(105) 내에 주입됨으로써 소거 동작이 행하여진다. 즉, 핫 일렉트론 주입에 의해 상승하고 있던 메모리 게이트의 임계값을, 홀 주입하는 것에 의해 인하함으로써 소거를 행한다.
(3) 판독 동작 시에는, 선택 게이트측 확산층(107)에 정전위(1.5V)를 공급하고, 선택 게이트(102)에 정전위(1.5V)를 공급함으로써 선택 게이트 아래의 채널을 온 상태로 한다. 이 상태에서, 기입/소거 상태에 의해 공급되는 메모리 게이트의 임계값차를 판별할 수 있는 적절한 메모리 게이트 전위(예를 들면 0V)를 인가함으로써, 기입 상태에서는, 메모리 게이트의 채널에 전류가 흐르고, 소거 상태에서는, 메모리 게이트의 채널에 전류가 거의 흐르지 않도록 할 수 있다. 이 때문에, 메모리 게이트의 채널에 흐르는 전류량에 의해, 메모리 셀의 기입/소거 상태를 판별할 수 있다.
도 3은, 도 1에서의 메모리 셀 어레이(9)(MCA)를 나타내고, 실시 형태 1인 어레이 구성에서, 메모리 게이트와 인접하는 메모리 게이트의 접속 영역을 도시하는 일부 상면도이다. 메모리 셀 어레이 MCA 내에는, 도 2에서 도시한 메모리 게이 트 MG와 선택 게이트 CG가 규칙적으로 배열되어 있고, 그들 메모리 게이트 MG와 선택 게이트 CG는 복수의 메모리 셀에 대하여 공통의 게이트로 되어 있다. 또한, 메모리 셀 어레이(9)(MCA) 내에는, 메모리 게이트 MG와 행 디코더(4)를 접속하거나, 차단하거나 할 수 있도록 스위치 트랜지스터 A(SW:A) 영역과 메모리 게이트 MG끼리를 접속하거나, 차단하거나 할 수 있도록 스위치 트랜지스터 B(SW:B) 영역이 설치되어 있다. 또한, 스위치 트랜지스터 A(SW:A) 영역의 스위치 트랜지스터를 오프 상태로 함으로써, 메모리 게이트 MG를 플로팅 상태로 하는 것이 가능하게 되어 있다. 도 3에서의 본 어레이 구성에서는, 메모리 게이트 MG1∼MG8은 각각 메탈 배선 M1∼M8에 각각 접속되고, 메모리 게이트 MG는 8개 건너 컨택트 및 메탈 배선(M1∼M8)에 의해 서로 전기적으로 접속되어 있다. 또한, 접속된 메모리 게이트 MG는 1개의 메탈 배선의 전위에 의해 제어할 수 있다. 이 1개의 메탈 배선을 본 명세서에서는 1계통이라고 칭한다. 도 3에서는, 8계통으로 구성되어 있는 예이며, 각각의 배선은 8개 건넌 메모리 게이트 MG를 접속하고 있다. 이들 8계통의 배선(M1∼M8)은 각각 독립하여 전압 제어 가능하다. 또한 선택 게이트 CG에 대해서는 1개마다 각각 독립하여 전위제어하는 것이 가능하다.
도 4는, 스위치 트랜지스터 A(SW:A) 영역의 등가 회로이다. 메탈 배선 M1∼M8은, 도 3의 계통 1∼8인 메모리 게이트 MG1∼MG8에 각각 접속되어 있는 배선이다. 도 4의 메탈 배선 M1∼M8에는 각각, 스위치 트랜지스터가 배치되고, 도 3에서의 메모리 게이트 MG1∼MG8과 행 디코더(4)를 전기적으로 접속하거나, 차단하거나 할 수 있다. 또한, 각각의 스위치 트랜지스터의 게이트 전극은 배선 SW:A1∼SW:A8 에 접속되어, 독립하여 제어할 수 있다. 예를 들면 메모리 게이트 MG1을 제어하는 계통 1은 스위치 트랜지스터 A1(배선 SW:A1에 접속된 스위치 트랜지스터)의 ON/OFF에 의해 통전/플로팅 상태가 제어된다.
도 5는, 스위치 트랜지스터 B(SW:B) 영역의 등가 회로이다. 메탈 배선 M1∼M8은, 도 3의 메탈 배선 M1∼M8의 배선이다. 메탈 배선 M1과 메탈 배선 M2의 배선이 트랜지스터의 소스·드레인을 통하여 접속되어 있는 구성으로 되어 있고, 도시하는 바와 같이 메탈 배선 M2와 메탈 배선 M3, 메탈 배선 M3과 메탈 배선 M4, 메탈 배선 M5와 메탈 배선 M6, 메탈 배선 M6과 메탈 배선 M7, 메탈 배선 M7과 메탈 배선 M8, 메탈 배선 M8과 메탈 배선 M1이 각각 서로 다른 트랜지스터에 의해 접속되어 있다. 이와 같은 구성에 의해, 예를 들면 메모리 게이트 MG1과 메모리 게이트 MG2는 트랜지스터의 온·오프 동작에 의해 전기적으로 접속하거나 차단하거나 할 수 있다. 또한, 각각의 트랜지스터의 게이트는 트랜지스터의 온·오프 동작을 제어하기 위해 도시하는 바와 같이 각각의 배선 SW:B1∼SW:B8과 접속되어 있다. 또한, 메모리 셀 어레이 MCA 내에는 소거 블록 EB가 도시되어 있고, 본 명세서에서는 1조의 메모리 게이트 MG1부터 메모리 게이트 MG8에 의해 소거 블록이 구성되어 있다.
도 6은, 실시 형태 1인 불휘발성 반도체 기억 장치에서의 소거 동작을 나타내는 타이밍차트도의 일부를 도시한 도면이다. 또한, 도 7∼도 11은 소거 동작을 설명하기 위한 도면이다. 소거 대상으로 되는 메모리 셀은, 메모리 게이트 MG1을 포함하는 메모리 셀 또는 메모리 게이트 MG2를 포함하는 메모리 셀이다. 또한, 본원의 명세서에서 이용하는 「감압」이란 전압값이 마이너스인 경우, 절대값으로 작 은 값으로부터 큰 값으로 변화시키는 것을 말한다. 또한, 본 명세서에서의 실시 형태에서, 특별히 한정하지 않는 한, 메모리 게이트, 선택 게이트에의 전위의 공급 및 각종 스위치 트랜지스터의 온/오프 동작은, 도 1에 도시된 제어 회로(1)의 동작에 의해 행하여진다.
도 6에서 도시되는 시퀀스가 나타내는 장소를 명백하게 하기 위해, 우선 도 7에 대하여 간단히 설명하면, 도 7은, 도 3의 메모리 게이트 MG 및 선택 게이트 CG가 연장되어 있는 영역의 연장 방향에 대하여, 수직 방향의 기판의 단면도의 일부이다. 도 7에서는, 메모리 게이트 MG1∼MG3, 선택 게이트 CG1∼CG3까지를 도시하고 있다. 도 7에서는, 메모리 게이트 MG1과 선택 게이트 CG1로 도 2에 도시한 바와 같이 1개의 메모리 셀을 구성하고 있다. S 및 D는 각각 메모리 셀의 소스 영역과 드레인 영역을 나타내고 있고, 확산층이다. 또한, 도 7에서는, 편의적으로 도 3의 스위칭 트랜지스터 영역 A 및 B에 배치되어 있는 트랜지스터 SW:A1(A1)∼SW:A3(A3), SW:B1(B1), SW:B7(B7)∼SW:B8(B8)도 포함시켜 도시하고 있다. 또한, 트랜지스터의 부호에 대해서는, 배선과 동일한 부호를 이용하고 있다. 도 6은, 도 7∼도 11까지의 소거 동작의 전체의 시간적인 흐름을 도시한 동작 파형도이며, 각 타이밍에서의 메모리 셀의 전극의 접속 관계에 대해서는 도 7∼도 11에서 설명한다.
우선, 시각 t0에서, 메모리 셀측의 확산층(드레인 영역 D)에는 6V가 인가되고, 선택 게이트측의 확산층(소스 영역 S)에는 2V가 인가되어 있다. 메모리 게이트 MG1과 메모리 게이트 MG2를 각각 통전/플로팅 상태로 제어하는 스위치 트랜지스 터 A1(SW:A1) 및 A2(SW:A2)는 ON 상태이며, 각각의 메모리 게이트 MG1, MG2와 행 디코더는 통전 상태로 되어 있고, 또한 양 게이트에는 소거 시의 전압 Ve(예를 들면 -4.8V)가 인가되어 있다. 메모리 게이트 MG1, MG2에 인접하고 있는 선택 게이트 CG1, CG2에는 1.5V의 전압이 인가되어 있다. 또한, 메모리 게이트 MG1과 메모리 게이트 MG2를 접속하는 스위치 트랜지스터 B8(SW:B8)은 OFF 상태이다. 또한, 상기한 전압 인가 조건에서는, 선택 게이트 인가 전압에 대하여 선택 게이트측의 확산층 인가 전압이 높기 때문에 선택 게이트를 포함하는 트랜지스터는 OFF 상태로 되어 있다(도 7).
다음으로, 시각 t1에서, 스위치 트랜지스터 A1(SW:A1)을 OFF 상태로 하고, 메모리 게이트 MG1을 플로팅 상태로 한다(도 8).
시각 t2에서, 선택 게이트 CG1에 인가하는 전압을 0V로 하면, 메모리 게이트 MG1의 전극 전위는 용량 결합비(0.8)와 선택 게이트 전압 변화(1.5V)에 따라서 감압(감압분:0.8×1.5=1.2V)된다(도 9).
이와 같이, 메모리 게이트 MG1과 선택 게이트 CG1의 용량 결합을 이용함으로써, 종래 소거 시의 전압 Ve가 예를 들면 -6V 필요하였던 소거 동작을 예를 들면 -4.8V로 할 수 있어, 부전압을 발생시키기 위한 차지 펌프 회로의 면적을 축소하는 것이 가능하다. 즉, 소거 전압을 메모리 게이트에 인가하는 소거 동작이라도 상기 발명을 실시함으로써 칩 면적을 저감할 수 있다.
이하에서는, 또한 메모리 게이트 MG(MG2)의 전압을 마이너스측으로 낮추는 방법에 대하여 설명한다.
시각 t3에서 스위치 트랜지스터 A2(SW:A2)를 OFF 상태로 함으로써 메모리 게이트 MG2를 플로팅 상태로 하고, 시각 t4에서 메모리 게이트 MG1과 메모리 게이트 MG2를 접속하는 스위치 트랜지스터 B8(SW:B8)을 ON 상태로 함으로써 메모리 게이트 MG1과 메모리 게이트 MG2가 전기적으로 접속되어, 메모리 게이트 MG1과 메모리 게이트 MG2 내에 축적되어 있는 차지를 쉐어한다. 이 때 양 게이트간의 전극 전위가 등전위로 되도록 차지가 쉐어되기 때문에, 메모리 게이트 MG2의 전극 전위는 시각 t2의 동작에서 발생한 감압분의 절반(1.2÷2=0.6V)만 초기의 인가 전압 Ve로부터 감압된다(Ve-0.6V)(도 10).
다음으로, 시각 t5에서 스위치 트랜지스터 B8(SW:B8)을 OFF 상태로 함으로써 메모리 게이트 MG1과 메모리 게이트 MG2를 전기적으로 분리하고, 시각 t6에서 선택 게이트 CG2에 인가하는 전압을 0V로 한다. 이에 의해 메모리 게이트 MG2의 전극 전위는 용량 결합비(0.8)와 선택 게이트 전압 변화(1.5V)에 따라서 감압(감압분:0.8×1.5=1.2V)되기 때문에, (Ve-1.8V)로 된다(도 11). 이와 같이, 차지를 쉐어하는 동작을 행하고, 또한 용량 결합을 이용함으로써, (용량 결합비)×(선택 게이트 전압 변화)에 의한 전압 변화량 이상의 전위 변화를 시키는 것이 가능하게 된다. 이 기술을 이용함으로써, 부전압을 발생시키기 위한 차지 펌프 회로의 면적을 더욱 축소하는 것이 가능하다.
또한 실시 형태 1에 설명한 메모리 셀 어레이에서는 메모리 게이트 MG가 8계통으로 제어되어 있기 때문에, 도 6의 타이밍차트도에서 도시한 후에, 마찬가지의 시퀀스에 의해 메모리 게이트 MG3∼MG8에 대하여 메모리 게이트간의 차지 쉐어 공 정과, 메모리 게이트의 플로팅 공정과, 인접 선택 게이트와의 결합 용량비를 이용한 감압을 반복함으로써, 더욱 크게 마이너스측으로 감압하는 것이 가능하다. 예를 들면 8계통 모두에 접속된 메모리 셀에 대하여 상기 동작을 반복하는 경우에는, 메모리 게이트 MG8과 메모리 게이트 MG1의 차지 쉐어는 임의이기 때문에, 적어도 7회의 차지 쉐어 공정과, 7회의 메모리 게이트의 플로팅 공정과, 8회의 감압 공정이 필요하다.
상기 시퀀스를 이용하여 소거 동작을 행함으로써, 부전압 발생용의 차지 펌프 회로의 발생 전압 레벨을 작게 해도 높은 메모리 게이트 전극 전위로 할 수 있다. 그 결과, 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있다.
또한, 발생 전압 레벨을 0V으로 하면, 부전압 발생용의 차지 펌프 회로를 메모리 셀이 존재하는 메모리 어레이 영역의 외측에 설치할 필요가 전혀 없어져, 부전압 발생용의 차지 펌프 회로의 면적만큼, 칩 면적을 축소하는 것이 가능하게 된다.
또한, 차지 쉐어를 행하기 전의 t2까지의 동작에서도, 소거 전압의 설정을 예를 들면 메모리 게이트에서 예를 들면 -1.2V로 한 경우에는, 발생 전압 레벨을 0V로 함으로써, 메모리 게이트에 -1.2V를 발생시킬 수 있어, 상기와 마찬가지로 부전압 발생용의 차지 펌프 회로가 불필요하게 되어, 부전압 발생용의 차지 펌프 회로의 면적만큼, 칩 면적을 축소하는 것이 가능하게 된다.
즉, 상기 발명에서는, 메모리 어레이 영역 외에 존재하고 있던 부전압 발생 용의 차지 펌프 회로의 역할의 일부 또는 전부를 메모리 어레이 영역 내에 존재하는 메모리 셀에 담당시킴으로써, 칩 면적을 축소하는 것이 가능하게 되어 있다.
본 실시 형태 1에서는, 메모리 게이트와 선택 게이트가 얇은 절연막을 개재하여 배치되어 있는 스플리트 게이트형의 메모리 셀이기 때문에, 용량 결합비가 0.8로 매우 커서, 효율적으로 부전압을 마이너스측으로 감압하는 것이 가능하게 되어 있다. 즉, 스플리트 게이트형의 메모리 셀에서는, 동일한 전압 변화량이면 용량 결합비가 비교적 크므로, 1회의 감압 동작으로 감압 폭을 크게 할 수 있다. 또한, 다른 실시 형태에서 설명하겠지만, 스플리트 게이트형의 메모리 셀에 한하지 않고, 싱글 게이트형의 메모리 셀에서도 미세화에 의해 인접 메모리 셀간의 게이트 전극 간격이 짧은 경우에는, 높은 용량 결합비가 얻어지기 때문에, 상술한 효과가 얻어진다.
또한, 본 실시 형태 1과 같이 스플리트 게이트형의 메모리 셀에서는, 소거 동작에서, 선택 게이트 바로 아래의 채널은 오프 상태로 되어 있지만, 소스·드레인간에 의도하지 않은 오프 리크 전류가 흐르게 된다. 그와 같은 경우라도, 메모리 게이트를 감압할 때의 동작인 선택 게이트를 1.5V로부터 0V로 감압함으로써, 더욱 강한 오프 상태로 되어 오프 리크 전류량을 감소시키는 것이 가능하게 된다.
또한, 본 실시 형태 1의 시퀀스에서는, 차지 쉐어를 반복할 때마다 메모리 게이트의 전극 전위가 감압되어 가기 때문에, 메모리 게이트 MG8의 전극 전위를 크게 감압할 수 있어, 보다 고속으로 소거할 수 있다. 또한, 초기에 메모리 게이트에 인가하는 Ve를 적절하게 설정함으로써, 감압 도중 단계의 메모리 게이트 MG1∼ MG7의 전극 전위를 이용해도 소거할 수 있도록 하는 것이 가능하며, 예를 들면 메모리 게이트 MG1∼MG8을 소거 블록으로 하는 블록 단위(혹은 복수 블록으로 이루어지는 매트 단위)로의 소거에 이용하기에 적절하다. 바꾸어 말하면, 한번 감압한 마이너스의 전위를 다른 메모리 셀의 소거에 이용하여, 더욱 감압하는 것을 반복함으로써, 빠른 소거가 가능한 큰 부전압을 이용하는 소거 동작이 가능하며, 메모리 게이트 MG1∼MG8의 계통으로 1개의 메모리 매트를 구성한 경우에는, 그 메모리 매트 내에 있는 모든 메모리 셀을 효율적으로 빠르게 소거하는 것이 가능하게 된다. 즉, 하나의 메모리 매트 내의 모든 메모리 셀을 효율적으로 빠르게 소거 상태로 할 수 있다.
또한, 본 실시 형태 1의 시퀀스에서는, 스위치 트랜지스터 A1(SW:A1)을 오프 한 후에, 스위치 트랜지스터 A2(SW:A2)를 오프하는 예를 설명하였지만, 반드시 이 순서대로 행할 필요는 없으며, 예를 들면 스위치 트랜지스터 A1(SW:A1)을 오프함과 동시에 스위치 트랜지스터 A2(SW:A2)를 오프해도 된다. 바꾸어 말하면, 본 실시 형태 1에서는, 인접하는 선택 게이트의 전위가 감압될 때에 메모리 게이트가 플로팅 상태로 되어 있으면 되므로, 선택 게이트가 감압하기 전에 인접하는 메모리 게이트가 플로팅 상태로 되면 된다. 예를 들면 스위치 트랜지스터 A1(SW:A1)과 스위치 트랜지스터 A2(SW:A2)를 동시에 오프 상태로 하는 경우에는, 도 4에서의 스위치 트랜지스터의 게이트 전극을 나눌 필요는 없고, 공통의 게이트 전극을 이용할 수 있다. 이와 같이 한 경우에는, 게이트 전극의 개수를 줄일 수 있으므로, 스위치 트랜지스터 영역의 면적을 저감할 수 있다. 또한, 스위치 트랜지스터 A1(SW:A1)과 스위치 트랜지스터 A2(SW:A2)에 한정되는 것이 아니라, 스위치 트랜지스터 A1(SW:A1)∼A8(SW:A8)에 대하여 모두 공통의 게이트 전극을 이용하는 것도 가능하다. 이와 같은 경우에는, 스위치 트랜지스터 영역의 면적을 더욱 저감할 수 있다.
한편, 도 4와 같이 각각의 메탈 배선 M1∼M8에 대하여, 각각 독립된 스위치 트랜지스터 A1(SW:A1)∼A8(SW:A8)을 설치하고 있음으로써, 메모리 게이트가 플로팅 상태로 되어 있는 동안에, 다른 메모리 게이트에 전위를 공급하는 것이 가능하다. 이 때문에, 이미 플로팅 상태로 되어 감압된 메모리 게이트(예를 들면 메모리 게이트 MG1)라도, 다른 메모리 게이트(예를 들면 메모리 게이트 MG2)가 플로팅 상태로 되어 있는 동안에, 메모리 게이트 MG1을 외부의 전압 발생용의 회로에 접속함으로써 초기의 Ve 전압으로 되돌릴 수 있어, 재차 인접하는 선택 게이트 CG1을 승압하고, 재차 메모리 게이트 MG1을 플로팅 상태로 하고, 선택 게이트 CG1을 감압함으로써, 재차, Ve 전압보다도 낮은 전압을 생성할 수 있다. 이와 같은 동작에 의해, 예를 들면 스위치 트랜지스터 A1(SW:A1)∼A8(SW:A8)에서 공통의 게이트 전극을 갖는 경우에서는, 한번, 스위치 트랜지스터 A1(SW:A1)∼A8(SW:A8)까지의 스위치를 오프로 하여 메모리 게이트 MG1∼MG8을 모두 플로팅 상태로 하고, 계통 1부터 감압 동작 및 차지 쉐어 동작을 행하는 경우, 계통 8까지 감압 동작을 행하면, 계통 8에서는, 다음에 차지할 계통이 없어지기 때문에, 이 이상으로 차지 쉐어 및 감압 동작을 행할 수 없게 된다. 그러나, 메모리 게이트의 각각에 플로팅 상태로 하기 위한 스위치 트랜지스터가 설치되어 있으면, 계통 8까지 감압 동작을 행하였다고 해도, 다음으로, 재차 다른 계통(예를 들면 계통 1)과 차지 쉐어 및 감압 동작을 행 할 수 있으므로, 다시 감압 동작을 반복할 수 있어, 더욱 낮은 마이너스의 전압을 생성하는 것이 가능하게 된다.
이와 같이, 본 실시 형태 1에서는, 메모리 게이트에 메모리 게이트의 전위를 플로팅 상태로 하기 위한 스위치 트랜지스터를 특별히 설치하고 있음으로써, 메모리 게이트의 전위를 플로팅 상태로 할 수 있어, 전술한 바와 같은 감압 동작을 행할 수 있다. 이 때문에, 부전압 발생용의 차지 펌프 회로의 면적을 축소할 수 있어, 칩 면적을 축소할 수 있다.
또한, 본 실시 형태 1에서는, 전술한 바와 같이, 메모리 게이트의 각각에 메모리 게이트의 전위를 플로팅 상태로 하기 위한 스위치를 설치하고 있기 때문에, 상기 효과 이외에, 계통수에 한정되지 않고, 감압 및 차지 쉐어 동작을 반복할 수 있다. 그 때문에, 감압 동작을 몇 번이나 반복함으로써, 더욱 큰 감압 효과를 얻을 수 있어, 부전압 발생용의 차지 펌프 회로의 면적을 더욱 축소할 수 있다.
또한, 본 실시 형태 1에서, 메모리 게이트와의 사이에 메모리 게이트끼리를 전기적으로 접속하기(또는 차단하기) 위한 스위치 트랜지스터 B1(SW:B1)∼B8(SW:B2)을 설치하고 있기 때문에, 전술한 바와 같이, 메모리 게이트간에서 차지 쉐어 동작을 행할 수 있고, 감압 동작과 조합함으로써, 큰 부전압을 생성할 수 있어, 상기와 마찬가지로, 부전압 발생용의 차지 펌프 회로의 면적을 축소할 수 있다.
또한, 1개의 메모리 셀에 2비트 이상의 정보를 기억시키는 경우에는, 1비트를 기억시키는 경우에 비하여 임계값의 윈도우 폭을 크게 취할 필요가 있다. 큰 임계값 윈도우에 대해서도 동일한 시간에서 소거하는 경우에는, 보다 높은 소거 인가 전압이 필요로 된다. 본 발명에 따르면, 마찬가지의 전원 회로에 대하여, 보다 큰 소거 전압을 얻는 것이 가능하게 되기 때문에, 다치 메모리 셀의 소거 동작에 이용하기에 적절하다.
또한, 상기에서는, 전극 전위를 감압하는 것에 의한 소거 시의 차지 펌프 발생 전압의 완화에 대하여 기술하였지만, 다른 발명으로서는, 선택 게이트 CG에 인가하는 전압을 반대로 0V로부터 1.5V로 변화시킴으로써 메모리 게이트의 전극 전위를 승압해 가는 것도 가능하다. 승압한 전극 전위를 메모리 게이트간에서 차지 쉐어하고, 용량 결합에 의해 플러스측으로 승압함으로써, (용량 결합비)×(선택 게이트 전압 변화)에 의한 전압 변화량 이상의 전위 변화를 시키는 것이 가능하게 되어, 부전압에 한하지 않고, 예를 들면 기입 시의 차지 펌프 회로의 발생 전압 레벨을 작게 할 수 있다. 이 경우에서도, 예를 들면 8계통으로 제어되는 메모리 게이트를 이용하여 차지 쉐어와 승압을 반복함으로써 메모리 매트 내의 모든 메모리 셀을 효율적으로 빠르게 기입 상태로 할 수 있다.
<실시 형태 2>
실시 형태 2에 설명하는 메모리 셀, 및 어레이 구성은 실시 형태 1과 마찬가지이며, 게이트 전극을 이용하여 원하는 전극 전위를 승압(혹은 감압)하는 시퀀스가 상이한 것이다.
도 12에, 실시 형태 2인 불휘발성 반도체 기억 장치에서의 소거 동작을 도시하는 타이밍차트도의 일부를 도시하였다. 실시 형태 1에서 기술한 타이밍차트인 도 6과의 차이는, 도 6에서는 메모리 게이트 MG1의 전위를 선택 게이트 CG1과의 용량 결합비를 이용하여 변화시킨 후에 메모리 게이트 MG2와 차지 쉐어하고 있는 것에 대하여, 도 12에서는 메모리 게이트 MG2 이외의 7계통(메모리 게이트 MG1, 메모리 게이트 MG3∼MG8)의 전극 전위를 각각에 인접하는 선택 게이트 CG1, CG3∼8을 이용하여 동시에 변화시킨 후, 스위치 트랜지스터 B1(SW:B1)∼B8(SW:B8)을 동시에 ON 상태로 함으로써, 차지 쉐어하는 것이다.
차지 쉐어에 의해 전극 전위는 등전위로 되기 때문에, 8계통 동시에 차지 쉐어하면 메모리 게이트 MG2의 전극 전위는, 도 12의 t2의 동작에서 발생한 감압분의 7/8(즉, 0.8×1.5×7÷8=1.05V)만큼 감압되게 되어, 실시 형태 1보다 짧은 시퀀스로 전극 전위를 크게 감압할 수 있다. 따라서, 실시 형태 1과 마찬가지로 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있을 뿐만 아니라, 메모리 게이트 MG2에 주목하면 실시 형태 1과 비교하여 소거 시간을 단축하는 것이 가능하게 된다.
<실시 형태 3>
실시 형태 3에 설명하는 불휘발성 반도체 기억 장치의 실시 형태 1과의 차이는, 도 3에 도시하는 스위치 트랜지스터 A(SW:A), B(SW:B)의 구성이다.
실시 형태 1에서는, 8계통의 메모리 게이트 MG1∼MG8에 대하여, 스위치 트랜지스터 A(SW:A), B(SW:B)는, 각각 8계통씩 배치되어 있었지만, 실시 형태 3에서는 스위치 트랜지스터 A(SW:A)가 2계통, B(SW:B)가 1계통으로 되어 있다. 도 13, 도 14에, 각각 도 3에 도시하는 메모리 게이트를 통전/플로팅 상태로 하는 스위치 트 랜지스터 A 영역, 및 메모리 게이트를 다른 메모리 게이트와 접속하기 위한 스위치 트랜지스터 B 영역의 등가 회로도를 도시한다. 도 13에 도시하는 바와 같이, 스위치 트랜지스터 A1(SW:A1)에는 8계통 있는 메모리 게이트의 홀수번째의 메모리 게이트가 접속되고, 스위치 트랜지스터 A2(SW:A2)에는 짝수번째의 메모리 게이트가 접속되어 있다. 또한 도 14에 도시하는 바와 같이, 스위치 트랜지스터 B1(SW:B1)은, 인접하는 메모리 게이트 MG를 동시에 접속/비접속하는 스위치로 되어 있다.
도 15는, 실시 형태 3인 불휘발성 반도체 기억 장치에서의 소거 동작을 나타내는 타이밍차트도의 일부를 도시한 도면이다. 또한, 도 16∼도 24는 소거 동작을 설명하기 위한 도면이다.
우선, 시각 t0에서, 메모리 셀측의 확산층(드레인 영역 D)에는 6V가 인가되고, 선택 게이트측의 확산층(소스 영역 S)에는 2V가 인가되어 있다. 홀수번째의 메모리 게이트 MG(2n+1)과 짝수번째의 메모리 게이트 MG(2n)을 각각 통전/플로팅 상태로 제어하는 스위치 트랜지스터 A1(SW:A1) 및 A2(SW:A2)는 ON 상태이며, 양 계통은 통전 상태로 되어 있고, 또한 양 게이트에는 소거 시의 전압 Ve(예를 들면 -4.8V)가 인가되어 있다. 홀수번째의 메모리 게이트에 인접하고 있는 선택 게이트 CG(2n+1), 및 짝수번째의 메모리 게이트에 인접하고 있는 선택 게이트 CG(2n)에는 1.5V의 전압이 인가되어 있다. 또한, 스위치 트랜지스터 B1(SW:B1)은 OFF 상태이다. 또한, 상기한 전압 인가 조건에서는, 선택 게이트에 인가하는 전압에 대하여 선택 게이트측의 확산층에 인가하는 전압이 높기 때문에 선택 게이트가 OFF 상태로 되어 있다(도 16).
다음으로, 시각 t1에서, 스위치 트랜지스터 A1(SW:A1)을 OFF 상태로 하여, 메모리 게이트 MG(2n+1)을 플로팅 상태로 한다(도 17). 시각 t2에서, 선택 게이트 CG(2n+1)의 인가 전압을 0V로 하면, 메모리 게이트 MG(2n+1)의 전극 전위는 용량 결합비(0.8)와 선택 게이트 전압 변화(1.5V)에 따라서 감압(감압분:0.8×1.5=1.2V)된다(도 18).
시각 t3에서 스위치 트랜지스터 A2(SW:A2)를 OFF 상태로 함으로써 메모리 게이트 MG(2n)을 플로팅 상태로 하고, 시각 t4에서 스위치 트랜지스터 B1(SW:B1)을 ON 상태로 함으로써, 메모리 게이트 MG(2n+1)과 메모리 게이트 MG(2n) 내에 축적되어 있는 차지를 쉐어한다. 이 때 양 게이트간의 전극 전위가 등전위로 되도록 차지가 쉐어되기 때문에, 메모리 게이트 MG(2n)의 전극 전위는 시각 t2의 동작에서 발생한 감압분의 절반(1.2÷2=0.6V)만큼 초기의 인가 전압 Ve로부터 감압된다(Ve-0.6V)(도 19).
다음으로, 시각 t5에서 스위치 트랜지스터 B1(SW:B1)을 OFF 상태로 함으로써 메모리 게이트 MG(2n+1)과 메모리 게이트 MG(2n)을 분리하고, 시각 t6에서 스위치 트랜지스터 A1(SW:A1)을 ON 상태로 하여 메모리 게이트 MG(2n+1)에 Ve를 통전한다. 동시에 선택 게이트 CG(2n+1)에도 1.5V를 인가한다(도 20).
다음으로 시각 t7에서, 선택 게이트 CG(2n)을 0V로 하강시킴으로써 메모리 게이트 MG(2n)의 전극 전위는 (Ve-1.8V)로 감압된다(도 21). 시각 t8에서, 스위치 트랜지스터 A1(SW:A1)을 OFF 상태로 하여 메모리 게이트 MG(2n+1)을 플로팅 상태로 한 후, 시각 t9에서 스위치 트랜지스터 B1(SW:B1)을 ON 상태로 함으로써 메모리 게 이트 MG(2n+1)과 메모리 게이트 MG(2n) 내의 차지를 쉐어한다. 이 때 메모리 게이트 MG(2n)과 메모리 게이트 MG(2n+1)의 전위는 (Ve-0.9V)로 된다(도 22).
그 후, 시각 t10에서, 스위치 트랜지스터 B1(SW:B1)을 OFF 상태로 함으로써 메모리 게이트 MG(2n+1)과 메모리 게이트 MG(2n)을 분리하고, 시각 t11에서 스위치 트랜지스터 A2(SW:A2)를 ON 상태로 하여 메모리 게이트 MG(2n)에 Ve를 통전한다. 동시에 선택 게이트 CG(2n)에도 1.5V를 인가한다(도 23).
다음으로 시각 t12에서, 선택 게이트 CG(2n+1)을 0V로 하강시킴으로써 메모리 게이트 MG(2n+1)의 전극 전위는 (Ve-2.1V)로 감압되어(도 24), (용량 결합비)×(선택 게이트 전압 변화) 이상의 전위 변화를 시키는 것이 가능하게 된다.
이후, 마찬가지의 시퀀스에 의해 메모리 게이트 MG(2n+1)과 메모리 게이트 MG(2n) 간에서 차지 쉐어와 감압을 반복함으로써, 더욱 크게 감압하는 것이 가능하다. 따라서, 실시 형태 1, 2와 마찬가지로 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있다. 또한, 실시 형태 1에 비하여 스위치 트랜지스터의 게이트 전극을 홀수번째 또는 짝수번째에서 공유할 수 있기 때문에 스위치 트랜지스터가 차지하는 영역을 작게 할 수 있어, 실시 형태 1보다도 더욱 칩 면적을 작게 할 수 있다.
또한, 실시 형태 1과 마찬가지로, 예를 들면 메모리 게이트 MG1∼MG8을 소거 블록으로 하는 블록 단위(혹은 복수 블록으로 이루어지는 매트 단위)로의 소거에 이용하기에 적절하다.
또한, 선택 게이트 CG에 인가하는 전압을 반대로 변화시킴으로써 메모리 게 이트 MG의 전극 전위를 승압해 가는 것도 가능하며, 승압한 전극 전위에 의해, 예를 들면 기입 시의 차지 펌프 회로의 발생 전압 레벨을 작게 할 수 있어, 칩 면적을 축소할 수 있다.
<실시 형태 4>
실시 형태 4인 불휘발성 반도체 기억 장치의 메모리 셀은, 도 25에 도시하는 바와 같이, 선택 게이트 CG의 양측에 메모리 게이트 MG가 배치되어 있는, 소위 트윈 MONOS로 되어 있다. 본 메모리 셀은 실리콘 기판(400) 상에 확산층(406A 및 406B)이 형성되고, 메모리 동작시키는 게이트 전극(401A(메모리 게이트 MG), 401B(메모리 게이트 MG))과 셀의 선택을 행하는 게이트 전극(402)(선택 게이트 CG)이 분리되어 형성되어 있다. 실시 형태 1∼3과 마찬가지로 산화실리콘막(403)과 산화실리콘막(404) 사이에 끼워진 질화실리콘막(405)에 전하를 주입/방출함으로써 메모리로서 동작시킨다. 실시 형태 4에서도 2개의 메모리 게이트 MG를 이용하여 차지 쉐어와 CG를 이용한 감압을 반복하여, 메모리 게이트의 전극 전위를 크게 감압해 가는 것은 동일하지만, 선택 게이트 CG의 전극 전위를, 메모리 게이트 MG를 이용하여 승압(및 감압)하여, 크게 전위 변화시키고 있는 것이 상이하다.
도 26은, 실시 형태 4인 어레이 구성에서, 메모리 게이트와 인접하는 메모리 게이트의 접속 영역을 도시하는 일부 상면도이고, 도 27∼도 29에, 각각 도 26에 도시하는 메모리 게이트 MG를 통전/플로팅 상태로 하는 스위치 트랜지스터 A(SW:A) 영역, 및 메모리 게이트 MG를 다른 메모리 게이트 MG와 접속하기 위한 스위치 트랜지스터 B(SW:B) 영역, 선택 게이트 CG를 통전/플로팅 상태로 하는 스위치 트랜지스 터 C(SW:C) 영역의 등가 회로도를 도시한다.
도 27에 도시하는 바와 같이, 스위치 트랜지스터 A1(SW:A1)∼A8(SW:A8)에 의해, 각각 메탈 배선 M1∼M8(메탈 배선 M1∼M8은 메모리 게이트 MG1∼MG8(도시하지 않음)에 접속되어 있음)을 독립하여 통전/플로팅 상태로 할 수 있다. 또한, 도 28에 도시하는 바와 같이, 스위치 트랜지스터 B1(SW:B1)은, 각각 인접하는 메모리 게이트 MG를 접속/비접속하는 스위치로 되어 있다. 도 29는, 선택 게이트 CG를 통전/플로팅 상태로 하는 스위치 트랜지스터 C(SW:C) 영역이다. 도 29에 도시하는 바와 같이, 스위치 트랜지스터 C1(SW:C1)에는 8계통 있는 메모리 게이트의 홀수번째의 선택 게이트 CG가 접속되고, 스위치 트랜지스터 C2(SW:C2)에는 짝수번째의 CG가 접속되어 있다.
도 30은, 실시 형태 4인 불휘발성 반도체 기억 장치에서의 소거 동작을 나타내는 타이밍차트도의 일부를 도시한 도면이다. 또한, 도 31∼도 36은 소거 동작을 설명하기 위한 도면이다. 여기서는 예로서, 메모리 게이트 MG2와 메모리 게이트 MG3간의 차지를 쉐어하여 전극 전위를 감압하는 것을 설명한다. 또한, 도 30의 DL은 확산층이다.
우선, 시각 t0에서, 확산층 DL에는 6V가 인가되어 있다. 메모리 게이트 MG1∼MG4를 각각 통전/플로팅 상태로 제어하는 스위치 트랜지스터 A1(SW:A1)∼A4(SW:A4)는 ON 상태이며, 메모리 게이트 MG1∼MG4에는 소거 시의 전압 Ve(예를 들면 4.8V)가 인가되어 있다. 스위치 트랜지스터 C1(SW:C1) 및 스위치 트랜지스터 C2(SW:C2)는 ON 상태이며, 선택 게이트 CG1 및 선택 게이트 CG2에는 1.5V가 인가되 어 있다. 또한 스위치 트랜지스터 B1(SW:B1)은 OFF 상태이다(도 31).
다음으로, 시각 t1에서, 스위치 트랜지스터 C1(SW:C1) 및 스위치 트랜지스터 C2(SW:C2)를 OFF 상태로 함으로써, 선택 게이트 CG1, CG2를 플로팅 상태로 한다. 그리고, 시각 t2에서, 메모리 게이트 MG1과 메모리 게이트 MG4에 Ve보다 높은 전압 Vp(예를 들면 10V)를 인가한다. 이 때, 선택 게이트 CG의 전극 전위는, 선택 게이트 CG로부터 본 메모리 게이트 MG와의 용량 결합비(예를 들면 0.1)와 메모리 게이트 MG1 및 메모리 게이트 MG4의 전위 변화에 대응하여, (1.5+0.1×(Vp-Ve))로 승압된다(도 32). 다음으로, 시각 t3에서, 스위치 트랜지스터 A2(SW:A2)를 OFF 상태로 하여, 메모리 게이트 MG2를 플로팅 상태로 한다. 시각 t4에서 스위치 트랜지스터 C1(SW:C1)을 ON 상태로 하여 선택 게이트 CG1을 통전 상태(1.5V)로 하고, 시각 t5에서 선택 게이트 CG1에 0V를 인가한다. 이 때 선택 게이트 CG1의 전위 변화를 받아서 메모리 게이트 MG2가 (Ve-0.8×(1.5+0.1×(Vp-Ve)))로 감압된다(도 33). 그 후, 시각 t6에서 스위치 트랜지스터 C1(SW:C1)을 OFF 상태로 하여 선택 게이트 CG1을 플로팅 상태로 하고, 시각 t7에서 메모리 게이트 MG1에 Ve를 인가하면, 용량 결합에 의해 선택 게이트 CG1의 전위가 (0.1×(Ve-Vp))로 되고, 그것을 받아서 메모리 게이트 MG2의 전극 전위가 (Ve-0.8×(1.5+0.1×(Vp-Ve))+0.8×0.1×(Ve-Vp))로 감압된다(도 34).
다음으로, 시각 t8에서 스위치 트랜지스터 A3(SW:A3)을 OFF로 하여 메모리 게이트 MG3을 플로팅 상태로 한 후, 시각 t9에서 스위치 트랜지스터 B1(SW:B1)을 ON으로 하여 메모리 게이트 MG2와 메모리 게이트 MG3 간의 차지를 쉐어한다. 이에 의해 양 메모리 게이트 MG는 동전위로 되도록 차지 쉐어되기 때문에, (Ve+0.5×(-0.8×(1.5+0.1×(Vp-Ve))+0.8×0.1×(Ve-Vp))로 된다(도 35).
그 후, 시각 t10에서 스위치 트랜지스터 B1(SW:B1)을 OFF 상태로 하여 메모리 게이트 MG2와 메모리 게이트 MG3을 분리한 후, 시각 t11에서 스위치 트랜지스터 C2(SW:C2)를 ON 상태로 하여 선택 게이트 CG2를 통전 상태(1.5V)로 하고, 시각 t12에서 선택 게이트 CG2에 0V를 인가한다. 그 후, 시각 t13에서 스위치 트랜지스터 C2(SW:C2)를 OFF 상태로 하여 선택 게이트 CG2를 플로팅 상태로 하고, 시각 t14에서 메모리 게이트 MG4에 Ve를 인가하면, 용량 결합에 의해 선택 게이트 CG2의 전위가 (0.1×(Ve-Vp))로 되고, 그것을 받아서 MG3의 전극 전위가 Ve-0.4×(1.5+0.1×(Vp-Ve))+0.4×0.1×(Ve-Vp)+0.8×(-1.5+0.2×(Ve-Vp))로 감압되어(도 36), 실시 형태 1∼3과 마찬가지로, 종래의 (용량 결합비)×(선택 게이트 전압 변화) 이상의 전위 변화를 시키는 것이 가능하게 된다.
또한, t14 이후, 마찬가지의 시퀀스에 의해 메모리 게이트 MG2와 메모리 게이트 MG3 간에서 차지 쉐어와 감압을 반복함으로써, 더욱 크게 감압하는 것이 가능하다. 따라서, 실시 형태 1∼3과 마찬가지로 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있다.
또한, 실시 형태 1과 마찬가지로, 예를 들면 메모리 게이트 MG1∼MG8을 소거 블록으로 하는 블록 단위(혹은 복수 블록으로 이루어지는 매트 단위)로의 소거에 이용하기에 적절하다.
또한, 선택 게이트 CG에 인가하는 전압을 반대로 0V로부터 1.5V로 변화시킴 으로써 메모리 게이트 MG의 전극 전위를 승압하는 것도 가능하며, 승압한 전극 전위에 의해, 예를 들면 기입 시의 차지 펌프 회로의 발생 전압 레벨을 작게 할 수 있어, 칩 면적을 축소할 수 있다.
<실시 형태 5>
지금까지의 실시 형태에서는, 동일 메모리 셀 내에 존재하는 게이트와의 용량 결합을 이용한 실시예이었지만, 이하의 실시 형태 5에서 설명하는 바와 같이, 인접하는 워드선(WL)과의 용량 결합을 이용하는 방법에서도, 마찬가지의 효과가 얻어지기 때문에, 이하에서 상세하게 설명한다.
실시 형태 5에서 설명하는 불휘발성 반도체 기억 장치는, 메모리 셀의 전하기억 노드가 부유 게이트(FG, FG1∼FG4)이며, 동일 부유 게이트의 상부에 워드선(WL)으로 되는 선택 게이트가 배치되며, 또한 메모리 셀끼리가 직렬 접속되어 어레이를 구성하고 있는, 소위 NAND 플래시 메모리로 되어 있는 것이다.
도 37은, 실시 형태 5인 어레이 구성에서, 메모리 게이트와 인접하는 메모리 게이트의 접속 영역을 도시하는 일부 상면도이고, 도 38∼도 39에, 각각 도 37에 도시하는 워드선 WL을 통전/플로팅 상태로 하는 스위치 트랜지스터 A(SW:A) 영역, 및 워드선 WL을 다른 워드선 WL과 접속하기 위한 스위치 트랜지스터 B(SWB) 영역의 등가 회로도를 도시한다.
도 38에 도시하는 바와 같이, 스위치 트랜지스터 A1(SW:A1)∼A8(SW:A8)에 의해, 각각 NAND 스트링을 구성하는 워드선 WL1∼WL8을 독립하여 통전/플로팅 상태로 할 수 있다. 또한 도 39에 도시하는 바와 같이, 스위치 트랜지스터 B1(SW:B1)∼ B8(SW:B8)에 의해, 스트링 내의 워드선 WL을, 각각 1개 건너 인접/비접속을 제어하는 스위치로 되어 있다.
도 40은, 실시 형태 5인 불휘발성 반도체 기억 장치에서의 소거 동작을 나타내는 타이밍차트도의 일부를 도시한 도면이다. 또한, 도 41∼도 45는 소거 동작을 설명하기 위한 도면이다. 여기서는 예로서, 워드선 WL1과 워드선 WL3간의 차지를 쉐어하여 워드선 WL1의 전극 전위를 감압하는 것을 설명한다.
우선, 시각 t0에서, 확산층 DL에 0V가 인가되어 있다. 스위치 트랜지스터 A1(SW:A1)∼A4(SW:A4)(도 40에서는, 스위치 트랜지스터 A1(SW:A1)과 스위치 트랜지스터 A2(SW:A2)만을 도시하고 있음)는 ON 상태이고 워드선 WL1∼WL4는 통전 상태이며, 워드선 WL1, WL3에는 NAND의 소거 전압 정도의 부전압 Ve가, 워드선 WL2, WL4에는 부유 게이트 FG2, FG4에 기입이 발생하지 않을 정도의 정전압 V1이 인가되어 있다. 워드선 WL1과 워드선 WL3을 접속하는 스위치 트랜지스터 B2(SW:B2)가 OFF 상태이다(도 41). 시각 t1에서, 스위치 트랜지스터 A3(SW:A3)을 OFF 상태로 하여, 워드선 WL3을 플로팅 상태로 한다(도 42). 시각 t2에서, 워드선 WL4에 Ve를 인가하면, 워드선 WL3의 전극 전위는 용량 결합비(예를 들면 0.1)와 워드선 WL4의 전위 변화(Ve-V1)에 따라서 감압(감압분:0.1×(Ve-V1))된다(도 43).
시각 t3에서 스위치 트랜지스터 A1(SW:A1)을 OFF 상태로 함으로써 워드선 WL1을 플로팅 상태로 하고, 시각 t4에서 워드선 WL1과 워드선 WL3을 접속하는 스위치 트랜지스터 B2(SW:B2)를 ON 상태로 함으로써, 워드선 WL1과 워드선 WL3 내에 축적되어 있는 차지를 쉐어한다. 이 때 양 게이트간의 전극 전위가 등전위로 되도록 차지가 쉐어되기 때문에, 워드선 WL1의 전극 전위는 시각 t2의 동작에서 발생한 감압분의 절반(0.05×(Ve-V1))만큼 초기의 인가 전압 Ve로부터 감압되어, (Ve+0.05 ×(Ve-V1))로 된다(도 44).
다음으로, 시각 t5에서 스위치 트랜지스터 B2(SW:B2)를 OFF 상태로 함으로써 워드선 WL1과 워드선 WL3을 분리하고, 시각 t6에서 워드선 WL2의 인가 전압을 Ve로 한다. 이에 의해 워드선 WL1의 전극 전위는 용량 결합비와 워드선 WL2의 전압 변화에 따라서 감압되어, (Ve+0.15×(Ve-V1))로 되어(도 45), (용량 결합비)×(워드선의 전압 변화) 이상의 전위 변화를 시키는 것이 가능하게 된다.
또한, 실시 형태 5에 설명한 메모리 셀 어레이에서는 메모리 게이트가 8계통으로 제어되어 있기 때문에, 도 40의 타이밍차트도에서 도시한 후에, 마찬가지의 시퀀스에 의해 워드선 WL7, WL5, WL3, WL1과 차지 쉐어와 감압을 반복함으로써, 더욱 크게 감압하는 것이 가능하다.
또한, 실시 형태 1과 마찬가지로, 블록 단위(혹은 복수 블록으로 이루어지는 매트 단위)로의 소거에 이용하기에 적절하다.
실시 형태 5에서는 스트링당 8셀의 경우에 대해 기술하였지만, 스트링당의 메모리 셀수가 증가해도, 스위치 트랜지스터수를 증가시킴으로써 대응할 수 있다.
또한, 인접하는 워드선인가 전압을 반대로 변화시킴으로써 메모리 게이트 전극 전위를 승압해 갈 수도 있고, 확산층에 인히비트 전압을 인가함으로써 기입/기입 저지의 선택도 가능하게 된다. 승압한 전극 전위에 의해, 예를 들면 기입 시의 차지 펌프 회로의 발생 전압 레벨을 작게 할 수 있어, 칩 면적을 축소할 수 있다.
<실시 형태 6>
실시 형태 6에서 설명하는 불휘발성 반도체 기억 장치의 어레이 배열은 실시 형태 5와 마찬가지이지만, 메모리 셀의 구성이 상이하고, 실리콘 기판 상에 산화실리콘막 등의 터널막/질화실리콘막 등의 전하 축적막/알루미나 등의 블록막/질화 탄탈 등의 게이트 전극으로 되어 있다.
부유 게이트형의 메모리 셀에서도, 실시 형태 5와 완전히 마찬가지의 시퀀스에 의해, 선택 게이트의 전위를 승압, 혹은 감압할 수 있어, 기입, 혹은 소거 시의 차지 펌프 회로의 발생 전압을 저감할 수 있다. 그 결과, 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있다.
또한, 도 46에 도시하는 바와 같이, 싱글 게이트형의 메모리 셀의 선택 게이트(워드선 WL(WL1∼WL4)) 상에 부스트용의 전극 BG(BG1∼BG4)를 배치한 메모리 셀에서도 적응할 수 있다.
또한, 본 발명은 실시 형태 1∼6에 기술한 메모리 셀이 아니어도, 전원 전압보다 높은 전압을 칩 내부에서 발생하는 불휘발성 반도체 기억 장치이면 적용할 수 있다. 또한, 전술한 실시 형태에 한정되는 것이 아니라, 그 취지를 일탈하지 않는 범위에서 다양한 변경이 가능하다. 예를 들면, 실시 형태 1∼4에서는, 전하 축적막으로서 질화실리콘막을 이용한 절연막 트랩형의 메모리 셀로 설명하였지만, 질화실리콘막에 한정되는 것이 아니라, 전하를 축적하는 기능을 갖는 절연막으로 치환해도 마찬가지의 효과가 얻어진다. 또한, 절연막이 아니어도 전하 축적막을 실리콘과 같은 도전막으로 해도 마찬가지의 효과가 얻어진다. 반대로 실시 형태 5에서 는, 전하 축적막으로서 실리콘막과 같은 도전막인, 소위 부유 게이트형의 메모리 셀로 설명하였지만, 절연막을 이용한 절연막 트랩형의 메모리 셀에서도 마찬가지의 효과가 얻어진다.
<실시 형태 7>
(선택 메모리 블록-비선택 메모리 블록간의 차지 쉐어)
본 실시 형태 7과 상기 실시 형태 3의 차이는, 본 실시 형태 7에서는, 메모리 셀 어레이 내의 비선택 메모리 블록에서 메모리 게이트 전압을 감압한 후에, 선택 메모리 블록의 메모리 게이트와 차지 쉐어하는 것이다. 즉, 상기 실시 형태 3에서는, 1개의 선택된 선택 메모리 블록 내에 존재하는 복수의 메모리 게이트간에서의 차지 쉐어를 행하는 예를 설명하고 있었지만, 본 실시 형태 7에서는, 선택되어 있지 않은 비선택 메모리 블록에 존재하는 메모리 게이트 전극과 선택되어 있는 선택 메모리 블록에 존재하는 메모리 게이트 전극간에서도 차지 쉐어를 행하는 예에 대하여 설명한다.
도 47은, 도 1에서의 메모리 셀 어레이(9)의 구성의 상세한 구성예를 도시하는 도면이다. 도 47에 도시하는 바와 같이, 메모리 셀 어레이(9)는 2개의 메모리 매트(13)를 갖는 구성으로 되어 있고, 1개의 메모리 매트(13)는 8개의 메모리 블록(14)으로 구성되어 있다. 예를 들면, 메모리 셀 어레이(9)의 좌측에 위치하는 메모리 매트(13)에는, 메모리 블록(14)(MB0∼MB7)이 형성되어 있고, 메모리 셀 어레이(9)의 우측에 위치하는 메모리 매트(13)에는 메모리 블록(14)(MB8∼MB15)이 형성되어 있다.
각 메모리 블록(14)에는, 도 13에 도시하는 바와 같이, 복수의 메탈 배선 M1∼M8이 배치되어 있고, 이 메탈 배선 M1∼M8의 접속/비접속(플로팅)을 제어하는 스위치 트랜지스터 SW:A가 설치되어 있다. 또한, 각 메모리 블록(14)에는, 도 14에 도시하는 바와 같이, 복수의 메탈 배선 M1∼M8과 각각 접속되는 메모리 게이트 전극 MG1∼MG8이 배치되어 있고, 서로 인접하는 메모리 게이트 전극 MG1∼MG8은, 스위치 트랜지스터 SW:B에 의해 접속/비접속할 수 있도록 구성되어 있다.
다음으로, 도 48에 도시하는 바와 같이, 1개의 메모리 매트(13)는, 8개의 메모리 블록(14)(MB0∼MB7)을 갖고 있고, 1개의 메모리 매트(13) 내에 존재하는 8개의 메모리 블록(14)(MB0∼MB7)은 스위치 트랜지스터 SW:D로 접속되어 있다. 즉, 도 48에는 도 47에서의 1개의 메모리 매트(13) 내의 각 메모리 블록(14)(MB0∼MB7)을 접속하는 스위치 트랜지스터 SW:D를 모식적으로 도시하고 있고, 도 49에 복수의 메모리 블록(도 49에서는 메모리 블록(14)(MB0, MB1))을 접속하는 스위치 트랜지스터 SW:D의 등가 회로도를 도시하고 있다. 도 49에 도시하는 바와 같이, 스위치 트랜지스터 SW:D는 8계통의 스위치 트랜지스터 SW:D(SW:D1 D8)로 구성되어 있고, 예를 들면, 스위치 트랜지스터 SW:D1에는 각 메모리 블록(MB0∼MB7)에 형성되어 있는 메탈 배선 M1끼리를 접속하고 있다. 또한, 도 49에 도시하는 바와 같이, 스위치 트랜지스터 SW:A(SW:A1, SW:A2)에서는, 각 메모리 블록(14)(MB0∼MB7)에 걸쳐 2계통으로 접속되어 있다. 여기서, 도 49에는 도시하고 있지 않지만, 각 메모리 블록(14)(MB0∼MB7)의 각각에 대하여 스위치 트랜지스터 SW:B도 구비되어 있다.
이와 같이 구성되어 있는 복수의 메모리 블록간의 차지 쉐어의 동작에 대하 여 설명한다. 도 50은, 본 실시 형태 7인 불휘발성 반도체 기억 장치에서의 소거 동작의 일부를 나타내는 타이밍차트를 도시하는 도면이다. 단, 일부의 동작은 상기 실시 형태 3에서의 차지 쉐어의 동작을 도시하는 도 15와 중복되기 때문에, 도 50에서는 비선택 메모리 블록(MB1∼MB7)에서의 메모리 게이트 전위의 감압과 선택 메모리 블록(MB0)-비선택 메모리 블록간(MB1∼MB7)의 차지 쉐어 동작에 대하여 도시한다. 또한, 도 50에 도시하는 플로우차트에서는, 예로서, 도 49의 메탈 배선 M1에 접속되어 있는 메모리 게이트 전극 MG1의 전위를 감압하는 경우에 대하여 설명한다.
우선, 시각 t0에서는, 스위치 트랜지스터 SW:A1은 온 상태이며, 제어 회로로부터 스위치 트랜지스터 SW:A1을 통하여, 8개의 메모리 블록(14)(MB0∼MB7)의 메모리 게이트 전극(MG1)에는 Ve가 인가되어 있다. 즉, 1개의 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과, 다른 7개의 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)에는 Ve가 인가되어 있다. 또한, 시각 t0에서는, 선택 메모리 블록(MB0)의 컨트롤 게이트 전극(CG1)과 비선택 메모리 블록(MB1∼MB7)의 컨트롤 게이트 전극(CG1)에 1.5V의 전압이 인가되어 있다. 그리고, 선택 메모리 블록(MB0)의 소스 S, 드레인 D에는 각각 2V와 6V가 인가되어 있고, 선택 메모리 블록(MB0)의 소스 S, 드레인 D에는 소거 동작을 가능하게 하는 전압이 인가되어 있다. 한편, 비선택 메모리 블록(MB1∼MB7)의 소스 S와 드레인 D에는 각각 1.5V가 인가되어 있다. 또한, 메모리 블록(14)(MB0∼MB7)의 각각에 배치되어 있는 메탈 배선 M1을 접속하는 스위치 트랜지스터 SW:D1은 오프 상태로 되어 있다.
계속해서, 시각 t1에서는, 제어 회로에 의해 스위치 트랜지스터 SW:A1을 오프 상태로 하여, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)을 플로팅 상태로 한다.
그 후, 제어 회로에 의해 시각 t2에서 비선택 메모리 블록(MB1∼MB7)의 컨트롤 게이트 전극(CG1)을 1.5V로부터 0V로 하강하면, 비선택 메모리 블록(MB1∼MB7)에 배치되어 있는 메모리 게이트 전극(MG1)의 전위는 용량 결합비(0.8)와 컨트롤 게이트 전극(CG1)의 전압 변화(1.5V)에 따라서 감압(감압분:0.8×1.5=1.2V)된다. 즉, 비선택 메모리 블록(MB1∼MB7)에 배치되어 있는 메모리 게이트 전극(MG1)의 전위는 Ve-1.2V로 된다.
다음으로, 제어 회로에 의해 시각 t3에서, 스위치 트랜지스터 SW:D1을 온 상태로 한다. 이에 의해, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)이 전기적으로 접속된다. 즉, 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)에 축적되어 있는 차지(전하)를 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)에 공급하여 차지 쉐어한다. 이 때, 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)과 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)의 전위가 등전위(동전위)로 되도록 차지 쉐어가 행하여진다. 이 때문에, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)은, 비선택 메모리 블록(MB1∼MB7)에서의 시각 t2의 동작에서 발생한 감압분의 7/8(1.2V×7/8)만큼 초기의 인가 전압 Ve로부터 감압된다(Ve-1.2×7/8V).
이 후, 제어 회로에 의해 시각 t4에서 스위치 트랜지스터 SW:D1을 오프 상태 로 함으로써, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과, 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)을 전기적으로 절단한다. 이와 같이 하여, 메모리 셀 어레이(9) 내의 비선택 메모리 블록(MB1∼MB7)에서 메모리 게이트 전극(MG1)에 인가하는 전압을 감압한 후에, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과 차지 쉐어함으로써, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)의 전압을 감압할 수 있다.
그 후, 예를 들면, 상기 실시 형태 3에서 설명한 바와 같이, 선택 메모리 블록(MB0) 내의 메모리 게이트 전극(MG1∼MG8)간에서의 차지 쉐어를 행하여, 선택 메모리 블록(MB0) 내의 메모리 게이트 전극(MG1)에 대하여 소거 동작을 행할 수 있다. 이와 같이 본 실시 형태 7에서는, 2단계의 차지 쉐어를 행한 후에 소거 동작을 실시하는 점에 특징이 있다. 즉, 도 50을 이용하여 설명한 바와 같이, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)간에서 차지 쉐어를 실시하여 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)의 전압을 감압한 후, 도 15에 도시하는 상기 실시 형태 3에서 설명한 바와 같이, 선택 메모리 블록(MB0) 내에 배치되어 있는 메모리 게이트 전극(MG1∼MG8)간에서 차지 쉐어를 실시한다. 이 경우, 도 15에 도시하는 차지 쉐어 동작에서는, 도 15에 도시하는 시각 t0의 초기 전위는 Ve가 아니라, Ve로부터 감압된 Ve-1.2×7/8V로부터 감압이 실시되게 된다.
이와 같은 시퀀스를 이용하여 소거 동작을 행함으로써, 상기 실시 형태 3과 비교하여, 보다 메모리 게이트 전압(MG1)의 전위를 감압하는 것이 가능하게 된다. 따라서, 부전압 발생용의 차지 펌프 회로의 발생 전압 레벨을 작게 해도 높은 메모리 게이트 전극(MG1)의 전위로 할 수 있다. 그 결과, 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있다. 즉, 2단계의 차지 쉐어 동작에 의해, 선택 메모리 블록(MB0) 내의 메모리 게이트 전극(MG1)의 전위는 충분히 감압되므로, 그 후, 차지 펌프 회로에서 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)을 소거 전압까지 낮추는 부담을 경감할 수 있다. 이와 같이 차지 펌프 회로의 부담을 경감할 수 있으므로, 차지 펌프 회로의 규모를 작게 할 수 있어, 칩 면적을 축소할 수 있는 것이다.
또한, 본 실시 형태 7에서는, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)간에서 차지 쉐어를 실시하여 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)의 전압을 감압한 후, 도 15에 도시하는 상기 실시 형태 3에서 설명한 바와 같이, 선택 메모리 블록(MB0) 내에 배치되어 있는 메모리 게이트 전극(MG1∼MG8)간에서 차지 쉐어를 실시하는 것으로 하고 있다. 그러나, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)간에서의 차지 쉐어만으로, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)을 충분히 감압할 수 있는 경우에는, 도 15에 도시하는 상기 실시 형태 3에서 설명한 바와 같은, 선택 메모리 블록(MB0) 내에 배치되어 있는 메모리 게이트 전극(MG1∼MG8)간에서의 차지 쉐어를 실시하지 않아도 된다.
또한, 본 실시 형태 7에서는, 선택 메모리 블록(MB0)에 배치되는 메모리 게 이트 전극(MG1)에 대하여 2단계의 차지 쉐어를 실시하고 있지만, 소거 동작의 시퀀스는 이것에 한하지 않는다. 예를 들면, 선택 메모리 블록(MB0)에 배치되는 메모리 게이트 전극(MG1)에 대하여 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)과 차지 쉐어를 실시한 후, 선택 메모리 블록(MB0)에 배치되는 메모리 게이트 전극(MG2∼MG8)의 각각에 대하여 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG2∼MG8)의 각각과 차지 쉐어를 실시하도록 해도 된다. 나아가서는, 선택 메모리 블록(MB0)에 배치되는 메모리 게이트 전극(MG1∼MG8)의 각각에 대하여 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1∼MG8)의 각각과 차지 쉐어를 동시에 실시할 수도 있다. 이에 의해, 소거 동작의 시간을 단축할 수 있다.
본 실시 형태 7에서는, 소거 동작을 실현하기 위해 메모리 게이트 전극의 감압에 대하여 설명하고 있지만, 예를 들면, 기입 동작을 실현하기 위해 메모리 게이트 전극의 승압에 대해서도 차지 쉐어 동작을 적용할 수 있다.
또한, 본 실시 형태 7에서는 각 메모리 블록 내의 스위치 트랜지스터 SW:B의 구성에 대해서는 상기 실시 형태 3과 마찬가지로 하였지만, 상기 실시 형태 1이나 상기 실시 형태 2와 마찬가지의 구성 및 동작으로 해도 마찬가지의 효과가 얻어지는 것은 물론이다.
<실시 형태 8>
(선택 메모리 매트-비선택 메모리 매트간의 차지 쉐어→선택 메모리 블록-비선택 메모리 블록간의 차지 쉐어)
상기 실시 형태 7에서는 동일한 메모리 매트 내에 존재하는 선택 메모리 블 록과 비선택 메모리 블록간에서 메모리 게이트 전극을 감압 및 차지 쉐어함으로써 소거 전압을 감압하는 예에 대하여 설명하였다. 본 실시 형태 8에서는, 또한, 서로 다른 메모리 매트간에서 감압 및 차지 쉐어를 부가하여 실시함으로써, 더욱 메모리 게이트 전극의 전위를 감압하여 소거 동작을 실시하는 예에 대하여 설명한다.
본 실시 형태 8에서의 메모리 셀 어레이(9)의 구성은 도 47과 마찬가지이며, 본 실시 형태 8에서의 메모리 셀 어레이(9)의 구성 및 스위치 트랜지스터의 구성을 도 51에 도시하고, 그 등가 회로를 도 52에 도시한다. 도 51에 도시하는 바와 같이, 메모리 셀 어레이(9)는 2개의 메모리 매트(13a)와 메모리 매트(13b)를 갖는 구성으로 되어 있고, 각각의 메모리 매트(13a, 13b)는 8개의 메모리 블록(14)으로 구성되어 있다. 예를 들면, 메모리 셀 어레이(9)의 좌측에 위치하는 메모리 매트(13a)에는, 메모리 블록(14)(MB0∼MB7)이 형성되어 있고, 메모리 셀 어레이(9)의 우측에 위치하는 메모리 매트(13b)에는 메모리 블록(14)(MB8∼MB15)이 형성되어 있다.
각 메모리 블록(14)에는, 도 13에 도시하는 바와 같이, 복수의 메탈 배선 M1∼M8이 배치되어 있고, 이 메탈 배선 M1∼M8의 접속/비접속(플로팅)을 제어하는 스위치 트랜지스터 SW:A가 설치되어 있다. 또한, 각 메모리 블록(14)에는, 도 14에 도시하는 바와 같이, 복수의 메탈 배선 M1∼M8과 각각 접속되는 메모리 게이트 전극 MG1∼MG8이 배치되어 있고, 서로 인접하는 메모리 게이트 전극 MG1∼MG8은, 스위치 트랜지스터 SW:B에 의해 접속/비접속할 수 있도록 구성되어 있다.
다음으로, 도 51에 도시하는 바와 같이, 메모리 매트(13a, 13b)는, 각각, 8 개의 메모리 블록(14)(MB0∼MB7, MB8∼MB15)을 갖고 있고, 메모리 매트(13a, 13b) 내에 각각 존재하는 8개의 메모리 블록(14)(MB0∼MB7, MB8∼MB15)은 스위치 트랜지스터 SW:D로 접속되어 있다. 또한, 본 실시 형태 8에서는, 2개의 서로 다른 메모리 매트끼리는 스위치 트랜지스터 SW:E로 접속되어 있다. 도 52에 도시하는 바와 같이, 스위치 트랜지스터 SW:E는 1계통이며, 예를 들면, 메모리 매트(13a)에 속하는 메모리 블록 MB0과, 메모리 매트(13b)에 속하는 MB8 등의 대향하는 메모리 블록(MB0∼MB15)의 각각의 메탈 배선 M1∼M8은, 스위치 트랜지스터 SW:E를 통하여 각각 접속되어 있다.
또한, 도 52에 도시하는 바와 같이, 스위치 트랜지스터 SW:A(SW:A1, SW:A2, SW:A9, SW:A10)에서는, 각 메모리 블록(14)(MB0∼MB15)에 걸쳐 2계통으로 접속되어 있다. 여기서, 도 52에는 도시하고 있지 않지만, 각 메모리 블록(14)(MB0∼MB15)의 각각에 대하여 스위치 트랜지스터 SW:B도 구비되어 있다.
이와 같이 구성되어 있는 서로 다른 2개의 메모리 매트간의 차지 쉐어의 동작에 대하여 설명한다. 도 53은, 본 실시 형태 8인 불휘발성 반도체 기억 장치에서의 소거 동작의 일부를 도시하는 타이밍차트이다. 단, 본 실시 형태 8에서의 소거 동작은 도 50 및 도 15와 중복되기 때문에, 도 53에서는, 비선택 메모리 매트(MB8∼MB15)에서의 메모리 게이트 전극에 인가하는 전위의 감압과, 선택 메모리 매트(MB0∼MB7)와 비선택 메모리 매트(MB8∼MB15)간의 차지 쉐어 동작에 대하여 도시한다.
우선, 시각 t0에서는, 스위치 트랜지스터 SW:A1 A2, A9 A10은 온 상태이며, 전원 회로와 메탈 배선 M1∼M8을 통하여 각 메모리 블록(MB0∼MB15)의 메모리 게이트 전극(MG1∼MG8)에는 Ve가 인가되어 있다. 이 때, 스위치 트랜지스터 SW:E는 오프 상태이다. 비선택 메모리 매트(메모리 블록 MB8∼MB15)에 속하는 컨트롤 게이트 전극(CG1∼CG8)과, 선택 메모리 매트(메모리 블록 MB0∼MB7)에 속하는 컨트롤 게이트 전극(CG1∼CG8)을 합한 전체 컨트롤 게이트 전극(CG1∼CG8)에는 1.5V의 전위가 인가되어 있다. 또한, 선택 메모리 매트(메모리 매트(13a))에 포함되는 선택 메모리 블록(MB0) 이외의 메모리 블록(MB1∼MB15)의 소스 S 및 드레인 D에는 1.5V의 전위가 인가되어 있고, 선택 메모리 매트(메모리 매트(13a))에 포함되는 선택 메모리 블록(MB0)의 소스 S에는 2V, 드레인 D에는 6V가 인가되어 있다.
다음으로, 시각 t1에서, 스위치 트랜지스터 SW:A1∼SW:A2, SW:A9∼SW:A10을 오프 상태로 함으로써, 선택 메모리 매트(메모리 매트(13a))와 비선택 메모리 매트(메모리 매트(13b))에 포함되는 모든 메모리 게이트 전극(MG1∼MG8)을 플로팅 상태로 한다.
계속해서, 시각 t2에서는, 비선택 메모리 매트(MB8∼MB15)에 포함되는 모든 컨트롤 게이트 전극(CG1∼CG8)의 전위를 1.5V로부터 0V로 하강한다. 이 동작에 의해, 비선택 메모리 매트(MB8∼MB15)의 모든 메모리 게이트 전극(MG1∼MG8)은 용량 결합에 의해 Ve-1.2V로 감압된다.
그 후, 시각 t3에서는, 스위치 트랜지스터 SW:E를 온 상태로 하고, 2개의 서로 다른 메모리 매트(13a)와 메모리 매트(13b)간에서, 서로 대응하는 메모리 게이트 전극(MG1∼MG8)을 차지 쉐어한다. 이 동작에 의해, 선택 블록을 포함하는 선택 메모리 매트(MB0∼MB7)의 모든 메모리 게이트 전극(MG1∼MG8)의 전위는 Ve-0.6V로 감압된다.
그리고, 시각 t4에서는, 스위치 트랜지스터 SW:E를 오프 상태로 한다. 이와 같이 하여, 메모리 셀 어레이(9) 내의 비선택 메모리 매트(MB8∼MB15)에서 메모리 게이트 전극(MG1∼MG8)에 인가하는 전압을 감압한 후에, 선택 메모리 매트(MB0∼MB7)의 대응하는 메모리 게이트 전극(MG1∼MG8)과 차지 쉐어함으로써, 선택 메모리 매트(MB0∼MB7)의 메모리 게이트 전극(MG1∼MG8)의 전압을 감압할 수 있다.
그 후, 예를 들면, 상기 실시 형태 7에서 설명한 바와 같이, 동일한 메모리 매트(MB0∼MB7) 내에 포함되는 선택 메모리 블록(MB0)과 비선택 메모리 블록(MB1∼MB7)간에서 감압과 차지 쉐어를 행하고, 또한, 상기 실시 형태 3에서 설명한 바와 같이, 선택 메모리 블록(MB0) 내의 메모리 게이트 전극(MG1∼MG8)간에서의 차지 쉐어를 행하여, 선택 메모리 블록(MB0) 내의 메모리 게이트 전극(MG1)에 대하여 소거 동작을 행할 수 있다. 이와 같이 본 실시 형태 8에서는, 3단계의 감압과 차지 쉐어를 행한 후에 소거 동작을 실시하는 점에 특징이 있다.
이와 같은 시퀀스를 이용하여 소거 동작을 행함으로써, 상기 실시 형태 7이나 상기 실시 형태 3과 비교하여, 보다 메모리 게이트 전압(MG1)의 전위를 감압하는 것이 가능하게 된다. 따라서, 부전압 발생용의 차지 펌프 회로의 발생 전압 레벨을 작게 해도 높은 메모리 게이트 전극(MG1)의 전위로 할 수 있다. 그 결과, 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있다. 즉, 3단계의 감압 및 차지 쉐어 동작에 의해, 선택 메모리 블록(MB0) 내의 메모리 게이트 전 극(MG1)의 전위는 충분히 감압되므로, 그 후, 차지 펌프 회로에서 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)을 소거 전압까지 낮추는 부담을 경감할 수 있다. 이와 같이 차지 펌프 회로의 부담을 경감할 수 있으므로, 차지 펌프 회로의 규모를 작게 할 수 있어, 칩 면적을 축소할 수 있는 것이다.
또한, 본 실시 형태 8에서는, 메모리 셀 어레이(9) 내의 비선택 메모리 매트(MB8∼MB15)에서 메모리 게이트 전극(MG1∼MG8)에 인가하는 전압을 감압한 후에, 선택 메모리 매트(MB0∼MB7)의 대응하는 메모리 게이트 전극(MG1∼MG8)과 차지 쉐어함으로써, 선택 메모리 매트(MB0∼MB7)의 메모리 게이트 전극(MG1∼MG8)의 전압을 감압하고 있다. 그리고, 그 후, 상기 실시 형태 7에서 설명한 바와 같이, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)간에서 차지 쉐어를 실시하여 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)의 전압을 감압한 후, 도 15에 도시하는 상기 실시 형태 3에서 설명한 바와 같이, 선택 메모리 블록(MB0) 내에 배치되어 있는 메모리 게이트 전극(MG1∼MG8)간에서 차지 쉐어를 실시하는 것으로 하고 있다. 그러나, 비선택 메모리 매트(MB8∼MB15)에서 메모리 게이트 전극(MG1∼MG8)에 인가하는 전압을 감압한 후에, 선택 메모리 매트(MB0∼MB7)의 대응하는 메모리 게이트 전극(MG1∼MG8)과 차지 쉐어함으로써, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)을 충분히 감압할 수 있는 경우에는, 도 50에 도시하는 상기 실시 형태 7에서 설명한 바와 같은, 선택 메모리 블록(MB0)과 비선택 메모리 블록(MB1∼MB7)간의 감압 및 차지 쉐어를 실시하지 않아도 된다. 나아가서는, 도 15에 도시하는 상기 실시 형태 3에 서 설명한 바와 같은, 선택 메모리 블록(MB0) 내에 배치되어 있는 메모리 게이트 전극(MG1∼MG8)간에서의 차지 쉐어를 실시하지 않아도 된다.
또한, 본 실시 형태 8에서는, 소거 동작을 실현하기 위해 메모리 게이트 전극의 감압에 대하여 설명하고 있지만, 예를 들면, 기입 동작을 실현하기 위해 메모리 게이트 전극의 승압에 대해서도 차지 쉐어 동작을 적용할 수 있다.
또한, 본 실시 형태 8에서는 각 메모리 블록 내의 스위치 트랜지스터 SW:B의 구성에 대해서는 상기 실시 형태 3과 마찬가지로 하였지만, 상기 실시 형태 1이나 상기 실시 형태 2와 마찬가지의 구성 및 동작으로 해도 마찬가지의 효과가 얻어지는 것은 물론이다.
<실시 형태 9>
(선택 매트-비선택 매트간의 차지 쉐어→선택 블록-비선택 블록간의 차지 쉐어2)
본 실시 형태 9에서는, 상기 실시 형태 8과 마찬가지로, 서로 다른 매트간의 메모리 게이트 전극끼리를 차지 쉐어함으로써 소거 동작 시의 전압을 감압하지만, 스위치 트랜지스터의 구성이 상기 실시 형태 8과는 상이하다.
도 54는, 본 실시 형태 9에서의 메모리 셀 어레이의 등가 회로도이다. 상기 실시 형태 8의 등가 회로도를 도시하는 도 52와 비교하면, 서로 다른 매트간의 서로 대응하는 메모리 게이트 전극(메탈 배선 M1∼M8)을 접속하는 스위치 트랜지스터 SW:E 대신에, 전원 회로와 메모리 셀 어레이(2개의 메모리 매트를 포함함) 사이에 스위치 트랜지스터 SW:F가 배치되어 있어, 일괄하여 전원 회로와 메모리 셀 어레이 를 분리하는 것이 가능하게 되어 있다. 또한, 스위치 트랜지스터 SW:A 및 스위치 트랜지스터 SW:D의 구성은 상기 실시 형태 8에서의 도 52와 마찬가지이다.
이와 같이 구성되어 있는 서로 다른 2개의 메모리 매트간의 차지 쉐어의 동작에 대하여 설명한다. 도 55는, 본 실시 형태 9인 불휘발성 반도체 기억 장치에서의 소거 동작의 일부를 도시하는 타이밍차트이다. 단, 본 실시 형태 9에서의 소거 동작은 도 50 및 도 15와 중복되기 때문에, 도 55에서는, 비선택 메모리 매트(MB8∼MB15)에서의 메모리 게이트 전극에 인가하는 전위의 감압과, 선택 메모리 매트(MB0∼MB7)와 비선택 메모리 매트(MB8∼MB15)간의 차지 쉐어 동작에 대하여 도시한다.
우선, 도 55에 도시하는 바와 같이 시각 t0에서는, 스위치 트랜지스터 SW:A1 A2, A9∼A10과 스위치 트랜지스터 SW:F는 온 상태이며, 전원 회로를 통하여 각 메모리 블록(MB0∼MB15)의 메모리 게이트 전극(MG1∼MG8)(메탈 배선 M1∼M8)에는 Ve가 인가되어 있다. 비선택 메모리 매트(메모리 블록 MB8∼MB15)에 속하는 컨트롤 게이트 전극(CG1∼CG8)과, 선택 메모리 매트(메모리 블록 MB0∼MB7)에 속하는 컨트롤 게이트 전극(CG1∼CG8)을 합한 전체 컨트롤 게이트 전극(CG1∼CG8)에는 1.5V의 전위가 인가되어 있다. 또한, 선택 메모리 매트(메모리 매트(13a))에 포함되는 선택 메모리 블록(MB0) 이외의 메모리 블록(MB1∼MB15)의 소스 S 및 드레인 D에는 1.5V의 전위가 인가되어 있고, 선택 메모리 매트(메모리 매트(13a))에 포함되는 선택 메모리 블록(MB0)의 소스 S에는 2V, 드레인 D에는 6V가 인가되어 있다.
다음으로, 시각 t1에서, 스위치 트랜지스터 SW:F를 오프 상태로 하여 메모리 셀 어레이와 전원 회로를 분리하고, 또한, 스위치 트랜지스터 SW:A1∼A2, A9∼A10을 오프 상태로 하여, 선택 메모리 매트(메모리 매트(13a))와 비선택 메모리 매트(메모리 매트(13b))에 포함되는 모든 메모리 게이트 전극(MG1∼MG8)을 플로팅 상태로 한다.
계속해서, 시각 t2에서, 비선택 메모리 매트(MB8∼MB15)에 포함되는 모든 컨트롤 게이트 전극(CG1∼CG8)의 전위를 1.5V로부터 0V로 하강한다. 이 동작에 의해, 비선택 메모리 매트(MB8∼MB15)의 모든 메모리 게이트 전극(MG1∼MG8)은 용량 결합에 의해 Ve-1.2V로 감압된다.
그 후, 시각 t3에서는, 스위치 트랜지스터 SW:A1∼A2, A9∼A10을 온 상태로 하여, 2개의 서로 다른 메모리 매트(13a)와 메모리 매트(13b)간에서, 서로 대응하는 메모리 게이트 전극(MG1∼MG8)을 차지 쉐어한다. 이 동작에 의해, 선택 블록을 포함하는 선택 메모리 매트(MB0∼MB7)의 모든 메모리 게이트 전극(MG1∼MG8)의 전위는 Ve-0.6V로 감압된다.
그리고, 시각 t4에서는, 스위치 트랜지스터 SW:A1∼A2, A9∼A10을 오프 상태로 한다. 이와 같이 하여, 메모리 셀 어레이(9) 내의 비선택 메모리 매트(MB8∼MB15)에서 메모리 게이트 전극(MG1∼MG8)에 인가하는 전압을 감압한 후에, 선택 메모리 매트(MB0∼MB7)의 대응하는 메모리 게이트 전극(MG1∼MG8)과 차지 쉐어함으로써, 선택 메모리 매트(MB0∼MB7)의 메모리 게이트 전극(MG1∼MG8)의 전압을 감압할 수 있다.
그 후, 예를 들면, 상기 실시 형태 7에서 설명한 바와 같이, 동일한 메모리 매트(MB0∼MB7) 내에 포함되는 선택 메모리 블록(MB0)과 비선택 메모리 블록(MB1∼MB7)간에서 감압과 차지 쉐어를 행하고, 또한, 상기 실시 형태 3에서 설명한 바와 같이, 선택 메모리 블록(MB0) 내의 메모리 게이트 전극(MG1∼MG8)간에서의 차지 쉐어를 행하여, 선택 메모리 블록(MB0) 내의 메모리 게이트 전극(MG1)에 대하여 소거 동작을 행할 수 있다. 이와 같이 본 실시 형태 9에서도 상기 실시 형태 8과 마찬가지로, 3단계의 감압과 차지 쉐어를 행한 후에 소거 동작을 실시하는 점에 특징이 있다.
이와 같은 시퀀스를 이용하여 소거 동작을 행함으로써, 상기 실시 형태 7이나 상기 실시 형태 3과 비교하여, 보다 메모리 게이트 전압(MG1)의 전위를 감압하는 것이 가능하게 된다. 따라서, 부전압 발생용의 차지 펌프 회로의 발생 전압 레벨을 작게 해도 높은 메모리 게이트 전극(MG1)의 전위로 할 수 있다. 그 결과, 차지 펌프 회로의 규모를 저감할 수 있어, 칩 면적을 축소할 수 있다. 즉, 3단계의 감압 및 차지 쉐어 동작에 의해, 선택 메모리 블록(MB0) 내의 메모리 게이트 전극(MG1)의 전위는 충분히 감압되므로, 그 후, 차지 펌프 회로에서 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)을 소거 전압까지 낮추는 부담을 경감할 수 있다. 이와 같이 차지 펌프 회로의 부담을 경감할 수 있으므로, 차지 펌프 회로의 규모를 작게 할 수 있어, 칩 면적을 축소할 수 있는 것이다.
또한, 본 실시 형태 9에서는, 메모리 셀 어레이(9) 내의 비선택 메모리 매트(MB8∼MB15)에서 메모리 게이트 전극(MG1∼MG8)에 인가하는 전압을 감압한 후에, 선택 메모리 매트(MB0∼MB7)의 대응하는 메모리 게이트 전극(MG1∼MG8)과 차지 쉐 어함으로써, 선택 메모리 매트(MB0∼MB7)의 메모리 게이트 전극(MG1∼MG8)의 전압을 감압하고 있다. 그리고, 그 후, 상기 실시 형태 7에서 설명한 바와 같이, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)과 비선택 메모리 블록(MB1∼MB7)의 메모리 게이트 전극(MG1)간에서 차지 쉐어를 실시하여 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)의 전압을 감압한 후, 도 15에 도시하는 상기 실시 형태 3에서 설명한 바와 같이, 선택 메모리 블록(MB0) 내에 배치되어 있는 메모리 게이트 전극(MG1∼MG8)간에서 차지 쉐어를 실시하는 것으로 하고 있다. 그러나, 비선택 메모리 매트(MB8∼MB15)에서 메모리 게이트 전극(MG1∼MG8)에 인가하는 전압을 감압한 후에, 선택 메모리 매트(MB0∼MB7)의 대응하는 메모리 게이트 전극(MG1∼MG8)과 차지 쉐어함으로써, 선택 메모리 블록(MB0)의 메모리 게이트 전극(MG1)을 충분히 감압할 수 있는 경우에는, 도 50에 도시하는 상기 실시 형태 7에서 설명한 바와 같은, 선택 메모리 블록(MB0)과 비선택 메모리 블록(MB1∼MB7)간의 감압 및 차지 쉐어를 실시하지 않아도 된다. 나아가서는, 도 15에 도시하는 상기 실시 형태 3에서 설명한 바와 같은, 선택 메모리 블록(MB0) 내에 배치되어 있는 메모리 게이트 전극(MG1∼MG8)간에서의 차지 쉐어를 실시하지 않아도 된다.
또한, 본 실시 형태 9에서는, 소거 동작을 실현하기 위해 메모리 게이트 전극의 감압에 대하여 설명하고 있지만, 예를 들면, 기입 동작을 실현하기 위해 메모리 게이트 전극의 승압에 대해서도 차지 쉐어 동작을 적용할 수 있다.
또한, 본 실시 형태 9에서는 각 메모리 블록 내의 스위치 트랜지스터 SW:B의 구성에 대해서는 상기 실시 형태 3과 마찬가지로 하였지만, 상기 실시 형태 1이나 상기 실시 형태 2와 마찬가지의 구성 및 동작으로 해도 마찬가지의 효과가 얻어지는 것은 물론이다.
<실시 형태 10>
(실시 형태 1∼4, 7∼9에서 FN 소거하는 예)
본 실시 형태 10과, 상기 실시 형태 1∼4, 7∼9과의 차이는 데이터의 소거 방식이다. 상기 실시 형태 1∼4, 7∼9에서는, 소거 방식으로서 밴드간 터널 현상에서 유기한 핫 홀을 전하 축적막인 실리콘 질화막에 주입하는 방식을 예로 설명하고 있지만, 본 실시 형태 10에서는, 소거 방식으로서 FN(Fowler-Nordheim) 터널 전류를 사용하는 방식에 대하여 설명한다. 즉, 상기 실시 형태 1∼4, 7∼9에서는, 전하 축적막에 축적되어 있는 전자를 반도체 기판으로부터 핫 홀을 전하 축적막에 주입함으로써 상쇄하여 소거 동작을 행하는 것에 대해, 본 실시 형태 10에서는, 전하 축적막에 축적되어 있는 전자를 FN 터널 전류로 전하 축적막으로부터 반도체 기판에 방출함으로써 소거 동작을 행하는 것이다. 이 FN 터널 전류를 이용하는 소거 방식에서도, 본 발명에서 설명하고 있는 방법에 의해 메모리 게이트 전극의 전위를 감압함으로써, 부전압 발생용의 차지 펌프 회로의 발생 전압 레벨을 작게 해도 높은 메모리 게이트 전극의 전위로 할 수 있다. 즉, 메모리 게이트 전극의 감압 방법에 대해서는 상기 실시 형태 1∼4, 7∼9에 기재한 방법과, 각각 완전히 동일한 방법에 의해 감압한다. 그리고, 감압한 메모리 게이트 전극에 인가되는 전압을, 또한, 부전압 발생용의 차지 펌프 회로에서 소거 동작이 가능한 소거 전압으로 함으로써, 질화실리콘막으로 이루어지는 전하 축적막에 축적되어 있는 전자를 FN 터 널 전류로 반도체 기판에 방출한다. 이 때, 소스 영역/드레인 영역(확산층)에는 0V를 인가한다. 이와 같이 본 실시 형태 10에서 설명하는 FN 터널 전류를 사용한 소거 방식에서도, 감압과 차지 쉐어에 의한 본 발명의 감압 동작은 유효하다는 것을 알 수 있다. 즉, FN 터널 전류를 이용하는 소거 방식에서도, 본 발명의 감압 동작을 사용함으로써, 부전압 발생용의 차지 펌프 회로의 발생 전압 레벨을 작게 할 수 있어, 차지 펌프 회로의 규모를 축소할 수 있다.
도 56은, FN 터널 전류를 사용하는 소거 방식과 밴드간 터널 현상을 사용한 소거 방식에 필요한 1셀당의 소거 전류를 도시하는 도면이다. 도 56에 도시하는 바와 같이, FN 터널 전류를 사용하는 소거 방식 쪽이, 밴드간 터널 현상을 사용한 소거 방식보다도, 소비되는 소거 전류가 1/1000 정도로 작은 것을 알 수 있다. 이것으로부터, FN 터널 전류를 사용하는 소거 방식에서는, (1) 동시에 소거하는 셀수를 늘리는 것에 의한 소거 동작의 고속화, 혹은, (2) 소거 전류원의 삭감에 의한 불휘발성 반도체 기억 장치(모듈)의 면적 저감이 가능하게 되는 이점이 있다.
<실시 형태 11>
(실시 형태 1∼4, 7∼9에서 컨트롤 게이트 전극에 인가하는 전압에 부전압을 허용하는 예)
본 실시 형태 11에서는, 컨트롤 게이트 전극에 인가하는 전압에 부전압을 인가하는 경우에 대해 설명한다. 상기 실시 형태 1∼4, 7∼9에서는, 컨트롤 게이트 전극에 인가하는 전압의 최소값은 0V이다. 그러나, 예를 들면, 메모리 셀의 스케일링에 의해 판독 시에서의 비선택 셀의 오프 리크 전류를 억제하기 위해서, 비선 택 셀의 컨트롤 게이트 전극에 부전압(Vcg)을 인가하는 경우가 생각된다. 이 경우, 상기 실시 형태 1∼4, 7∼9에서 설명한 감압 동작에서, 컨트롤 게이트 전극의 하강 전압을 1.5V의 하강 폭(1.5V로부터 0V)보다도 큰 하강 폭(1.5V로부터 Vcg)으로 할 수 있다. 이에 의해, 메모리 게이트 전극의 감압 동작 시에서, 컨트롤 게이트 전극의 전위 시프트가 커지기 때문에, (1) 보다 큰 부전위를 생성할 수 있거나, 혹은, (2) 메모리 게이트 전극에 최초로 인가하는 전위 Ve를 작게 할 수 있다고 하는 효과가 얻어진다.
<실시 형태 12>
(스위치 트랜지스터의 디바이스 구조 1)
본 실시 형태 12에서는, 스위치 트랜지스터의 디바이스 구성에 대하여 설명한다.
도 57은, p형의 실리콘 기판 PS 및 n형 웰 NWL에 대하여, 메모리 게이트 전극(MG)에 정부의 양 극성의 전압을 인가하는 경우에, 부극성의 전압을 인가할 때에만 용량 결합을 이용하여 감압하는 스위치 트랜지스터의 MOSFET 구조예를 도시하는 도면이다. 즉, 제어 회로와 메모리 게이트 전극(MG) 사이에 설치되는 스위치 트랜지스터는 p채널형 MOSFETQp로 구성된다.
구체적으로 p채널형 MOSFETQp의 구성에 대하여 설명한다. 도 57에 도시하는 바와 같이, p형의 실리콘 기판 PS에는, n형 반도체 영역(인이나 비소 등의 n형 불순물을 도입한 반도체 영역)으로 이루어지는 n형 웰 NWL1이 형성되어 있다. 이 n형 웰 NWL1 내에는, p채널형 MOSFET의 소스 영역 및 드레인 영역으로 되는 한 쌍의 확산층 DL1이 형성되어 있다. 이 확산층 DL1은, 예를 들면, 붕소(B) 등의 p형 불순물을 도입한 p형 반도체 영역으로 구성되어 있다. 그리고, 한 쌍의 확산층 DL1 사이의 실리콘 기판 PS 상에는, 게이트 절연막(도시하지 않음)을 개재하여 게이트 전극 G3이 형성되어 있다. 이와 같이 구성되어 있는 스위치 트랜지스터(p채널형 MOSFETQp)의 소스 영역(좌측의 확산층 DL1)은, 메모리 게이트 전극(MG)과 접속되어 있고, 스위치 트랜지스터(p채널형 MOSFETQp)의 드레인 영역(우측의 확산층 DL1)은, 제어 회로와 접속되어 있다.
다음으로, 스위치 트랜지스터(p채널형 MOSFETQp)의 동작에 대하여 설명한다. 우선, 메모리 게이트 전극에 부극성의 전압을 인가하는 경우, 즉, 메모리 게이트 전극에 접속되는 메모리 셀에 대하여 부바이어스 방향의 감압 동작을 하는 경우에 대하여 설명한다. 이 경우, 스위치 트랜지스터(p채널형 MOSFETQp)의 게이트 전극 G3에 소정의 전압을 인가함으로써, 스위치 트랜지스터(p채널형 MOSFETQp)를 온 상태로 한다. 그리고, 제어 회로로부터 부극성 전압을 공급하면, 이 부극성 전압은 스위치 트랜지스터(p채널형 MOSFETQp)의 드레인 영역으로부터 소스 영역을 통하여 메모리 게이트 전극(MG)에 공급된다. 따라서, 메모리 게이트 전극(MG)에는, 스위치 트랜지스터(p채널형 MOSFETQp)를 온 상태로 함으로써, 부극성 전압이 인가되게 된다. 그 후, 스위치 트랜지스터(p채널형 MOSFETQp)를 오프 상태로 함으로써, 메모리 게이트 전극(MG)을 플로팅 상태로 한다. 그리고, 메모리 게이트 전극(MG)에 인접하는 컨트롤 게이트 전극의 전위를 변화시킴으로써 발생하는 용량 결합에 의해, 메모리 게이트 전극(MG)에 인가되는 전위를 감압한다. 그 후, 이 감압 동작을 행한 메모리 게이트 전극(MG)과 소거 대상으로 되는 메모리 게이트 전극을 전기적으로 접속하여 차지 쉐어한다. 이에 의해, 소거 대상으로 되는 메모리 게이트 전극에 인가되는 전위를 낮출 수 있다.
이에 대하여, 메모리 게이트 전극에 정극성의 전압을 인가하는 경우, 즉, 메모리 게이트 전극에 접속되는 메모리 셀에 대하여 정바이어스 방향의 승압 동작을 하는 경우에 대하여 설명한다. 이 경우, 스위치 트랜지스터(p채널형 MOSFETQp)의 게이트 전극 G3에 소정의 전압을 인가함으로써, 스위치 트랜지스터(p채널형 MOSFETQp)를 온 상태로 한다. 그리고, 제어 회로로부터 정극성 전압을 공급하면, 이 정극성 전압은 스위치 트랜지스터(p채널형 MOSFETQp)의 드레인 영역으로부터 소스 영역을 통하여 메모리 게이트 전극(MG)에 공급된다. 따라서, 메모리 게이트 전극(MG)에는, 스위치 트랜지스터(p채널형 MOSFETQp)를 온 상태로 함으로써, 정극성 전압이 인가되게 된다. 그 후, 스위치 트랜지스터(p채널형 MOSFETQp)를 오프 상태로 함으로써, 메모리 게이트 전극(MG)을 플로팅 상태로 할 필요가 있지만, 이 경우, 스위치 트랜지스터를 p채널형 MOSFET로 구성하는 경우에는 문제점이 발생한다. 즉, 제어 회로로부터 정극성 전압을 인가하는 경우, 스위치 트랜지스터(p채널형 MOSFETQp)의 드레인 영역(p형 반도체 영역)과 n형 웰 NWL1 사이의 pn 접합은 순방향 바이어스되므로, 스위치 트랜지스터(p채널형 MOSFETQp)를 오프 상태로 해도 드레인 영역으로부터 n형 웰 NWL1로 전류가 흐르게 된다. 또한, 메모리 게이트 전극(MG)에는 스위치 트랜지스터(p채널형 MOSFETQp)를 오프 상태로 할 때까지 정극성 전압이 인가되어 있기 때문에, 스위치 트랜지스터(p채널형 MOSFETQp)의 소스 영 역(p형 반도체 영역)과 n형 웰 NWL1 사이의 pn 접합도 순방향 바이어스된다. 따라서, 스위치 트랜지스터(p채널형 MOSFETQp)의 소스 영역으로부터 n형 웰 NWL1로 전류가 흐른다. 이것으로부터, 스위치 트랜지스터(p채널형 MOSFETQp)를 오프 상태로 해도, 메모리 게이트 전극(MG)에 접속되어 있는 소스 영역으로부터 n형 웰 NWL1로 전류가 흐르기 때문에, 메모리 게이트 전극(MG)을 제어 회로로부터 공급된 정극성 전압을 유지한 플로팅 상태로 하는 것이 곤란하게 된다. 즉, 스위치 트랜지스터를 p채널형 MOSFETQp로 구성하는 경우에는, 스위치 트랜지스터(p채널형 MOSFETQp)를 오프 상태로 해도, 메모리 게이트 전극(MG)을 제어 회로로부터 공급된 정극성 전압을 유지한 플로팅 상태로 할 수 없으므로(메모리 게이트 전극(MG)에 인가되어 있는 전위가 저하되게 되므로), 메모리 게이트 전극(MG)에 접속되는 메모리 셀에 대하여 정바이어스 방향의 승압 동작을 하는 것이 곤란하게 된다. 이상의 점으로부터, 스위치 트랜지스터를 p채널형 MOSFETQp로 구성하는 경우에는, 메모리 게이트 전극에 접속되는 메모리 셀에 대하여 부바이어스 방향의 감압 동작을 하는 경우에 한하여 유효하다는 것을 알 수 있다.
<실시 형태 13>
(스위치 트랜지스터의 디바이스 구조 2)
상기 실시 형태 12에서는 스위치 트랜지스터를 p채널형 MOSFET로 구성하는 경우에 대해 설명하였지만, 본 실시 형태 13에서는, 스위치 트랜지스터를 p채널형 MOSFET와 n채널형 MOSFET로 구성하는 경우에 대해 설명한다.
도 58은, p형의 실리콘 기판 PS에 대하여, 메모리 게이트 전극(MG)에 정부의 양 극성의 전압을 인가하는 경우에, 부극성의 전압을 인가할 때에 용량 결합을 이용하여 감압할 수 있고, 또한, 정극성의 전압을 인가할 때에도 용량 결합을 이용하여 승압할 수 있는 스위치 트랜지스터의 MOSFET 구조예를 도시하는 도면이다. 즉, 제어 회로와 메모리 게이트 전극(MG) 사이에 설치되는 스위치 트랜지스터는 p채널형 MOSFETQp와 n채널형 MOSFETQn을 직렬로 접속함으로써 구성된다.
구체적으로, 우선, p채널형 MOSFETQp의 구성에 대하여 설명한다. 도 58에 도시하는 바와 같이, p형의 실리콘 기판 PS에는, n형 반도체 영역(인이나 비소 등의 n형 불순물을 도입한 반도체 영역)으로 이루어지는 n형 웰 NWL1이 형성되어 있다. 이 n형 웰 NWL1 내에는, p채널형 MOSFET의 소스 영역 및 드레인 영역으로 되는 한 쌍의 확산층 DL1이 형성되어 있다. 이 확산층 DL1은, 예를 들면, 붕소(B) 등의 p형 불순물을 도입한 p형 반도체 영역으로 구성되어 있다. 그리고, 한 쌍의 확산층 DL1 사이의 실리콘 기판 PS 상에는, 게이트 절연막(도시하지 않음)을 개재하여 게이트 전극 G3이 형성되어 있다. 이와 같이 구성되어 있는 스위치 트랜지스터(p채널형 MOSFETQp)의 소스 영역(좌측의 확산층 DL1)은, 메모리 게이트 전극(MG)과 접속되어 있고, 스위치 트랜지스터(p채널형 MOSFETQp)의 드레인 영역(우측의 확산층 DL1)은, 후술하는 n채널형 MOSFETQn의 소스 영역과 접속된다.
계속해서, n채널형 MOSFETQn의 구성에 대하여 설명한다. 도 58에 도시하는 바와 같이, p형의 실리콘 기판 PS에는, n형 반도체 영역(인이나 비소 등의 n형 불순물을 도입한 반도체 영역)으로 이루어지는 n형 웰 NWL2가 형성되어 있다. 이 n형 웰 NWL2 내에는, p형 웰 PWL이 형성되어 있고, 또한, 이 p형 웰 PWL 내에 n채널 형 MOSFET의 소스 영역 및 드레인 영역으로 되는 한 쌍의 확산층 DL2가 형성되어 있다. 이 확산층 DL2는, 예를 들면, 인(P)이나 비소(As) 등의 n형 불순물을 도입한 n형 반도체 영역으로 구성되어 있다. 그리고, 한 쌍의 확산층 DL2 사이의 실리콘 기판 PS 상에는, 게이트 절연막(도시하지 않음)을 개재하여 게이트 전극 G4가 형성되어 있다. 이와 같이 구성되어 있는 n채널형 MOSFETQn의 소스 영역(좌측의 확산층 DL2)은, p채널형 MOSFETQp의 드레인 영역(확산층 DL1)과 접속되어 있고, n채널형 MOSFETQn의 드레인 영역(우측의 확산층 DL2)은, 제어 회로와 접속되어 있다.
다음으로, 스위치 트랜지스터(p채널형 MOSFETQp와 n채널형 MOSFETQn)의 동작에 대하여 설명한다. 우선, 메모리 게이트 전극에 부극성의 전압을 인가하는 경우, 즉, 메모리 게이트 전극에 접속되는 메모리 셀에 대하여 부바이어스 방향의 감압 동작을 하는 경우에 대하여 설명한다. 이 경우, p채널형 MOSFETQp의 게이트 전극 G3에 소정의 전압을 인가함으로써, p채널형 MOSFETQp를 온 상태로 한다. 또한, n채널형 MOSFETQn의 게이트 전극 G4에 소정의 전압을 인가함으로써, n채널형 MOSFETQn을 온 상태로 한다.
이 상태에서, 제어 회로로부터 부극성 전압을 공급하면, 이 부극성 전압은 스위치 트랜지스터(p채널형 MOSFETQp와 n채널형 MOSFET)를 통하여 메모리 게이트 전극(MG)에 공급된다. 따라서, 메모리 게이트 전극(MG)에는, 스위치 트랜지스터(p채널형 MOSFETQp와 n채널형 MOSFETQn)를 온 상태로 함으로써, 부극성 전압이 인가되게 된다. 그 후, p채널형 MOSFETQp를 오프 상태로 함으로써, 메모리 게이트 전 극(MG)을 플로팅 상태로 한다. 그리고, 메모리 게이트 전극(MG)에 인접하는 컨트롤 게이트 전극의 전위를 변화시킴으로써 발생하는 용량 결합에 의해, 메모리 게이트 전극(MG)에 인가되는 전위를 감압한다. 그 후, 이 감압 동작을 행한 메모리 게이트 전극(MG)과 소거 대상으로 되는 메모리 게이트 전극을 전기적으로 접속하여 차지 쉐어한다. 이에 의해, 소거 대상으로 되는 메모리 게이트 전극에 인가되는 전위를 낮출 수 있다.
여기서, p채널형 MOSFETQp를 오프 상태로 함으로써, 메모리 게이트 전극(MG)을 플로팅 상태로 하는 경우, n채널형 MOSFETQn에서는, 예를 들면, n채널형 MOSFETQn의 드레인 영역(n형 반도체 영역)과 P형 웰 PWL 사이의 pn 접합은, 제어 회로로부터 n채널형 MOSFETQn의 드레인 영역(n형 반도체 영역)에 부극성 전압이 인가되어 있기 때문에, 순방향 바이어스가 인가된 상태로 된다. 이 때문에, n채널형 MOSFETQn의 드레인 영역(n형 반도체 영역)과 P형 웰 PWL 사이에 리크 전류가 흐르게 된다. 그러나, 본 실시 형태 13에서는, p형 웰 PWL과 p형의 실리콘 기판 PS 사이에 n형 웰 NWL2를 형성하는 구조로 하고 있다. 이 때문에, 리크 전류가 실리콘 기판 PS에까지 흐르는 것을 억제할 수 있는 것이다.
다음으로, 메모리 게이트 전극에 정극성의 전압을 인가하는 경우, 즉, 메모리 게이트 전극에 접속되는 메모리 셀에 대하여 정바이어스 방향의 승압 동작을 하는 경우에 대하여 설명한다. 이 경우, p채널형 MOSFETQp의 게이트 전극 G3에 소정의 전압을 인가함으로써, p채널형 MOSFETQp를 온 상태로 한다. 또한, n채널형 MOSFETQn의 게이트 전극 G4에 소정의 전압을 인가함으로써, n채널형 MOSFETQn을 온 상태로 한다.
이 상태에서, 제어 회로로부터 정극성 전압을 공급하면, 이 정극성 전압은 스위치 트랜지스터(p채널형 MOSFETQp와 n채널형 MOSFET)를 통하여 메모리 게이트 전극(MG)에 공급된다. 따라서, 메모리 게이트 전극(MG)에는, 스위치 트랜지스터(p채널형 MOSFETQp와 n채널형 MOSFETQn)를 온 상태로 함으로써, 정극성 전압이 인가되게 된다. 그 후, n채널형 MOSFETQn을 오프 상태로 함으로써, 메모리 게이트 전극(MG)을 플로팅 상태로 한다. 그리고, 메모리 게이트 전극(MG)에 인접하는 컨트롤 게이트 전극의 전위를 변화시킴으로써 발생하는 용량 결합에 의해, 메모리 게이트 전극(MG)에 인가되는 전위를 승압한다. 그 후, 이 승압 동작을 행한 메모리 게이트 전극(MG)과 기입 대상으로 되는 메모리 게이트 전극을 전기적으로 접속하여 차지 쉐어한다. 이에 의해, 기입 대상으로 되는 메모리 게이트 전극에 인가되는 전위를 높일 수 있다.
여기서, 본 실시 형태 13에서는, 스위치 트랜지스터로서 n채널형 MOSFETQn과 p채널형 MOSFETQp를 직렬 접속하고 있는 구성을 채용하고 있으므로, 정극성 전압이 인가된 메모리 게이트 전극(MG)을, n채널형 MOSFETQn을 오프 상태로 함으로써, 정극성 전압이 유지된 플로팅 상태로 할 수 있는 것이다. 즉, n채널형 MOSFETQn에서는, 제어 회로로부터 정극성 전압이 인가되는 경우, n채널형 MOSFETQn의 드레인 영역(n형 반도체 영역)과 P형 웰 PWL 사이의 pn 접합 및 n채널형 MOSFETQn의 소스 영역(n형 반도체 영역)과 p형 웰 PWL 사이의 pn 접합에는, 역방향 바이어스가 인가되게 된다. 따라서, n채널형 MOSFETQn의 소스 영역에 p채널형 MOSFETQp를 통하여 접 속되어 있는 메모리 게이트 전극(MG)을, n채널형 MOSFETQn을 오프 상태로 함으로써, 제어 회로로부터 공급된 정극성 전압을 유지한 채로 플로팅 상태로 할 수 있는 것이다. 바꾸어 말하면, n채널형 MOSFETQn의 소스 영역(n형 반도체 영역)과 p형 웰 PWL 사이의 pn 접합에는, 역방향 바이어스되므로, 거의 전류가 흐르지 않는 것이다.
이상의 점으로부터, 스위치 트랜지스터를 p채널형 MOSFETQp와 n채널형 MOSFETQn을 직렬 접속한 구성을 채용함으로써, 메모리 게이트 전극(MG)에 정부의 양 극성의 전압을 인가하는 경우에서, 부극성의 전압을 인가할 때에 용량 결합을 이용하여 감압할 수 있으며, 또한, 정극성의 전압을 인가할 때에도 용량 결합을 이용하여 승압할 수 있는 것이다.
본 발명은, 불휘발성 반도체 기억 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
도 1은 실시 형태 1인 불휘발성 반도체 기억 장치의 블록도.
도 2는 실시 형태 1인 불휘발성 반도체 기억 장치에서의 메모리 셀을 도시하는 단면도.
도 3은 실시 형태 1인 메모리 게이트와 인접하는 메모리 게이트의 접속 영역을 도시하는 일부 상면도.
도 4는 실시 형태 1에서의 메모리 게이트를 플로팅 상태로 하는 스위치 트랜지스터 영역의 등가 회로도.
도 5는 실시 형태 1에서의 메모리 게이트를 다른 메모리 게이트와 접속하기 위한 스위치 트랜지스터 영역의 등가 회로도.
도 6은 실시 형태 1인 불휘발성 반도체 기억 장치에서의 소거 동작을 도시하는 타이밍차트도.
도 7은 도 6의 소거 동작을 설명하기 위한 도면.
도 8은 도 7에 후속되는, 도 6의 소거 시퀀스를 설명하기 위한 도면.
도 9는 도 8에 후속되는, 도 6의 소거 시퀀스를 설명하기 위한 도면.
도 10은 도 9에 후속되는, 도 6의 소거 시퀀스를 설명하기 위한 도면.
도 11은 도 10에 후속되는, 도 6의 소거 시퀀스를 설명하기 위한 도면.
도 12는 실시 형태 2인 불휘발성 반도체 기억 장치에서의 소거 동작을 도시하는 타이밍차트도.
도 13은 실시 형태 3에서의 메모리 게이트를 플로팅 상태로 하는 스위치 트 랜지스터 영역의 등가 회로도.
도 14는 실시 형태 3에서의 메모리 게이트를 다른 메모리 게이트와 접속하기 위한 스위치 트랜지스터 영역의 등가 회로도.
도 15는 실시 형태 3인 불휘발성 반도체 기억 장치에서의 소거 동작을 도시하는 타이밍차트도.
도 16은 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 17은 도 16에 후속되는, 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 18은 도 17에 후속되는, 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 19는 도 18에 후속되는, 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 20은 도 19에 후속되는, 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 21은 도 20에 후속되는, 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 22는 도 21에 후속되는, 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 23은 도 22에 후속되는, 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 24는 도 23에 후속되는, 도 15의 소거 시퀀스를 설명하기 위한 도면.
도 25는 실시 형태 4인 불휘발성 반도체 기억 장치에서의 메모리 셀을 도시하는 단면도.
도 26은 실시 형태 4인 메모리 게이트와 인접하는 메모리 게이트의 접속 영역을 도시하는 일부 상면도.
도 27은 실시 형태 4에서의 메모리 게이트를 플로팅 상태로 하는 스위치 트랜지스터 영역의 등가 회로도.
도 28은 실시 형태 4에서의 메모리 게이트를 다른 메모리 게이트와 접속하기 위한 스위치 트랜지스터 영역의 등가 회로도.
도 29는 실시 형태 4에서의 선택 게이트를 플로팅 상태로 하는 스위치 트랜지스터 영역의 등가 회로도.
도 30은 실시 형태 4인 불휘발성 반도체 기억 장치에서의 소거 동작을 도시하는 타이밍차트도.
도 31은 도 30의 소거 동작을 설명하기 위한 도면.
도 32는 도 31에 후속되는, 도 30의 소거 시퀀스를 설명하기 위한 도면.
도 33은 도 32에 후속되는, 도 30의 소거 시퀀스를 설명하기 위한 도면.
도 34는 도 33에 후속되는, 도 30의 소거 시퀀스를 설명하기 위한 도면.
도 35는 도 34에 후속되는, 도 30의 소거 시퀀스를 설명하기 위한 도면.
도 36은 도 35에 후속되는, 도 30의 소거 시퀀스를 설명하기 위한 도면.
도 37은 실시 형태 5인 메모리 게이트와 인접하는 메모리 게이트의 접속 영역을 도시하는 일부 상면도.
도 38은 실시 형태 5에서의 워드선을 플로팅 상태로 하는 스위치 트랜지스터 영역의 등가 회로도.
도 39는 실시 형태 5에서의 워드선을 다른 워드선과 접속하기 위한 스위치 트랜지스터 영역의 등가 회로도.
도 40은 실시 형태 5인 불휘발성 반도체 기억 장치에서의 소거 동작을 도시하는 타이밍차트도.
도 41은 도 40의 소거 동작을 설명하기 위한 도면.
도 42는 도 41에 후속되는, 도 40의 소거 시퀀스를 설명하기 위한 도면.
도 43은 도 42에 후속되는, 도 40의 소거 시퀀스를 설명하기 위한 도면.
도 44는 도 43에 후속되는, 도 40의 소거 시퀀스를 설명하기 위한 도면.
도 45는 도 44에 후속되는, 도 40의 소거 시퀀스를 설명하기 위한 도면.
도 46은 실시 형태 6인 불휘발성 반도체 기억 장치에서의 메모리 셀을 도시하는 설명도.
도 47은 실시 형태 7에서의 메모리 셀 어레이 구성의 일례를 도시한 도면.
도 48은 도 47에서의 1개의 메모리 매트내의 각 메모리 블록을 접속하는 스위치 트랜지스터를 도시하는 모식도.
도 49는 도 48의 스위치 트랜지스터를 포함하는 등가 회로도.
도 50은 실시 형태 7인 불휘발성 반도체 기억 장치에서의 소거 동작의 일부를 도시하는 타이밍차트.
도 51은 실시 형태 8에서의 메모리 셀 어레이 구성의 일례를 도시한 도면.
도 52는 도 51의 스위치 트랜지스터를 포함하는 등가 회로도.
도 53은 실시 형태 8인 불휘발성 반도체 기억 장치에서의 소거 동작의 일부를 도시하는 타이밍차트.
도 54는 실시 형태 9에서의 불휘발성 반도체 기억 장치의 스위치 트랜지스터를 포함하는 메모리 셀 어레이의 등가 회로도.
도 55는 실시 형태 9에서의 불휘발성 반도체 기억 장치의 소거 동작의 일부 를 도시하는 타이밍차트.
도 56은 실시 형태 10에서의 불휘발성 반도체 기억 장치에서, FN 터널 전류를 사용하는 소거 방식과 밴드간 터널 현상을 사용한 소거 방식에 필요한 1셀당의 소거 전류를 도시하는 도면.
도 57은 실시 형태 12에서의 스위치 트랜지스터의 구성예를 도시하는 도면.
도 58은 실시 형태 13에서의 스위치 트랜지스터의 구성예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 제어 회로
2 : 입출력 회로
3 : 어드레스 버퍼
4 : 행 디코더
5 : 열 디코더
6 : 베리파이 센스 앰프 회로
7 : 고속 리드 센스 앰프 회로
8 : 기입 회로
9 : 메모리 셀 어레이
10 : 전원 회로
11 : 전류 트리밍 회로
13 : 메모리 매트
100 : 실리콘 기판
101 : 게이트 전극
102 : 게이트 전극
103 : 산화실리콘막
104 : 산화실리콘막
105 : 질화실리콘막
106 : 확산층
107 : 확산층
400 : 실리콘 기판
401A : 게이트 전극
401B : 게이트 전극
402 : 게이트 전극
403 : 산화실리콘막
404 : 산화실리콘막
405 : 질화실리콘막
406A : 확산층
406B : 확산층
A(SW:A) : 스위치 트랜지스터
A1(SW:A1)∼A8(SW:A8) : 스위치 트랜지스터
B(SW:B) : 스위치 트랜지스터
B1(SW:B1)∼B8(SW:B8) : 스위치 트랜지스터
C(SW:C) : 스위치 트랜지스터
C1(SW:C1), C2(SW:C2) : 스위치 트랜지스터
CG : 선택 게이트
CG1∼CG8 : 선택 게이트
D : 드레인 영역
DL1 : 확산층
DL2 : 확산층
EB : 소거 블록
FG :부유 게이트
FG1∼FG4 : 부유 게이트
G1 : 게이트 전극
G2 : 게이트 전극
G3 : 게이트 전극
G4 : 게이트 전극
M1∼M8 : 메탈 배선
MB0∼MB15 : 메모리 블록
MCA : 메모리 셀 어레이
MG : 메모리 게이트
MG1∼MG8 : 메모리 게이트
NWL1 : n형 웰
NWL2 : n형 웰
PS : 실리콘 기판
PWL : p형 웰
Qn : n채널형 MOSFET
Qp : p채널형 MOSFET
S : 소스 영역
SW:A9∼SQ:A10 : 스위치 트랜지스터
SW:D : 스위치 트랜지스터
SW:D1∼SW:D8 : 스위치 트랜지스터
SW:E : 스위치 트랜지스터
SW:F : 스위치 트랜지스터
WL : 워드선
WL1∼WL8 : 워드선

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 전하 축적막과,
    상기 제1 전하 축적막 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극에 인접하여 형성된 제2 게이트 전극과,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 전위를 제어하기 위한 제어 회로
    를 갖고,
    상기 제1 전하 축적막에 축적된 전하량에 대응하는 데이터의 소거 동작 시에, 상기 제어 회로는, 상기 제1 게이트 전극에 제1 전위를, 상기 제2 게이트 전극에 제2 전위를 공급하도록 동작하고,
    그 후, 상기 제어 회로는, 상기 제1 게이트 전극이 플로팅 상태로 되도록 동작하고,
    그 후, 상기 제1 게이트 전극의 전위가 상기 제1 전위로부터 상기 제1 전위보다도 낮은 마이너스의 제3 전위로 되도록, 상기 제어 회로는, 상기 제2 게이트 전극에 상기 제2 전위보다 낮은 전위인 제4 전위를 공급하도록 동작하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 반도체 기판 내에 상기 제1 게이트 전극을 포함하는 제1 트랜지스터의 소스·드레인으로 되는 한 쌍의 반도체 영역을 더 갖고,
    상기 제2 게이트 전극은, 상기 제1 게이트 전극의 측면에 절연막을 개재하여 인접하고, 또한, 상기 한 쌍의 반도체 영역 사이의 상기 반도체 기판 상에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 반도체 기판 상에 형성된 제2 전하 축적막과,
    상기 제2 전하 축적막 상에 형성된 제3 게이트 전극과,
    상기 제3 게이트 전극에 인접하여 형성된 제4 게이트 전극을 더 갖고,
    상기 제어 회로가 상기 제1 게이트 전극에 상기 제1 전위를 공급하는 동작은, 상기 제어 회로가 상기 제3 게이트 전극에 제5 전위를, 상기 제4 게이트 전극에 제6 전위를 공급하도록 동작하고, 그 후, 상기 제어 회로는 상기 제3 게이트 전극이 플로팅 상태로 되도록 동작하고, 그 후, 상기 제3 게이트 전극의 전위가 상기 제5 전위보다도 낮은 마이너스의 제7 전위로 되도록, 상기 제어 회로가 상기 제4 게이트 전극에 상기 제6 전위보다 낮은 전위인 제8 전위를 공급하도록 동작하고, 그 후, 상기 제어 회로의 동작에 의해 상기 제1 게이트 전극과 상기 제3 게이트 전극이 전기적으로 접속됨으로써, 행하여지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 반도체 기판 상에 형성된 제2 전하 축적막과,
    상기 제2 전하 축적막 상에 형성된 제3 게이트 전극과,
    상기 제3 게이트 전극에 인접하여 형성된 제4 게이트 전극을 더 갖고,
    상기 제어 회로가 상기 제1 게이트 전극에 상기 제1 전위를 공급하는 동작은, 상기 제어 회로가 상기 제3 게이트 전극에 제5 전위를, 상기 제4 게이트 전극에 제6 전위를 공급하도록 동작하고, 그 후, 상기 제어 회로는 상기 제3 게이트 전극이 플로팅 상태로 되도록 동작하고, 그 후, 상기 제3 게이트 전극의 전위가 상기 제5 전위보다도 낮은 마이너스의 제7 전위로 되도록, 상기 제어 회로가 상기 제4 게이트 전극에 상기 제6 전위보다 낮은 전위인 제8 전위를 공급하도록 동작하고, 그 후, 상기 제어 회로의 동작에 의해, 상기 제1 게이트 전극과 상기 제3 게이트 전극이 전기적으로 접속됨으로써, 행하여지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 메모리 셀 어레이 영역 내에 존재하고, 상기 메모리 셀 어레이 영역 외에, 부전압 발생 회로가 존재하지 않는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 제1 게이트 전극부터 상기 제4 게이트 전극은 메모리 셀 어레이 영역 내에 존재하고, 상기 메모리 셀 어레이 영역 외에, 부전압 발생 회로가 존재하지 않는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제2항에 있어서,
    상기 반도체 기판 상에 형성된 제3 전하 축적막과,
    상기 제3 전하 축적막 상에 형성된 제5 게이트 전극과,
    상기 제5 게이트 전극에 인접하여 형성된 제6 게이트 전극을 더 갖고,
    상기 제1 게이트 전극이 상기 제3 전위로 된 후, 상기 제어 회로의 동작에 의해, 상기 제1 게이트 전극과 상기 제5 게이트 전극이 전기적으로 접속됨으로써, 상기 제5 게이트 전극은 제9 전위로 되고,
    그 후, 상기 제어 회로는, 상기 제5 게이트 전극이 플로팅 상태로 되도록 동작하고, 그 후, 상기 제5 게이트 전극의 전위가 상기 제9 전위보다도 낮은 마이너스의 제10 전위로 되도록, 상기 제어 회로는 상기 제6 게이트 전극의 전위를 낮추는 동작을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 반도체 기판 상에 형성된 제4 전하 축적막과,
    상기 제4 전하 축적막 상에 형성된 제7 게이트 전극과,
    상기 반도체 기판 내에, 상기 제1 게이트 전극을 포함하는 제1 트랜지스터의 소스·드레인으로 되는 한 쌍의 반도체 영역을 더 갖고,
    상기 제2 게이트 전극은, 상기 제1 게이트 전극의 측면에 절연막을 개재하여 배치되고,
    상기 제7 게이트 전극은, 상기 제2 게이트 전극의 측면에 절연막을 개재하여 배치되고,
    상기 제2 및 상기 제7 게이트 전극은 상기 한 쌍의 반도체 영역간의 상기 반도체 기판 상에 배치되어 있고,
    상기 제2 게이트 전극의 상기 제2 전위는, 상기 제7 게이트 전극의 전위가 승압된 것에 의해, 승압된 전위인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 게이트 전극과, 상기 제2 게이트 전극은, 각각 서로 다른 메모리 셀에 포함되고, 또한, 서로 다른 워드선을 구성하는 게이트 전극이며, 그들 워드선은 인접 워드선인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제1 전하 축적막은, 질화실리콘막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 전하 축적막과,
    상기 제1 전하 축적막 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극에 인접하여 형성된 제2 게이트 전극과,
    상기 반도체 기판 상에 형성된 제2 전하 축적막과,
    상기 제2 전하 축적막 상에 형성된 제3 게이트 전극과,
    상기 제3 게이트 전극에 인접하여 형성된 제4 게이트 전극과,
    상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 제3 게이트 전극 및 상기 제4 게이트 전극의 전위를 제어하기 위한 제어 회로
    를 갖고,
    상기 제2 전하 축적막에 축적된 전하량에 대응하는 데이터의 재기입 동작 시에,
    상기 제어 회로는, 상기 제1 게이트 전극에 제1 전위를, 상기 제2 게이트 전극에 제2 전위를, 상기 제3 게이트 전극에 제3 전위를, 상기 제4 게이트 전극에 제4 전위를 공급하도록 동작하고,
    상기 제어 회로는, 상기 제1 게이트 전극과 상기 제3 게이트 전극이 플로팅 상태로 되도록 동작하며,
    상기 제1 게이트 전극의 전위가 제5 전위로 변화하도록, 상기 제어 회로는, 상기 제2 게이트 전극에 제6 전위를 공급하도록 동작하고,
    그 후, 상기 제3 전위와 상기 제6 전위 사이의 중간 전위인 제7 전위로 되도록, 상기 제어 회로는, 상기 제1 게이트 전극과 상기 제3 게이트 전극을 전기적으 로 접속하도록 동작하고,
    그 후, 상기 제어 회로는, 상기 제3 게이트 전극과 상기 제1 게이트 전극이 전기적으로 차단됨으로써, 상기 제1 게이트 전극과 상기 제3 게이트 전극이 플로팅 상태로 되도록 동작하고,
    그 후, 상기 제3 게이트 전극의 전위가 제8 전위로 변화하도록, 상기 제어 회로는, 상기 제4 게이트 전극에 제9 전위를 공급하도록 동작하고,
    상기 제6 전위가, 상기 제2 전위보다도 큰 경우에는, 상기 제9 전위는, 상기 제4 전위보다도 크고,
    상기 제6 전위가, 상기 제2 전위보다도 작은 경우에는, 상기 제9 전위는, 상기 제4 전위보다도 작은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 반도체 기판 상에 형성된 제3 전하 축적막과,
    상기 제3 전하 축적막 상에 형성된 제5 게이트 전극과,
    상기 제5 게이트에 인접하여 형성된 제6 게이트 전극을 더 갖고,
    상기 제5 게이트 전극이 제10 전위로 되도록, 상기 제어 회로는, 상기 제3 게이트 전극과 상기 제5 게이트 전극을 전기적으로 접속하도록 동작하고,
    그 후, 상기 제어 회로는, 상기 제3 게이트 전극과 상기 제5 게이트 전극이 전기적으로 차단됨으로써, 상기 제3 게이트 전극과 상기 제5 게이트 전극이 플로팅 상태로 되도록 동작하고,
    상기 제5 게이트 전극의 전위가 제11 전위로 되도록, 상기 제어 회로는 상기 제6 게이트 전극에 제12 전위를 공급하도록 동작하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    동일한 메모리 매트 내에, 상기 제1 게이트 전극부터 상기 제6 게이트 전극이 배치되고,
    상기 메모리 매트 내에는, 상기 제1 전하 축적막부터 상기 제3 전하 축적막 이외의 복수의 제4 전하 축적막과, 각각의 상기 제4 전하 축적막 상에 형성된 각각의 제7 게이트 전극과, 상기 제7 게이트 전극에 인접하여 형성된 제8 게이트 전극을 갖고,
    상기 메모리 매트 내에 있는 상기 제1 전하 축적막부터 상기 제4 전하 축적막에 축적된 전하량에 대응하는 데이터가 동일한 데이터로 되도록, 상기 제어 회로는, 복수의 상기 제7 게이트 전극이 다른 제7 게이트 전극과 전기적으로 접속하는 동작과, 전기적으로 차단하는 동작과, 상기 제7 게이트 전극의 전위가 변화하도록 상기 제7 게이트 전극에 인접하는 상기 제8 게이트 전극의 전위를 변화하는 동작을, 상기 메모리 매트 내의 복수의 상기 제7 게이트 전극 및 제8 게이트 전극에 대하여 반복하는 동작을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 1개의 메모리 셀 내에 포함되고,
    상기 제3 게이트 전극과 상기 제4 게이트 전극은 1개의 메모리 셀 내에 포함되고,
    상기 제5 게이트 전극과 상기 제6 게이트 전극은 1개의 메모리 셀 내에 포함되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극에 의해 스플리트 게이트형의 메모리 셀이 구성되고,
    상기 제3 게이트 전극과 상기 제4 게이트 전극에 의해 스플리트 게이트형의 메모리 셀이 구성되며,
    상기 제5 게이트 전극과 상기 제6 게이트 전극에 의해 스플리트 게이트형의 메모리 셀이 구성되고,
    상기 제1 전하 축적막부터 상기 제3 전하 축적막은 질화실리콘막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 재기입 동작은 소거 동작이며, 상기 제1 게이트 전극부터 상기 제6 게이트 전극은 메모리 셀 어레이 영역 내에 존재하고, 상기 메모리 셀 어레이 영역 외에, 부전압 발생 회로가 존재하지 않는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 전하 축적막과,
    상기 제1 전하 축적막 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극에 인접하여 형성된 제2 게이트 전극과,
    상기 반도체 기판 상에 형성된 제2 전하 축적막과,
    상기 제2 전하 축적막 상에 형성된 제3 게이트 전극과,
    상기 제3 게이트 전극에 인접하여 형성된 제4 게이트 전극과,
    상기 제1 게이트 전극을 플로팅 상태로 하기 위한 제1 스위치와,
    상기 제2 게이트 전극을 플로팅 상태로 하기 위한 제2 스위치
    를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 제1 게이트 전극과 상기 제3 게이트 전극을 전기적으로 접속하기 위한 제3 스위치를 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 반도체 기판 상에 있는 제1 메모리 블록과 제2 메모리 블록을 갖는 메모리 매트를 포함하고,
    상기 제1 메모리 블록에는,
    (a) 상기 반도체 기판 상에 형성된 제1 전하 축적막과,
    (b) 상기 제1 전하 축적막 상에 형성된 제1 메모리 게이트 전극과,
    (c) 상기 제1 메모리 게이트 전극에 절연막을 개재하여 인접하도록 형성된 제1 컨트롤 게이트 전극과,
    (d) 상기 반도체 기판 내에 형성된 제1 소스 영역 및 제1 드레인 영역을 갖는 제1 불휘발성 메모리 셀이 형성되고,
    상기 제2 메모리 블록에는,
    (e) 상기 반도체 기판 상에 형성된 제2 전하 축적막과,
    (f) 상기 제2 전하 축적막 상에 형성된 제2 메모리 게이트 전극과,
    (g) 상기 제2 메모리 게이트 전극에 절연막을 개재하여 인접하도록 형성된 제2 컨트롤 게이트 전극과,
    (h) 상기 반도체 기판 내에 형성된 제2 소스 영역 및 제2 드레인 영역을 갖는 제2 불휘발성 메모리 셀이 형성되고,
    상기 반도체 기판에는, 상기 제1 메모리 게이트 전극, 상기 제1 컨트롤 게이트 전극, 상기 제2 메모리 게이트 전극 및 상기 제2 컨트롤 게이트 전극의 전위를 제어하는 제어 회로가 형성되어 있는 불휘발성 반도체 기억 장치로서,
    상기 제1 불휘발성 메모리 셀에 기억되어 있는 데이터의 재기입 동작 시에,
    상기 제어 회로가 행하는 동작은, 상기 제1 메모리 게이트 전극과 상기 제2 메모리 게이트 전극에 동전위인 제1 전위를 인가하고, 상기 제2 컨트롤 게이트 전 극에 제2 전위를 인가한 후, 상기 제2 메모리 게이트 전극을 플로팅 상태로 하고, 그 후, 상기 제2 컨트롤 게이트 전극에 인가되어 있는 전위를 상기 제2 전위로부터 제3 전위로 변화시킴으로써 발생하는 용량 결합에 의해, 상기 제2 메모리 게이트 전극에 인가되는 전위를 상기 제1 전위로부터 제4 전위로 하고, 그 후, 상기 제1 메모리 게이트 전극과 상기 제2 메모리 게이트 전극을 전기적으로 접속함으로써, 상기 제1 메모리 게이트 전극과 상기 제2 메모리 게이트 전극에 인가되는 전위를 동전위인 제5 전위로 하는 동작을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 반도체 기판 상에 복수의 메모리 블록을 포함하는 제1 메모리 매트와 복수의 메모리 블록을 포함하는 제2 메모리 매트를 포함하고,
    상기 제1 메모리 매트에는,
    (a) 상기 반도체 기판 상에 형성된 제1 전하 축적막과,
    (b) 상기 제1 전하 축적막 상에 형성된 제1 메모리 게이트 전극과,
    (c) 상기 제1 메모리 게이트 전극에 절연막을 개재하여 인접하도록 형성된 제1 컨트롤 게이트 전극과,
    (d) 상기 반도체 기판 내에 형성된 제1 소스 영역 및 제1 드레인 영역을 갖는 제1 불휘발성 메모리 셀이 형성되고,
    상기 제2 메모리 매트에는,
    (e) 상기 반도체 기판 상에 형성된 제2 전하 축적막과,
    (f) 상기 제2 전하 축적막 상에 형성된 제2 메모리 게이트 전극과,
    (g) 상기 제2 메모리 게이트 전극에 절연막을 개재하여 인접하도록 형성된 제2 컨트롤 게이트 전극과,
    (h) 상기 반도체 기판 내에 형성된 제2 소스 영역 및 제2 드레인 영역을 갖는 제2 불휘발성 메모리 셀이 형성되고,
    상기 반도체 기판에는, 상기 제1 메모리 게이트 전극, 상기 제1 컨트롤 게이트 전극, 상기 제2 메모리 게이트 전극 및 상기 제2 컨트롤 게이트 전극의 전위를 제어하는 제어 회로가 형성되어 있는 불휘발성 반도체 기억 장치로서,
    상기 제1 불휘발성 메모리 셀에 기억되어 있는 데이터의 재기입 동작 시에,
    상기 제어 회로가 행하는 동작은, 상기 제1 메모리 게이트 전극과 상기 제2 메모리 게이트 전극에 동전위인 제1 전위를 인가하고, 상기 제2 컨트롤 게이트 전극에 제2 전위를 인가한 후, 상기 제2 메모리 게이트 전극을 플로팅 상태로 하고, 그 후, 상기 제2 컨트롤 게이트 전극에 인가되어 있는 전위를 상기 제2 전위로부터 제3 전위로 변화시킴으로써 발생하는 용량 결합에 의해, 상기 제2 메모리 게이트 전극에 인가되는 전위를 상기 제1 전위로부터 제4 전위로 하고, 그 후, 상기 제1 메모리 게이트 전극과 상기 제2 메모리 게이트 전극을 전기적으로 접속함으로써, 상기 제1 메모리 게이트 전극과 상기 제2 메모리 게이트 전극에 인가되는 전위를 동전위인 제5 전위로 하는 동작을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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