200923947 九、發明說明 【發明所屬之技術領域】 本發明關於半導體電路裝置，特別關於伴隨電源電路 縮小而能有效縮小晶片面積的技術。 【先前技術】 快閃 EPROM ( Electrically Erasable and Programmable ROM )等之非揮發性半導體記憶體，係作爲攜帶型終端、 數位相機、及攜帶型電腦卡等裝置之高密度記憶媒體被開 發。欲以記憶格作爲記憶媒體使用時，除了提升集積度達 成低成本化以外，亦被要求低消費電力化。特別是快閃記 憶體需要伴隨集積度之增大而一次改寫大量的資料，因此 低消費電力化爲重要者。 於通常之快閃記憶體，爲了格之寫入、抹除而內藏充 電泵電路、亦即升壓電路，用於產生高於電源電壓之電 壓。該充電泵電路’係使用MOS電晶體作爲開關來構成 充電路徑及放電路徑，自充電路徑將輸入電源施加於充電 用電谷器而儲存電荷，另外，自放電路徑將輸入電源施加 於充電用電容器而加算充電電荷，使該加算後之電荷移動 至輸出用電容器而進行電壓之升壓。此時，欲獲得高的記 憶體動作電壓時需要連接多段之充電泵電路，電路面積會 增加。亦即’越高的記億體動作電壓，充電泵電路之佔有 面積變爲越大。因此，降低充電泵電路產生之電壓而進行 g己憶體動作乃達成減少晶片面積與消費電力之重要原因。 -5- 200923947 其中，於專利文獻1揭示，於分裂閘極（split 型記億格，在抹除動作時對記憶閘極施加負電壓， 抹除動作的技術。於該抹除動作需要負電源用以施 壓。其中，充電泵具有正電源用的充電泵電路及負 的充電泵電路，目前爲止的抹除動作，僅負電源用 泵電路有助於負電源之產生，因此需要具有能到達 壓能力的大的負電源產生用充電泵電路。 另外，申請人進行習知文獻調查結果發現以下 發明關連之技術。 專利文獻2揭示，於NAND型快閃記憶體，於 上部形成升壓板，於程式（P r 〇 g r a m )動作時施加 閘極之電壓增加，藉由容量耦合使字元線電壓增 術。 另外，專利文獻3揭示，於NAND型快閃記憶 選擇字元線施加寫入電壓後，對鄰接之寫入非選擇 施加升壓電壓，藉由兩字元線間之容量耦合來升壓 元線電位的技術。 另外，專利文獻4揭示，於雙MONOS ( Metal Niride-Oxide-Semiconductor)型記憶格，利用選擇 元線間之容量耦合，直至適合選擇閘極電位之讀出 以升壓的方法。 另外，專利文獻5揭示，於NAND型快閃記憶 定鄰接之字兀線爲浮置狀態（flo ating )，而縮小 之CR延遲的技術。 gate ) 而進行 加負電 電源用 的充電 抹除電 和本案 字元線 於升壓 加的技 體，對 字元線 選擇字 Oxide- 閘極字 爲止加 體，設 字元線 -6- 200923947 專利文獻1:特開2004 — 186452號公報 專利文獻2:特開平11— 163306號公報 專利文獻3:特開2006— 302411號公報 專利文獻4 :特開2 0 0 3 — 1 5 1 2 9 0號公報 專利文獻5:特開2005— 285185號公報 【發明內容】 (發明所欲解決之課題） 於專利文獻1揭示的技術中，需要具有能 壓能力的大的負電源產生用充電泵電路，因此 陣列區域內之記憶格微細化情況下，以同一抹 抹除時，乃需要大的充電泵電路。因此即使記 化時，亦無助於負電源產生用充電栗電路之佔 小。由於此一事情，僅藉由記憶格之微細化而 陣列之縮小並無法達成晶片面積之有效縮小。 另外，於專利文獻2〜4揭示的方法，係 動作時使用的技術，並非著眼於使用負電壓之 因此，並未揭示負電壓產生用之充電泵電路。 適用專利文獻1揭示之技術，雖有助於正電壓 電泵電路之面積縮減，但乃無助於負電壓產生 電路之面積縮減。 另外，依據專利文獻2〜4，係藉由鄰接之 量耦合來升壓所要之閘極之電位，不需要和升 充電泵電路，可以縮小電路面積。例如假設閘 到達抹除電 即使記憶格 除電壓進行 憶格更微細 有面積之縮 產生記億格 程式或讀出 抹除動作。 因此，即使 產生用之充 用之充電泵 閘極間之容 壓分相當的 極 G1之電 200923947 位係藉由閘極G2之電位予以升壓時’可如下表示： (閘極G1之電位升壓）=(閘極G1對閘極G2之容 量稱合比）x(鬧極之電位變化） 可縮小和該升壓分相當的充電泵電路之面積。但是，其中 (閘極G1對閘極G 2之容量耦合比）係由記憶格構造決 定之値，因此欲更提升（閘極G1之電位升壓）之値時， 需要增大（閘極G2之電位變化）’升壓可能之電壓範圍 被限制。 本發明目的在於提供可縮小充電泵電路面積、可縮小 晶片面積的非揮發性半導體記憶裝置’該充電泵電路用於 產生記憶格之負電壓而使用該負電壓進行抹除動作。 又，本發明另一目的在於提供‘·使記憶格之構造與閘 極G2之電位變化量所決定的可升壓電壓量，設爲可以升 壓至其以上，依此則’除了可縮小產生負電源之充電泵電 路面積以外，亦可縮小產生正負電源之充電泵電路之面 積，可縮小晶片面積的非揮發性半導體記憶裝置。 (用以解決課題的手段） 本發明之代表性槪要簡單說明如下。 本發明之非揮發性半導體記憶裝置’係具有：半導體 基板；第1電荷儲存膜，形成於半導體基板上；第1閘 極，形成於第1電荷儲存膜上；第2閘極，鄰接第1閘極 -8- 200923947 被形成；及控制電路，用於控制第1閘極及第2閘極之電 位；在第1電荷儲存膜儲存之電荷量所對應資料之抹除動 作時’控制電路’係以對第1閘極供給第1電位 '對第2 閘極供給第2電位的方式而動作；之後，控制電路，係以 使第1閘極成爲浮置狀態的方式而動作；之後，使第！閘 極之電位由第1電位成爲低於第〗電位的負的第3電位的 方式’控制電路’係對第2閘極供給低於第2電位之電 位、亦即第4電位的方式而動作。 本發明之非揮發性半導體記憶裝置，係具有：半導體 基板；第1電荷儲存膜’形成於半導體基板上；第1閘 極，形成於第1電荷儲存膜上；第2閘極，鄰接第1閘極 被形成；第2電荷儲存膜’形成於半導體基板上；第3閘 極’形成於第2電荷儲存膜上；第4閘極，鄰接第3閘極 被形成；及控制電路’用於控制第1閘極、第2閘極、第 3聞極及第4閘極之電位；在第2電荷儲存膜儲存之電荷 量所對應資料之改寫動作時，控制電路，係以對第1閘極 供給第1電位、對第2閘極供給第2電位、對第3閘極供 給第3電位、對第4閘極供給第4電位的方式而動作；控 制電路’係以使第〗閘極與第3閘極成爲浮置狀態的方式 而動作；以使第1閘極之電位變化爲第5電位的方式，控 制電路’係對第2閘極供給第6電位而動作，之後，使成 爲第3電位與第6電位之中間電位、亦即第7電位的方 式’控制電路係使第丨閘極與第3閘極被電連接而動作， 之後’控制電路’係使第3閘極與第1閘極被電切斷，使 -9- 200923947 第1閘極與第3閘極成爲浮置狀態而動作，之後，以使第 3閘極之電位變化爲第8電位的方式，控制電路係對第4 閘極供給第9電位而動作，第6電位大於第2電位時，第 9電位亦大於第4電位，第6電位小於第2電位時，第9 電位亦小於第4電位。 本發明之非揮發性半導體記憶裝置，係具有··半導體 基板；第1電荷儲存膜，形成於半導體基板上；第1閜 極’形成於第1電荷儲存膜上；第2閘極，鄰接第1閘極 被形成；第2電荷儲存膜，形成於半導體基板上；第3閛 極，形成於第2電荷儲存膜上·，第4閘極，鄰接第3閘極 被形成：第1開關，用於設定第1閘極成爲浮置狀態；及 第2開關，用於設定第2閘極成爲浮置狀態。 【實施方式】 (第1實施形態） 圖1爲第1實施形態之非揮發性半導體記憶裝置之方 塊圖。於圖1之非揮發性半導體記憶裝置，係由以下構 成：控制電路1，輸出入電路2，位址緩衝器3，行解碼器 4 ’列解碼器5 ’核對感測放大器電路6，高速讀出感測放 大器電路7，寫入電路8，記憶格陣列9，及電源電路1 〇 等。控制電路1，係暫時儲存由連接對象之微電腦等主機 被輸入的控制用信號，進行動作邏輯之控制。又，如後述 說明’控制電路1，係進行記憶格陣列9內之記憶格之閘 極電位之控制。於輸出入電路2被進行，由記憶格陣列9 -10- 200923947 讀出或寫入記億格陣列9的資料、程式資料等各種之輸出 入。位址緩衝器3，係暫時儲存由外部被輸入的位址。 於位址緩衝器3，分別被連接行解碼器4及列解碼器 5。行解碼器4，係進行由位址緩衝器3被輸出之行位址之 解碼。列解碼器5，係進行由位址緩衝器3被輸出之列位 址之解碼。核對感測放大器電路6，係抹除/寫入核對用 的感測放大器，高速讀出感測放大器電路7，係資料讀出 時使用的讀出用感測放大器。寫入電路8，係閂鎖介由輸 出入電路2被輸入的寫入資料，進行資料之寫入控制。電 源電路1 0係由以下等構成：電壓產生電路，用於產生資 料寫入或抹除、核對時使用之各種電壓；及電流調整電路 11，用於產生任意電壓値而供給至寫入電路。 記憶格陣列9，其之記憶之最小單位之記憶格以陣列 狀被規則排列，圖2爲設於記憶格陣列9之記憶格斷面 圖。該記憶格，係於半導體基板1 〇〇上分開形成：進行記 憶動作的閘極1 〇 1 ( MG )(記憶閘極），與進行格之選擇 用的閘極1 02 ( CG )(選擇閘極、控制閘極）。記憶閘極 之閘極絕緣膜爲，以2個氧化矽膜1 0 3、氧化矽膜1 04挾 持電荷儲存膜、亦即氮化矽膜1 0 5的構造，成爲所謂 MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor)構 造，對氮化矽膜1 〇 5進行電荷之注入/放出而進行記憶動 作。又，記憶閘極與選擇閘極係於記億格陣列9內平行配 置，兩閘極間之容量變大，由記憶閘極看到之選擇閘極之 容量耦合比例如（容量耦合比：0.8 )爲較大的構造。 -11 - 200923947 1 06、1 07分別爲記憶格之擴散層。 以下說明本記憶格基本動作之（1 )寫入，（2 )抹 除，（3)讀出之3個動作。又’本說明書中設定使電荷 儲存膜內增加電荷的動作爲寫入動作，減少電荷的動作爲 抹除動作。又，於第1實施形態中說明以η通道型MOS 形成的記憶格，但原理上以Ρ通道型Μ 0 S亦可同樣形 成。 (1 )於寫入動作時，對記憶閘極側擴散層1 〇 6供給 正電位（4.5V )，對選擇閘極側擴散層107供給和基板相 同之接地電位。對記憶閘極1 0 1施加高的閘極過驅動電壓 (1 ο V )，而設定記憶閘極下之通道爲ο Ν狀態。其中， 選擇閘極102之電位取用較臨限値高例如oj〜〇.2V之値 而設定爲◦ Ν狀態。於該電壓條件下，於記憶閘極與選擇 閘極間之下的通道區域產生強電場，產生多的熱電子。使 產生的熱電子之一部分注入記憶閘極側而進行寫入，通常 稱此現象爲源極側源極側注 入（SSI ， Source Side
Inj ection ) 〇 (2 )於抹除動作時，係對記億閘極（閘極丨〇丨）供給 負電位（-6V )，對記憶閘極側擴散層1 06供給正電位 (6V ) ’在擴散層端部之記憶閘極與擴散層擴散層1 〇6重 疊之區域產生強反轉’而產生帶對帶穿隧現象，可產生電 洞。於該記憶格，產生之電洞朝通道方向被加速，被記憶 閘極之偏壓引導注入氮化矽膜1 05中而被進行抹除動作。 亦即’使熱電子注入而上升的記憶閘極之臨限値，藉由電 -12- 200923947 洞注入而下降，據以進行抹除。 (3 )於讀出動作時，係對選擇閘極側擴散層1 〇7供 給正電位（1.5V )，對選擇閘極 102供給正電位 (1 · 5 V )，而設定選擇閘極下之通道爲ON狀態。於此狀 態下，施加可以辨識寫入/抹除狀態被供給之記憶閘極臨 限値差的適當之記憶閘極電位（例如〇V )，如此則可設 定，於寫入狀態下，電流流入記憶閘極之通道，於抹除狀 態下，電流幾乎不流入記憶閘極之通道。因此，藉由流入 記憶閘極之通道的電流量，可以辨識記憶格之寫入/抹除 狀態。 圖3表示圖1之記憶格陣列9 ( MCA )，爲第1實施 形態之陣列構成中，表示記憶閘極與鄰接記憶閘極間之連 接區域之一部分上面圖。於記憶格陣列MCA內，圖2所 示記憶閘極MG與選擇閘極CG被規則配列，彼等記憶閘 極M G與選擇閘極C G對多數記憶格成爲共通閘極。又， 於記憶格陣列9(MCA)內設置：開關電晶體A(SW: A)區域，可連接/切斷記憶閘極MG與行解碼器4:與 開關電晶體B(SW: B)區域，可連接/切斷記億閘極 MG彼此。又，藉由設定開關電晶體A ( SW : A )區域之 開關電晶體爲〇 F F狀態，可設定記憶閘極M G成爲浮置狀 態。於圖3之陣列構成中，記憶閘極M G 1〜M G 8分別被 連接於金屬配線Μ 1〜Μ 8，記憶閘極M G係每隔8條藉由 接觸點（contact )及金屬配線Ml〜Μ8互相電連接。又， 被連接之記憶閘極MG可藉由1個金屬配線之電位加以控 -13- 200923947 制。本說明書中稱該1個金屬配線爲1系統。於圖3，爲 8系統構成之例，各個配線連接於每隔8個之記憶閘極 MG。彼等8系統之配線Μ 1〜Μ8可分別獨立控制其之電 壓。另外’關於選擇閘極CG可依每一格分別獨立進行電 位控制。 圖4爲開關電晶體A(SW: Α)之等效電路圖。金屬 配線Μ 1〜Μ 8爲’分別連接於圖3之系統1〜8之記憶閘 極M G 1〜M G 8的配線。於圖4之金屬配線μ 1〜Μ 8分別 配開關電晶體，可電連接或切斷圖3之記憶閘極MG1〜 M G8與行解碼器4之間。又，各個開關電晶體之閘極被連 接於配線S W : A 1〜S W : A 8，可獨立控制。例如控制記憶 閘極M G1的系統1 ’係藉由開關電晶體a〗（連接於配線 SW: A1的開關電晶體）之ΟΝ/OFF，被控制成爲通電/ 浮置狀態。 圖5爲開關電晶體B(SW: B)之等效電路圖。金屬 配線Μ 1〜M8爲，分別連接於圖3之金屬配線μ 1〜M8的 配線。金屬配線Μ1與金屬配線Μ2，係介由電晶體之源 極.汲極被連接的構成’如圖所示，金屬配線M2與金屬 配線M3、金屬配線M3與金屬配線Μ4、金屬配線Μ4與 金屬配線Μ5、金屬配線Μ5與金屬配線Μ6、金屬配線 Μ6與金屬配線Μ7、金屬配線Μ7與金屬配線Μ8、金屬 配線Μ8與金屬配線Μ 1 ’係分別藉由不同電晶體被連接。 依據該構成’例如記憶閘極MG 1與記憶閘極MG2可藉由 電晶體之ON / OFF動作被電連接或切斷。又，個別電晶 -14- 200923947 體之閘極，爲控制電晶體之ON/ OFF動作而如圖所示， 被電連接於個別之配線SW : B1〜SW : B8。又，於記憶格 陣列MCA內圖示抹除方塊EB，本說明書中，由1組記憶 閘極MG1〜記憶閘極MG8構成抹除方塊。 圖6表示第1實施形態之非揮發性半導體記億裝置之 抹除動作時序圖之一部分。圖7〜11表示抹除動作之說明 圖面。抹除對象之記憶格，係包含記憶閘極MG 1的記憶 格，或包含記憶閘極MG2的記憶格。本說明書中「減 壓」，在電壓値爲負時表示由絕對値小之値變化爲絕對値 大之値。又，本說明書之實施形態中，未特別限定時，對 記憶閘極、選擇閘極之電位供給及各種開關電晶體之ON /OFF動作，係藉由如圖1所示控制電路1之動作被進 行。 爲使如圖6所示時序之位置明確化，首先簡單說明圖 7如下，圖7表示，相對於圖3之記憶閘極M G及選擇閘 極CG之延伸區域的延伸方向，垂直方向之基本之斷面圖 之一部分。於圖 7表示記憶閘極M G 1〜M G 3、選擇閘極 CG1〜CG3。於圖7，以記憶閘極MG、選擇閘極CG1構成 圖2所示1個記憶格。S及D分別表示記憶格之源極區域 與汲極區域，爲擴散層。又，於圖7，爲方便亦圖示圖3 之開關電晶體Α及Β被配置的電晶體SW:A1(A1)〜 SW ： A3 (A3) 、SW ： Β 1 ( Β1 )〜SW: B7(B7) 〜SW: Β 8 ( Β 8 )。又，電晶體之符號係使用和配線同一符號。圖 6表示圖7〜圖1 1爲止的抹除動作全體之時間流程之動作 -15- 200923947 波形圖，關於各時序之記憶格之電極連接關係則於圖7〜 圖1 1說明。 首先，於時刻to，記億格側之擴散層（汲極區域D ) 被施加6V，選擇閘極側之擴散層（源極區域S )被施加 2V。分別控制記憶閘極MG1與記憶閘極MG2成爲通電/ 浮置狀態的開關電晶體 A1 ( SW : A1 )及 A2 ( SW : A2 )，係處於ON狀態，個別之記憶閘極MG1、MG2與 行解碼器成爲通電狀態，而且於兩閘極被施加抹除時之電 壓Ve (例如_ 4.8V )。和記憶閘極MG1、MG2鄰接之選 擇閘極C G1、C G2被施加1 . 5 V之電壓。又，連接記憶閘 極MG1與記憶閘極MG2的開關電晶體B8 ( SW : B8 )係 處於OFF狀態。又，於上述電壓施加條件，相對於選擇閘 極被施加之電壓，選擇閘極側之擴散層被施加的電壓較 高，因此包含選擇閘極的電晶體成爲OFF狀態（圖7 )。 之後，於時刻tl，設定開關電晶體A1 ( SW : A1 )爲 OFF狀態，設定記憶閘極MG 1爲浮置狀態（圖8 )。 於時刻t2，設定施加於選擇閘極CG1之電壓爲0V 時，記憶閘極 MG 1之電極電位會對應於容量耦合比 (0 · 8 )與選擇閘極電壓變化（1 · 5 V )而被減壓（減壓 分’·〇·8χ1·5=1·2ν)(圖 9)。 如上述說明，藉由利用記憶閘極MG 1與選擇閘極 CG1之容量耦合，習知抹除時之電壓Ve需要例如一 6V的 抹除動作，可以將其設定爲例如- 4 · 8 V，可縮小負電壓產 生用之充電泵電路之面積。亦即，即使在對記憶閘極施加 -16- 200923947 抹除電壓的抹除動作中，藉由實施上述發明可減少晶片面 積。 以下說明記憶閘極mg ( MG2 )之電壓下降爲負側的 方法。 於時刻t3，設定開關電晶體A2 ( SW : A2 )爲OFF狀 態，設定記憶閘極MG2爲浮置狀態，於時刻t4，連接記 憶閘極MG1與記憶閘極MG2的開關電晶體B8 ( SW : B 8 )被設爲ON狀態，如此則，記憶閘極MG 1與記憶閘 極MG2被連接，可分享記憶閘極MG1與記憶閘極MG2內 儲存之充電荷。此時，爲使兩閘極間之電極電位成爲等電 位而被分享充電荷，記憶閘極MG2之電極電位，係由初 期之施加電壓Ve減去時刻t2之動作所產生減壓分之一半 (1.2 + 2= 0.6V)，而成爲（Ve— 0.6V)(圖 10)。 之後，於時刻15 ’設定開關電晶體B 8 ( S W : B 8 )爲 OFF狀態，切斷記憶閘極MG 1與記憶閘極MG2之電連 接，於時刻t6，設定施加於選擇閘極CG2之電壓爲0V。 如此則，記憶閘極MG2之電極電位會對應於容量耦合比 (〇_8 )與選擇閘極電壓變化（1.5V )而被減壓（減壓 分：0_8xl.5= 1.2V)，而成爲（Ve— 1.8V)(圖 11)。 如此則，藉由共享充電荷之動作’以及利用容量耦合，可 實現（容量耦合比）X (選擇閘極電壓變化）引起之電壓 變化量以上的電位變化。藉由使用此一技術，更能縮小負 電壓產生用之充電泵電路之面積。 於第1實施形態之記憶格陣列’記憶閘極MG被控制 -17- 200923947 爲8系統，因此於圖6之時序圖所示之後，藉由同 對記憶閘極MG3〜MG8重複進行記憶閘極間之電 工程、記憶閘極之浮置狀態工程、以及利用和鄰接 極間之容量耦合比的減壓，可以大幅減壓至負側。 8系統全部所連接之記憶格重複進行上述動作時’ 極MG8與記憶閘極MG 1間之電荷共享可爲任意， 少7次之電荷共享工程、7次之記憶閘極之浮置 程、以及8次之減壓工程。 藉由使用上述時序進行抹除動作，即使縮小負 生用充電泵電路之產生電壓位準時，亦可設爲高的 極電位。結果，可縮小充電泵電路之規模，可縮小 積。 又，將產生電壓位準設爲〇時，負電壓產生用 電路無須設於記憶格存在之記憶格陣列區域外側’ 負電壓產生用充電泵電路面積分之晶片面積。 又，即使在進行電荷共享前之t2爲止之動作 除電壓之設定例如於記憶閘極設爲例如- 1.2 V時’ 產生電壓位準設爲ον，如此則，可於記憶閘極 1.2V，和上述同樣，無須負電壓產生用充電泵電路 小負電壓產生用充電泵電路面積分之晶片面積° 亦即，於上述發明，使記億格陣列區域外側存 電壓產生用充電泵電路之功能之一部分或全部’由 陣列區域內存在之記憶格來擔當，依此而可縮小 積。 樣時序 荷共享 選擇閘 例如對 記憶閘 需要至 狀態工 電壓產 記憶閘 晶片面 充電栗 可縮小 ，將抹 藉由將 產生— ，可縮 在之負 記憶格 晶片面 -18- 200923947 本發明第1實施形態，記憶閘極與選擇閘極間係介由 薄的絕緣膜被配置之分裂閘極型記億格，容量耦合比爲 0.8之極大，可有效使負電壓朝負側減壓。亦即，於分裂 閘極型記憶格，只要是同一電壓變化量，容量耦合比會較 大，因此可藉由1次減壓動作增大減壓幅度。另外，如其 他實施形態所示，不限定於分裂閘極型記憶格，於單一閘 極型記憶格藉由微細化使鄰接記憶閘極間之閘極間隔變短 時，可以獲得高的容量耦合比，因此可獲得上述效果。 又，如本發明第1實施形態所示，於分裂閘極型記憶 格，於抹除動作，選擇閘極正下方之通道成爲OFF狀態， 但源極·汲極間會流通不想要的OFF漏電流。此情況下， 藉由記憶閘極減壓時之動作、亦即選擇閘極由1 .5 V減壓 至0V，可以成爲更強之OFF狀態，可減少OFF漏電流。 又，於本發明第1實施形態之時序中，在重複電荷共 享之每一次，記憶閘極之電極電位被減壓，因此記億閘極 MG8之電極電位可以被大幅減壓，可以進行更高速抹除。 又，適當設定初期施加於記憶閘極之V e，則使用減壓中 途階段之記憶閘極MG1〜MG7之電極電位亦可進行抹 除，適用於例如設定記憶閘極MG 1〜MG8爲抹除方塊等 之方塊單位（或多數方塊構成之區塊單位）之抹除。換言 之，一度被減壓之負電位被利用於其他記憶格之抹除，再 重複進行減壓，如此則能實現可以快速抹除之利用大的負 電壓之抹除動作，以記憶閘極M G 1〜M G 8之8系統構成1 個記憶區塊時，可以有效快速抹除該記億區塊內之全部記 -19- 200923947 憶格。亦即，可以有效快速設定1個記憶區塊內之全部記 憶格成爲抹除狀態。 又，於本第丨實施形態之時序說明，設定開關電晶體 A1 ( SW : A1 )爲 OFF狀態後，設定開關電晶體 A2 (SW : A2 )爲OFF狀態之例，但未必一定依該順序進 行，例如設定開關電晶體A1 ( SW : A1 )爲OFF狀態之同 時，設定開關電晶體A2 ( SW : A2 )爲OFF狀態亦可。換 言之，於本第1實施形態，在鄰接之選擇閘極之電位被減 壓時，記憶閘極成爲浮置狀態即可，因此，在選擇閘極被 減壓之前，鄰接之記億閘極成爲浮置狀態即可。例如，同 時設定開關電晶體 A1 (SW: A1)與開關電晶體 A2 (SW : A2 )爲OFF狀態時，不必分隔圖4之開關電晶體 之閘極，可使用共通閘極。如此則，可減少閘極數目，可 減少開關電晶體區域之面積。又，不限定於開關電晶體 A1 ( SW : A1 )與開關電晶體A2 ( SW : A2 )，針對開關 電晶體A1 (SW: A1)〜開關電晶體A8(SW: A8)全部 均可使用共通閘極。如此則，更可減少開關電晶體區域之 面積。 又，如圖4所示，針對金屬配線Μ 1〜Μ 8分別設置獨 立的開關電晶體A 1 ( S W : A 1 )〜開關電晶體A 8 ( S W : A8)，在記憶閘極成爲浮置狀態期間’可對其他記憶閘極 供給電位。因此，即使已經成爲浮置狀態而被減壓的記憶 閘極（例如記憶閘極MG 1 )，在其他記憶閘極（例如記億 閘極MG2 )成爲浮置狀態期間，藉由將記憶閘極MG 1連 -20- 200923947 接於外部之電壓產生用電路可使回復初期之電壓Ve，再 度使鄰接選擇閘極CG1升壓，再度設定記憶閘極MG1爲 浮置狀態，減壓選擇閘極CG1，可以再度產生較電壓Ve 低之電壓。藉由此一動作，例如開關電晶體 A1 ( S W : A1)〜開關電晶體A8(SW: A8)具有共通閘極時，一度 設定開關電晶體A1 ( SW : A1 )〜開關電晶體A8 ( SW ·· A8 )之開關爲OFF狀態，設定記憶閘極MG1〜MG8全部 爲浮置狀態，由系統1進行減壓動作及電荷共享動作時， 至系統8爲止進行減壓動作時，於系統8不存在次一充電 之系統，因此無法進行其以上之減壓動作及電荷共享動 作。但是，於記憶閘極之各個設置設定浮置狀態用的開關 電晶體時，即使至系統8爲止進行減壓動作，接著可以和 其他系統（例如系統1 )進行電荷共享及減壓動作，可以 重複減壓動作，可以產生更低之負電壓。 如上述說明，於第1實施形態中，特別於記憶閘極藉 由設置設定記憶閘極之電位成爲浮置狀態用的開關電晶 體，可以設定記憶閘極之電位成爲浮置狀態，可以進行上 述減壓動作。因此，可縮小負電壓產生用充電泵電路之面 積，可縮小晶片面積。 又，如上述說明，於第1實施形態中，於記憶閘極之 各個設置設定記憶閘極之電位成爲浮置狀態用的開關，因 此，除上述效果以外，不限定於系統數目，可以重複減壓 及電荷共享動作。因此，藉由重複幾次之減壓動作，可以 獲得更大的減壓效果，更可以縮小負電壓產生用充電泵電 -21 - 200923947 路之面積。 又，如上述說明，於第1實施形態中，於記憶閘極之 間設置電連接（或電切斷）記憶閘極彼此的開關電晶體 B1 (SW: B1)〜開關電晶體B8(SW: B8 )，因此，可 於記憶閘極之間進行電荷共享動作，藉由組合減壓動作’ 可以產生大的負電壓，和上述同樣，可以縮小負電壓產生 用充電泵電路之面積。 又，和記憶1位元之情況比較，1個記憶格記憶2位 元以上資訊時，須取得較大的臨限値之窗口（ window )寬 度。以同一時間抹除較大的臨限値窗口寬度時，需要更高 的抹除施加電壓。依據本發明，對同樣的電源電路可獲得 更大的抹除電壓，因此極適用於多値記憶格之抹除動作。 又，上述說明係關於藉由減壓閘極電位來緩和抹除時 之充電泵產生電壓。作爲以下另一發明，係使施加於選擇 閘極CG之電壓反而由0V變化爲1.5V，而可以進行記憶 閘極之閘極電位之升壓。使升壓後之閘極電位於記憶閘極 間進行電荷共享，藉由容量耦合而朝正側升壓，可以產生 (容量耦合比）X (選擇閘極電壓變化）引起之電壓變化 量以上之電位變化，不限定於負電壓，可縮小例如寫入時 之充電泵電路之產生電壓位準。於此情況下，藉由使用8 系統控制之記憶閘極重複進行電荷共享與升壓動作，如此 則，可以有效快速設定記憶區塊內之全體記憶格爲寫入狀 能。 -22- 200923947 (第2實施形態） 第2實施形態之記憶格及陣列構成係和第1實施形態 相同，使用閘極升壓（或減壓）所要電極電位之時序不 同。 圖1 2爲第2實施形態之非揮發性半導體記憶裝置之 抹除動作時序圖之一部分。其和第1實施形態之圖6所示 時序之不同在於，圖6係使用和選擇閘極CG1之間的容量 耦合比變化記憶閘極M G 1之電位之後’進行和記憶閘極 MG2之電荷共享，相對於此，於圖12則針對記憶閘極 M G 2以外之7系統（記憶閘極M G 1、記億閘極M G 3〜 MG8)之電極電位，使用其分別鄰接之選擇閘極CG1、 C G 3〜C G 8同時使變化後，同時設定開關電晶體Β 1 (SW : Β1 )〜開關電晶體Β8 ( SW : Β8 )之開關爲ON狀 態，而進行電荷共享。 藉由電荷共享，電極電位使用等電位，8系統同時進 行電荷共享，則記憶閘極MG2之電極電位成爲，被減壓 圖12之t2之動作所產生減壓分之7/8(亦即0·8χ1·5χ7 + 8 = 1 . 0 5 V )範圍內，可藉由較第1實施形態更短時序大幅 減壓電極電位。因此，和第1實施形態同樣，不僅可縮小 充電泵電路之規模，可縮小晶片面積，著眼於記憶閛極 MG2時，和第1實施形態比較可縮短抹除時間。 (第3實施形態） 第3實施形態之非揮發性半導體記憶裝置和第1實施 -23- 200923947 形態不同點在於，圖3所示，開關電晶體a ( S W B ( S W : B )之構成。 於第1實施形態’對8系統之記憶閘極MG 1〜 開關電晶體A ( SW : A ) 、B ( sw : B )分別被配 系統，但於第3實施形態’開關電晶體A ( S W : ^ 2系統，B(SW: B)成爲1系統。圖13、圖14分 設定圖3所示記億閘極爲通電/浮置狀態的開關電 區域，及連接選擇閘極與其他記憶閘極用的開關電 區域之等效電路圖。如圖13所示，開關電晶體Α1 A 1 )被連接具有8系統之記憶閘極之奇數號記憶閘 關電晶體A2 ( SW : A2 )被連接偶數號記億閘極。 圖14所示，開關電晶體B 1 ( S W : B 1 )成爲連接 接鄰接之記憶閘極MG用的開關。 圖1 5爲第3實施形態之非揮發性半導體記憶 抹除動作時序圖之—部分。又’圖16〜圖24爲抹 之說明圖。 首先，於時刻tO，記憶格側之擴散層（汲極區 被施加6V，選擇閘極側之擴散層（源極區域S ) 2V。分別控制奇數號記憶閘極MG ( 2n + 1 )與偶 憶閘極MG ( 2n )成爲通電/浮置狀態用的開關電J (SW : A1 )及 A2 ( SW : A2 )，係處於 ON 狀態， 成爲通電狀態，而且於兩閘極被施加抹除時之霄 (例如- 4.8V )。在和奇數號記憶閘極鄰接的選 CG ( 2n+ 1 )，及和偶數號記憶閘極鄰接的選擇聞
:A )、 'MG8， 置各8 L )成爲 別表示 晶體A 晶體B (SW ： 極，開 又，如 /不連 裝置之 除動作 域D ) 被施加 數號記 P日體A1 兩系統 ΐ壓 Ve 擇閘極 I極CG -24 - 200923947 (2η) ’被施加1.5V之電壓。又，開關電晶體B1 ( SW : B1 )係處於〇 F F狀態。又，於上述電壓施加條件，相對 於選擇閘極被施加之電壓，選擇閘極側之擴散層被施加的 電壓較高，因此選擇閘極成爲OFF狀態（圖1 6 )。 之後，於時刻tl，設定開關電晶體A1 ( SW : A1 )爲 OFF狀態，設定記憶閘極MG ( 2n + 1 )爲浮置狀態（圖 1 7 )。於時刻t2，設定施加於選擇閘極CG ( 2η + 1 )之電 壓爲〇V時，記憶閘極MG ( 2n + 1 )之電極電位會對應於 容量耦合比（0.8 )與選擇閘極電壓變化（1.5V )而被減 壓（減壓分：〇.8x1.5= 1.2V)(圖 18)。 於時刻t3，設定開關電晶體Α2 ( SW : Α2 )爲OFF狀 態，設定記憶閘極MG2 ( 2n )爲浮置狀態，於時刻t4，設 定開關電晶體B1 ( S W : B1 )爲ON狀態，如此則，可以 共享記憶閘極MG ( 2n + 1 )與記憶閘極MG2 ( 2n )內儲 存之充電荷。此時，充電荷被共享而使兩聞極間之電極電 位成爲等電位，因此記憶閘極M G ( 2 η )之電極電位成 爲，由初期之施加電壓Ve減去時刻t2之動作所產生減壓 分之一半（1.2 + 2= 0.6V)之値（Ve— 0.6V)(圖 19)。 之後，於時刻t5，設定開關電晶體B 1 ( S W : B 1 )爲 OFF狀態，切斷記憶閘極MG ( 2n + 1 )與記憶閘極MG2 (2n )之電連接，於時刻t6，設定開關電晶體A1 ( SW : A1 )爲ON狀態，對記憶閘極MG ( 2n + 1 )供給Ve之同 時，對選擇閘極C G ( 2 η + 1 )亦施加1 _ 5 V。 之後，於時刻t7，使選擇閘極CG ( 2η )下降至0V而 -25- 200923947 使記憶閘極MG2 ( 2η)之電極電位被減壓爲（Ve — 1.8V ) (圖21)。於時刻t8，設定開關電晶體A1 (SW: A1)爲 ◦FF狀態，設定記憶閘極MG ( 2n + 1 )爲浮置狀態之後， 於時刻t9，設定開關電晶體Β 1 ( S W : Β 1 )爲ON狀態， 如此則，可以共享記憶閘極MG ( 2n + 1 )與記億閘極 MG2 ( 2η)中之充電荷。此時，記億閘極MG2 ( 2η)與記 億閘極 MG(2n+l)之電位成爲（Ve—0.9V)(圖 22 )。 之後，於時刻tl 0，設定開關電晶體Β 1 ( SW : Β 1 ) 爲〇FF狀態，切斷記憶閘極MG ( 2n + 1 )與記憶閘極 MG2 ( 2n )之電連接，於時刻tl 1，設定開關電晶體A2 (SW : A2 )爲ON狀態，對記憶閘極MG ( 2η)供給Ve 之同時，對選擇閘極CG ( 2n )亦施加1 .5V (圖23 )。 之後，於時刻tl2，使選擇閘極CG ( 2n+ 1 )下降爲 〇v而使記憶閘極MG2(2n+l)之電極電位被減壓爲（Ve -2.1 V )(圖24)，可實現（容量耦合比）x(選擇閘極 電壓變化）以上的電位變化。 以下藉由同樣時序，於記憶閘極MG ( 2n + 1 )與記憶 閘極M G 2 ( 2 η )之間重複進行電荷共享與減壓，則可以大 幅減壓。因此，和第1、第2實施形態同樣’能縮小充電 泵電路之規模，能縮小晶片之面積。又’和第1實施形態 比較，開關電晶體之閘極可以被奇數號與偶數號共有’可 縮小開關電晶體之佔有區域，相較於第1實施形態’更能 縮小晶片之面積。 -26- 200923947 又，和第1實施形態同樣，適合例如以記 〜MG8爲抹除方塊（block)的方塊單位（或 成之區塊（mat )單位）之抹除。 又，藉由反向變化施加於選擇閘極C G之 升壓記憶閘極MG之電極電位，藉由升壓之電 縮小例如寫入時之充電泵電路之產生電壓位準 片面積。 (第4實施形態） 第4實施形態之非揮發性半導體記憶裝置 係如圖2 5所示，於選擇閘極CG之兩側配 MG，成爲所謂雙MONOS。本記憶格，係於矽: 形成擴散層406A及406B，記憶動作用的閘棺 憶閘極MG ) 、40 1 B (記億閘極MG )、與進 的閘極402 (選擇閘極CG )被分開形成。和第 施形態同樣，藉由對氧化矽膜403與氧化矽膜 氮化矽膜405注入/放出電荷，而加以進行記 第4實施形態，係同樣使用2個記憶閘極MG 荷共享與利用C G之減壓，而大幅進行記憶閘 位之減壓，不同點爲，使用記憶閘極MG進行 電極電位之升壓（及減壓），而大幅變化電位 圖2 6爲第4實施形態之陣列構成中，記 接記憶閘極間之連接區域之一部分上面圖。圖 別爲設定圖26所示記億閘極MG爲通電/浮 憶閘極M G 1 多數方塊構 電壓，可以 極電位，可 ，可縮小晶 之記憶格， 置記憶閘極 基板400上 i 401Α (記 行格之選擇 1〜第3實 404挾持的 憶動作。於 重複進行電 極之電極電 選擇閘極之 〇 憶閘極與鄰 27〜29分 置狀態的開 -27- 200923947 關電晶體A ( S W : A )區域，及將記憶閘極MG與其他記 憶閘極MG連接用的開關電晶體B ( S W : B )區域、及設 定選擇閘極CG爲通電/浮置狀態的開關電晶體C ( SW : C )區域之等效電路圖。 如圖27所示，藉由開關電晶體A1 ( SW : A1 )〜開 關電晶體A8 ( SW : A8 )，可以分別獨立設定金屬配線 Μ 1〜Μ 8 (金屬配線Μ 1〜Μ 8係被連接於記憶閘極M G 1〜 MG8 (未圖示））爲通電/浮置狀態。又，如圖28所 示，開關電晶體Β 1 ( S W : Β1 )爲，設定個別鄰接之記憶 閘極MG成爲連接/非連接用的開關。圖29所示爲，設 定選擇閘極CG爲通電/浮置狀態的開關電晶體C ( SW : C)區域。如圖29所示，於開關電晶體C1(SW:C1)， 被連接具有8系統之記憶閘極之奇數號選擇閘極CG。 圖3 0爲第4實施形態之非揮發性半導體記憶裝置之 抹除動作時序圖之一部分。圖31〜36爲抹除動作說明 圖。其中之例說明藉由記憶閘極MG2與記憶閘極MG3之 間的電荷共享而進行電極電位之減壓。圖30之DL爲擴散 層。 首先，於時刻tO，擴散層DL被施加6V。分別控制記 億閘極MG 1〜MG4成爲通電/浮置狀態的開關電晶體A】 (SW : A1 )〜A4 ( SW : A4 )，係處於ON狀態，記憶鬧 極MG1〜MG4被施加抹除時之電壓Ve (例如- 4.8V)。 開關電晶體Cl ( SW : C1 )及開關電晶體C2 ( SW : C2)，係處於ON狀態’於選擇閘極CG1及選擇閘極CG2 -28- 200923947 被施加1.5V之電壓。又，開關電晶體B1 ( SW : B1 )係 處於OFF狀態（圖31)。 之後’於時刻11，設定開關電晶體C1 ( S W : C1 )及 開關電晶體C 2 ( S W : C 2 )爲◦ F F狀態，設定選擇閘極 CGI、CG2爲浮置狀態。之後，於時刻t2，對記憶閘極 M G 1與記憶閘極M G 4施加大於V e的電壓V p (例如 10V ) °此時，選擇閘極cG之電極電位會對應於，由選 擇鬧極CG看到的其與記憶閘極MG之間的容量耦合比 (例如0 _ 1 )與記憶閘極M 〇 1及記憶閘極M G 4之電位變 化（1.5V)而被升壓爲（u+ojxcvp—ve))(圖 32)。之後’於時刻t3，設定開關電晶體A2 ( SW : A2) 爲OFF狀態’設定記憶閘極M(}2爲浮置狀態。於時刻 t4 ’設定開關電晶體C 1 ( S W : C1 )爲ON狀態，設定選 擇閘極C G 1爲通電狀態（1 · 5 v )，於時刻15，對選擇閘 極CG1施加0V。此時，受到選擇閘極CG1之電位變化， 記憶閘極MG2被減壓爲（Ve-0.8x(1.5+0.1x(Vp — V〇 ))(圖3 3 )。之後，於時刻t6，設定開關電晶體 Cl ( sw : C1 )爲OFF狀態，設定選擇閘極CG1爲浮置狀 態’於時刻t7，對記憶閘極MG 1施加Ve時，藉由容量耦 合使選擇閘極CG1之電位成爲（0.1x(Ve— Vp))，受 其影響而使記憶閘極MG2之電極電位被減壓爲（Ve- 0.8 X ( 1.5+ 0.1 X ( Vp - Ve ) ) + 0.8 x 0.1 x ( V e - V p ))(圖 34 )。 之後，於時刻t8，設定開關電晶體A3 ( SW : A3 )爲 -29- 200923947 〇 F F狀態’設定記憶閘極M G 3爲浮置 t9，設定開關電晶體B1 ( SW : B1 )爲 鬧極MG2與記憶閘極MG3間之充電荷 兩記憶鬧極M G成爲同電位而被進行電 + 0.5χ ( — 〇·8χ ( 1.5 + O.lx ( Vp — Ve) -Vp ))(圖 35)。 之後，於時刻11 0，設定開關電晶 爲Ο F F狀態’切斷記憶閘極M G 2與記'丨 連接之後，於時刻、1 1 ’設定開關電晶 爲ON狀態’設定選擇閘極CG2爲通電 時刻11 2，對選擇閘極c G2施加0 V。A 設定開關電晶體C2 ( SW : C2)爲0FF 極CG2爲浮置狀態’於時刻114 ’對証 Ve時，藉由容量稱合使選擇閘極CG2 (Ve- Vp))，受其影響而使記憶閘極 被減壓爲 Ve—〇.4x( ^5+0.^( Vp — (Ve — Vp) + 0.8x ( — 1.5 + 〇.2x ( 36 )。和第1〜第3實施形態同樣’可 奉禹合比）X(選擇聞極電壓變化）以上之 又，時刻114之後，藉由同樣時序 與記憶閘極M G3之間重複進行電荷共 實現大幅減壓。因此’和第1〜第3實 小充電泵電路之規模，可縮小晶片面積 又，和第1實施形態同樣’適合例 狀態之後’於時刻 ON狀態’使記憶 被共享。如此則， 荷共享，成爲（Ve )+0.8x〇.lx(ve 體 B1 ( SW : B1 ) 意閘極M G 3間之電 體 C2 ( SW : C2) 狀態（1.5V) ’於 L後，於時刻11 3 ’ 狀態，設定選擇閘 丨憶閘極MG4施加 之電位成爲（〇 · 1 X MG3之電極電位 Ve) ) +0.4x0.lx Ve - Vp ))(圖 達成習知之（容量 .電位變化。 ，於記憶閘極MG2 享與減壓，而可以 施形態同樣，可縮 〇 如以記憶閘極MG1 -30- 200923947 〜MG8爲抹除方塊的方塊單位（或多數方塊構成之區塊 (mat)單位）之抹除。 又，藉由反向由0V至1_5V變化施加於選擇閘極CG 之電壓，可以升壓記億閘極MG之電極電位，藉由升壓之 電極電位，可縮小例如寫入時之充電栗電路之產生電壓位 準，可縮小晶片面積。 (第5實施形態） 於之前的實施形態，係使用和同一記憶格內存在的閘 極間之容量耦合的實施形態，於以下第5實施形態，使用 和鄰接字元線WL間之容量耦合的方法，亦可獲得同樣效 果。以下詳細說明之。 第5實施形態之非揮發性半導體記憶裝置，係所謂 NAND快閃記憶體，其之記憶格之電荷記憶節點爲浮置閘 極（FG、FG1〜FG4 )，於該浮置閘極上部配置成爲字元 線WL的選擇閘極，而且記憶格彼此被串接構成陣列。 圖3 7爲第5實施形態之陣列構成中，記億閘極與鄰 接記憶閘極間之連接區域之一部分上面圖。圖3 8〜3 9分 別爲設定圖3 7之字元線WL爲通電/浮置狀態的開關電 晶體A(SW: A)區域，及將字元線WL連接於其他字元 線WL用的開關電晶體B ( SW : B )區域之等效電路圖。 如圖3 8所示，藉由開關電晶體A1 ( S W : A1 )〜開 關電晶體 A8 ( SW : A8 )，可以分別獨立設定構成NAND 字符串（string)之字元線 WL1〜WL8爲通電/浮置狀 -31 - 200923947 態。又，如圖3 9所示，開關電晶體B1 ( S W : B1 )〜B8 (SW : B8 )爲開關，用於控制字串內之字元線WL使每 隔1條成爲鄰接/非連接。 圖40爲第5實施形態之非揮發性半導體記憶裝置之 抹除動作時序圖之一部分。圖41〜45爲抹除動作說明 圖。此例說明使字元線WL1與字元線WL3間之充電荷被 共享，而進行WL1之電極電位之減壓。 首先，於時刻t0，於擴散層DL被施加0V。開關電晶 體A1 (SW: A1)〜A4(SW: A4)(於圖40僅圖示開關 電晶體A 1 ( S W : A1 )與開關電晶體A2 ( S W : A2 ))係 處於Ο N狀態，字元線W L 1〜W L 4爲通電狀態，於字元線 WL1、WL3被施加NAND之抹除電壓程度之負電壓Ve， 於字元線WL2、WL4被施加浮置閘極FG2、FG4不致於引 起寫入之程度之正電壓VI。字元線WL1與字元線WL3之 連接用的開關電晶體B2 ( SW : B2 )係處於OFF狀態（圖 41 )。於時刻tl，設定開關電晶體A3 ( SW : A3 )爲OFF 狀態，設定字元線WL3爲浮置狀態（圖42 )。於時刻 t2，於字元線WL4被施加Ve時，字元線WL3之電極電 位，會對應於容量耦合比（例如〇. 1 )與字元線WL4之電 位變化（Ve — VI)而被減壓（減壓分：〇.lx(Ve — VI ))(圖 43 )。 於時刻t3，設定開關電晶體A1 ( SW : A1 )爲OFF狀 態，設定字元線WL 1爲浮置狀態。於時刻t4 ’設定字元 線WL1與字元線WL3之連接用開關電晶體B2 ( SW ·- -32- 200923947 B2 )爲ON狀態’使字元線WL1與字元線WL3內儲存之 充電荷被共享。此時，爲使兩閘極間之電極電位成爲等電 位而被分享充電荷，字元線WL1之電極電位，係由初期 之施加電壓Ve減去時刻t2之動作所產生減壓分之一半 (0.05x ( Ve - VI ),而成爲（Ve+0.05x(Ve— VI)) (圖 44)。 之後，於時刻t5，設定開關電晶體B2 ( SW : B2 )爲 OFF狀態，切斷字元線WL1與字元線WL3之電連接，於 時刻t6，設定施加於字元線WL2之電壓爲V e。如此則， 字元線 WL 1之電極電位會對應於容量耦合比與字元線 WL2之電壓變化被減壓，而成爲（Ve+0.15x(Ve — VI))(圖4 5 )，可實現（容量耦合比）X (字元線之電 壓變化）以上的電位變化。 又，於第5實施形態之記憶格陣列，記憶閘極被控制 爲8系統，因此於圖40之時序圖所示之後’藉由同樣時 序對字元線WL7、WL5、WL3、WL1重複進行電荷共享及 減壓，則可以‘實現大幅減壓。 又，和第1實施形態同樣，適合以方塊單位（或多數 方塊構成之區塊單位）之抹除。 又，於第5實施形態說明相當於字串單位8格之情 況，但增加字串單位之記憶格數時’亦可增加開關電晶體 數予以對應。 又，藉由反向變化鄰接字元線之施加電壓’可以升壓 記憶閘極之電位，藉由對擴散層施加禁止電壓’可以選擇 -33- 200923947 寫入/寫入禁止。藉由升壓之電極電位，可縮小例如寫入 時之充電栗電路之產生電壓位準，可縮小晶片面積。 (第6實施形態） 第6實施形態之非揮發性半導體記憶裝置之陣列配列 雖和第5實施形態相同，但記憶格之構成不同，係於矽基 板上成爲氧化矽膜等之穿遂膜/氮化矽膜等之電荷儲存膜 /氧化鋁等之方塊膜/氮化鉅等之閘極。 於浮置閘極型記憶格，亦藉由和第5實施形態完全相 同之時序可以進行選擇閘極之升壓或減壓，可縮小寫入或 抹除時之充電泵電路之產生電壓。結果，可縮小充電泵電 路之規模，可縮小晶片面積。 又，如圖4 6所示，亦可以適用在單一閘極型記憶格 之選擇閘極（字元線WL1〜WL4 )上，配置有升壓用電極 B G ( B G 1〜B G 4 )的記憶格。 又，本發明，除第1〜第6實施形態之記憶格以外， 亦可以適用在晶片內部產生較電源電壓高之電壓的非揮發 性半導體記憶裝置。另外，不限定於上述實施形態，在不 脫離其要旨情況下可做各種變更實施。例如第1〜第4實 施形態之中說明，使用氮化矽膜作爲電荷儲存膜的絕緣膜 陷阱型記憶格，但不限定於氮化矽膜，改用具有儲存電荷 功能的絕緣膜亦可獲得同樣效果。另外，電荷儲存膜不是 絕緣膜而構成爲矽等之導電膜亦可獲得同樣效果。反之， 於第5實施形態之中說明，使用矽膜等之導電膜作爲電荷 -34- 200923947 儲存膜的所謂浮置聞極型記憶格’但使用絕緣膜的絕緣膜 陷阱型記憶格亦可獲得同樣效果。 (第7實施形態）（選擇記憶方塊-非選擇記憶方塊間之 電荷共享） 第7實施形態與上述第3實施形態之不同爲’在第7 實施形態之中’於記憶格陣列內之非選擇記憶方塊使記憶、 閘極電壓減壓之後’進行和選擇記億方塊之記憶閘極之電 荷共享。亦即，在第3實施形態之中說明，1個被選擇之 選擇記憶方塊內存在的多數記憶閘極間之電荷共享’但在 第7實施形態之中說明’未被選擇之非選擇記憶方塊內存 在的記憶閘極、與被選擇之選擇記憶方塊內存在的記憶聞 極之間，亦進行電荷共享之例。 圖47爲圖1之記憶格陣列9之詳細構成例說明圖。 如圖4 7所示’記憶格陣列9具有2個記憶區塊13之構 成，1個記億區塊1 3由8個記憶方塊14構成。例如’在 位於記憶格陣列9左側的記憶區塊1 3 ’被形成記憶方塊 14(MB0〜MB7)，在位於記憶格陣列9右側的記憶區塊 13，被形成記億方塊14 ( MB8〜MB15)。 如圖1 3所示，於各記億方塊1 4，被配置多數金屬配 線Ml〜M8，被設置開關電晶體SW : A用於控制金屬配線 Μ 1〜M8之連接/非連接（浮置狀態）。另外，如圖1 4所 示’於各記憶方塊14被配置，分別連接於多數金屬配線 Ml〜Μ8的記憶閘極MG1〜MG8 ’互相鄰接的記憶聞極 -35- 200923947 MG1〜MG8可藉由開關電晶體SW: B設爲連接/非 接。 之後’如圖48所示’ 1個記憶區塊13具有8個記 方塊14(MB0〜MB7) ’1個記憶區塊13內存在之8個 憶方塊14(MB0〜MB7)，係藉由開關電晶體S W : D 連接。亦即’圖48以模式表示，圖47之1個記憶區塊 內之各記憶方塊14 ( ΜΒ0〜MB7 )之連接用開關電晶 S W : D，圖49表示記憶方塊14 ( ΜΒ0、MB 1 )之連接 開關電晶體SW: D之等效電路圖。如圖49所示，開關 晶體S W : D係由8系統之開關電晶體S W : D ( S W : D 1 D 8 )構成，例如於開關電晶體S W : D 1連接在各記憶方 (ΜΒ0〜MB7)被形成的金屬配線Ml彼此。又，如圖 所示，於開關電晶體SW:A(SW:A1〜A2)，係跨越 記憶方塊14 ( MB 0〜MB7 )以2系統被連接。其中，於 49雖未圖示，於各記憶方塊14 (ΜΒ0〜MB7)之各個亦 備開關電晶體S W : B。 以下說明此構成之多數記憶方塊間之電荷共享動作 圖5 0爲第7實施形態之非揮發性半導體記億裝置之抹 動作時序圖之一部分。但是一部分之動作係和如圖15 示第3實施形態之電荷共享動作重複，因此，於圖50 示非選擇記憶方塊（MB 1〜MB7 )中之記憶閘極之電位 壓與選擇記憶方塊（ΜΒ0 ) —非選擇記憶方塊（MB1 MB 7 )間之電荷共享動作。另外，於圖5 0所示流程中 係圖示被連接於圖49之金屬配線Ml的記憶閘極MG1 連 憶 記 被 13 體 用 電 塊 4 9 各 圖 具 〇 除 所 圖 減 之 -36- 200923947 電位之減壓。 首先，於時刻to，開關電晶體A1 ( SW : A1 )處於 ON狀態，由控制電路介由開關電晶體S W : A1對8個記 憶方塊14 ( ΜΒ0〜MB7 )施加Ve。亦即，於〗個選擇記 憶方塊（ΜΒ0 )之記憶閘極MG 1與其他7個非選擇記憶 方塊（MB 1〜MB7 )之記憶閘極MG1被施加Ve。又，於 時刻t0，於選擇記憶方塊（MB 0 )之控制閘極CG 1與非選 擇記憶方塊（MB 1〜MB 7 )之控制閘極C G 1被施加1 · 5 V 之電壓。於選擇記憶方塊（M B 0 )之源極S、汲極D分別 被施加2 V與6 V，於選擇記憶方塊（M B0 )之源極s、汲 極D被施加可進行抹除動作的電壓。另外’於非選擇記憶 方塊（MB1〜MB7)之源極S、汲極D分別被施加i.SV。 又，被配置於記憶方塊14(MB0~MB7)之各個的金屬配 線Ml之連接用開關電晶體SW : D1處於OFF狀態。 之後，於時刻11，藉由@制電路'設定開關電^體 S W : A 1爲0 F F狀態，設定選擇記憶方塊（M B 0 )之記憶 閘極MG 1與非選擇記憶方塊（MB 1〜MB 7 )之記憶閘極 MG1爲浮置狀態。 之後，於時刻t2，藉由控制電路使非選擇記憶方塊 (MB1〜MB7)之選擇閘極CG1由K5V下降至0V’則配 置於非選擇記憶方塊（Μ B 1 ~ MB 7 )之記憶閘極M G 1之電 位，會對應於容量耦合比（0 · 8 )與控制聞極C G 1之電壓 變化（1.5V)而被減壓（減壓分：〇.8xl.5= i.2V)。亦即 配置於非選擇記憶方塊（MB 1〜MB7 )之記憶閘極MG 1之 -37- 200923947 電位成爲Ve - 1.2V。 之後，於時刻t3，藉由控制電路設定開關電晶體 S W : D 1爲Ο N狀態。如此則，選擇記憶方塊（Μ B 0 )之 記憶閘極MG 1與非選擇記憶方塊（MB 1〜ΜΒ7 )之記憶閘 極MG1被電連接。亦即，非選擇記憶方塊（MB1〜MB7) 之記憶閘極M G 1儲存之充電荷’被供給至選擇記憶方塊 (Μ Β 0 )之記憶閘極M G 1而達成電荷共享。此時，以非 選擇記憶方塊（MB 1〜MB 7 )之記憶閘極MG 1與選擇記憶 方塊（Μ B 0 )之記憶閘極M G 1之電位成爲等電位而進行 電荷共享。因此，選擇記憶方塊（ΜΒ0 )之記憶閘極MG1 之電位，係由初期施加電壓Ve被減壓（減去）非選擇記 憶方塊（MB1〜MB7)之於時刻t2之動作產生之減壓分之 7/ 8 ( 1.2x7/ 8 )，而成爲（Ve—1.2x7/8)。 之後，於時刻t4，藉由控制電路設定開關電晶體 SW : D1爲OFF狀態，切斷選擇記憶方塊（ΜΒ0 )之記憶 閘極 MG 1與非選擇記憶方塊（MB 1〜MB7 )之記憶閘極 MG 1之電連接。如此則，於記憶格陣列9內之非選擇記憶 方塊（Μ Β 1〜Μ B 7 )進行施加於記億閘極M G 1之電壓之減 壓後，進行和選擇記憶方塊（MB 0 )之記憶閘極MG1間 之電荷共享，可以進行選擇記憶方塊（MB 0 )之記憶閘極 MG1之電壓之減壓。 之後，如第3實施形態之說明，進行選擇記憶方塊 (ΜΒ0 )內之記憶閘極MG1〜MG8間之電荷共享’可以進 行選擇記憶方塊（ΜΒ0 )內之記憶閘極MG1之抹除動 -38- 200923947 作。如上述說明，第7實施形態之特徵爲，進行2階段之 電荷共享之後進行抹除動作。亦即，如圖5 0之說明，於 選擇記憶方塊（MB 0 )之記憶閘極MG 1與非選擇記憶方 塊（MB1〜MB7)之記憶閘極MG1之間實施電荷共享，而 使選擇記億方塊（MBO )之記憶閘極MG1之電壓被減壓 後，如圖1 5所示第3實施形態之說明，於選擇記憶方塊 (Μ B 0 )內配置之記憶閘極M G 1〜M G 8間實施電荷共享。 此情況下，於圖1 5所示電荷共享之動作中，圖1 5所示時 刻t0之初期電位並非Ve，而由Ve被減壓成爲Ve— 1.2x7 / 8V。 藉由使用此一時序進行抹除動作，和第3實施形態比 較可以更減壓記憶閘極MG 1之電位。因此，即使減小負 電壓產生用充電泵電路之產生電壓位準時亦可設爲較高的 記憶閘極MG 1之電位。結果，可縮小充電泵電路規模， 可縮小晶片面積。亦即，藉由2階段之電荷共享動作，選 擇記憶方塊（ΜΒ0 )內之記憶閘極MG1之電位被充分減 壓’之後’可以減輕以充電泵電路使選擇記憶方塊 (MB0 )之記憶閘極MG1下降至抹除電壓之負擔。可以 減輕充電泵電路之負擔，因此，可縮小充電泵電路規模， 可縮小晶片面積。 又’第7實施形態之中，於選擇記憶方塊（ΜΒ0 )之 記憶閘極MG 1與非選擇記憶方塊（MB 1〜MB7 )之記憶閘 極MG1之間實施電荷共享，而使選擇記憶方塊（MB 0 ) 之記憶閘極MG 1之電壓被減壓後，如圖1 5所示第3實施 -39- 200923947 形態之說明，於選擇記憶方塊（MBO )內配置 MG1〜MG8間實施電荷共享。但是，僅藉由選 (MB0 )之記憶閘極 MG1與非選擇記億方 MB 7 )之記憶閘極MG 1之間的電荷共享，即 選擇記憶方塊（MB 0 )之記億閘極MG 1之減 不必要實施圖1 5所示第3實施形態說明之於 塊（MB0 )內配置之記憶閘極MG 1〜MG8間之 又，第7實施形態之中，針對選擇記憶方 配置之記憶閘極MG1實施2階段之電荷共享 作之時序不限定於此。例如針對選擇記憶方塊 置之記億閘極MG 1，實施和非選擇記憶方 MB7)之記憶閘極MG1之間的電荷共享之後 記憶方塊（MB0 )配置之記憶閘極MG2〜MG8 施和非選擇記憶方塊（MB 1〜MB 7 )之記憶擇 M G8之各個之間的電荷共享亦可。另外，針對 塊（ΜΒ0 )配置之記憶閘極MG1〜MG8之各個 和非選擇記憶方塊（MB 1〜MB 7 )之記憶閘極 之各個之間的電荷共享亦可。如此則，可縮短 時間。 於第7實施形態說明，爲實現抹除動作而 極之減壓，但例如爲實現寫入動作而進行記憶 時亦適用電荷共享動作。 第7實施形態之中’各記憶方塊內之E S W : B之構成，係設爲和第3實施形態同樣， 之記憶閘極 擇記憶方塊 塊（Μ B 1〜 可充分獲得 壓時，可以 選擇記憶方 電荷共享。 塊（ΜΒ0) ，但抹除動 (Μ Β 0 )配 塊（Μ Β 1〜 ，針對選擇 之各個，實 3極 M G 2〜 選擇記憶方 ，同時實施 MG 1 〜MG8 抹除動作之 進行記憶閘 閘極之升壓 靖關電晶體 但設爲和第 -40- 200923947 1實施形態或第2實施形態同樣之構成及動作亦可獲得同 樣效果。 (第8實施形態）（選擇記憶區塊-非選擇記憶區塊間之 電荷共享—選擇記憶方塊-非選擇記億方塊間之電荷共 享） 於第7實施形態說明，在同一記憶區塊內存在的選擇 記憶方塊與非選擇記憶方塊之間進行記憶閘極之電荷共享 及減壓，而使抹除電壓減壓之例。於第8實施形態則說 明，近一步於不同記憶區塊間實施電荷共享及減壓’近> 步減壓記憶閘極之電位而實施抹除動作之例。 第8實施形態之記憶格陣列9之構成係和圖47同 樣，第8實施形態之記憶格陣列9之構成及開關電晶體之 構成被圖示於圖51’其等效電路圖示於圖52。如圖51所 示，記億格陣列9具.有2個記憶區塊1 3 a與記憶區塊1 3 b 之構成，各個記億區塊1 3 a、1 3 b係由8個記憶方塊1 4構 成。例如，在位於記憶格陣列9左側的記憶區塊1 3 a ’被 形成記憶方塊1 4 ( MB0〜MB7 )，在位於記憶格陣列9右 側的記憶區塊1 3 b ’被形成記憶方塊1 4 ( MB 8〜MB 1 5 ) ° 如圖1 3所示，於各記憶方塊14，被配置多數金屬配 線Ml〜M8，被設置開關電晶體SW : A用於控制金屬配線 Ml〜M8之連接/非連接（浮置狀態）。另外，如圖14所 示，於各記億方塊1 4被配置’分別連接於多數金屬配線 Μ 1〜M8的記憶閘極MG 1〜MG8，互相鄰接的記億閘極 -41 - 200923947 MG1〜MG8可藉由開關電晶體 SW: B設爲連接 接。 之後，如圖51所示，記憶區塊1 3 a、1 3 b分別 個記憶方塊 14 ( ΜΒ0〜MB7、MB8〜MB15 )，記 13a、13b內分別存在之8個記憶方塊14 ( MBO〜 MB 8〜MB 15) ’係藉由開關電晶體SW:D被連 外，於第8實施形態，2個不同的記憶區塊彼此藉 電晶體SW : E被連接。如圖52所示，開關電晶體 爲1系統，例如屬於記億區塊1 3 a之選擇記憶方塊 與屬於記憶區塊1 3 b之MB 8等之對向的記憶方塊（ Μ B 1 5 )的個別之金屬配線Μ 1〜Μ 8，係介由開關 SW: Ε分別被連接。 又，如圖52所示，於開關電晶體SW : A ( SW SW:A2、SW:A9、SW:A10)，係跨越各記憶戈 (MB 0〜MB 15)以2系統被連接。其中，於圖52 示，於各記憶方塊14 ( ΜΒ0〜MB15 )之各個亦具 電晶體S W : B。 以下說明此構成之不同之2個記憶區塊間之電 動作。圖53爲第8實施形態之非揮發性半導體記 之抹除動作時序圖之一部分。但是第8實施形態之 作係和圖5 0及圖1 5重複’因此’於圖5 3圖示非 憶區塊（MB8〜MB15)中之記憶閘極被施加之電 壓，和選擇記憶區塊（MB0〜MB7 )與非選擇記 (MB8〜MB15)間之電荷共享動作。 /非連 具有8 憶區塊 MB7、 接。另 由開關 SW ·· E ΜΒ0， Μ B 0〜 電晶體 :Α1、 f塊14 雖未圖 備開關 荷共享 憶裝置 抹除動 選擇記 位之減 憶區塊 -42- 200923947 首先，於時刻to，開關電晶體SW : A1〜A2、A9〜 A10處於ON狀態，介由電源電路與金屬配線Ml〜M8， 對各記億方塊（ΜΒ0〜MB15)之記憶閘極MG1〜MG8施 加Ve。此時，開關電晶體SW : E處於OFF狀態。在屬於 非選擇記憶區塊（記憶方塊MB 8〜MB 1 5 )的控制閘極 CG1〜CG8，與屬於選擇記憶區塊（記憶方塊 ΜΒ0〜 MB7 )的控制閘極CG1〜CG8，被合成之全體控制閘極 CG1〜CG8被施加1.5V之電壓。另外，選擇記憶區塊（記 億區塊13a )包含之選擇記憶方塊（ΜΒ0 )以外的記憶方 塊（MB1〜MB15)之源極S、汲極D被施加1.5V之電 位，選擇記憶區塊（記憶區塊1 3 a )包含之選擇記憶方塊 (ΜΒ0 )之源極S被施加2V，汲極D被施加6V。 之後，於時刻11，藉由設定開關電晶體s W : A1〜 SW : A2、SW : A9〜SW : A1 0爲OFF狀態，而設定選擇 記憶區塊（記憶區塊1 3 a )與非選擇記億區塊（記憶區塊 13b )包含之全體記億閘極MG1〜MG8爲浮置狀態。 之後，於時刻t2，使非選擇記憶區塊（MB 8〜 MB15)包含之全部控制閘極CG1〜CG8由1.5V下降至 0V。藉由此動作，使非選擇記憶區塊（MB8〜MB15 )之 全部記憶閘極MG1〜MG8藉由容量耦合而被減壓成爲Ve -1.2V。 之後，於時刻t3 ’設定開關電晶體SW : E爲ON狀 態，於2個不同記憶區塊1 3 a與記憶區塊1 3 b之間，進行 互相對應之記億閘極MG1〜MG8之電荷共享。藉由此動 -43- 200923947 作，使包含選擇方塊的選擇記憶區塊（MB〇〜MB7)之全 部記憶閘極MG1〜MG8之電位被減壓成爲Ve - 0.6V。 之後，於時刻t4，設定開關電晶體SW : E爲OFF狀 態。如此則，於記憶格陣列9內之非選擇記憶區塊（MB 8 〜MB 1 5 )進行施加於記憶閘極MG 1〜MG8之電壓之減壓 後，進行和選擇記憶區塊（ΜΒ0〜MB7 )對應之記憶閘極 MG1〜MG8間之電荷共享，可以進行選擇記億區塊（ΜΒ0 〜MB7 )之記憶閘極MG1〜MG8之電壓之減壓。 之後，如第7實施形態之說明，進行同一選擇記憶區 塊（ΜΒ0〜MB7)內包含之選擇記憶方塊（ΜΒ0)與非選 擇記憶方塊（MB 1〜MB 7 )間之減壓與電荷共享，另外， 如第3實施形態之說明，進行選擇記憶方塊（MB0 )內之 記憶閘極M G 1〜M G 8間之電荷共享’可對選擇記憶方塊 (ΜΒ0 )內之記憶閘極 MG1進行抹除動作。如上述說 明，第8實施形態之特徵爲，進行3階段之減壓與電荷共 享之後進行抹除動作。 藉由使用此一時序進行抹除動作，和第7實施形態或 第3實施形態比較，可以更減壓記憶閘極MG 1之電位。 因此，即使減小負電壓產生用充電泵電路之產生電壓位準 時亦可設爲較高的記憶閘極MG 1之電位。結果，可縮小 充電泵電路規模，可縮小晶片面積。亦即，藉由3階段之 減壓及電荷共享動作，選擇記憶方塊（ΜΒ0 )內之記億閘 極MG 1之電位被充分減壓，之後，可以減輕以充電泵電 路使選擇記憶方塊（ΜΒ0 )之記憶閘極MG 1下降至抹除 -44- 200923947 電壓之負擔。可以減輕充電栗電路之負擔’因此’可縮小 充電泵電路規模，可縮小晶片面積。 又，第8實施形態之中’係於記億格陣列9內之非選 擇記憶區塊（Μ B 8〜Μ B 1 5 )進行施加於記憶聞極M G 1〜 MG8之電壓之減壓後’進行和選擇記憶區塊（ΜΒ0〜 ΜΒ7 )對應之記憶閘極MG1〜MG8間之電荷共享’可以進 行選擇記憶區塊（ΜΒ0〜ΜΒ7)之記憶閘極MG1〜MG8之 電壓之減壓。之後，如第7實施形態之說明’進行選擇記 憶方塊（ΜΒ0 )之記憶閘極MG1與非選擇記憶方塊（ΜΒ1 〜ΜΒ7 )之記憶閘極MG 1間之電荷共享，而使選擇記憶 方塊（Μ Β 0 )之記憶閘極M G 1之電壓被減壓之後，如圖 1 5所示第3實施形態之說明’於選擇記憶方塊（ΜΒ0 )內 配置之記憶閘極MG 1〜MG8間實施電荷共享。但是，於 非選擇記憶區塊（MB 8〜MB 1 5 )進行施加於記憶閘極 MG1〜MG8之電壓之減壓後，進行和選擇記憶區塊（ΜΒ0 〜MB7 )對應之記憶閘極MG 1〜MG8間之電荷共享，即可 充分進行選擇記憶方塊（ΜΒ0 )之記億閘極MG1之減壓 時，可以不必要實施圖5 0所示第7實施形態說明之選擇 記憶方塊（ΜB 0 )與非選擇記憶方塊（ΜB 1〜MB 7 )間之 電荷共享及減壓。另外，亦可以不必實施圖1 5所示第3 實施形態說明之，於選擇記憶方塊（ΜΒ0 )內配置之記憶 閘極M G 1〜M G 8間之電荷共享。 於桌8貫施形態說明，爲貫現抹除動作而進行記憶閘 極之減壓，但例如爲實現寫入動作而進行記憶閘極之升壓 -45- 200923947 時亦適用電荷共享動作。 第8實施形態之中，各記憶方塊內之開關電晶體 S W : B之構成，係設爲和第3實施形態同樣，但設爲和第 1實施形態或第2實施形態同樣之構成及動作亦可獲得同 樣效果。 (第9實施形態）（選擇區塊-非選擇區塊間之電荷共享 ―選擇方塊一非選擇方塊間之電荷共享2) 第9實施形態，係和第8實施形態同樣’藉由不同區 塊間的記憶閘極彼此之電荷共享’而使抹除動作時之電壓 減壓，但開關電晶體之構成係和第8實施形態不同。 圖54爲第9實施形態之記憶格陣列之等效電路圖。 和圖5 2所示第8實施形態之等效電路圖比較，係取代不 同區塊間互爲對應之記憶閘極（金屬配線M 1〜M 8 )之連 接用開關電晶體S W : E，改爲在電源電路與記憶格陣列 (包含2個記憶區塊）之間配置開關電晶體SW ·· F ’可以 批次方式切離電源電路與記憶格陣列。又’開關電晶體 SW: A及開關電晶體SW: D之構成，係和圖52所示第8 實施形態相同。 以下說明此構成之不同之2個記億區塊間之電荷共享 動作。圖5 5爲第9實施形態之非揮發性半導體記憶裝置 之抹除動作時序圖之一部分。但是第9實施形態之抹除動 作係和圖50及圖15重複，因此’於圖55圖示非選擇記 憶區塊（Μ B 8〜Μ B 1 5 )中之記憶閘極被施加之電位之減 -46 - 200923947 壓，以及選擇記憶區塊（ΜΒ0〜MB7 )與非選擇記憶區塊 (MB8〜MB15 )間之電荷共享動作。 首先，如圖5 5所示，於時刻10，設定開關電晶體 SW: A1〜A2、A9〜A10與開關電晶體SW: F成爲ON狀 態，介由電源電路對各記憶方塊（MB 0〜MB 1 5 )之記憶閘 極MG1〜MG8 (金屬配線Ml〜M8)施加Ve。在包含屬於 非選擇記憶區塊（記憶方塊 MB 8〜MB 1 5 )的控制閘極 C G 1〜C G 8，與屬於選擇記憶區塊（記憶方塊 Μ B 0〜 ΜΒ7)的控制閘極CG1〜CG8的全體控制閘極CG1〜CG8 被施加1 .5 V之電位。另外’選擇記憶區塊（記憶區塊 13a)包含之選擇記憶方塊（ΜΒ0)以外的記憶方塊（ΜΒ1 〜MB1 5 )之源極S及汲極D被施加1 .5V之電位，選擇記 憶區塊（記憶區塊1 3 a )包含之選擇記憶方塊（MB 0 )之 源極S被施加2 V，汲極D被施加6 V。 之後，於時刻t1，設定開關電晶體S W : F爲0 F F狀 態，切離記憶格陣列與電源電路’而且’設定開關電晶體 SW: A1〜A2、A9〜A10成爲OFF狀態’設定選擇記憶區 塊（記憶區塊1 3 a )與非選擇記億區塊（記憶區塊1 3 b ) 包含之全體記憶閘極MG 1〜MG8爲浮置狀態。 之後，於時刻t2 ’使非選擇記億區塊（MB 8〜 MB15 )包含之全部控制閘極CG1〜CG8之電位由1.5V下 降至〇V。藉由此動作，使非選擇記憶區塊（MB8〜 MB15)之全部記憶閘極MG1〜MG8藉由容量耦合而被減 壓成爲Ve— 1.2V。 -47 - 200923947 之後，於時刻t3，設定開關電晶體SW : A1〜A2、A9 〜A 1 0成爲ON狀態，於2個不同記憶區塊1 3 a與記憶區 塊13b之間，進行互相對應之記憶閘極MG1〜MG8之電 荷共享。藉由此動作，使包含選擇方塊的選擇記憶區塊 (Μ B 0〜Μ B 7 )之全部記憶閘極M G 1〜M G 8之電位被減壓 成爲 Ve— 0.6V。 之後，於時刻t4，設定開關電晶體SW : A1〜A2、A9 〜A 1 0成爲OFF狀態。如此則，於記憶格陣列9內之非選 擇記憶區塊（mb 8〜MB 1 5 )進行施加於記憶閘極MG 1〜 MG8之電壓之減壓後，進行和選擇記憶區塊（MB 0〜 MB7 )對應之記憶閘極MG1〜MG8間之電荷共享，而可以 進行選擇記憶區塊（ΜΒ0〜MB7)之記憶閘極MG1〜MG8 之電壓之減壓。 之後，如第7實施形態之說明，進行同一記憶區塊 (MB0~ MB7 )內包含之選擇記憶方塊（ΜΒ0 )與非選擇 記憶方塊（mb 1〜MB 7 )間之減壓與電荷共享，另外，如 第3實施形態之說明，進行選擇記憶方塊（ΜΒ0 )內之記 憶閘極MG1〜MG8間之電荷共享，可對選擇記憶方塊 (ΜΒ0 )內之記憶閘極MG1進行抹除動作。如上述說 明，第9實施形態亦和第8實施形態同樣，其特徵爲進行 3階段之減壓與電荷共享之後進行抹除動作。 藉由使用此一時序進行抹除動作’和第7實施形態或 第3實施形態比較，可以更減壓記憶閘極M G 1之電位。 因此，即使減小負電壓產生用充電泵電路之產生電壓位準 -48- 200923947 時，亦可設爲較高的記億閘極M G1之電位。結果’可縮 小充電泵電路規模’可縮小晶片面積。亦即’藉由3階段 之減壓及電荷共享動作’選擇記憶方塊（MB0)內之記憶 閘極MG1之電位被充分減壓’之後’可以減輕以充電泵 電路使選擇記憶方塊（MB0)之記憶聞極MG1下降至抹 除電壓之負擔。可以減輕充電栗電路之負擔’因此’可縮 小充電泵電路規模，可縮小晶片面積。 又，第9實施形態之中’係於記憶格陣列9內之非選 擇記憶區塊（Μ B 8〜Μ B 1 5 )進行施加於記億閘極M G 1〜 M G 8之電壓之減壓後，進行和選擇記憶區塊（Μ Β 0〜 Μ Β 7 )對應之記憶閘極M G 1〜M G 8間之電荷共享’而進行 選擇記憶區塊（ΜΒ0〜ΜΒ7 )之記憶閘極MG 1〜MG8之電 壓之減壓。之後，如第7實施形態之說明’進行選擇記憶 方塊（MB 0 )之記憶閘極MG 1與非選擇記憶方塊（MB 1〜 Μ B 7 )之記憶閘極M G 1間之電荷共享’而使選擇記憶方 塊（ΜΒΟ )之記憶閘極MG1之電壓被減壓之後，如圖15 所示第3實施形態之說明，於選擇記憶方塊（ΜΒ0 )內配 置之記憶閘極MG 1〜MG8間實施電荷共享。但是，於非 選擇記憶區塊（MB 8〜MB 1 5 )進行施加於記憶閘極MG 1 〜MG8之電壓之減壓後，進行和選擇記憶區塊（ΜΒ0〜 MB7 )對應之記憶閘極MG1〜MG8間之電荷共享，即可充 分進行選擇記憶方塊（ΜΒ0 )之記憶閘極MG1之減壓 時，可以不必實施圖5 0所示第7實施形態說明之選擇記 憶方塊（ΜΒ0 )與非選擇記憶方塊（MB1〜MB7 )間之電 -49- 200923947 荷共享及減壓。另外，亦可以不必實施圖15所示第3實 施形態說明之，於選擇記憶方塊（ΜΒ0 )內配置之記憶閘 極MG1〜MG8間之電荷共享。 於第9實施形態說明’爲實現抹除動作而進行記憶閘 極之減壓，但例如爲實現寫入動作而進fj記憶闊極之升壓 時亦適用電荷共享動作。 第9實施形態之中，各記憶方塊內之開關電晶體 S W : B之構成，係設爲和第3實施形態同樣，但設爲和第 1實施形態或第2實施形態同樣之構成及動作亦可獲得同 樣效果。 (第1 〇實施形態）（於第1〜4、7〜9實施形態進行FN 抹除之例） 第1 〇實施形態，其和第1〜4、7〜9實施形態之差異 在於資料之抹除方式。第1〜4、7〜9實施形態說明之抹 除方式，係將藉由帶對帶穿隧現象感應之熱電洞注入電荷 儲存膜（氮化矽膜），但第1〇實施形態之抹除方式，係 說明使用FN ( Fowler Nordheim，傅勒諾德翰）穿隧電流 之方式。亦即，於第1〜4、7〜9實施形態，係由半導體 基板將熱電洞注入電荷儲存膜，抵消掉儲存於電荷儲存膜 之電子而進行抹除動作，相對於此，於第1 〇實施形態， 係藉由FN穿隧電流使儲存於電荷儲存膜之電子由電荷儲 存膜被放出至半導體基板而進行抹除動作。於使用該FN 穿隧電流之抹除方式中，藉由本發明說明之方法減壓記憶 -50- 200923947 閘極之電位，即使減小負電壓產生用充電泵電路之產生電 壓位準時，亦可設爲較高的記憶閘極之電位。亦即’記憶 閘極之減壓方法，係藉由和第1〜4、7〜9實施形態之方 法相同的方法進行減壓。之後，使減壓後之施加於記憶閘 極之電壓，近一步設爲負電壓產生用之充電泵電路可實施 抹除動作的抹除電壓，藉由FN穿隧電流使儲存於氮化矽 膜構成之電荷儲存膜的電子被放出至半導體基板。此時’ 於源極區域·汲極區域（擴散層）被施加〇V。如上述說 明，第1 0實施形態說明之使用FN穿隧電流之抹除方式 中，減壓與電荷共享引起之本發明之減壓動作亦爲有效。 亦即，即使是使用FN穿隧電流之抹除方式中，藉由使用 本發明之減壓動作，可縮小負電壓產生用充電泵電路之產 生電壓位準，可縮小充電泵電路規模。 圖56爲使用FN穿隧電流的抹除方式與使用帶對帶穿 隧現象的抹除方式時，必要的相當於1格之抹除電流。如 圖56所示，相較於使用帶對帶穿隧現象的抹除方式，使 用FN穿隧電流的抹除方式時消費之抹除電流縮小爲約1 / 1000。由此可知，使用FN穿隧電流的抹除方式具有之 優點爲，（1 )可增加同時抹除之格數，可實現抹除動作 之高速化，或（2 )抹除電流源之削減引起之非揮發性半 導體記憶裝置（模組）之面積減少之實現。 (第1 1實施形態）（於第1〜4、7〜9實施形態施加於控 制閘極之電壓容許負電壓之例） -51 - 200923947 於第11實施形態，說明施加於控制閘極之電壓容許 負電壓之例。於第1〜4、7〜9實施形態，施加於控制閘 極之電壓之最小値爲0V。但是，例如考慮欲藉由記憶格 之縮尺（scaling)來抑制讀出時之非選擇格之OFF漏電 流，而對非選擇格之控制閘極施加負電壓Vcg時。此情況 下，於第1〜4、7〜9實施形態說明之減壓動作之中，可 將控制閘極之下降電壓設爲較1.5V之下降幅度（1.5V至 〇 V )更大的下降幅度（1 · 5 V至V eg )。如此則，於記憶閘 極之減壓動作時，控制閘極之電位偏移變大，因此可獲得 之效果爲：（1)能產生更大負電位，或（2)可縮小最初 施加於記憶閘極之電位Ve。 (第1 2實施形態）（開關電晶體之裝置構造1 ) 第1 2實施形態說明開關電晶體之裝置構成。 圖57爲對p型矽基板PS及η型阱NWL，對記憶閘 極MG施加正負兩極性電壓時，僅施加負極性電壓時使用 容量耦合減壓的開關電晶體之MOSFET構造例。亦即，設 於控制電路與記憶閘極MG之間的開關電晶體係由ρ通道 型MOSFETQp構成。 具體說明P通道型MOSFETQp之構成。如圖57所 示，於ρ型矽基板PS形成η型半導體區域（導入有磷 (Ρ)或砷（As)等η型雜質之半導體區域）構成之η型 阱 NWL1。於該 η型阱 NWL1內形成成爲 Ρ通道型 MOSFET之源極區域及汲極區域的一對擴散層DL1。該擴 -52- 200923947 散層DL1，係由例如導入有硼（B)等p型雜質之Pl 導體區域構成。在一對擴散層DL 1之間的p型矽基板 上，介由閘極絕緣膜（未圖示）形成閘極G3。如此構 之開關電晶體（P通道型MOSFETQp)之源極區域（左 之擴散層DL 1 )被連接於記憶閘極MG，開關電晶體 通道型MOSFETQp)之汲極區域（右側之擴散層DL1) 連接於控制電路。 以下說明開關電晶體（p通道型MOSFETQp )之 作。首先，說明對記憶閘極施加負極性電壓時，亦即對 憶閘極連接之記億格進行負偏壓方向之減壓動作之情況 此情況下，藉由對開關電晶體（P通道型MOSFETQp) 閘極G3施加特定電壓，設定開關電晶體（p通道 MOSFETQp )成爲ON狀態。之後，由控制電路供給負 性電壓，則該負極性電壓由開關電晶體（p通道 MOSFETQp)之汲極區域通過源極區域被供給至記憶鬧 MG。因此，於記憶閘極MG，藉由設定開關電晶體（p 道型MOSFETQp)成爲ON狀態，而被施加負極性電壓 之後，藉由設定開關電晶體（p通道型MOSFETQp)成 OFF狀態，而設定記憶閘極MG爲浮置狀態。藉由和記 閘極M G鄰接之控制閘極之電位變化所產生之容量耦合 使施加於記憶閘極M G之電位被減壓。之後，使進行該 壓動作後之記憶閘極MG與成爲抹除對象之記憶閘極被 接而實施電荷共享。如此則，可以降低成爲抹除對象之 憶閘極上被施加之電位。 半 PS 成 側 (Ρ 被 動 記 〇 之 型 極 型 極 通 〇 爲 憶 ， 減 連 記 -53- 200923947 反之，對記憶閘極施加正極性電壓時’亦即對記憶閘 極連接之記憶格進行正偏壓方向之升壓動作之情況。此情 況下，藉由對開關電晶體（P通道型MOSFETQp)之閘極 G3施加特定電壓，設定開關電晶體（P通道型 MOSFETQp )成爲ON狀態。之後，由控制電路供給正極 性電壓，則該正極性電壓由開關電晶體（P通道型 MOSFETQp )之汲極區域通過源極區域被供給至記憶閘極 MG。因此，於記憶閘極MG，藉由設定開關電晶體（p通 道型MOSFETQp)成爲ON狀態，而被施加正極性電壓。 之後，需要藉由設定開關電晶體（P通道型MOSFETQp) 成爲OFF狀態，而設定記憶閘極MG爲浮置狀態，此情況 下，開關電晶體由P通道型MOSFETQp構成時會產生不 良情況。亦即，由控制電路施加正極性電壓時’開關電晶 體（P通道型MOSFETQp)之汲極區域（p型半導體區 域）與η型阱NWL1之間的pn接合被設爲順向偏壓，因 此即使設定開關電晶體（P通道型MOSFETQp )成爲OFF 狀態時電流亦會由汲極區域流入n型阱N w L 1。另外’於 記憶閘極 MG，在設定開關電晶體（P 通道型 MOSFETQp )成爲0FF狀態之前係被施加正極性電壓，因 此，開關電晶體（P通道型MOSFETQp )之源極區域（p 型半導體區域）與η型阱NWL1之間的pn接合亦被設爲 順向偏壓。因此，電流會由開關電晶體（P通道型 MOSFETQp )之源極區域流向η型阱NWL1。如此則，即 使設定開關電晶體（Ρ通道型MOSFETQp )成爲OFF狀態 -54 - 200923947 時，電流亦會由記憶閘極M G，連接之源極區域流向η型 阱NWL 1，因此難以使記憶閘極MG經由控制電路施加之 正極性電壓之維持而設爲浮置狀態。亦即，開關電晶體由 ρ通道型MOSFETQp構成時，即使設定開關電晶體（ρ通 道型MOSFETQp)成爲OFF狀態時，亦無法使記憶閘極 MG經由控制電路供給之正極性電壓之維持而設爲浮置狀 態（施加於記億閘極MG之電位會下降，因此難以對記憶 閘極MG連接之記憶格進行正偏壓方向之升壓動作。由上 述可知，開關電晶體由P通道型MOSFETQp構成時，僅 限於對記憶閘極連接之記憶格進行負偏壓方向之減壓動作 時有效。 (第1 3實施形態）（開關電晶體之裝置構造2 ) 第 12實施形態係說明開關電晶體由 ρ通道型 MOSFETQp構成之例，第13實施形態則說明開關電晶體 由ρ通道型MOSFETQp與η通道型MOSFET構成之例。 圖5 8爲對ρ型矽基板P S，對記憶閘極MG施加正負 兩極性電壓時，施加負極性電壓時可使用容量耦合減壓， 而且施加正極性電壓時亦可使用容量耦合升壓的開關電晶 體之M0SFET構造例。亦即，設於控制電路與記憶閘極 MG之間的開關電晶體係由ρ通道型MOSFETQp與η通道 型MOSFETQn串接構成。 首先，具體說明P通道型MOSFETQp之構成。如圖 58所示，於ρ型矽基板PS形成η型半導體區域（導入有 -55- 200923947 磷（P)或砷（As)等η型雜質之半導體區域）構成之η 型阱NWL1。於該η型阱NWL1內形成成爲ρ通道型 MOSFET之源極區域及汲極區域的一對擴散層DL1。該擴 散層DL1，係由例如導入有硼（Β)等ρ型雜質之ρ型半 導體區域構成。在一對擴散層DL1之間的ρ型矽基板PS 上，介由閘極絕緣膜（未圖示）形成閘極G3。如此構成 之開關電晶體（ρ通道型MOSFETQp)之源極區域（左側 之擴散層DL 1 )，係被連接於記憶閘極MG，開關電晶體 (P通道型 MOSFETQp )之汲極區域（右側之擴散層 DL1 )，係被連接於後述說明之n通道型MOSFETQn之源 極區域。 以下說明η通道型MOSFETQn之構成。如圖58所 示，於P型矽基板PS形成η型半導體區域（導入有磷 (Ρ)或砷（As)等η型雜質之半導體區域）構成之η型 阱NWL2。於該η型阱NWL2內形成ρ型阱PWL，於該ρ 型阱PWL內形成成爲η通道型MOSFET之源極區域及汲 極區域的一對擴散層DL2。該擴散層DL2，係由例如導入 有磷（P)或砷（As)等η型雜質之η型半導體區域構 成。在一對擴散層DL2之間的ρ型矽基板PS上，介由閘 極絕緣膜（未圖示）形成閘極G4。如此構成之η通道型 MOSFETQn之源極區域（左側之擴散層DL2)，係被連接 於MOSFETQp之汲極區域（擴散層 DL1 )，η通道型 MOSFETQn之汲極區域（右側之擴散層DL2 )，係被連接 於控制電路。 -56- 200923947 以下說明開關電晶體（P通道型MOSFETQp與η通道 型MOSFETQn )之動作。首先，說明對記憶閘極施加負極 性電壓時，亦即對記憶閘極連接之記憶格進行負偏壓方向 之減壓動作之情況。此情況下，藉由對 p通道型 MOSFETQp之閘極 G3施加特定電壓，設定p通道型 MOSFETQp成爲 ON狀態。之後，藉由對 η通道型 MOSFETQn之閘極 G4施加特定電壓，設定η通道型 MOSFETQn成爲ON狀態。 於此狀態，由控制電路供給負極性電壓，則該負極性 電壓通過（p通道型MOSFETQp與η通道型MOSFETQn) 被供給至記憶閘極MG。因此，於記憶閘極MG，藉由設 定開關電晶體（p通道型 MOSFETQp與 η通道型 MOSFETQn )成爲 ON狀態，而被施加負極性電壓。之 後，藉由設定p通道型MOSFETQp成爲OFF狀態，而設 定記憶閘極MG爲浮置狀態。藉由和記憶閘極MG鄰接之 控制閘極之電位變化所產生之容量耦合，使施加於記憶閘 極MG之電位被減壓。之後，使進行該減壓動作後之記憶 閘極MG與成爲抹除對象之記憶閘極被電連接而實施電荷 共享。如此則，可以降低成爲抹除對象之記憶閘極上被施 加之電位。 其中’藉由設定p通道型MOSFETQp成爲OFF狀 態，而設定記憶閘極MG爲浮置狀態時，於η通道型 MOSFETQn，例如η通道型Μ Ο S F E T Q η之汲極區域（η型 半導體區域）與ρ型阱PWL之間的ρη接合，因爲由控制 -57- 200923947 電路對η通道型MOSFETQn之汲極區域（η型半導體區 域）施加負極性電壓，而成爲被施加順向偏壓之狀態。因 此，於η通道型MOSFETQn之汲極區域（η型半導體區 域）與Ρ型阱PWL之間會流通漏電流。但是，第1 3實施 形態中，在Ρ型阱P WL與ρ型矽基板P S之間設有η型阱 NWL2之構造。因此，可抑制漏電流流通至Ρ型矽基板 PS ° 以下說明對記憶閘極施加正極性電壓時，亦即對記憶 閘極連接之記憶格進行正偏壓方向之升壓動作之情況。此 情況下，藉由對Ρ通道型MOSFETQP之閘極G3施加特定 電壓，設定P通道型MOSFETQp成爲ON狀態。另外’藉 由對η通道型MOSFETQn之閘極G4施加特定電壓’設定 η通道型MOSFETQn成爲ON狀態。 於此狀態，由控制電路供給正極性電壓，則該正極性 電壓通過開關電晶體（P通道型MOSFETQp與η通道型 MOSFETQn)被供給至記憶閘極MG。因此，於記億閘極 MG，藉由設定開關電晶體（P通道型MOSFETQp與η通 道型MOSFETQn)成爲ON狀態，而被施加正極性電壓。 之後，藉由設定開關電晶體（η通道型MOSFETQn)成爲 0 F F狀態，而設定記憶閘極M G爲浮置狀態。藉由和記憶 閘極MG鄰接之控制閘極之電位變化所產生之容量耦合， 使施加於記憶閘極MG之電位被升壓。之後’使進行該升 壓動作後之記憶閘極M G與成爲寫入對象之記憶閘極被電 連接而實施電荷共享。如此則，可以上昇成爲寫入對象之 -58- 200923947 記憶閘極上被施加之電位。 於第13實施形態，開關電晶體係採用p通道型 MOSFETQp與n通道型MOSFET串接之構成。因此，被施 加正極性電壓的記憶閘極MG，藉由設定η通道型 MOSFETQn爲浮置狀態可使其設爲維持正極性電壓之浮置 狀態。亦即，於η通道型MOSFETQn，由控制電路被施加 正極性電壓時，於η通道型MOSFETQn之汲極區域（η型 半導體區域）與ρ型阱PWL之間的ρη接合、以及η通道 型MOSFETQn之源極區域（η型半導體區域）與P型阱 PWL之間的ρη接合，成爲被施加逆向偏壓之狀態。因 此，可使η通道型MOSFETQn之源極區域中介由ρ通道 型MOSFETQp被連接的記憶閘極MG，藉由設定η通道型 MOSFETQn爲浮置狀態，而可以設爲維持由控制電路被供 給之正極性電壓之浮置狀態。換言之，在 η通道型 MOSFETQn之源極區域（η型半導體區域）與ρ型阱PWL 之間的ρη接合，成爲被施加逆向偏壓，因此幾乎未流入 電流。 由以上可知，藉由開關電晶體之採用 Ρ通道型 MOSFETQp與η通道型MOSFET串接之構成，於記憶閘極 M G被施加正負兩極性電壓時，在被施加負極性電壓時可 使用容量耦合進行減壓，而且被施加正極性電壓時亦可使 用容量耦合進行升壓。 (產業上可利用性） -59- 200923947 本發明可廣泛利用於製造非揮發性半導體記憶裝置的 製造業。 (發明效果） 本發明之非揮發性半導體記憶裝置，可減低負電源產 生用充電泵電路之規模，或消除該電路本身，另外，可減 低正電源產生用充電泵電路之規模，可縮小晶片面積。 【圖式簡單說明】 圖1爲第1實施形態之非揮發性半導體記憶裝置之方 塊圖。 圖2爲第1實施形態之非揮發性半導體記憶裝置之記 憶格斷面圖。 圖3爲第1實施形態之記憶閘極與鄰接記憶閘極間之 連接區域之一部分上面圖。 圖4爲第1實施形態中設定記憶閘極爲浮置狀態的開 關電晶體區域之等效電路圖。 圖5爲將第1實施形態之記憶閘極與其他記憶閛極連 接用的開關電晶體區域之等效電路圖。 圖6爲第1實施形態之非揮發性半導體記憶裝置之抹 除動作時序圖。 圖7爲圖6之抹除動作說明圖。 圖8爲接續圖7的，圖6之抹除時序之說明圖。 圖9爲接繪圖8的’圖ό之抹除時序之說明圖。 -60- 200923947 圖10爲接續圖9的，圖6之抹除時序之說明圖。 圖11爲接續圖1〇的’圖6之抹除時序之說明圖。 圖12爲第2實施形態之非揮發性半導體記憶裝置之 抹除動作時序圖。 圖13爲第3實施形態中設定記憶閘極爲浮置狀態的 開關電晶體區域之等效電路圖。 圖1 4爲將第3實施形態之記億閘極與其他記憶閘極 連接用的開關電晶體區域之等效電路圖。 圖15爲第3實施形態之非揮發性半導體記憶裝置之 抹除動作時序圖。 圖1 6爲圖1 5之抹除時序之說明圖。 圖17爲接續圖16的，圖15之抹除時序之說明圖。 圖1 8爲接續圖1 7的，圖1 5之抹除時序之說明圖。 圖19爲接續圖18的’圖15之抹除時序之說明圖。 圖20爲接續圖19的，圖15之抹除時序之說明圖。 圖21爲接續圖20的’圖I5之抹除時序之說明圖。 圖22爲接續圖21的’圖15之抹除時序之說明圖。 圖23爲接續圖22的’圖15之抹除時序之說明圖。 圖24爲接續圖23的，圖15之抹除時序之說明圖。 圖25爲第4實施形態之非揮發性半導體記憶裝置之 記憶格斷面圖。 圖26爲第4實施形態之記憶閘極與鄰接記憶閘極間 之連接區域之一部分上面圖。 圖27爲第4實施形態中設定記億閘極爲浮置狀態的 -61 - 200923947 開關電晶體區域之等效電路圖。 圖28爲將第4實施形態之記憶閘極與其他記憶閘極 連接用的開關電晶體區域之等效電路圖。 圖29爲第4實施形態中設定選擇閘極爲浮置狀態的 開關電晶體區域之等效電路圖。 圖3 0爲第4實施形態之非揮發性半導體記憶裝置之 抹除動作時序圖。 圖3 1爲圖3 0之抹除動作說明圖。 圖3 2爲接續圖3 1的，圖3 0之抹除時序之說明圖。 圖33爲接續圖32的，圖30之抹除時序之說明圖。 圖34爲接續圖33的，圖30之抹除時序之說明圖。 圖35爲接續圖34的，圖30之抹除時序之說明圖。 圖3 6爲接續圖3 5的，圖3 0之抹除時序之說明圖。 圖3 7爲第5實施形態之記億閘極與鄰接記憶閘極間 之連接區域之一部分上面圖。 圖3 8爲第5實施形態中設定字元線爲浮置狀態的開 關電晶體區域之等效電路圖。 圖3 9爲將第5實施形態之字元線與其他字元線連接 用的開關電晶體區域之等效電路圖。 圖40爲第5實施形態之非揮發性半導體記憶裝置之 抹除動作時序圖。 圖41爲圖40之抹除動作說明圖。 圖42爲接續圖41的，圖40之抹除時序之說明圖。 圖43爲接續圖42的，圖40之抹除時序之說明圖。 -62- 200923947 圖44爲接續圖43的，圖40之抹除時序之說明圖。 圖45爲接續圖44的，圖40之抹除時序之說明圖。 圖46爲第6實施形態之非揮發性半導體記億裝置之 記億格說明圖。 圖4 7爲第7實施形態之記憶格陣列構成之一例說明 圖。 圖4 8爲將圖4 7之1個記憶區塊內之各記憶方塊連接 用的開關電晶體之模式圖。 圖49包含圖48之開關電晶體之等效電路圖。 圖5 0爲第7實施形態之非揮發性半導體記憶裝置之 抹除動作之一部分之時序圖。 圖5 1爲第8實施形態之記憶格陣列構成之一例說明 圖。 圖5 2包含圖5 1之開關電晶體之等效電路圖。 圖53爲第8實施形態之非揮發性半導體記憶裝置之 抹除動作之一部分之時序圖。 圖54爲第9實施形態之非揮發性半導體記憶裝置之 包含開關電晶體的記憶格陣列之等效電路圖。 圖5 5爲第9實施形態之非揮發性半導體記憶裝置之 抹除動作之一部分之時序圖。 圖56爲第1 0實施形態之非揮發性半導體記憶裝置之 中，使用FN穿隧電流的抹除方式與使用帶對帶穿隧現象 的抹除方式時，必要的1格單位之抹除電流。 圖5 7爲第1 2實施形態之開關電晶體之構成例之圖。 -63- 200923947 圖5 8爲第1 3實施形態之開關電晶體之構成例之圖。 【主要元件符號說明】 1 :控制電路，2 :輸出入電路，3 :位址緩衝器，4 : 行解碼器’ 5 :列解碼器’ 6 :核對感測放大器電路，7 : 高速讀出感測放大器電路，8 :寫入電路，9 :記憶格陣 列’ 10 :電源電路’ 1 1 :電流微調電路，1 3 :記憶區塊， 1 4 :記億方塊，1 0 0 :矽基板，1 〇 1、1 〇 2 :閘極，1 〇 3、 104、403、404:氧化矽膜，105、405:氮化矽膜，106、 107、406A、406B:擴散層，400:矽基板，401A、 401B、402 :閘極，A ( SW:A ):開關電晶體，A1 (SW:A1)〜A8(SW:A8):開關電晶體，B(SW:B)： 開關電晶體，B1 (SW:B1)〜B8 (SW:B8):開關電晶 體，C(SW:C):開關電晶體，C1(SW:C1) 、C2 (SW:C2 ):開關電晶體，CG:選擇閘極，CG1〜CG8: 選擇閘極，D:汲極區域，DL1、DL2:擴散層，EB:抹 除方塊，F G :浮置閘極，F G 1〜F G 4 :浮置閘極，G 1〜 G4 :閘極，Μ1〜M8 :金屬配線，ΜΒ0〜MB 1 5 :記憶方 塊，M C A :記憶格陣列，M G、M G 1〜M G 8 :記憶閘極， NWL1、NWL2: η 型阱 NWL，PS:矽基板，PWL: ρ 型 阱，Qn: η 通道型 MOSFET，Qp ： ρ 通道型 MOSFET，S: 源極區域，S W : A 9〜S W : A 1 0 :開關電晶體，S W : D :開關 電晶體，S W: D 1〜S W : D 8 :開關電晶體，S W : E :開關電晶 體’ SW:F :開關電晶體，WL :字元線，WL1〜WL8 :字 元線。 -64 -