KR20080052471A - 불휘발성 반도체 메모리 장치 및 그것의 소거 전압 제공방법 - Google Patents

불휘발성 반도체 메모리 장치 및 그것의 소거 전압 제공방법 Download PDF

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KR20080052471A
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히로키 무라카미
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삼성전자주식회사
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Abstract

본 발명에 따른 불휘발성 반도체 메모리 장치는, 메모리 셀 어레이; 상기 메모리 셀 어레이의 워드 라인으로 제공하기 위한 음전압을 생성하는 차지 펌프; 상기 음전압을 상기 워드 라인으로 전달하며, 반도체 기판에 형성되는 제 1 웰 영역의 내부에 형성되는 제 2 웰 영역에 형성되는 패스 트랜지스터; 및 상기 제 1 웰 영역의 역 바이어스 전압과 상기 패스 트랜지스터의 게이트 전압을 제어하는 레귤레이터를 포함하되, 소거 동작시 상기 레귤레이터는 상기 음전압의 레벨을 검출하여 소정의 레벨 이하로 강압되면 상기 역 바이어스 전압보다 낮은 전압으로 상기 제 1 웰 영역을 바이어스한다.
이상의 구성을 통하여, 음전압을 고속으로 제공할 수 있어 차지 펌프의 사이즈를 줄일 수 있으며, 불휘발성 반도체 메모리 장치의 소거 속도를 향상할 수 있다.

Description

불휘발성 반도체 메모리 장치 및 그것의 소거 전압 제공 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF SUPPLYING ERASE VOLTAGE THEREOF}
도 1은 본 발명에 따른 패스 트랜지스터의 동작을 보여주는 전압 파형도;
도 2는 본 발명에 따른 불휘발성 메모리 장치에서 음의 고전압(Negative High voltage)의 전달 방법을 보여주는 블록도;
도 3은 본 발명의 패스 트랜지스터의 구조와 연결 관계를 나타내는 단면도;
도 4는 본 발명에 의한 각각의 패스 트랜지스터의 바이어스 조건을 보여주는 전압 파형도;
도 5는 종래의 패스 트랜지스터의 바이어스 조건을 보여주는 전압 파형도;
도 6은 음의 차지 펌프(Negative charge pump)의 구성을 보여주는 회로도 및 그것의 동작을 보여주는 타이밍도;
도 7은 본 발명에 따른 메모리 카드의 구성을 보여주는 블록도; 및
도 8은 본 발명에 따른 정보 처리 시스템을 보여주는 블록도.
*도면의 주요부분에 대한 부호의 설명*
10 :　P형 기판 11－1~4 : 딥 N웰
12－1~4 : 포켓 P웰 13－1~4 : 배선 접속용 확산층
14－1~4 : 배선 접속용 확산층 15－1~4 : 드레인
16－1~4 : 소스 17－1~4 : 게이트
18－1~4　: N웰 컨트롤 라인 19－1　: 네거티브 펌프 출력 라인
19－2　: 글로벌 네거티브 라인 19－3　: 블록 네거티브 라인
19－4　: 섹터 소스 라인 20－1　: 네거티브 인에이블 라인
20－2　: 블록 인에이블 라인 20－3　: 섹터 인에이블 라인
21　: 워드 라인 30　: 차지 펌프
40　: 네거티브 레귤레이터 50　: 네거티브 스위치부
60　: 네거티브 블록 스위치부 70　: 로 스위치부
80　: 워드 라인 드라이버부 110 : 불휘발성 메모리
120 : 메모리 컨트롤러 121 : 에스램
122 : 프로세싱 유닛 123 : 호스트 인터페이스
124 : 에러 정정 코드 블록 125 : 메모리 인터페이스
200 : 정보 처리 시스템 210 : 메모리 시스템
211 : 메모리 컨트롤러 212 : 불휘발성 메모리
220 : 모뎀 230 : 유저 인터페이스
240 : 램 250 : 중앙 처리 장치
260 : 시스템 버스
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 반도체 메모리 장치의 소거 방법에 관한 것이다.
최근의 트렌드에 따르면, 플래시 메모리 장치는 점차 고집적화 및 저전압화되고 있다. 따라서, 프로그램이나 소거 동작 등에 사용되는 정(+) 고전압 및 부(-)의 고전압을 발생하는 차지 펌프 회로의 레이아웃 면적의 증가 및 정전 용량의 영역이 증가되고 있다. 이러한 경향은 메모리 셀들의 점유율을 저하시키고, 범용 메모리의 비용 절감에 장애가 되고 있다. 소거 동작시, 메모리 셀의 게이트에는 음의 고전압(약 －9 V)이 인가된다. 그리고 동시에 웰에는 양의 고전압(~9 V)이 인가됨으로써 발생하는 F-N 터널링 현상에 따라 메모리 셀의 정보는 소거된다.
게이트에 인가되는 음의 고전압(Negative High Voltage)을 생성하기 위하여 차지 펌프가 이용된다. 그러나 타깃 레벨로의 충분한 강압을 위해서, 차지 펌프는 타깃 레벨에 대응하는 강압 단수와 부하 용량에 대응하는 정전 용량을 필요로 한다. 이 조건 때문에, 차지 펌프의 칩 점유 면적을 작게 하는 것은 어렵다. 또한, 소거 동작시 차지 펌프에서 생성된 음의 고전압은 패스 트랜지스터를 통해 메모리 셀의 게이트에 인가된다. 따라서, 음의 고전압을 전달하는 패스 트랜지스터는 고전압 스트레스에 노출될 수밖에 없다. 따라서, 음의 고전압의 레벨이 소정 레벨에 도달하면 패스 트랜지스터의 게이트 전압을 Vcc에서 Vss로 강하함으로써, 패스 트랜지스터의 게이트 산화막은 보호된다. 이에 대해 아래에서 상세히 설명하기로 한다.
도 5는 음의 고전압을 전달할 때의 패스 트랜지스터의 바이어스 조건을 보여주는 전압 파형도이다. 차지 펌프는 불휘발성 반도체 메모리 장치의 제어부에서 출 력되는 소거 모드 신호(mode　signal)에 응답하여 동작된다. 차지 펌프에서 생성된 음의 고전압(Negative Voltage)은 패스 트랜지스터의 일단과 포켓 웰(Pocket Well)에 인가된다. 패스 트랜지스터가 턴-온되도록 게이트에는 포켓 웰의 전위보다 충분히 높은 게이트 전압이 인가된다.
그러나 차지 펌프가 충분한 강압 능력을 구비하지 못하는 경우, 도면의 점선에 나타난 바와 같이 패스 트랜지스터에 음의 고전압이 전달된다. 이때, 메모리 셀에 인가되는 음의 고전압은 소거 동작에 필요한 소거 기간(T)을 충족할 수 없다. 메모리 셀로 제공되는 음의 고전압이 소거 기간(T) 동안 유지되기 위해서는 음의 고전압을 발생하기 위한 충분한 크기와 능력을 가지는 차지 펌프가 필요하다. 이에 대해, 다음으로 도를 이용하여 설명한다.
　도 6은 일반적인 네거티브 차지 펌프(Negative Charge Pump)의 블록 다이어그램(a) 및 펄스 타이밍 차트(b)이다. 펄스 타이밍 차트(b)의 구간 1에서 클록 (CLKBA)로 구동되는 커패시터의 전하가, 클록 (CLKA)로 구동되는 커패시터로 충전된다. 구간 2에서 중첩된 클록 (CLKA)로 구동되는 커패시터의 전하와 클록 (CLKBA)로 구동되는 커패시터의 전하가, 출력단 (VPUMP)에서 출력되고, 네거티브 레귤레이터(미도시)로 입력된다. 구간 3 및 구간 4에서는 동일한 동작이 반복된다. 따라서, 네거티브 레귤레이터에는 일정한 직류 네거티브 전압이 공급된다. 음의 고전압을 발생하기 위해서는 이 단수를 증가할 필요가 있으며, 충분한 전하량을 축적하기 위해서는 형성되는 커패시터의 면적을 증가시켜야 한다. 커패시터 면적의 증가에 따라 메모리 용량과 직결되는 메모리 셀 어레이의 플래시 메모리 장치 내에서의 점유 율은 저하된다.
또한, 도 5에 대해 음의 고전압(Negative High Voltage)이 소정 레벨(eV)에 도달하면 후술되는 절환 신호가 생성되고, 이 신호에 의해, 패스 트랜지스터의 게이트 전압(PassTr. Gate)은 Vcc에서 Vss로 강하한다. 이때, 패스 트랜지스터가 형성되는 포켓 웰로는 차지 펌프로부터의 음의 고전압(Negative)이 인가된다. 음의 고전압은 이 구간에서 지속적으로 강하되고 있기 때문에, 패스 트랜지스터의 온 상태가 유지된 상태로 게이트 산화막이 보호된다. 특허문헌1에는, 소거해야 할 메모리 셀의 컨트롤 게이트에 일정 경사로 감소하는 전압이나 일정 스텝으로 감소하는 계단 전압을 인가함으로써 플래시 메모리 셀의 정보를 소거하는 방법이 기재되어 있다.
이러한 문제를 해결하기 위해, 본 발명이 목적은 작은 면적을 차지하면서도 고속으로 음의 고전압을 생성할 수 있는 차지 펌프를 구비하는 불휘발성 반도체 메모리 장치 및 그것의 소거 전압 생성 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체 메모리 장치는, 메모리 셀 어레이; 상기 메모리 셀 어레이의 워드 라인으로 제공하기 위한 음전압을 생성하는 차지 펌프; 상기 음전압을 상기 워드 라인으로 전달하며, 반도체 기판에 형성되는 제 1 웰 영역의 내부에 형성되는 제 2 웰 영역에 형성되는 패스 트랜지스터; 및 상기 제 1 웰 영역의 역 바이어스 전압과 상기 패스 트랜지스터의 게이트 전압을 제어하는 레귤레이터를 포함하되, 소거 동작시 상기 레귤레이터는 상기 음전압의 레벨을 검출하여 소정의 레벨 이하로 강압되면 상기 역 바이어스 전압보다 낮은 전압으로 상기 제 1 웰 영역을 바이어스한다.
이 실시예에 있어서, 상기 소거 동작시, 상기 레귤레이터는 상기 게이트 전압을 강하한다.
이 실시예에 있어서, 상기 게이트 전압을 강하하는 시점은 상기 역 바이어스 전압을 강하하는 시점과 동일하거나 빠르다.
이 실시예에 있어서, 상기 제 1 웰 영역은 N형으로, 상기 제 2 웰 영역은 P형으로 형성된다.
이 실시예에 있어서, 상기 제 2 웰 영역에 형성되는 음전압은 상기 제 1 웰 영역의 역 바이어스 전압의 강하에 따른 커플링 효과에 따라 강압된다.
상기 목적을 달성하기 위한 차지 펌프로부터 생성되는 음전압을 메모리 셀 어레이로 제공하기 위한 패스 트랜지스터를 포함하되, 상기 패스 트랜지스터는 반도체 기판에 형성되는 제 1 웰 영역의 내부에 형성되는 제 2 웰 영역에 형성되는 불휘발성 반도체 메모리 장치의 소거 전압 제공 방법은, 소거 모드시, 상기 음전압을 상기 제 2 웰 영역과 상기 패스 트랜지스터의 일단에 입력하고, 양전압을 상기 패스 트랜지스터의 게이트 전압으로 인가하는 단계; 및 상기 제 1 웰 영역에 인가되는 제 1 전압을 상기 제 1 전압보다 낮은 제 2 전압으로 강하하여, 상기 제 2 웰 영역의 전위를 상기 음전압보다 낮은 타깃 음전압으로 강하하는 단계를 포함한다.
이 실시예에 있어서, 상기 차지 펌프로부터 생성되는 상기 음전압의 레벨을 검출하여 상기 음전압이 소정 레벨에 도달되면 절환 신호를 생성하는 레귤레이터를 더 포함한다.
이 실시예에 있어서, 상기 타깃 음전압으로 강하하는 단계는, 상기 절환 신호에 응답하여 상기 양전압보다 낮은 전압으로 상기 패스 트랜지스터의 게이트 전압을 전환하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 타깃 음전압으로 강하하는 단계에서, 상기 패스 트랜지스터의 게이트 전압을 상기 양전압보다 낮은 전압으로 전환하는 시점은 상기 제 1 전압을 상기 제 2 전압으로 전환하는 시점보다 우선한다.
이 실시예에 있어서, 상기 타깃 음전압으로 강하하는 단계에서, 상기 패스 트랜지스터의 게이트 전압을 상기 양전압보다 낮은 전압으로 전환하는 시점은 상기 제 1 전압을 상기 제 2 전압으로 전환하는 시점과 동일하다.
상기 목적을 달성하기 위한 메모리 시스템은, 메모리 셀 어레이; 상기 메모리 셀 어레이의 워드 라인으로 제공하기 위한 음전압을 생성하는 차지 펌프; 상기 음전압을 상기 워드 라인으로 전달하며, 반도체 기판에 형성되는 제 1 웰 영역의 내부에 형성되는 제 2 웰 영역에 형성되는 패스 트랜지스터; 및 상기 제 1 웰 영역의 역 바이어스 전압과 상기 패스 트랜지스터의 게이트 전압을 제어하는 레귤레이터를 포함하되, 소거 동작시 상기 레귤레이터는 상기 음전압의 레벨을 검출하여 소정의 레벨 이하로 강압되면 상기 역 바이어스 전압보다 낮은 전압으로 상기 제 1 웰 영역을 바이어스하는 불휘발성 반도체 메모리 장치; 및 상기 불휘발성 반도체 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다.
상기 목적을 달성하기 위한 컴퓨팅 시스템은 메모리 셀 어레이; 상기 메모리 셀 어레이의 워드 라인으로 제공하기 위한 음전압을 생성하는 차지 펌프; 상기 음전압을 상기 워드 라인으로 전달하며, 반도체 기판에 형성되는 제 1 웰 영역의 내부에 형성되는 제 2 웰 영역에 형성되는 패스 트랜지스터; 및 상기 제 1 웰 영역의 역 바이어스 전압과 상기 패스 트랜지스터의 게이트 전압을 제어하는 레귤레이터를 포함하되, 소거 동작시 상기 레귤레이터는 상기 음전압의 레벨을 검출하여 소정의 레벨 이하로 강압되면 상기 역 바이어스 전압보다 낮은 전압으로 상기 제 1 웰 영역을 바이어스하는 불휘발성 반도체 메모리 장치; 및 상기 불휘발성 반도체 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템; 및 상기 메모리 시스템을 저장 장치로 장착하는 정보 처리 시스템을 포함한다.
이하에서는, 본 발명에 따른 불휘발성 반도체 메모리 장치의 소거 전압 설정 방법의 실시예들을 도면들에 의거하여 상세히 설명하기로 한다.
도 1은 본 발명에 의한 패스 트랜지스터가 음전압을 전달할 때의 동작을 보여주는 전압 파형도이다. 도 1의 (a)에서 설명되는 차지 펌프는 도 5의 경우와 동일한 것으로 한다. 차지 펌프는 불휘발성 반도체 메모리 장치의 제어부에서 출력되는 소거 모드 신호(mode　signal)에 응답하여 동작한다. 이때, 차지 펌프로부터 생성된 음전압은 패스 트랜지스터의 일단과 포켓 웰에 인가된다.
패스 트랜지스터의 일단과 포켓 웰에 인가된 음전압(Negative Voltage)이 소정 레벨(eV)에 도달하면, 절환 신호에 의해 패스 트랜지스터의 게이트 전압(PassTr Gate)은 Vcc에서 Vss로 강하한다. 따라서 패스 트랜지스터의 게이트 산화막은 보호 될 수 있다. 이때, 패스 트랜지스터의 딥 웰(DeepWell)도 마찬가지로 역바이어스 전압인 Vcc에서Vss로 강하한다. 이러한 전위 변화는 딥 웰과 포켓 웰의 커플링 커패시턴스에 의해 포켓 웰에 전달된다. 따라서, 포켓 웰의 전위는 급속히 강하하여 음의 고전압에 도달한다. 이러한 작용에 의해, 도 5의 소거 구간 T의 개시 시점보다 빨리 동작을 시작할 수 있는 고속의 음의 고전압의 생성이 가능하다.
도 1의 (b)에서 설명되는 실시예의 차지 펌프는, 도 1의 (a)에서 설명되는 차지 펌프보다 소형이며, 따라서 전압 발생 능력이 작게 설계된다. 이 때문에 이 차지 펌프에서는, 소거 구간 (T)를 만족시킬 수 없다. 그러나 음전압(Negative)이 소정 레벨(eV)에 도달한 시점에서 딥 웰(Deep Well)의 전위를 Vcc로부터 Vss에 강하함으로써 소거 구간 (T)를 만족할 수 있다. 이러한 바이어스 조건에 따라, 소형 차지 펌프로 소거 구간 (T)를 만족하는 것이 가능하다. 그러므로, 메모리 점유율의 저하를 방지하여 범용 메모리의 비용 절감의 방해 요인을 경감할 수 있다. 여기서, 본 실시예에서 소거 모드시 패스 트랜지스터의 딥 웰 또는 게이트 전압의 전위를 Vcc에서 Vss로 강하시키는 것으로 설명되었지만, 본 발명은 이에 국한되지 않는다. 즉, Vcc 및 Vss 뿐 아니라 소정 고전위와 소정 저전위를 인가하는 것이 가능한 구성이라면 이들 전위를 사용할 수도 있다.
도 2는 본 발명의 불휘발성 메모리 장치에 있어서, 차지 펌프에서 생성된 음전압이 각각의 패스 트랜지스터를 통해 메모리 셀의 게이트에 인가되는 경로를 나타내는 블럭도이다. 도 2를 참조하면, 차지 펌프(30)에서 생성된 음전압은, 실선으로 나타내는 경로에 의해, 네거티브 레귤레이터(40), 네거티브 스위치부(50), 네거 티브 블록 스위치부(60), 로 스위치부(70) 및 워드 라인 드라이버부(80)을 경유하여, 메모리 소자의 게이트(미도시)에 인가된다.
네거티브 스위치부(50), 네거티브 블록 스위치부(60), 로 스위치부(70) 및 워드 라인 드라이버부(80)는 대응하는 수의 패스 트랜지스터가 포함되며, 전달 경로 회로로 사용되는 각각의 스위치 회로가 구성된다. 이러한 스위치 회로는 불휘발성 반도체 메모리 장치의 제어부의 신호에 의해 동작하며, 각부에서의 실선의 경로가 접속되어 음전압의 전달 경로를 형성한다. 네거티브 블록 스위치부(60)는 복수의 네거티브 블록 스위치 회로들로 구성되며, 복수의 네거티브 블록 스위치 회로들 중 어느 하나가 선택되어 전달 패스를 형성한다. 로 스위치부(70)는 복수의 로 스위치 회로들로 이루어지며, 이들 중 어느 하나가 선택되어 전달 패스를 형성한다. 워드 라인 드라이버부(80)는 복수의 워드 드라이버 회로들을 포함하며, 복수의 워드 드라이버 회로들 중 어느 하나가 선택되어 전달 패스를 형성한다. 선택된 워드 드라인버 회로에 의해서 메모리 셀의 게이트에 소정의 음전압이 인가된다.
네거티브 레귤레이터(40)는 차지 펌프(30)에서 생성된 음전압이 소정 레벨 (eV)에 도달하면, 각각의 패스 트랜지스터의 딥 웰에 인가되어 있는 역바이어스용 전위와 게이트 전위를 소정의 레벨로 강하시키기 위한 절환 신호를 생성한다. 절환 신호는 점선으로 나타나는 경로에 의해 네거티브 스위치부(50), 네거티브 블록 스위치부(60), 로 스위치부(70) 및 워드 라인 드라이버부(80)에 인가된다. 네거티브 스위치부(50), 네거티브 블록 스위치부(60), 로 스위치부(70) 및 워드 라인 드라이버부(80)는 이 절환 신호에 응답하여 딥 웰의 역바이어스 전압을 Vcc에서 Vss로 강 하시킨다. 이러한 동작에 따라, 포켓 웰의 전위는 급속히 강하하여 타깃 레벨의 음전압에 도달한다. 결과적으로 음전압을 각각이 형성하는 전달 패스를 통해 메모리 셀의 게이트에 인가된다. 또한, 게이트 전압도 양전압 Vcc에서 Vss로 강하한다. 이에 의해, 각각의 게이트 산화막이 보호된다. 차지 펌프(30)는 소정 레벨(eV)에 도달 후도 계속해서 음전압을 발생한다.
도 2에 도시된 각 블록들은 주지의 LSI 기술에 의해 동일 반도체 기판에 일괄하여 형성된다. 즉, 네거티브 스위치부(50), 네거티브 블록 스위치부(60), 로 스위치부(70) 및 워드 라인 드라이버부(80)를 구성하는 각 스위치 회로는, 동일 반도체 기판상에 각각 그룹 단위로 형성된다.
도 3은 도 2에서 기술된 각부의 스위치 회로를 대표하는 패스 트랜지스터의 구조와 그 접속 관계를 나타내는 접속 구조도이다. 도 3을 참조하면, P형 반도체 기판(10)에는 네거티브 스위치부(50), 네거티브 블록 스위치부(60), 로 스위치부(70) 및 워드 라인 드라이버부(80)를 형성하는 딥 N웰(11－1, 2, 3, 4)이 각각 형성된다. 딥 N웰(11－1, 2, 3, 4)에는 각각의 스위치 회로를 형성하기 위한 포켓 P웰(12－1, 2, 3, 4)이 형성된다. 포켓 P웰(12－1, 2, 3, 4)에는 각각의 스위치 회로를 대표하는 패스 트랜지스터(50－1, 60－1, 70－1, 80－1)의 게이트(17－1, 2, 3, 4), 드레인(15－1, 2, 3, 4) 및 소스(16－1, 2, 3, 4)가 형성된다. 또한, 각 딥 N웰에는 배선 접속용 확산층(13－1, 2, 3, 4)이, 각 포켓 P웰에는 배선 접속용 확산층(14－1, 2, 3, 4)이 형성된다.
패스 트랜지스터(50－1)의 드레인(15－1)과 배선 접속용 확산층(14－1)은 네 거티브 펌프 출력 라인(19－1)에 접속되어 차지 펌프로부터의 음전압을 공급받는다. 게이트(17－1)는 네거티브 인에이블 라인에 접속되어 네거티브 인에이블 신호를 제공받는다. 배선 접속용 확산층(13－1)으로는 N웰 컨트롤 라인과 접속되어 N웰 컨트롤 신호(글로벌)를 인가받는다. 소스(16－1)는 패스 트랜지스터(60－1)의 드레인(15－2)과 배선 접속용 확산층(14－2)에 접속된다. 패스 트랜지스터(60－1)의 게이트(17－2)는 블록 인에이블 라인에 접속되어 블록 인에이블 신호를 제공받는다. 배선 접속용 확산층(13－2)은 N웰 컨트롤 라인에 접속되어 N웰 컨트롤 신호(글로벌)를 제공받는다. 소스(16－2)는 패스 트랜지스터(70－1)의 드레인(15－3)과 배선 접속용 확산층(14－3)에 접속된다.
패스 트랜지스터(70－1)의 게이트(17－3)는 패스 트랜지스터(80－1)의 게이트(17－4)와 함께 섹터 인에이블 라인에 접속된다. 섹터 인에이블 신호는 섹터 인에이블 라인을 통해서 패스 트랜지스터(70-1)의 게이트(17-3)로 인가된다. 배선 접속용 확산층(13－3)은 N웰 컨트롤 라인에 접속되어 N웰 컨트롤 신호(블록)를 제공받는다. 소스(16－3)는 패스 트랜지스터(80－1)의 드레인(15－4)과 배선 접속용 확산층(14－4)에 접속된다. 패스 트랜지스터(80－1)의 배선 접속용 확산층(13－4)은 N웰 컨트롤 라인에 접속되어, N웰 컨트롤 신호(섹터)를 제공받는다. 소스(16－4)는 워드 라인(21)을 통해 메모리 셀의 게이트(도시되지 않고)에 접속된다.
도 4는 본 발명에 따른 각각의 패스 트랜지스터가 음전압을 전달할 때의 인가되는 전압을 보여주는 파형도이다. 도 4를 참조하면, 네거티브 인에이블 신호가 불휘발성 반도체 메모리 장치의 제어부에서 소거 모드 신호(mode　signal)에 동기 하여 출력되어 도 3의 패스 트랜지스터(50－1)의 게이트(17－1)에 인가된다. 마찬가지로 블록 인에이블 신호는 패스 트랜지스터(60－1)의 게이트(17－2)에, 섹터 인에이블 신호는 패스 트랜지스터(70－1)의 게이트(17－3) 및 패스 트랜지스터(80－1)의 게이트(17－4)에 인가되면, 각 트랜지스터들은 턴-온된다.
패스 트랜지스터(50－1)의 네거티브 펌프 출력 라인(19－1)에 접속된 드레인(15－1)과 배선 접속용 확산층(14－1)에는 차지 펌프로부터 제공되는 음전압(Negative)이 인가된다. 이때, 포켓 P웰의 전위 (Negative)는 강하를 시작한다. 포켓 P웰의 전위 (Negative)가 소정 전위 (eV)까지 강하하면 이 전위는 네거티브 레귤레이터(40)에서 검출된다. 소정 전위(eV)까지의 전압 강하가 검출되면, 생성된 절환 신호에 의해 각각의 인에이블 신호는 Vcc에서 Vss로 강하한다. 따라서, 각각의 게이트 산화막이 고전압 스트레스로부터 보호된다.
또한, 포켓 P웰의 전압 강하 도중 각 패스 트랜지스터는 온 상태를 유지한다. 도 1에서 포켓 P웰의 전위의 급격한 강하가 소정의 전압 (eV)의 검출과 동시에 시작되는 경우를 나타냈다. 도 4에서는, 각 인에이블 신호가 강하한 타이밍보다 늦어, 패스 트랜지스터(50－1) 및 패스 트랜지스터(60－1)의 N웰 컨트롤 신호(글로벌), 패스 트랜지스터(70－1)의 N웰 컨트롤 신호(블록) 및 패스 트랜지스터(80－1)의 N웰 컨트롤 신호(섹터)가 역바이어스 전압의 고전압(High　Vol)에서 저전압(Low　Vol)으로 강하하며, 따라서 포켓 P웰의 전위의 급격한 강하가 시작되는 경우를 나타내고 있다. 이 지연 시간의 설정은, 소거 동작의 개시 시간을 우선으로 할지 또는 소형으로 전압 발생 능력이 작은 차지 펌프를 우선으로 할지에 의해 적절히 설정할 수 있다.
각각의 컨트롤 신호에 의한 딥 N웰의 전위 변화는 각각의 딥 N웰과 포켓 P웰의 커플링 커패시턴스에 의해 포켓 P웰로 전달된다. 이 때문에 포켓 P웰의 전위는 급속히 강하하여 소거 구간 (T)를 가지는 음전압에 도달하고, 각각의 전달 패스를 경유하여 메모리 셀의 게이트에 인가된다. 각 패스 트랜지스터에 인가되는 인에이블 신호 및 컨트롤 신호에 의해 변동하는 각각의 게이트(PassTr　Gate) 및 딥 N웰(Deep Well)의 전압 파형이 소거 모드 신호(mode　signal)의 활성화 구간 이내에서 이루어짐이 도시되고 있다.
이상에서의 설명에 따르면, 포켓 P웰의 전위는 소정의 레벨(eV)에 도달한 시점이나 그 이후에 딥 N웰의 전압을 펄스 상으로 강압시킴으로써 포켓 P웰의 전위를 고속으로 소정의 음의 고전압으로 설정할 수 있다. 이 때문에 음의 고전압을 고속으로 생성 및 음전압 생성 차지 펌프의 소형화가 가능하다. 따라서, 차지 펌프의 단수를 증가할 필요가 없고 이에 따르는 커패시터의 면적 증가도 억제되므로, 범용 메모리의 비용 절감에 장애가 되는 메모리 점유율 저하의 요인을 없앨 수 있다.
도 7은 도 2의 불휘발성 메모리 장치(110)를 구비하는 메모리 카드 또는 반도체 디스크 장치(Solid State Disk:SSD)와 같은 메모리 시스템(100)의 일예를 간략히 도시한 블록도이다. 도 7을 참조하면, 본 발명에 따른 메모리 시스템(100)은 본 발명의 불휘발성 메모리 장치(110)를 장착한다. 본 발명에 따른 메모리 시스템(100)은 호스트(Host)와 불휘발성 메모리 장치(110) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(120)를 포함한다. 본 발명의 메모리 시스템(100)은 음의 고전압을 생성하기 위한 차지 펌프의 소형화가 가능하여 고용량화가 가능하다.
SRAM(121)은 프로세싱 유닛(122)의 동작 메모리로써 사용된다. 호스트 인터페이스(123)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(125)는 본 발명의 불휘발성 메모리 장치(110)와 인터페이싱 한다. 프로세싱 유닛(122)은 메모리 컨트롤러(120)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상술한 본 발명의 메모리 시스템(100)에 따르면, 음의 고전압을 생성하기 위한 차지 펌프의 점유 면적을 축소하고, 셀 어레이의 면적을 확보하여 고용량의 불휘발성 메모리 장치를 구현할 수 있다. 이러한 메모리 시스템(100)의 구성은 반도체 디스크 장치(Solid State Disk: SSD)로도 구성될 수 있으며, 이 경우 반도체 디스크 장치(SSD)의 저장 용량의 용이한 확보가 보장될 수 있다. 또한, 고속으로 음의 고전압을 제공함에 따라 소거 동작의 속도를 높일 수 있다.
도 8은 상술한 도 7의 메모리 시스템(100)을 장착하는 컴퓨팅 시스템 또는 정보 처리 시스템(200)을 간략히 보여주는 블록도이다. 도 8을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(210)이 장착된다. 본 발명에 따른 정보 처리 시스템(200)은 메모리 컨트롤 러(211) 및 불휘발성 메모리 장치(212)로 구성되는 메모리 시스템(210)과 각각 버스(260)에 전기적으로 연결된 중앙처리장치(250), 램(240), 유저 인터페이스(230), 모뎀(220)을 포함한다. 메모리 시스템(210)은 앞서 언급된 메모리 카드 또는 반도체 디스크 장치와 실질적으로 동일하게 구성될 것이다. 불휘발성 메모리 장치(212)에는 유저 인터페이스(230)를 통해서 제공되거나 또는, 중앙처리장치(240)에 의해서 처리된 데이터가 메모리 컨트롤러(211)를 통해 저장된다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(200)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 불휘발성 메모리 장치 또는 불휘발성 메모리 장치를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 불휘발성 반도체 메모리 장치의 소거 전압 설정 방법에 의하면, 딥 웰의 전압을 강압함으로써 포켓 웰의 전위를 고속으로 소정의 음의 고전압으로 설정할 수 있다. 따라서, 음의 고전압을 고속으로 생성 및 음전압 생성 차지 펌프의 간이화를 가능하게 한다.
결국, 커패시터 면적 증가 또는 차지 펌프의 점유 면적의 증가 없이 음의 고전압을 고속으로 생성할 수 있는 불휘발성 반도체 메모리 장치를 제공할 수 있다.

Claims (12)

  1. 메모리 셀 어레이;
    상기 메모리 셀 어레이의 워드 라인으로 제공하기 위한 음전압을 생성하는 차지 펌프;
    상기 음전압을 상기 워드 라인으로 전달하며, 반도체 기판에 형성되는 제 1 웰 영역의 내부에 형성되는 제 2 웰 영역에 형성되는 패스 트랜지스터; 및
    상기 제 1 웰 영역의 역 바이어스 전압과 상기 패스 트랜지스터의 게이트 전압을 제어하는 레귤레이터를 포함하되,
    소거 동작시 상기 레귤레이터는 상기 음전압의 레벨을 검출하여 소정의 레벨 이하로 강압되면 상기 역 바이어스 전압보다 낮은 전압으로 상기 제 1 웰 영역을 바이어스하는 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소거 동작시, 상기 레귤레이터는 상기 게이트 전압을 강하하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 게이트 전압을 강하하는 시점은 상기 역 바이어스 전압을 강하하는 시점과 동일하거나 빠른 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 웰 영역은 N형으로, 상기 제 2 웰 영역은 P형으로 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 웰 영역에 형성되는 음전압은 상기 제 1 웰 영역의 역 바이어스 전압의 강하에 따른 커플링 효과에 따라 강압되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 차지 펌프로부터 생성되는 음전압을 메모리 셀 어레이로 제공하기 위한 패스 트랜지스터를 포함하되, 상기 패스 트랜지스터는 반도체 기판에 형성되는 제 1 웰 영역의 내부에 형성되는 제 2 웰 영역에 형성되는 불휘발성 반도체 메모리 장치의 소거 전압 제공 방법에 있어서:
    소거 모드시, 상기 음전압을 상기 제 2 웰 영역과 상기 패스 트랜지스터의 일단에 입력하고, 양전압을 상기 패스 트랜지스터의 게이트 전압으로 인가하는 단계; 및
    상기 제 1 웰 영역에 인가되는 제 1 전압을 상기 제 1 전압보다 낮은 제 2 전압으로 강하하여, 상기 제 2 웰 영역의 전위를 상기 음전압보다 낮은 타깃 음전압으로 강하하는 단계를 포함하는 소거 전압 제공 방법.
  7. 제 6 항에 있어서,
    상기 차지 펌프로부터 생성되는 상기 음전압의 레벨을 검출하여 상기 음전압이 소정 레벨에 도달되면 절환 신호를 생성하는 레귤레이터를 더 포함하는 것을 특징으로 하는 소거 전압 제공 방법.
  8. 제 7 항에 있어서,
    상기 타깃 음전압으로 강하하는 단계는, 상기 절환 신호에 응답하여 상기 양전압보다 낮은 전압으로 상기 패스 트랜지스터의 게이트 전압을 전환하는 단계를 더 포함하는 소거 전압 제공 방법.
  9. 제 8 항에 있어서,
    상기 타깃 음전압으로 강하하는 단계에서, 상기 패스 트랜지스터의 게이트 전압을 상기 양전압보다 낮은 전압으로 전환하는 시점은 상기 제 1 전압을 상기 제 2 전압으로 전환하는 시점보다 우선하는 것을 특징으로 하는 소거 전압 제공 방법.
  10. 제 8 항에 있어서,
    상기 타깃 음전압으로 강하하는 단계에서, 상기 패스 트랜지스터의 게이트 전압을 상기 양전압보다 낮은 전압으로 전환하는 시점은 상기 제 1 전압을 상기 제 2 전압으로 전환하는 시점과 동일한 것을 특징으로 소거 전압 제공 방법.
  11. 불휘발성 반도체 메모리 장치; 및
    상기 불휘발성 반도체 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 불휘발성 반도체 메모리 장치는 청구항 1에 기재된 불휘발성 반도체 메모리 장치인 것을 특징으로 하는 메모리 시스템.
  12. 메모리 시스템; 및
    상기 메모리 시스템을 저장 장치로 장착하는 정보 처리 시스템을 포함하되, 상기 메모리 시스템은 청구항 11에 기재된 메모리 시스템인 것을 특징으로 하는 컴퓨팅 시스템.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972252B1 (ko) * 2007-08-24 2010-07-23 가부시끼가이샤 르네사스 테크놀로지 불휘발성 반도체 기억 장치
US8248852B2 (en) 2009-10-26 2012-08-21 Samsung Electronics Co., Ltd. Nonvolatile memory devices operable using negative bias voltages and related methods of operation
US8363483B2 (en) 2009-06-30 2013-01-29 SK Hynix Inc. Circuit for supplying well voltages in nonvolatile memory device
US9824765B2 (en) 2015-09-04 2017-11-21 Samsung Electronics Co., Ltd. Memory device, memory system, method of operating the memory device, and method of operating the memory system

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102210520B1 (ko) 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3831040B2 (ja) * 1997-01-31 2006-10-11 株式会社ルネサステクノロジ 半導体集積回路
JP4068194B2 (ja) * 1997-10-03 2008-03-26 沖電気工業株式会社 Ｍｏｓトランジスタおよびｍｏｓトランジスタの電位制御方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972252B1 (ko) * 2007-08-24 2010-07-23 가부시끼가이샤 르네사스 테크놀로지 불휘발성 반도체 기억 장치
US8363483B2 (en) 2009-06-30 2013-01-29 SK Hynix Inc. Circuit for supplying well voltages in nonvolatile memory device
US8248852B2 (en) 2009-10-26 2012-08-21 Samsung Electronics Co., Ltd. Nonvolatile memory devices operable using negative bias voltages and related methods of operation
US9824765B2 (en) 2015-09-04 2017-11-21 Samsung Electronics Co., Ltd. Memory device, memory system, method of operating the memory device, and method of operating the memory system

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