KR100532454B1 - 임시 저장 메모리를 구비하는 집적 회로 및 집적 회로의데이터 저장 방법 - Google Patents

임시 저장 메모리를 구비하는 집적 회로 및 집적 회로의데이터 저장 방법 Download PDF

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Abstract

임시 저장 메모리를 구비하는 집적 회로 및 집적 회로의 데이터 저장 방법이 개시된다. 본 발명의 실시예에 따른 집적 회로는 클럭 신호의 한주기 동안 기입 어드레스와 독출 어드레스가 입력되는 집적 회로에 있어서 메인 메모리 및 데이터 메모리 블록을 구비한다. 메인 메모리는 제 1 내지 제 n 서브 메모리 블록들을 구비한다. 상기 데이터 메모리 블록은 적어도 두 개 이상인 것을 특징으로 한다. 상기 데이터 메모리 블록은 두 개일 수 있으며, 상기 기입 어드레스와 상기 독출 어드레스가 상기 제 1 서브 메모리 블록을 지시함에 의하여 상기 제 1 서브 메모리 블록에서 독출 동작이 수행되고 제 1 데이터 메모리 블록에서 기입 동작이 수행된 후, 다음 클럭 신호에 동기 되어 입력되는 상기 기입 어드레스와 상기 독출 어드레스가 제 n 서브 메모리 블록을 지시하지만 상기 제 1 서브 메모리 블록에서 상기 독출 동작이 수행된 로우(row) 어드레스와 동일한 로우(row) 어드레스를 지시하는 경우, 상기 제 n 서브 메모리 블록에서 독출 동작이 수행되고 제 2 데이터 메모리 블록에서 기입 동작이 수행된다. 본 발명에 따른 집적 회로 및 집적 회로의 데이터 저장 방법은 복수개의 임시 저장 메모리와 이에 대응되는 태그 메모리 구조를 이용하여 집적 회로의 동작 속도를 빠르게 할 수 있는 장점이 있다.

Description

임시 저장 메모리를 구비하는 집적 회로 및 집적 회로의 데이터 저장 방법{Integrated circuit having temporary memory and data storing method thereof}
본 발명은 집적 회로에 관한 것으로서, 특히 임시 저장 메모리를 구비하는 집적 회로 및 임시 저장 메모리를 이용한 집적 회로의 데이터 저장 방법에 관한 것이다.
일반적인 동기식 램(synchronous RAM)은 하나의 클럭 주기마다 독출 데이터 또는 기입 데이터 중 어느 하나만을 전송할 수 있다. 이중 데이터율 램(double data rate RAM)은 클럭의 상승 에지와 하강 에지마다 데이터를 전송함으로써 데이터 전송률을 2배 증가 시켰다.
그러나 일반적인 메모리 장치는 데이터의 입력과 데이터의 출력이 하나의 핀을 통하여 이루어진다. 공통 입출력 포트(common I/O)를 이용하는 방법은 데이터의 입력과 출력이 독립적으로 제어될 수 없기 때문에 데이터의 입력 주파수와 출력 주파수가 제한될 수밖에 없다.
메모리 장치의 대역폭(bandwidth)이 중요시되면서, 분리된 입출력 포트(separate I/O)를 사용하는 제품들이 제조되고 있다. 즉, 데이터의 입력과 출력이 독립적으로 제어될 수 있도록 입력 핀과 출력 핀이 분리된 것이다.
분리된 입력 핀과 출력 핀을 가진 메모리 장치는 클럭의 한 주기 내에 독출 명령(read command)과 독출 어드레스(read address), 기입 명령(write command)과 기입 어드레스(write address) 및 기입 데이터(write data)를 모두 수신할 수 있으므로 동작 주파수를 증가시킬 수 있다.
그러나, 분리된 입출력 포트를 가지는 메모리 장치라도 하나의 클럭 주기 내에서 독출 명령(read command)과 독출 어드레스(read address), 기입 명령(write command)과 기입 어드레스(write address) 및 기입 데이터(write data)를 수신하는 경우, 독출 동작과 기입 동작이 하나의 클럭 주기 내에 수행되기 위해서는 두 번의 메모리 셀 접근이 수행되어야 한다.
즉, 데이터의 독출과 기입을 위한 워드 라인의 활성화가 클럭의 한 주기 내에 두 번 수행되어야 하므로 클럭 주파수가 워드 라인의 활성화 시간에 의해서 제한을 받는 문제가 있다.
도 1은 분리된 입출력 포트를 가지는 메모리 장치의 동작을 설명하는 타이밍도이다.
어드레스와 워드 라인사이의 관계나 입력 데이터 및 출력 데이터의 레이턴시(latency)는 메모리 장치의 회로 구성에 따라 달라지므로 도 1에서는 여기서는 고려되지 않는다.
도 1을 참조하면, 클럭 신호(CLK)의 한 주기 내에서 기입 어드레스(WADD)와 독출 어드레스(RADD)가 모두 입력되고 있다. 클럭 신호(CLK)의 상승 에지에서 입력되는 어드레스(A0, A2, A4, A6 )가 독출 어드레스(RADD)이고, 클럭 신호(CLK)의 하강 에지에서 입력되는 어드레스(A1, A3, A5, A7)가 기입 어드레스(WADD)이다.
RES와 WES는 각각 독출 어드레스(RADD)와 기입 어드레스(WADD)를 선택하는 독출 선택 신호 및 기입 선택 신호이다.
독출 어드레스(RADD) A0에 의하여 워드 라인(AWL0)이 활성화되고, 워드 라인(AWL0)에 응답하여 데이터(Q0)가 출력된다. 또한 기입 어드레스(WADD) A1에 응답하여 워드 라인(AWL1)이 활성화되면 입력 데이터(D1)가 입력된다.
독출 동작을 위한 워드 라인(AWL0)과 기입 동작을 위한 워드 라인(AWL1)이 클럭 신호(CLK)의 한 주기 내에서 활성화되어야 한다. 따라서 클럭 신호의 한 주기의 길이가 두 개의 워드라인의 활성화 시간보다 짧아질 수 없게되는 문제가 있다. 이러한 문제는 집적 회로의 동작 속도를 빠르게 하는 데 하나의 제한 요인이 된다.
요약하면, 집적 회로의 동작 속도를 빠르게 하기 위하여 공통 입출력 포트(Common I/O)에서 분리된 입출력 포트(Separate I/O)로 데이터의 전송 경로를 분리하여 데이터의 전송 속도를 증가시켰으며, 클럭 신호의 상승 에지(Rising edge)와 하강 에지(falling edge)를 모두 이용함으로써 데이터의 전송 속도를 증가시켜왔다.
그러나, 이러한 방법은 데이터 저장 공간에서 동시에 독출(Read)과 기입(Write) 동작이 수행될 수 없기 때문에 속도 증가의 한계를 갖는다. 임시 저장 메모리를 이용하여 독출(Read)과 기입(Write) 동작을 수행한다면 동시에 데이터 저장 공간을 접근하는 것처럼 보이므로 집적 회로의 동작 속도 역시 증가될 수 있다.
기존의 집적 회로에서 임시 저장 메모리를 이용하는 방법 중 하나는 메인 메모리보다 동작이 빠른 임시 저장 메모리를 첨가하여 메인 메모리의 일정한 영역을 임시 저장 메모리에 복사하고 임시 저장 메모리에서 데이터의 독출 및 기입 동작을 수행하는 방법이다.
임시 저장 메모리에 원하는 데이터가 존재할 경우 임시 저장 메모리에서 데이터를 독출하고 원하는 데이터가 없을 경우 기존의 메인 메모리에서 데이터를 독출하며 임시 저장 메모리에 새로운 데이터를 업데이트(update)한다.
기입 동작의 경우, 외부에서 인가되는 데이터를 임시 저장 메모리에 기입하며 임시 저장 메모리에 기입할 영역이 없을 경우 사용이 오래 되었거나 자주 사용하지 않는 데이터를 메인 메모리로 옮김으로써 가능하다.
이러한 방법은 집적 회로가 동작하는 경우 데이터의 저장을 위한 어드레스가 가장 최근 것이 자주 사용되거나 또는 최근에 사용한 어드레스의 근방의 어드레스들이 이용된다는 특성을 이용한 것이다.
그러나, 데이터의 저장을 위하여 입력되는 어드레스가 랜덤(Random)한 경우에는 동작 속도가 현저히 낮아지며 기입 또는 독출 할 메모리 영역이 바이트(Byte)단위가 아닌 여러 바이트의 세트(Set)일 경우에는 동작 속도가 더욱 낮아지는 문제점이 있다.
임시 저장 메모리를 이용한 또 다른 방법은 기존의 메인 메모리를 이용하여 기입 및 독출 동작을 수행하며 메인 메모리의 구조상 동시에 독출 및 기입 동작이 수행될 수 없는 영역에서 독출 및 기입 동작이 동시에 수행되어야 할 경우 임시 저장 메모리에서 기입 동작을 수행한다.
그리고, 다음 기입 및 독출 동작이 동시에 독출 및 기입 동작이 수행될 수 없는 영역에서 수행되는 것이 아니면 임시 저장 메모리에 저장된 데이터를 메인 메모리로 전송한다.
이때 임시 저장 메모리는 메인 메모리에서 독출 및 기입 동작을 동시에 수행할 수 없는 영역의 최소 크기와 동일한 크기를 갖는다. 또한 임시 저장 메모리에 저장된 데이터가 메인 메모리에 본래 저장될 위치의 어드레스를 기억하는 태그 메모리를 하나 배치하여 집적 회로의 동작 속도를 증가시킨다. 이와 같은 2가지 방법은 각각의 문제점을 가진다.
도 2는 기입 및 독출 동작이 동시에 수행될 수 없는 이유를 설명하는 회로도이다.
도 2는 SRAM(static random access memory)의 메모리 구조를 설명하고 있다. SRAM 의 메인 메모리는 데이터를 효율적으로 저장하기 위해서 매트릭스 구조를 가지며 동시에 기입 및 독출 동작이 수행될 수 없는 최소 영역을 구비한다. 도 2는 그러한 최소 영역을 설명한다.
제 1 래치(L1)는 트랜지스터(TR1, BTR1)를 이용하여 비트라인 쌍(BL, /BL) 사이에 연결되고 제 1 래치(L1)에는 데이터가 저장된다. 제 1 래치(L1)의 왼쪽에 데이터 "1"이 저장되고 오른쪽에 데이터 "0"이 저장된다고 가정한다.
그리고, 제 n 래치(Ln)의 왼쪽에 데이터 "0"이 저장되고 오른쪽에 데이터 "1"이 저장된다고 가정한다. 제 1 워드라인(WL1)과 제 n 워드 라인(WLn)이 동시에 활성화된다면 비트라인 쌍(BL, /BL)으로 출력되는 데이터간에 충돌이 발생된다. 따라서, 도 2에 도시된 메인 메모리의 최소 영역은 동시에 두 개의 래치가 접근될 수 없다.
도 3은 임시 저장 메모리를 이용하는 두 번째 방법의 문제점을 설명하는 도면이다.
도 2의 메인 메모리 구조에서 설명된 것과 같이, 메인 메모리(MB)의 최소 영역(SMB1, SMB2 ~ SMBn)에 동시에서 기입 및 독출 동작을 수행할 수 없는 문제를 해결하기 위해 임시 저장 메모리(DMB)를 이용한다.
즉, 메인 메모리(MB)의 최소 영역인 서브 메모리 블록들(SMB1, SMB2 ~ SMBn) 중 제 1 서브 메모리 블록(SMB1)에서 기입 및 독출 동작이 동시에 수행되도록 기입 어드레스와 독출 어드레스가 수신되면 제 1 서브 메모리 블록(SMB1)에서 독출 동작을 수행하여 제 1 독출 데이터(R_DATA1)를 독출하고 임시 저장 메모리(이하 데이터 메모리 블록이라 함)(DMB)에서 기입 동작을 수행하여 제 1 기입 데이터(W_DATA1)를 기입한다.(1)
그러나, 다음에 입력되는 독출 어드레스와 기입 어드레스가 다른 서브 메모리 블록(예를 들어 제 n 서브 메모리 블록(SMBn))을 표시하고 있으나 이전에 독출 동작이 수행된 제 1 서브 메모리 블록(SMB1)의 로우(row) 어드레스와 동일한 로우(row) 어드레스를 지시한다면, 제 n 서브 메모리 블록(SMBn)에서 제 2 독출 데이터(R_DATA2)의 독출 동작이 수행될 수 있으나 데이터 메모리 블록(DMB)에서 제 2 기입 데이터(W_DATA2)의 기입 동작이 수행되는 것은 불가능하다.(2)
데이터 메모리 블록(DMB)에 이미 제 1 기입 데이터(W_DATA1)가 저장되어 있어 제 2 기입 데이터(W_DATA2)를 저장할 수 없기 때문이다.
데이터 메모리 블록(DMB)의 어드레스를 저장하는 태그 메모리(미도시)의 동작 속도 저하의 문제도 존재한다. 새로운 어드레스가 수신되는 경우 기존 태그 메모리 내의 기존 어드레스를 검색하여 새로운 데이터가 데이터 메모리 블록(DMB)에 존재하는지 메인 메모리(MB)의 서브 메모리 블록들(SMB1, SMB2 ~ SMBn)에 존재하는지를 확인해야 하기 때문에 집적 회로의 동작 속도가 저하된다.
또한, 기입 및 독출 어드레스가 동시에 수신되는 경우 두 동작의 어드레스를 모두 확인해야 하며 확인 결과에 따라서 다음에 수행될 동작이 결정된다. 이러한 문제는 동작 속도의 증가를 위해 사용한 데이터 메모리 블록이 태그 메모리를 필요로 하지만, 태그 메모리의 동작의 속도가 한계를 가지므로 데이터 메모리 블록의 동작 속도도 한계를 갖는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 동작 속도를 빠르게 하기 위하여 복수개의 임시 저장 메모리와 태그 메모리를 구비하는 집적 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 동작 속도를 빠르게 하기 위하여 복수개의 임시 저장 메모리와 태그 메모리를 구비하는 집적 회로의 데이터 저장 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 집적 회로는 클럭 신호의 한주기 동안 기입 어드레스와 독출 어드레스가 입력되는 집적 회로에 있어서 메인 메모리 및 데이터 메모리 블록을 구비한다.
메인 메모리는 제 1 내지 제 n 서브 메모리 블록들을 구비한다. 데이터 메모리 블록은 상기 기입 어드레스 및 상기 독출 어드레스가 하나의 서브 메모리 블록을 지시하는 경우, 상기 기입 어드레스 및 상기 독출 어드레스 중 하나에 응답하여 기입 동작 또는 독출 동작이 수행된다.
상기 데이터 메모리 블록은 적어도 두 개 이상인 것을 특징으로 한다. 상기 서브 메모리 블록은 독출 동작과 기입 동작이 동시에 수행될 수 없는 최소 메모리 영역이다. 상기 데이터 메모리 블록은 상기 하나의 서브 메모리 블록과 동일한 사이즈를 가진다.
상기 데이터 메모리 블록은 두 개일 수 있으며, 상기 기입 어드레스와 상기 독출 어드레스가 상기 제 1 서브 메모리 블록을 지시함에 의하여 상기 제 1 서브 메모리 블록에서 독출 동작이 수행되고 제 1 데이터 메모리 블록에서 기입 동작이 수행된 후, 다음 클럭 신호에 동기 되어 입력되는 상기 기입 어드레스와 상기 독출 어드레스가 제 n 서브 메모리 블록을 지시하지만 상기 제 1 서브 메모리 블록에서 상기 독출 동작이 수행된 로우(row) 어드레스와 동일한 로우(row) 어드레스를 지시하는 경우, 상기 제 n 서브 메모리 블록에서 독출 동작이 수행되고 제 2 데이터 메모리 블록에서 기입 동작이 수행된다.
상기 집적 회로는 상기 제 n 서브 메모리 블록에서 독출 동작이 수행되고 상기 제 2 데이터 메모리 블록에서 기입 동작이 수행되는 동안 상기 제 1 데이터 메모리 블록에 저장된 데이터는 대응되는 상기 제 1 서브 메모리 블록으로 이동된다.
상기 집적 회로는 상기 데이터 메모리 블록에 현재 저장되어 있는 데이터가 본래 어떤 서브 메모리 블록에 대응되는 데이터인지를 나타내는 데이터 메모리 어드레스, 상기 데이터 메모리 블록에 현재 저장되어 있는 데이터가 유효한지를 판단하기 위한 유효 판단 정보 및 상기 제 1 데이터 메모리 블록 및 상기 제 2 데이터 메모리 블록 중 어느 곳에 유효한 데이터가 저장되어 있는지를 판단하는 포인터 비트를 구비하는 태그 메모리를 더 구비한다.
상기 태그 메모리는 기입 태그 메모리부 및 독출 태그 메모리부를 구비한다.
기입 태그 메모리부는 입력되는 기입 어드레스와 내부에 저장된 상기 데이터 메모리 어드레스를 비교하여 상기 서브 메모리 블록에서 기입 동작을 수행할 것인가 상기 데이터 메모리 블록에서 기입 동작을 수행할 것인가를 판단한다.
독출 태그 메모리부는 입력되는 독출 어드레스와 내부에 저장된 상기 데이터 메모리 어드레스를 비교하여 상기 서브 메모리 블록에서 독출 동작을 수행할 것인가 상기 데이터 메모리 블록에서 독출 동작을 수행할 것인가를 판단한다.
상기 기입 태그 메모리부 및 상기 독출 태그 메모리부는 입력되는 상기 기입 어드레스 및 독출 어드레스에 대응하여 동시에 동작되는 것을 특징으로 한다. 상기 데이터는 단일 데이터 율(SDR :Single Data Rate) 또는 이중 데이터율(DDR :Double Data Rate)로 입력 또는 출력되는 것을 특징으로 한다.
상기 데이터 메모리 블록은 상기 서브 메모리 블록과 다이렉트 맵핑(direct mapping)의 관계를 가지는 것을 특징으로 한다. 상기 데이터 메모리 블록은 데이터의 저장을 위하여 셋 어소시에이티브(Set Associative) 방식을 이용하거나 또는 완전 어소시에이티브(Fully Associative) 방식을 이용하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 집적 회로의 데이터 저장 방법은, 제 1 내지 제 n 서브 메모리 블록들을 구비하는 메인 메모리, 제 1 및 제 2 데이터 메모리 블록을 구비하며 클럭 신호의 한 주기 동안 기입 어드레스와 독출 어드레스가 입력되는 집적 회로의 데이터 저장 방법에 있어서 (a)상기 기입 어드레스 및 상기 독출 어드레스가 하나의 서브 메모리 블록을 지시하는 지 판단하는 단계, (b)상기 기입 어드레스 및 상기 독출 어드레스가 하나의 서브 메모리 블록을 지시하면, 상기 서브 메모리 블록에서 독출 동작을 수행하고 상기 제 1 데이터 메모리 블록에서 기입 동작을 수행하는 단계, (c)다음 클럭 신호에 동기 되어 입력되는 상기 기입 어드레스와 상기 독출 어드레스가 하나의 새로운 서브 메모리 블록을 지시하는 지 판단하는 단계, (d)다음 클럭 신호에 동기 되어 입력되는 상기 기입 어드레스와 상기 독출 어드레스가 하나의 새로운 서브 메모리 블록을 지시하고, 상기 독출 동작이 수행된 상기 서브 메모리 블록의 로우(row) 어드레스와 동일한 로우 어드레스를 지시하는 지 판단하는 단계 및 (e)동일한 로우 어드레스가 지시되면, 상기 새로운 서브 메모리 블록에서 독출 동작이 수행되고 상기 제 2 데이터 메모리 블록에서 기입 동작이 수행되는 단계를 구비하는 것을 특징으로 한다.
상기 (e) 단계는 상기 새로운 서브 메모리 블록에서 독출 동작이 수행되고 상기 제 2 데이터 메모리 블록에서 기입 동작이 수행되는 동안 상기 제 1 데이터 메모리 블록에 저장된 데이터는 대응되는 상기 서브 메모리 블록으로 이동되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 집적 회로의 메인 메모리와 데이터 메모리 블록의 구조를 설명하는 도면이다.
도 4를 참조하면, 집적 회로(400)는 복수개의 서브 메모리 블록들(SMB1, SMB2 ~ SMBn)을 구비하는 메인 메모리(MB)와 데이터 메모리 블록들(DMB1, DMB2)을 구비한다. 서브 메모리 블록(SMB1, SMB2 ~ SMBn)은 독출 동작과 기입 동작이 동시에 수행될 수 없는 최소 메모리 영역이다.
또한 집적 회로(400)로 입력 또는 독출되는 데이터는 단일 데이터 율(SDR :Single Data Rate) 또는 이중 데이터율(DDR :Double Data Rate)로 입력 또는 출력된다.
데이터 메모리 블록(DMB1, DMB2)은 하나의 서브 메모리 블록과 동일한 사이즈를 가진다. 도 3의 종래의 데이터 메모리 블록(DMB)을 구비하는 집적 회로(300)는 하나의 데이터 메모리 블록(DMB)만을 구비한다.
그러나 본 발명의 집적 회로(400)는 복수개의 데이터 메모리 블록들(DMB1, DMB2)을 구비한다. 따라서, 종래에 하나의 데이터 메모리 블록(DMB2)의 동일한 로우(Row) 어드레스에 두 번 연속으로 기입 데이터가 저장되어야 하는 경우에 발생되는 문제를 해결할 수 있다.
도 4를 참조하여 본 발명의 실시예에 따른 집적 회로(400)의 동작을 좀 더 상세히 설명한다.
데이터 메모리 블록은 복수 개일 수 있으나 도 4에는 두 개의 데이터 메모리 블록들(DMB1, DMB2)만 도시되어 있다. 데이터 메모리 블록(DMB1, DMB2)은 기입 어드레스 및 독출 어드레스가 동시에 하나의 서브 메모리 블록을 지시하는 경우, 기입 어드레스 및 독출 어드레스 중 하나에 응답하여 기입 동작 또는 독출 동작을 수행한다.
예를 들어, 기입 어드레스와 독출 어드레스가 제 1 서브 메모리 블록(SMB1)을 동시에 지시하면 제 1 서브 메모리 블록(SMB1)에서 독출 동작이 수행되고 제 1 데이터 메모리 블록(DMB1)에서 기입 동작이 수행된다.(1) 따라서, 제 1 데이터 메모리 블록(DMB1)에 제 1 기입 데이터(W_DATA1)가 저장된다.
다음 클럭 신호(미도시)에 동기 되어 입력되는 기입 어드레스와 독출 어드레스가 제 n 서브 메모리 블록(SMBn)을 지시하지만 제 1 서브 메모리 블록(SMB1)에서 독출 동작이 수행된 로우(row) 어드레스와 동일한 로우(row) 어드레스를 지시한다고 가정한다.
이 경우, 종래의 집적 회로(300)는 제 1 서브 메모리 블록(DMB1)에 제 1 기입 데이터(W_DATA1)가 이미 저장되어 있으므로 제 2 기입 데이터(W_DATA2)를 저장할 수 없는 문제를 가진다.
그러나, 본 발명의 집적 회로(400)는 제 n 서브 메모리 블록(SMBn)에서 독출 어드레스에 대응되는 독출 동작이 수행되고 제 2 데이터 메모리 블록(DMB2)에서 기입 어드레스에 대응되는 기입 동작이 수행됨으로써 문제를 해결한다.(2)
그리고, 집적 회로(400)는 제 n 서브 메모리 블록(SMBn)에서 독출 동작이 수행되고 제 2 데이터 메모리 블록(DMB2)에서 기입 동작이 수행되는 동안 제 1 데이터 메모리 블록(DMB1)에 저장된 제 1 기입 데이터(W_DATA1)가 대응되는 제 1 서브 메모리 블록(SMB1)으로 이동된다.
따라서, 다음 클럭 신호에 동기 되어 입력되는 독출 어드레스 및 기입 어드레스가 또 다시 동일한 로우(Row) 어드레스를 지시한다면, 제 1 데이터 메모리 블록(DMB1)에서 기입 동작이 수행될 수 있다.
두 개의 데이터 메모리 블록(DMB1, DMB2) 중 하나의 데이터 메모리 블록(DMB2)에 데이터가 기입되는 동안 다른 하나의 데이터 메모리 블록(DMB1)의 데이터는 서브 메모리 블록으로 전송되므로 항상 하나의 데이터 메모리 블록에만 유효한 데이터가 존재한다.
데이터 메모리 블록(DMB1, DMB2)은 서브 메모리 블록과 다이렉트 맵핑(direct mapping)의 관계를 가진다. 즉, 데이터 메모리 블록(DMB1, DMB2)의 각각과 서브 메모리 블록(SMB1, SMB2 ~ SMBn)의 각각의 사이즈가 동일하므로 서브 메모리 블록(SMB1, SMB2 ~ SMBn) 중 하나에 데이터가 저장되는 위치와 데이터 메모리 블록(DMB1, DMB2)중 하나에 데이터가 저장되는 위치가 직접 맵핑 관계를 가질 수 있다.
또한, 데이터 메모리 블록(DMB1, DMB2)은 데이터의 저장을 위하여 셋 어소시에이티브(Set Associative) 방식을 이용하거나 또는 완전 어소시에이티브(Fully Associative)방식을 이용할 수도 있다.
도 5는 종래 방식을 이용할 경우, 태그 메모리의 구조를 설명하는 도면이다.
태그 메모리(TM1, TM2)는 데이터 메모리 블록에 현재 저장되어 있는 데이터가 본래 어떤 서브 메모리 블록에 대응되는 데이터인지를 나타내는 데이터 메모리 어드레스(SMB_ADD1, SMB_ADD2)와 데이터 메모리 블록에 현재 저장되어 있는 데이터가 유효한지를 판단하기 위한 유효 판단 정보(VALB1, VALB2)를 구비한다.
하나의 데이터 메모리 블록마다 하나의 태그 메모리가 필요하다. 따라서 도 4의 본 발명의 실시예에 따른 집적 회로(400)는 두 개의 데이터 메모리 블록(DMB1, DMB2)을 구비하므로 종래에는 도 5와 같이 두 개의 태그 메모리(TM1, TM2)가 필요할 것이다. 그러나, 본 발명에서는 집적 회로(400)에 필요한 태그 메모리를 하나로 줄일 수 있다.
도 6은 본 발명의 태그 메모리 구조를 설명하는 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 태그 메모리(600)는 데이터 메모리 어드레스(SMB_ADD), 유효 판단 정보(VALB) 및 포인터 비트(PTRB)를 구비한다.
데이터 메모리 어드레스(SMB_ADD)는 데이터 메모리 블록에 현재 저장되어 있는 데이터가 본래 어떤 서브 메모리 블록에 대응되는 데이터인지를 나타낸다.
데이터 메모리 어드레스(SMB_ADD)는 데이터 메모리 블록에 저장된 데이터가 어떤 서브 메모리 블록에 저장되어야 하는지를 표시하므로 결국 저장된 데이터에 대응되는 서브 메모리 블록의 어드레스가 된다.
유효 판단 정보(VALB)는 데이터 메모리 블록에 현재 저장되어 있는 데이터가 유효한지를 판단하기 위한 정보이다. 유효 판단 정보(VALB)는 1비트 크기이며 유효 판단 정보(VALB)가 "1"이면 유효 데이터, "0"이면 무효 데이터를 의미한다. 다만 유효 판단 정보(VALB)가 "1"이면 유효 데이터, "0"이면 무효 데이터로 한정되는 것은 아니며 반대로 설정될 수 있다.
포인터 비트(PTRB)는 도 4의 제 1 데이터 메모리 블록(DMB1) 및 제 2 데이터 메모리 블록(DMB2) 중 어느 곳에 유효한 데이터가 저장되어 있는지를 판단하는 비트이다.
앞서 설명된 것과 같이, 제 1 데이터 메모리 블록(DMB1) 및 제 2 데이터 메모리 블록(DMB2)의 동일한 로우 어드레스 영역에 저장되는 데이터는 제 1 데이터 메모리 블록(DMB1) 및 제 2 데이터 메모리 블록(DMB2) 중 하나만 유효한 데이터이다.
왜냐하면 하나의 데이터 메모리 블록의 동일한 로우 어드레스에 데이터가 저장되는 경우 다른 하나의 데이터 메모리 블록의 동일한 로우 어드레스에 저장된 데이터는 메인 메모리(MB)로 전송되기 때문이다.
따라서, 제 1 데이터 메모리 블록(DMB1) 및 제 2 데이터 메모리 블록(DMB2) 중 어느 곳에 유효한 데이터가 저장되어 있는지를 판단하는 포인터 비트(PTRB)를 태그 메모리(TM)에 추가함으로써 하나의 태그 메모리만으로 집적 회로(400)를 동작시킬 수 있다. 포인터 비트(PTRB)는 1비트 크기를 가진다.
예를 들어, 포인터 비트(PTRB)가 "0"이면 제 1 데이터 메모리 블록(DMB1)을 의미하고 포인터 비트(PTRB)가 "1"이면 제 2 데이터 메모리 블록(DMB2)을 의미할 수 있다. 만일 포인터 비트(PTRB)의 크기를 2비트 이상으로 만든다면 데이터 메모리 블록의 수가 2개 이상인 경우에도 적용할 수 있다. 이러한 방법으로 집적 회로(400)의 면적을 줄 일 수 있다.
도 7은 도 6의 태그 메모리의 다른 실시예를 설명하는 도면이다.
도 7을 참조하면, 태그 메모리(700)는 기입 태그 메모리부(W_TM) 및 독출 태그 메모리부(R_TM)를 구비한다.
기입 태그 메모리부(W_TM)는 입력되는 기입 어드레스와 내부에 저장된 데이터 메모리 어드레스(SMB_ADD)를 비교하여 서브 메모리 블록에서 기입 동작을 수행할 것인가 데이터 메모리 블록에서 기입 동작을 수행할 것인가를 판단한다.
독출 태그 메모리부(R_TM)는 입력되는 독출 어드레스와 내부에 저장된 데이터 메모리 어드레스(SMB_ADD)를 비교하여 서브 메모리 블록에서 독출 동작을 수행할 것인가 데이터 메모리 블록에서 독출 동작을 수행할 것인가를 판단한다.
기입 태그 메모리부(W_TM) 및 독출 태그 메모리부(R_TM)는 입력되는 기입 어드레스 및 독출 어드레스에 대응하여 동시에 동작된다.
태그 메모리의 일반적인 동작은 첫째로 독출 어드레스에 응답하여 태그 메모리의 내용을 검색하고 둘째로 기입 어드레스에 응답하여 태그 메모리의 내용을 검색한다.
내용을 검색한다는 것은 입력되는 기입 어드레스 또는 독출 어드레스와 동일한 어드레스가 데이터 메모리 어드레스에 저장되어 있는 가를 검색한다는 의미이다.
셋째로 메인 메모리에 접근할 것인가 데이터 메모리 블록에 접근할 것인가를 판단한다. 입력되는 기입 어드레스 또는 독출 어드레스와 동일한 어드레스가 데이터 메모리 어드레스에 저장되어 있다면 유효 판단 정보(VALB)를 이용하여 데이터 메모리 블록에 저장된 데이터가 유효한 데이터인지 아닌지를 판단한다.
유효한 데이터인지 아닌지에 따라 메인 메모리에서 기입 또는 독출 동작이 수행될 것인지 데이터 메모리 블록에서 기입 또는 독출 동작이 수행될 것인지가 결정되기 때문이다.
네 번째로, 만일 데이터 메모리 블록에 접근할 경우 태그 메모리에 데이터 메모리 블록의 변경 내용을 업데이트(Update)한다. 이와 같은 동작을 하나의 사이클(Cycle)내에 수행되려면 집적 회로(400)의 동작 주파수를 빠르게 하는데 제한 요인이 된다.
집적 회로(400)의 동작 주파수를 빠르게 하기 위해서 도 7과 같은 구조의 태그 메모리(700)를 이용한다. 태그 메모리(700)를 기입 어드레스에 대응되는 기입 태그 메모리부(W_TM)와 독출 어드레스에 대응되는 독출 태그 메모리부(R_TM)로 구분함으로써 앞서 설명된 첫 번째 동작과 두 번째 동작을 동시에 수행할 수 있다.
입력되는 독출 어드레스는 독출 태그 메모리부(R_TM)의 데이터 메모리 어드레스(SMB_ADD)와 비교되고 입력되는 기입 어드레스는 기입 태그 메모리부(W_TM)의 데이터 메모리 어드레스(SMB_ADD)와 비교되며, 이러한 동작이 동시에 수행됨으로써 앞서 설명된 첫 번째 동작과 두 번째 동작을 동시에 수행할 수 있다.
독출 태그 메모리부(R_TM)와 기입 태그 메모리부(W_TM)의 동작이 동시에 수행됨으로써 앞서 설명된 세 번째 판단 동작도 각각 동시에 수행될 수 있다. 네 번째 동작은 동시에 수행될 필요 없이 다음 명령에 따른 동작이 수행되기 전에 수행되면 되는 시간적 여유를 갖는다.
만일 데이터 메모리 블록에 저장된 데이터를 메인 메모리로 옮기기 위한 시간적 여유가 없을 경우 2개의 데이터 메모리 블록으로 구성되는 하나의 세트를 대응되는 메인 메모리 근처에 배치시키고 여러 개의 세트를 이용하면 집적 회로의 동작 속도를 더욱 빠르게 할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 집적 회로 및 집적 회로의 데이터 저장 방법은 복수개의 임시 저장 메모리와 이에 대응되는 태그 메모리 구조를 이용하여 집적 회로의 동작 속도를 빠르게 할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 분리된 입출력 포트를 가지는 메모리 장치의 동작을 설명하는 타이밍도 이다.
도 2는 기입 및 독출 동작이 동시에 수행될 수 없는 이유를 설명하는 회로도이다.
도 3은 임시 저장 메모리를 이용하는 두 번째 방법의 문제점을 설명하는 도면이다.
도 4는 본 발명의 실시예에 따른 집적 회로의 메인 메모리와 데이터 메모리 블록의 구조를 설명하는 도면이다.
도 5는 종래 방식을 이용할 경우, 태그 메모리의 구조를 설명하는 도면이다.
도 6은 본 발명의 태그 메모리 구조를 설명하는 도면이다.
도 7은 도 6의 태그 메모리의 다른 실시예를 설명하는 도면이다.

Claims (17)

  1. 클럭 신호의 한주기 동안 기입 어드레스와 독출 어드레스가 입력되는 집적 회로에 있어서,
    제 1 내지 제 n 서브 메모리 블록들을 구비하는 메인 메모리 ;
    상기 기입 어드레스 및 상기 독출 어드레스가 하나의 서브 메모리 블록을 지시하는 경우, 상기 기입 어드레스 및 상기 독출 어드레스 중 하나에 응답하여 기입 동작 또는 독출 동작이 수행되는 데이터 메모리 블록을 구비하고,
    상기 데이터 메모리 블록은 적어도 두 개 이상이며, 상기 서브 메모리 블록은 독출 동작과 기입 동작이 동시에 수행될 수 없는 최소 메모리 영역이고,
    상기 기입 어드레스와 상기 독출 어드레스가 상기 제 1 서브 메모리 블록을 지시함에 의하여 상기 제 1 서브 메모리 블록에서 독출 동작이 수행되고 제 1 데이터 메모리 블록에서 기입 동작이 수행된 후,
    다음 클럭 신호에 동기 되어 입력되는 상기 기입 어드레스와 상기 독출 어드레스가 제 n 서브 메모리 블록을 지시하지만 상기 제 1 서브 메모리 블록에서 상기 독출 동작이 수행된 로우(row) 어드레스와 동일한 로우(row) 어드레스를 지시하는 경우,
    상기 제 n 서브 메모리 블록에서 독출 동작이 수행되고 제 2 데이터 메모리 블록에서 기입 동작이 수행되는 것을 특징으로 하는 집적 회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 데이터 메모리 블록은,
    상기 하나의 서브 메모리 블록과 동일한 사이즈를 가지는 것을 특징으로 하는 집적 회로.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제 n 서브 메모리 블록에서 독출 동작이 수행되고 상기 제 2 데이터 메모리 블록에서 기입 동작이 수행되는 동안 상기 제 1 데이터 메모리 블록에 저장된 데이터는 대응되는 상기 제 1 서브 메모리 블록으로 이동되는 것을 특징으로 하는 집적 회로.
  6. 제 1항에 있어서,
    상기 데이터 메모리 블록에 현재 저장되어 있는 데이터가 본래 어떤 서브 메모리 블록에 대응되는 데이터인지를 나타내는 데이터 메모리 어드레스, 상기 데이터 메모리 블록에 현재 저장되어 있는 데이터가 유효한지를 판단하기 위한 유효 판단 정보 및 상기 제 1 데이터 메모리 블록 및 상기 제 2 데이터 메모리 블록 중 어느 곳에 유효한 데이터가 저장되어 있는지를 판단하는 포인터 비트를 구비하는 태그 메모리를 더 구비하는 것을 특징으로 하는 집적 회로.
  7. 제 6항에 있어서, 상기 태그 메모리는,
    입력되는 기입 어드레스와 내부에 저장된 상기 데이터 메모리 어드레스를 비교하여 상기 서브 메모리 블록에서 기입 동작을 수행할 것인가 상기 데이터 메모리 블록에서 기입 동작을 수행할 것인가를 판단하는 기입 태그 메모리부 ; 및
    입력되는 독출 어드레스와 내부에 저장된 상기 데이터 메모리 어드레스를 비교하여 상기 서브 메모리 블록에서 독출 동작을 수행할 것인가 상기 데이터 메모리 블록에서 독출 동작을 수행할 것인가를 판단하는 독출 태그 메모리부를 구비하고,
    상기 기입 태그 메모리부 및 상기 독출 태그 메모리부는,
    입력되는 상기 기입 어드레스 및 독출 어드레스에 대응하여 동시에 동작되는 것을 특징으로 하는 집적 회로.
  8. 제 6항에 있어서, 상기 데이터는,
    단일 데이터 율(SDR :Single Data Rate) 또는 이중 데이터율(DDR :Double Data Rate)로 입력 또는 출력되는 것을 특징으로 하는 집적 회로.
  9. 제 1항에 있어서, 상기 데이터 메모리 블록은,
    상기 서브 메모리 블록과 다이렉트 맵핑(direct mapping)의 관계를 가지는 것을 특징으로 하는 집적 회로.
  10. 제 1항에 있어서, 상기 데이터 메모리 블록은,
    데이터의 저장을 위하여 셋 어소시에이티브(Set Associative) 방식을 이용하거나 또는 완전 어소시에이티브(Fully Associative) 방식을 이용하는 것을 특징으로 하는 집적 회로.
  11. 제 1 내지 제 n 서브 메모리 블록들을 구비하는 메인 메모리, 제 1 및 제 2 데이터 메모리 블록을 구비하며 클럭 신호의 한 주기 동안 기입 어드레스와 독출 어드레스가 입력되는 집적 회로의 데이터 저장 방법에 있어서,
    (a)상기 기입 어드레스 및 상기 독출 어드레스가 하나의 서브 메모리 블록을 지시하는 지 판단하는 단계 ;
    (b)상기 기입 어드레스 및 상기 독출 어드레스가 하나의 서브 메모리 블록을 지시하면, 상기 서브 메모리 블록에서 독출 동작을 수행하고 상기 제 1 데이터 메모리 블록에서 기입 동작을 수행하는 단계 ;
    (c)다음 클럭 신호에 동기 되어 입력되는 상기 기입 어드레스와 상기 독출 어드레스가 하나의 새로운 서브 메모리 블록을 지시하는 지 판단하는 단계 ;
    (d)다음 클럭 신호에 동기 되어 입력되는 상기 기입 어드레스와 상기 독출 어드레스가 하나의 새로운 서브 메모리 블록을 지시하고, 상기 독출 동작이 수행된 상기 서브 메모리 블록의 로우(row) 어드레스와 동일한 로우 어드레스를 지시하는 지 판단하는 단계 ; 및
    (e)동일한 로우 어드레스가 지시되면, 상기 새로운 서브 메모리 블록에서 독출 동작이 수행되고 상기 제 2 데이터 메모리 블록에서 기입 동작이 수행되는 단계를 구비하는 것을 특징으로 하는 집적 회로의 데이터 저장 방법.
  12. 제 11항에 있어서, 상기 (e) 단계는,
    상기 새로운 서브 메모리 블록에서 독출 동작이 수행되고 상기 제 2 데이터 메모리 블록에서 기입 동작이 수행되는 동안 상기 제 1 데이터 메모리 블록에 저장된 데이터는 대응되는 상기 서브 메모리 블록으로 이동되는 것을 특징으로 하는 집적 회로의 데이터 저장 방법.
  13. 제 11항에 있어서, 상기 서브 메모리 블록은,
    독출 동작과 기입 동작이 동시에 수행될 수 없는 최소 메모리 영역인 것을 특징으로 하는 집적 회로의 데이터 저장 방법.
  14. 제 11항에 있어서, 상기 제 1 및 제 2 데이터 메모리 블록은 각각,
    상기 하나의 서브 메모리 블록과 동일한 사이즈를 가지는 것을 특징으로 하는 집적 회로의 데이터 저장 방법.
  15. 제 11항에 있어서, 상기 데이터는,
    단일 데이터 율(SDR :Single Data Rate) 또는 이중 데이터율(DDR :Double Data Rate)로 입력 또는 출력되는 것을 특징으로 하는 집적 회로의 데이터 저장 방법.
  16. 제 11항에 있어서, 상기 데이터 메모리 블록은,
    상기 서브 메모리 블록과 다이렉트 맵핑(direct mapping)의 관계를 가지는 것을 특징으로 하는 집적 회로의 데이터 저장 방법.
  17. 제 11항에 있어서, 상기 데이터 메모리 블록은,
    데이터의 저장을 위하여 셋 어소시에이티브(Set Associative) 방식을 이용하거나 또는 완전 어소시에이티브(Fully Associative) 방식을 이용하는 것을 특징으로 하는 집적 회로의 데이터 저장 방법.
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Publication number Priority date Publication date Assignee Title
KR100518566B1 (ko) * 2003-04-15 2005-10-04 삼성전자주식회사 독출 동작과 기입 동작이 동시에 수행되는 집적 회로의동작 제어 방법
EP2034488B1 (en) * 2007-09-07 2013-11-06 Nokia Siemens Networks Oy Method to improve the performance of memory operations
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10241360A (ja) 1997-02-24 1998-09-11 Kawasaki Steel Corp 半導体記憶装置
JP2001319477A (ja) 2000-05-09 2001-11-16 Matsushita Electric Ind Co Ltd 半導体記憶装置及びメモリ制御方法
AU2001270400A1 (en) * 2000-07-07 2002-01-21 Mosaid Technologies Incorporated A high speed dram architecture with uniform access latency
US6816955B1 (en) * 2000-09-29 2004-11-09 Cypress Semiconductor Corp. Logic for providing arbitration for synchronous dual-port memory
US6880056B2 (en) * 2002-03-28 2005-04-12 Hewlett-Packard Development, L.P. Memory array and method with simultaneous read/write capability
US6643212B1 (en) * 2002-04-18 2003-11-04 United Memories, Inc. Simultaneous function dynamic random access memory device technique
US6912628B2 (en) * 2002-04-22 2005-06-28 Sun Microsystems Inc. N-way set-associative external cache with standard DDR memory devices
US6832294B2 (en) * 2002-04-22 2004-12-14 Sun Microsystems, Inc. Interleaved n-way set-associative external cache
US6826088B2 (en) * 2002-10-26 2004-11-30 Samsung Electronics Co., Ltd. Method and integrated circuit capable of reading and writing data simultaneously
KR100518566B1 (ko) * 2003-04-15 2005-10-04 삼성전자주식회사 독출 동작과 기입 동작이 동시에 수행되는 집적 회로의동작 제어 방법
KR100518567B1 (ko) * 2003-04-15 2005-10-04 삼성전자주식회사 독출 동작과 기입 동작이 동시에 수행되는 메모리 셀어레이 구조를 가지는 집적 회로

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