KR950006358B1 - 프레임 동기신호 검출회로 및 방법 - Google Patents

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Abstract

내용 없음.

Description

프레임 동기신호 검출회로 및 방법
제1도는 종래기술에 따른 프레임 동기신호 검출회로도.
제2도는 본 발명에 따른 프레임 동기신호 검출회로도.
제3도는 제2도에서 의사랜덤신호 발생부의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 쉬프트레지스터부 20 : 비교부
30 : 의사랜덤신호 발생부 40 : 논리부
50 : 카운터부 60 : 동기신호 판단부
본 발명은 프레임 동기신호 검출회로 및 방법에 관한 것으로서, 특히 유럽 지역의 D/D2 MAC(MULTIPLEXED ANALOGUE COMPONENT)방식의 디코딩 수단에 적용할 수 있으며, MAC 방송신호 수신시 프레임 동기신호를 의사랜덤신호(PSEUDO RANDOM SIGNAL)를 이용하여 검출하는 회로 및 방법에 관한 것이다.
현재 유럽지역에서 시행되고 있는 새로운 텔레비젼 신호 방식인 D/D2 MAC에서의 프레임(FRAME)동기신호는 다음과 같은 총 64비트(BIT)의 디지탈 데이타 신호로 전송된다.
프레임 동기신호 16진수 코드로 65 AE F3 15 3F 41 C2 46, 즉 이것은 0110 0101 1010 1110……………………0100 0110의 2진수(BINARY)코드 형태로 전송되어진다.
여기에서 상기 코드는 짝수 프레임에 적용되는 코드이며 홀수프레임에서는 상기 코드가 1의 보수화된 코드 즉 1001 1010 0101 0001……………………101 1 1001의 코드 형태로 전송된다.
따라서 디코더에서는 수신된 신호중 프레임 동기신호를 검출인식한 후에 다음 처리과정을 수행하게 되는 것이다.
한편, 상술한 바와같이 프레임 동기신호를 검출하기 위하여 종래에는 제1도와 같이 구성하였는데, 그 구성은 짝수(EVEN) 프레임 동기신호 검출부(1), 홀수(ODD) 프레임 동기신호 검출부(2), 오아게이트(OR1)로 이루어진다.
입력신호는 짝수프레임 동기신호 검출을 위한 상기 짝수 프레임 동기신호 검출회로(1) 및 홀수프레임 동기신호 검출을 위해 상기 홀수 프레임 동기신호 검출회로(2)의 입력단에 접속된 상기 인버터게이트(NOT1)로 입력된다.
상기 짝수프레임 동기신호 검출회로(1)과 상기 홀수프레임 동기 신호 검출부(2)는 상기 오아게이트(OR1)의 입력단으로 각각 연결된다.
또한 제1도에서 상기 짝수프레임 동기신호 검출부(1)의 구성을 상세히 설명하면 입력신호를 수신하여 순차적으로 접속된 64개의 쉬프트레지스터(SR1-SR64)와 64개의 익스클루시브 오아게이트(XOR1-XOR64)와 64개의 익스클루시브오아게이트(XOR1-XOR64) 및 앤드앤드게이트(AND1)로 이루어져 있다.
한편, 제1도에서 홀수프레임(2)는 짝수프레임 동기신호 검출회로(2)와 동일한 회로로 이루어져 있다.
이하 제1도를 참조하여 동작을 설명하면, 먼저 수신된 입력 신호가 짝수프레임 동기신호 검출회로(1)의 쉬프트레지스터(SR1) 또는 홀수프레임 동기신호 검출을 위한 인버터게이트(NOT 1)로 순차적으로 입력된다.
상기 입력신호는 쉬프트레지스터(SR1-SR64)를 통해 순차적으로 쉬프트되며 상기 쉬프트레지스터(SR1-SR64) 각단의 출력은 익스클루시브 오아게이트(XOR1-XOR64)의 한쪽 단으로 각각 입력된다.
상기 익스클루시브 오아게이트(XOR1-XOR64)의 타측 입력단에는 프레임 동기신호 보수값의 역순(1001 1101 1011 1100 0111 1101 0000 0011 0101 0111 0011 1000 1010 0101 1001)이 미리 각각 세팅되어 있어 정확한 프레임 동기신호가 정확히 입력되었을때 상기 익스클루시브 오아게이트(XOR1-XOR64)의 출력이 모두 하이(HIGH)가 되어 앤드게이트(AN1) 및 오아게이트(OR1)을 통해 짝수프레임 동기신호를 검출하게 된다.
또한 짝수프레임 동기검출부(1)와 동일한 회로로 이루어져 있는 홀수프레임 동기신호 검출을 위한 홀수프레임 동기 검출부(2)는 홀수프레임 동기신호가 입력되었을때 앞단의 인버터(NOT1)를 통해 상술한 것과 동일한 방법으로 홀스프레임 동기신호를 검출할 수 있는 것이다.
그러나 상술한 바와같이 일반적인 프레임동기 검출회로에서는, 프레임 동기신호가 전송중 노이즈 또는 기타 환경요인등에 의해 하나의 비트(BIT)에러가 발생하더라고 프레임 동기신호를 검출할 수 없을뿐만 아니라 128개의 쉬프트레지스터, 128개의 익스클루시브 오아게이트 및 수개의 논리소자로 구성되어 많은 수의 소자가 필요하였다.
따라서 이와같은 구성은 회로가 크로 복잡하며 비경제적이며, 하나 또는 그이상의 비트에러 발생시 이를 무시해 프레임 동기신호를 검출하지 못하는 문제점이 있었던 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명은 목적은 MAC방송 수신시 신호에 포함된 프레임 동기신호를 검출하는 회로 및 방법에 있어서, 하드웨어(HARDWARE)를 간단히 구성함에 따라 경제적인 효과를 극대화 시킴에 있다.
본 발명의 또다른 목적은 수신된 동기신호중 소정비트 이하의 전송에러가 발생하더라도 이를 프레임 동기신호 인식 검출신호를 출력할 수 있어 프레임 동기신호 검출의 정확성을 추구하여 신뢰성이 향상된 회로 및 방법을 제공함에 있다.
이와같은 목적을 달성하기 위한 본 발명의 특징은, D/D2 MAC방식의 프레임 동기신호 검출회로에 있어서, 입력신호를 순차적으로 쉬프트 시키시 위한 쉬프트레지스터 수단과, 이 쉬프트된 신호가 프레임 동기신호의 초기값인가 비교하는 비교수단과, 상기 초기값 출력신호에 동작하여 시스템 클럭에 따라 의사랜덤 신호를 발생하는 의사랜덤 신호 발생수단과, 상기 쉬프트레지스터 수단으로부터 쉬프트되어 출력되는 수신신호와 상기 의사 랜덤 신호 발생수단에서 출력되는 의사랜덤 신호를 조합하여 시스템 클럭에 맞추어 출력하는 논리부와, 상기 논리부로부터 출력되는 신호를 카운트하는 카운터부와, 상기 카운터부의 출력값이 소정의 값 이상 인가를 판단하여 프레임 동기신호 검출신호를 출력하기 위한 동기신호 판단수단으로 이루어진 것이 그 특징이다.
본 발명을 달성하기 위한 또다른 특징은, 프레임 동기신호 검출방법에 있어서, 수신되는 입력신호를 순차적으로 쉬프트시켜 제1및 제2신호를 출력시키는 쉬프트과정과, 상기 쉬프트된 제1신호를 입력하여 미리 설정된 프레임 동기신호의 초기값과 비교하여 제어신호를 출력하는 비교과정과, 상기 제어신호에 의해 의사랜덤 발생수단을 구동하여 의사랜덤 신호를 발생하는 신호 발생과정과, 상기 쉬프트 과정의 출력인 제2신호와 상기 의사랜덤 발생과정에서 발생된 신호를 논리조합하여 프레임 동기신호를 검출하는 논리과정과, 상기 논리과정에서 출력된 신호를 계수하는 카운트 과정과, 상기 카운트 과정의 출력값은 소정의 판단기준에 의해 동기신호로 판단하기위한 동기신호 판단과정을 거쳐 프레임 동기신호를 검출하는 방법이 또다른 특징이다.
이하, 본 발명에 따른 실시예를 첨부된 도면에 의하여 상세하게 설명하면 다음과 같다.
제2도의 본 발명에 따른 프레임 동기신호 검출회로의 블럭도이며, 제3도는 제2도에서 의사랜덤심호발생부(30)의 구체 회로도이다. 제2도를 참조하여 구성을 설명하면, 수신된 입력신호를 순차적으로 쉬프트시키는 쉬프트레지스터부(10)는 비교부(20) 및 논리부(40)으로 연결된다.
상기 비교부(20)는 상기 쉬프트레지스터(10)에 병렬로 연결되어 의사랜덤신호 발생부(30)로 출력하며, 상기 의사랜덤신호발생부(30)는 상기 쉬프트레지스터부(10)의 출력과 함께 논리부(40)에 연결된다.
또한 다수의 논리게이트로 이루어진 상기 논리부(40)는 상기 의사랜덤신호 발생부(30)와 쉬프트레지스터부(10)의 출력 및 시스템 클럭을 입력하여 카운터부(50)으로 연결된다.
상기 카운터부(50)는 상기 논리부(40)의 출력을 입력하여 프레임 동기신호 판단을 판단부(60)에 연결된다.
한편 상기 논리부(40)는 상기 쉬프트레지스터부(10)의 출력이 익스클루시브 오아게이트(XOR42)의 한쪽 입력단과 인버터(INT41)에 동시에 인가되며, 상기 의사랜덤신호 발생부(30)의 출력이 상기 인버터 (INT41)의 출력이 한쪽입력단에 연결된 익스클루시브 오아게이트(XOR43) 및 상기 익스클루시브 오아게이트(XOR42)의 타측단에 각각 연결된다.
그리고, 상기 익스클루시브 오아게이트(XOR42, XOR43)는 오아게이트(OR44)에 각각 연결되어 앤드게이트(AND45)로 시스템클럭과 함께 입력되어 상기 카운터부(50)로 출력하도록 구성되어 있다.
또한 의사랜덤신호 발생부(30)는 제3도와 같이 한개의 앤드게이트(AND3), 8개의 쉬프트레지스터(SRa-SRh) 및 한개의 익스클루시브 오아게이트(XOR100)로 이루어질 수 있다.
본 발명의 동작을 상세히 설명하면, 먼저 수신된 입력신호는 쉬프트레지스터부(10)의 8개의 쉬프트레지스터(도시하지 않았음)를 거쳐 쉬프트되어 비교부(20)로 출력된다.
상기 쉬프트된 신호가 짝수프레임 동기신호의 초기 8비트인 65(0110 0101) 또는 홀수프레임 동기신호의 초기 8비트인 9A(1001 1010)인가를 상기 비교부(20)에서 비교판단하는데, 65 또는 9A와 동일한 입력신호가 상기 쉬프트레지스터부(10)로부터 입력되었다고 판단되면 일단 프레임 동기신호가 시작되었다고 보고 시작 제어신호를 의사랜덤신호 발생부(30)로 출력한다.
이때 제3도의 의사랜덤 발생부(30)의 앤드게이트(AND3)의 한쪽 입력단에는 상기 비교부(20)의 제어신호가 입력되고 타측 입력단에는 시스템클럭(MAIN CLOCK)이 입력되어 상기 쉬프트레이스터(SRa- SRh)에 초기 세팅된 65(0110 0101)값을 순차적으로 쉬프트시키기 위한 신호를 출력한다.
그리고 쉬프트레지스터(SRa)에서 출력되는 의사랜덤 신호는 상기 쉬프트레지스터(10)로부터 출력되는 원 수신신호와 논리조합하기 위해 논리부(40)의 익스클루시브 오아게이트(XOR42, XOR43)의 한쪽단으로 각각 입력됨과 동시에 상기 익스클루시브 오아게이트(XOR100)로 입력된다.
또한 상기 익스클루시브 오아게이트(XOR100)의 타측 입력단에는 쉬프트레지스터(SRb)의 출력이 입력되어 결과 논리값을 다시 쉬프트레지스터(SRh)로 입력하여 순차적으로 쉬프트를 실행하게 된다.
다시 상세히 설명하면, 상시 쉬프트레지스터(SRa-SRH)에 65(0110 0101)값은 상기 앤드게이트(AND3)의 출력신호에 따라 쉬프트되며 상기 익스클루시브 오아게이트(XOR100)와 쉬프트레지스터(SRa-SRh)를 통하여 프레임 동기신호(0110 0101 1010…………0100 0110)가 순차적으로 발생되어 상기 익스클루시브 오아게이트(XOR42, XOR43, XOR100)로 출력되는 것이다.
또한 상기 쉬프트레지터(10)로 부터 쉬프트되어 출력되는 수신신호와 상기 의사랜덤 신호발생부(30)에서 출력되는 의사랜덤 신호를 조합하여 시스템 클럭에 맞추어 신호를 출력하는 논리부(40)를 자세히 설명하면, 상기 의사랜덤 발생부(30)로부터 출력된 표준 프레임 동기신호는 익스클루시브 오아게이트(XOR42, XOR43)의 한쪽단으로 각각 입력되며, 상기 쉬프트레지스터부(10)로부터 쉬프트되어 출력되는 원 수신신호가 상기 익스클루시브 오아게이트(XOR42)의 타측 입력단 및 상기 수신신호가 인버터((INT41)를 통해 반전되어 상기 익스클루시브 오아게이트(XOR43)의 타측 입력단으로 입력된다.
즉, 짝수프레임 동기신호는 인버터(INT41), 익스클루시브 오아게이트(XOR43) 및 오아게이트(OR44)를 통해 검출되고 홀수프레임 동기신호는 익스클루 오아게이트(XOR42) 및 오아게이트(OR44)를 통해 검출되어 앤드게이트(AND45)의 한쪽단으로 입력된다.
또한 상기 앤드게이트(AND45)의 타측 입력단에는 D/D2 MAC시스템 클럭인 20.25MHz가 입력되어 이 시스템 클럭에 따라서 수신된 프레임 동기신호를 카운터부(50)로 출력하게 되는 것이다.
다시 말하면 의사랜덤신호 발생부(30)이 동작하기 시작하면서 상기 쉬프트레지스터부(10) 출력과 상기 의사랜덤신호 발생부(30)의 출력이 상기 논리부(40)에서 논리비교 되는데 정상적인 프레임 동기신호라면 상기 논리부(40)의 출력은 64번 하이(HIGH)신호를 출력하게 될 것이다.
따라서 상기 논리부(40)의 출력값을 카운터(50)에서 카운트하여 동기신호 판단부(60)로 출력한다.
즉, 정상적인 프레임 동기신호라면 카운트값이 64가 될 것이나, 만약에 64가 되어야 프레임 동기신호로 간주할 경우 전송중 1비트만 깨져도 동기 신호를 검출할 수 없게되는 문제점이 있으므로 소정(2, -3)비트의 전송 에러에 의한 오차가 발생한다 해도 프레임 동기신호로 간주할 수 있다.
예를들면, 최대오차를 3비트라 했을때 동기신호 판단부(60)에서는 입력되는 계수값이 62이상이면 프레임 동기신호가 검출된것으로 판단하여 제어 신호를 출력 다음 과정을 수행하게 된다.
이상에서와 같이 본 발명은 D/D2 MAC방식의 프레임 동기신호 검출회로에 있어서, 의사랜덤 신호를 이용하여 회로를 간단히 구성할 수 있는 전송에러에 의한 오차가 발생하더라도 이를 동기신호로 인식하여 검출할 수 있으며, 더 나아가 동기신호 또는 어떠한 특정신호를 검출할 필요성이 있는 모든 시스템 및 회로에 적용할 수 있으며, 우수한 효과를 제공할 수 있다.

Claims (4)

  1. D/D2 MAC방식의 프레임 동기신호를 검출회로에 있어서 ; 입력신호를 순차적으로 쉬프트 시키기 위한 쉬프트레지스터(10)와 ; 상기 쉬프트레지스터(10)부에 연결되어 쉬프트된 제1신호가 프레임 짝수 프레임 동기신호의 초기값 또는 홀수 프레임 동기신호의 초기값인가를 비교하여 출력하는 비교부(20)와 ; 상기 비교부(20)의 출력인 제어신호에 동작하여 시스템 클럭에 따라 짝수 및 홀수프레임 동기신호의 순차적 출력인 의사랜덤 신호를 발생하는 신호 의사랜덤 발생부(30)와 ; 상기 쉬프트레지스터부(10)로 부터 출력되는 제2신호와 상기 의사랜덤신호 발생수단에서 의사랜덤 신호인 짝수 및 홀수프레임 동기신호가 인버터(FNT41)를 거치거나 직접 배타적 논리합되도록 한후 다시 논리합되도록 하고 시스템 클럭과 논리곱하여 출력하는 논리부(40)와 ; 상기 논리부(40)로 부터 입력되는 신호를 카운트하는 카운터부(50)와 ; 상기 카운터부(50)의 출력값이 소정의 값 이상인가를 판단하여 프레임 동기신호 검출신호를 출력하기 위한 동기신호 판단부(60)들로 이루어진 것을 특징으로 하는 프레임 동기신호 검출회로.
  2. 제1항에 있어서, 초기값의 비교부(40)는 ; 소정갯수의 쉬프트레지스터로 구성된 상기 쉬프트레지스터부(10)에서 순차적으로 쉬프트되어 병렬 출력된 제1신호를 입력받아 미리 설정된 짝수 및 홀수의 프레임 동기신호의 초기값과 비교하여 상기 설정값과 동일하다고 판단되었을때 상기 의사랜덤신호 발생부(30)로 제어신호를 출력하는 것을 특징으로 하는 프레임 동기신호 검출회로.
  3. 제1항에 있어서, 논리부(40)는 ; 상기 쉬프트레지스터(10)으로 부터 쉬프트되어 순차적으로 출력되는 제2신호와, 상기 의사랜덤신호 발생부(30)에서 출력되는 의사랜덤 신호를 논리조합하여되, 짝수 프레임 동기신호는 인버터(INT41)와 익스클루시브 오아게이트(XOR43) 및 오아게이트(OR44)를 통해 검출되고 홀수프레임 동기신호는 익스클루시브 오아게이트(XOR42) 및 오아게이트(OR44)를 통해 검출한 후 시스템 클럭과 앤드게이트(AND45)에서 논리곱하여 상기 카운터부(50)으로 출력함을 것을 특징으로 하는 프레임 동기신호 검출회로.
  4. D/D2 MAC방식의 프레임 동기신호 검출방법에 있어서 ; 수신되는 입력신호를 순차적으로 쉬프트시켜 제1 및 제2신호로 출력시키는 쉬프트 과정과 ; 상기 쉬프트된 제1신호를 입력하여 미리설정된 프레임 동기신호의 초기값과 비교하여 제어신호를 출력하는 비교과정과 ; 상기 제어신호에 의해 동작하는 의사랜덤신호 발생부(30)를 구동하여 시스템클럭에 따라 짝수 및 홀수프레임 동기신호의 출력인 의사랜덤 신호를 발생하는 의사랜덤 신호 발생과정과 ; 상기 쉬프트과정의 출력인 제2신호와 상기 의사랜덤 발생과정에서 발생된 신호를 배타적 논리합하고 논리합한 후 시스템 클럭과 논리곱하여 프레임 동기신호를 검출하는 논리과정과 ; 상기 논리과정에서 출력된 신호를 계수하는 카운트 과정과 ; 상기 카운트 과정의 출력값을 소정의 판단기준에 의해 동기신호로 판단하기 위한 동기신호 판단과정을 수행하여 프레임 동기신호를 검출하는 방법.
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