DE69310222T2 - Erkennungsgerät und Verfahren zur Erkennung eines vorgegebenen, digitalen Signal-Kodes - Google Patents

Description

• Die vorliegende Erfindung betrifft einen Synchronsignaldetektor und ein Verfahren zum Erkennen eines vorbestimmten digitalen Signalcodes. Die vorliegende Erfindung findet insbesondere aber nicht ausschließlich Anwendung auf die Erkennung von Bildsynchronsignalen in D/D2-MAC-Fernsehsignalen.
• Die Bildsynchronsignale in D/D2-MAC-Fernsehsignalen umfassen 64 Bit digitaler Daten. Das Synchronsignal für geradzahlige Bilder läßt sich im Dezimalcode als 65 AE F3 15 3F 41 C2 46 darstellen. Diese Daten werden als binäres Codesignal der Form 0110 0101 1010 0100 ..... 0110 übertragen.
• Das Synchronsignal für ungeradzahlige Bilder umfaßt das Einerkomplement des Synchronsignals für geradzahlige Bilder und weist infolgedessen die Form 1001 1010 0101 0001 ..... 1011 1001 auf.
• In Figur 1 ist ein zur Erkennung von D/D2-MAC- Bildsynchronsignalen geeigneter bekannter Synchronsignaldetektor dargestellt. Die Schaltung umfaßt einen Teil 1 zur Erkennung des Synchronsignals für geradzahlige Bilder, einen Teil 2 zur Erkennung des Synchronsignals für ungeradzahlige Bilder, ein ODER- Gatter OR1 und ein Invertergatter NOT1.
• Dem Teil 1 zur Erkennung des Synchronsignals für geradzahlige Bilder und dem Invertergatter NOT1, das mit einem Eingangsanschluß des Teils 2 zur Erkennung des Synchronsignals für ungeradzahlige Bilder verbunden ist, wird ein Eingangssignal zugeführt. Der Teil 1 zur Erkennung des Synchronsignals für geradzahlige Bilder und der Teil 2 zur Erkennung des Synchronsignals für ungeradzahlige Bilder sind mit entsprechenden Eingangsanschlüssen des ODER-Gatters OR1 verbunden.
• Der Teil 1 zur Erkennung des Synchronsignals für geradzahlige Bilder umfaßt 64 kaskadierte Schieberegister, 64 Exklusiv-ODER-Gatter XOR1-XOR64 und ein UND-Gatter AND1. Der Teil 2 zur Erkennung des Synchronsignals für ungeradzahlige Bilder weist eine Schaltung auf, die der des Teils 1 zur Erkennung des Synchronsignals für geradzahlige Bilder gleich ist.
• Nunmehr wird die Funktionsweise der Schaltung der Figur 1 beschrieben. Ein empfangenes Eingangssignal wird entweder an das Schieberegister SR1 des Teils 1 zur Erkennung des Synchronsignals für geradzahlige Bilder oder das Invertergatter NOT1 angelegt. Das Eingangssignal wird durch die Schieberegister SR1-SR64 durchgeschoben und die Ausgabe jedes der Schieberegister SR1-SR64 wird in einen Eingang eines entsprechenden der Exklusiv-ODER-Gatter XOR1-XOR64 eingegeben.
• Die anderen Eingänge der Exklusiv-ODER-Gatter XOR1-XOR64 sind jeweils in umgekehrter Reihenfolge mit den Werten des Einerkomplements des Synchronsignals (1001 1101 1011 1100 0111 1101 0000 0011 0101 0111 0011 0000 1000 1010 0101 1001) voreingestellt, so daß bei Eingabe eines Synchronsignals für geradzahlige Bilder die Ausgänge der Exklusiv-ODER-Gatter XOR1-XOR64 auf eine logische '1' gehen. Die Ausgaben der ODER-Gatter XOR1-XOR64 werden an entsprechende Eingänge des UND- Gatters AND1 angelegt und wenn alle Eingänge des UND- Gatters AND1 auf einer logischen '1' liegen, geht der Ausgang des UND-Gatters AND1 auflogisch '1', wodurch die Erkennung eines Synchronsignals für geradzahlige Bilder angezeigt wird. Die Ausgabe des UND-Gatters AND1 wird an einen Eingang des ODER-Gatters OR1 angelegt.
• Von dem Teil 2 zur Erkennung des Synchronsignals für ungeradzahlige Bilder werden Synchronsignale für ungeradzahlige Bilder auf dieselbe Weise wie durch den Teil 1 zur Erkennung des Synchronsignals für geradzahlige Bilder erkannt, aber er bearbeitet das vom Inverter NOT1 invertierte Signal.
• Synchronsignaldetektoren der oben beschriebenen Art leiden an dem Nachteil, daß kein Synchronsignal erkannt wird, wenn auch nur ein Bit des Sychronsignals verfälscht ist. Weiterhin ist eine große Anzahl von Schaltungselementen erforderlich, beispielsweise 128 Schieberegister, 128 Exklusiv-ODER-Gatter und verschiedene andere Logikelemente im Fall einer Schaltung zur Erkennung von D/D2-MAC-Bildsynchronsignalen. Dies ergibt eine aufwendige, unwirtschaftliche und unerwünscht voluminöse Schaltung.
• Eine Aufgabe der vorliegenden Erfindung ist die Überwindung der oben erwähnten Nachteile.
• Nach der vorliegenden Erfindung ist ein Detektor zum Erkennen eines vorbestimmten digitalen Signalcodes mit folgendem vorgesehen: einem Mittel zum Kennzeichnen eines möglichen Codeteils eines Eingangssignals aus dem Vorhandensein einer vorbestimmten Bit- Teilfolge aus dem besagten vorbestimmten digitalen Signalcode; einem auf das Mittel zum Kennzeichnen eines möglichen Codeteils reagierenden Bezugscodeerzeugungsmittel zum Erzeugen eines Bezugscodes; einem Vergleichsmittel zum seriellen bitweisen Vergleichen des Bezugscodes mit einem gekennzeichneten möglichen Codeteil; und einem auf das Vergleichsmittel reagierenden Zählmittel zum Zählen der Anzahl von Bit eines gekennzeichneten möglichen Codeteils, die mit den entsprechenden Bit des Bezugscodes übereinstimmen, und Ausgeben eines Code-Erkannt-Signals, wenn ein vorbestimmter Zählwert erreicht wird.
• Durch die vorliegende Erfindung wird das Problem des herkömmlichen Verfahrens, daß beispielsweise Synchronsignale, die etwas verfälscht sind, nicht erkannt werden, überwunden, indem ein strenger Vergleich an einer Anzahl von Bit ausgeführt wird, die geringer als die Länge des Synchronsignals ist, und dann die Anzahl von Bit eines möglichen Synchroncodeteils eines Eingangssignals, die dem Synchroncode entsprechen, gezählt wird. Der vorbestimmte Zählwert kann so eingestellt werden, daß ein Synchronsignal-Erkannt- Signal selbst dann erzeugt wird, wenn der gezählte wert andeutet, daß einige Bit des möglichen Synchroncodeteils nicht entsprechenden Bit des Synchroncodes entsprechen.
• Die Anzahl von Schaltungselementen läßt sich verringern, da das erste Vergleichsmittel durch Verwendung nur der zur Kennzeichnung eines möglichen Synchroncodeteils eines Eingangssignals erforderlichen Anzahl von Schieberegistern und Exklusiv-ODER-Gattern implementiert werden kann.
• Die vorbestimmte Bit-Teilfolge ist vorzugsweise eine vorbestimmte Anzahl von Anfangsbit des besagten Codes.
• Das Bezugscodeerzeugungsmittel umfaßt vorzugsweise einen Pseudozufallsfolgengenerator. Dem Pseudozufallsfolgengenerator kann eine vorbestimmte Anzahl von Anfangsbit des besagten Codes als Anfangswert eingegeben werden.
• Das Vergleichsmittel enthält vorteilhafterweise ein Invertermittel zum Invertieren des Bezugscodes und ein Mittel zum Vergleichen des invertierten Bezugscodes mit dem besagten möglichen Codeteil.
• Der Bezugscode ist vorzugsweise ein Synchroncode eines D-MAC- oder D2-MAC-Signals.
• Der vorbestimmte Zählwert ist vorzugsweise geringer als die Anzahl von Bit im Bezugscode.
• Nach der vorliegenden Erfindung ist auch ein Verfahren zur Erkennung eines vorbestimmten digitalen Signalcodes mit folgenden Schritten vorgesehen:
• (a) Kennzeichnen eines möglichen Codeteils eines Eingangssignals aus dem Vorhandensein einer vorbestimmten Bit-Teilfolge aus dem besagten vorbestimmten digitalen Signalcode;
• (b) Erzeugen eines Bezugscodes als Reaktion auf eine in Schritt (a) durchgeführte Kennzeichnung;
• (c) Zählen der Anzahl von Bit des besagten möglichen Codeteils, die mit dem entsprechenden Bit im Bezugscode übereinstimmen; und
• (d) Anzeigen, daß der vorbestimmte Code im Eingangssignal aufgetreten ist, wenn das Ergebnis des Schrittes (c) größer als ein vorbestimmter Wert ist.
• Es wird nunmehr als Beispiel eine Ausführungsform der vorliegenden Erfindung anhand der Figuren 2 und 3 der beiliegenden Zeichnungen beschrieben. In den Zeichnungen ist:
• Figur 1 ein Blockschaltbild eines Synchronsignaldetektors des Standes der Technik;
• Figur 2 ein Blockschaltbild eines Synchronsignaldetektors nach der vorliegenden Erfindung;
• Figur 3 ein Schaltschema eines Pseudozufallsfolgengenerators.
• Bezug nehmend auf Figur 2 ist der Vergleicherteil 20 mit dem Ausgang jeder Stufe des Schieberegisterteils 10 verbunden und ist mit seinem Ausgang an einen Pseudozufallssignalerzeugungsteil 30 angekoppelt, der wiederum zusammen mit einem Ausgang des Schieberegisterteils 10 mit dem Logikteil 40 verbunden ist.
• Der Logikteil 40, der eine Mehrzahl von Logikgattern umfaßt, empfängt die Ausgaben des Pseudozufallssignalerzeugungsteils 30 und des Schieberegisterteils 10 und den Systemtakt. Ein Zählteil 50 empfängt die Ausgabe des Logikteils 40. Ein Synchronsignalerkennungsteil 60 empfängt die Ausgabe des Zählteils 50.
• Im Logikteil 40 wird die Ausgabe der rechten Stufe des Schieberegisterteils 10 in einen Eingang eines Exklusiv-ODER-Gatters XOR42 und gleichzeitig in einen Inverter INT41 eingegeben.
• Der Ausgang des Pseudozufallssignalerzeugungsteils 30 ist jeweils mit einem Eingangsanschluß eines Exklusiv-ODER-Gatters XOR43, von dem ein Eingangsanschluß auch mit dem Ausgang des Inverters INT41 verbunden ist, und mit einem Eingangsanschluß des Exklusiv-ODER-Gatters XOR42 verbunden.
• Die Exklusiv-ODER-Gatter XOR42 und XOR43 sind so aufgebaut, daß. sie mit den jeweiligen Eingangsanschlüssen eines ODER-Gatters OR44 verbunden sind, dessen Ausgabe zusammen mit dem Systemtakt in ein UND-Gatter AND45 eingegeben wird.
• Bezug nehmend auf Figur 3 besteht der Pseudozufallssignalerzeugungsteil 30 aus einem UND-Gatter AND3, 8 Schieberegistern SRa-SRh und einem Exlusiv-ODER-Gatter XOR100.
• Nunmehr wird die Funktionsweise der Schaltung der Figur 2 beschrieben. Das Eingangssignal wird durch 8 (nicht gezeigte) Schieberegister des Schieberegisterteils 10 durchgeschoben und wird danach zum Vergleicherteil 20 ausgegeben. Das verschobene Signal wird durch den Vergleicherteil 20 ausgewertet, um zu bestimmen, ob es 65 (0110 0101) ist, d.h. die 8 Anfangsbit eines Synchronsignals für geradzahlige Bilder, oder 9A (1001 1010), die 8 Anfangsbit eines Synchronsignals für ungeradzahlige Bilder. Wenn bestimmt wird, daß es 65 bzw. 9A ist, wird unter der Annahme, daß ein Bildsynchronsignal empfangen wird, ein Startsteuersignal an den Pseudozufallssignalerzeugungsteil 30 ausgegeben.
• Das Steuersignal des Vergleicherteils 20 wird in einen Eingangsanschluß des UND-Gatters AND3 des Pseudozufallssignalerzeugungsteils 30 eingegeben. In den anderen Eingangsanschluß wird ein Systemtakt (Haupttakt) eingegeben, so daß ein Signal ausgegeben wird, das den in den Schieberegistern SRa-SRh eingestellten Anfangswert 65 (0110 0101) sequentiell verschiebt.
• Das vom Schieberegister SRa ausgegebene Pseudozufallssignal wird in einen Eingangsanschluß von jedem der Exklusiv-ODER-Gatter XOR42 und XOR43 des Logikteils 40 eingegeben, um logisch mit dem vom Schieberegisterteil 10 ausgegebenen empfangenen Signal verknüpft zu werden, und wird gleichzeitig in das Exklusiv-ODER-Gatter XOR100 eingegeben. Die Ausgabe des Schieberegisters SRb wird in den anderen Eingangsanschluß des Exklusiv-ODER-Gatters XOR100 eingegeben, so daß wiederum ein nachfolgender Logikwert in das Schieberegister SRh eingegeben wird.
• Der anfänglich in den Schieberegistern SRa-SRh eingestellte Wert 65 (0110 0101) wird als Reaktion auf ein Ausgangssignal des UND-Gatters AND3 verschoben und vom Exklusiv-ODER-Gatter XOR100 und den Schieberegistern SRa-SRh werden die Bildsynchronsignale (0110 0101 1010 ..... 0100 0110) erzeugt, um danach zu den Exklusiv-ODER-Gattern XOR42, XOR43 und XOR100 ausgegeben zu werden.
• Ein vom Pseudozufallssignalerzeugungsteil 30 ausgegebenes Bezugs-Bildsynchronsignal wird an einen Eingangsanschluß der jeweiligen Exklusiv-ODER-Gatter XOR42 und XOR43 angelegt. Das vom Schieberegisterteil 10 verschobene und ausgegebene ursprüngliche Empfangssignal wird an den anderen Eingangsanschluß des Exklusiv-ODER-Gatters XOR42 und nach Invertierung im Inverter INT41 an den anderen Eingangsanschluß des Exklusiv-ODER-Gatters XOR43 angelegt.
• Anders gesagt werden unter Verwendung des Inverters INT41, Exlusiv-ODER-Gatters XOR43 und ODER-Gatters OR44 Synchronsignale für geradzahlige Bilder erkannt und über Exklusiv-ODER-Gatter XOR42 und ODER- Gatter OR44 Synchronsignale für ungeradzahlige Bilder erkannt.
• Ein Eingangsanschluß des UND-Gatters AND45 ist an den Ausgang des ODER-Gatters OR44 angekoppelt und dem anderen Eingangsanschluß des UND-Gatters AND45 wird ein D/D2-MAC-Systemtakt von 20,25 Mhz zugeführt und dadurch das empfangene Bildsynchronsignal entsprechend dem Systemtakt zum Zählteil 50 ausgegeben.
• Wenn daher der Pseudozufallssignalerzeugungsteil 30 seinen Betrieb beginnt, werden die Ausgaben des Schieberegisterteils 10 und des Pseudozufallssignalerzeugungsteils 30 logisch durch den Logikteil 40 verglichen. Wenn die Ausgabe des Logikteils 40 ein normales Bildsynchronsignal ist, wird der Ausgang des Logikteils 40 64 logische '1' ausgeben.
• Der Ausgangswert des Logikteils 40 wird durch den Zählteil 50 gezählt. Wenn die Ausgabe ein normales Bildsynchronsignal ist, wird der Zählwert 64 betragen. Es kann jedoch vorkommen, daß einige Bit des Synchronsignals verfälscht sind. Dies wird dadurch überwunden, daß der Zählteil 50 so angeordnet ist, daß er eine Ausgabe gibt, wenn die Zählung einen geringeren Wert als 64 erreicht. Wenn beispielsweise ein höchstzulässiger Fehler 3 Bit ist und wenn der Zählwert aus dem Synchronsignalerkennungsteil 60 62 beträgt, wird bestimmt, daß das Bildsynchronsignal empfangen worden ist.
• Entsprechend der vorliegenden Erfindung kann eine einfache Schaltung aufgebaut werden, bei der ein Pseudozufallssignalgenerator zur Anwendung kommen kann. Selbst wenn während der Übertragung ein Fehler vorkommt, kann das verfälschte Signal immer noch identifiziert werden. Weiterhin läßt sich die Schaltung auf viele Systeme anwenden, bei denen die Erkennung eines Synchronsignals oder sonstigen vorbestimmten Signals erforderlich ist.

Claims (8)

1. Detektor zum Erkennen eines vorbestimmten digitalen Signalcodes mit folgendem:

einem Mittel (10) zum Kennzeichnen eines möglichen Codeteils eines Eingangssignals aus dem Vorhandensein einer vorbestimmten Bit-Teilfolge aus dem besagten vorbestimmten digitalen Signalcode in diesem Eingangssignal;

einem auf das Mittel zum Kennzeichnen eines möglichen Codeteils reagierenden Bezugscodeerzeugungsmittel (30) zum Erzeugen eines Bezugscodes;

einem Vergleichsmittel (40) zum seriellen bitweisen Vergleichen des Bezugscodes mit einem gekennzeichneten möglichen Codeteil; und

einem auf das Vergleichsmittel reagierenden Zählmittel (50) zum Zählen der Anzahl von Bit eines gekennzeichneten möglichen Codeteils, die mit den entsprechenden Bit des Bezugscodes übereinstimmen, und Ausgeben eines Code-erkannt-Signals, wenn ein vorbestimmter Zählwert erreicht wird.

2. Detektor nach Anspruch 1, wobei die vorbestimmte Bit-Teilfolge eine vorbestimmte Anzahl von Anfangsbit des besagten Codes ist.

3. Detektor nach Anspruch 1 oder 2, wobei das Bezugscodeerzeugungsmittel (30) einen Pseudozufallsfolgengenerator umfaßt.

4. Detektor nach Anspruch 3, wobei dem Pseudozufallsfolgengenerator (30) eine vorbestimmte Anzahl von Anfangsbit des besagten Codes als Anfangswert eingegeben wird.

5. Detektor nach einem vorhergehenden Anspruch, wobei das Vergleichsmittel (40) ein Invertermittel (41) zum Invertieren des Bezugscodes und ein Mittel (XOR43) zum Vergleichen des invertierten Bezugscodes mit dem besagten möglichen Codeteil enthält.

6. Detektor nach einem vorhergehenden Anspruch, wobei der Bezugscode ein Synchroncode eines D-MAC- oder D2-MAC-Signals ist.

7. Detektor nach einem vorhergehenden Anspruch, wobei der vorbestimmte Zählwert geringer als die Anzahl von Bit im Bezugscode ist.

8. Verfahren zur Erkennung eines vorbestimmten digitalen Signalcodes mit folgenden Schritten:

(a) Kennzeichnen eines möglichen Codeteils eines Eingangssignals aus dem Vorhandensein einer vorbestimmten Bit-Teilfolge aus dem besagten vorbestimmten digitalen Signalcode in diesem Eingangssignal;

(b) Erzeugen eines Bezugscodes als Reaktion auf eine in Schritt (a) durchgeführte Kennzeichnung;

(c) Zählen der Anzahl von Bit des besagten möglichen Codeteils, die mit dem entsprechenden Bit im Bezugscode übereinstimmen; und

(d) Anzeigen, daß der vorbestimmte Code im Eingangssignal aufgetreten ist, wenn das Ergebnis des Schritts (c) größer als ein vorbestimmter Wert ist.