KR100230026B1 - 클럭 기준 펄스의 시퀀스를 검출하기 위한 방법과 장치 - Google Patents

클럭 기준 펄스의 시퀀스를 검출하기 위한 방법과 장치 Download PDF

Info

Publication number
KR100230026B1
KR100230026B1 KR1019930703747A KR930703747A KR100230026B1 KR 100230026 B1 KR100230026 B1 KR 100230026B1 KR 1019930703747 A KR1019930703747 A KR 1019930703747A KR 930703747 A KR930703747 A KR 930703747A KR 100230026 B1 KR100230026 B1 KR 100230026B1
Authority
KR
South Korea
Prior art keywords
phase
indication
signal
generating
window
Prior art date
Application number
KR1019930703747A
Other languages
English (en)
Inventor
바실리스 코랏지노스
Original Assignee
마이크 휘트로크
텍사스 인스트루먼츠 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크 휘트로크, 텍사스 인스트루먼츠 리미티드 filed Critical 마이크 휘트로크
Application granted granted Critical
Publication of KR100230026B1 publication Critical patent/KR100230026B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
    • H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
    • H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence

Abstract

동등하게 이격된 유사한 입력 펄스의 클럭 런-인 시퀀스는 훨씬 높은 주파수에서 샘플되고 그 샘플은 단일 비트로 변환된다. 비트의 결과로서 일어난 시퀀는 시프트 레지스터로 공급되고 시프트 레지스터(7)의 단들은 레지스터에 저장된 비트들이 입력 펄스 또는 입력 펄스들 사이의 공간의 중앙에 위치된 것을 나타내는 표시를 발생하는 논리수단에 접속된다. 샘플러를 구동시키는 클럭 펄스들은 국부 클럭 신호를 발생하는 주파수 분할기(18)에 공급된다. 국부 클럭 신호는 표시의 수에서 주파수 분할기의 평균 위상을 유도하고 그에 따라 분할기의 위상을 조정하는 것에 의해 클럭 런-인 시퀀스와 동기된다.

Description

[발명의 명칭]
클럭 기준 펄스의 시퀀스를 검출하기 위한 방법과 장치
[발명의 배경]
[발명의 분야]
본 발명은 국부적으로 발생된 클럭 신호에 대한 제어 신호를 유도하기 위해 동등하게 이격된 유사한 입력 펄스의 클럭 런-인 시퀀스(clock run-in sequence)를 검출하기 위한 방법과 장치에 관한 것이다.
[종래 기술의 설명]
텔레텍스트 시스템에서 텔레비전 수신기의 스크린상에 정보의 페이지로 나타내는 데이터는 통상적인 영상을 위한 비디오 정보를 전달하는 것에는 사용되지 않는 복합 비디오 신호의 하나 혹은 그 이상의 선에서 디지탈 형태로 전달된다. 디지탈 데이터는 2진 제로 비복귀 형태 코드되고 1과 0이 번갈아 나타나는 것으로 이루어진 소위 클럭 런-인 신호에 의해 선행되며 동등하게 이격된 펄스의 연속으로서 나타난다. 전형적인 클럭 런-인 시퀀스는 8개의 그같은 펄스를 가진다. 클럭 런-인 시퀀스에서 나온 국부적으로 발생된 클럭의 위상은 조정되어 잔류 디지탈 데이나의 디코딩이 정확하게 수행된다.
인입 데이터와 국부적으로 발생된 발진을 동기시키는 것에 있어 어려움은 클럭 런-인 시퀀스의 의사 잡음 펄스에 의한 왜곡과 손상으로부터 발생하는데 본 발명의 목적은 클럭 런-인 시퀀스를 검출하고 인입 데이터에 국부적으로 발생된 발진을 동기시키기 위한 방법과 장치를 제공하는 것이다.
[발명의 요약]
본 발명의 한 특징에 따르면 국부적으로 발생된 클럭 신호에 대한 제어 신호를 유도하기 위한 2진 데이터 패킷을 위한 동등하게 이격된 유사한 입력 펄스의 클럭 런-인 시퀀스에 응답하는 장치가 제공되고, 그 장치는 펄스 반복률보다 훨씬 높은 율로 입력 펄스를 샘플링하기 위한 수단, 샘플과 임계 전압을 비교하고 샘플이 임계값을 초과하는지 여부에 종속하는 각 샘플에 대한 단일 비트 출력을 발생하기 위한 수단, 비교 수단에서 나온 시퀀스의 출력 비트를 수신하기 위해 접속되고 입력 펄스의 중간점의 발생 시간의 표시를 발생하기 위한 상관기 수단, 발진기 수단, 클럭 신호를 제공하기 위해 발진기 수단에서 나오는 발진에 응답하는 분할기 수단 및 분할기 수단에서 나오는 클럭 신호의 위상을 상관기 수단에서 나오는 표시와 비교하고 클럭 신호의 위상을 조정하기위해 분할기 수단에 인가되는 위상 조정 신호를 발생하기 위한 위상 비교 수단을 포함한다.
상관기 수단은 비교 수단에서 나온 다수의 비트를 저장하는 시프트 레지스터 수단과 단일 입력 펄스에서 유도된 비트들이 시프트 레지스터 수단에 대칭적으로 배치될 때 최대값인 신호를 발생하기 위한 시프트 레지스터 수단의 소정 단들에 접속된 논리 수단을 포함할 수 있다. 최대값 검출은 발생된대로 논리 수단에 의해 유도된 값을 저장하고 각 저장된 값을 다음의 후속값과 비교하는 것에 의해 이룰 수 있고, 최대값은 다음의 후속 값이 저장된 값보다 밑에 오는 첫 번째 시간을 표시한다. 또한 논리 수단은 펄스 사이의 공간의 중간점의 발생 시간의 표시를 발생하도록 정렬될 수 있고, 부가적인 표시들은 클럭 신호의 위상을 조정하기 위해 위상 비교 수단에 의해 사용된다. 상관기 수단은 논리 수단의 동작을 차단하기 위한 금지 신호를 발생하는 수단을 포함할 수 있다.
비교 수단에 의해 사용되는 임계값은 본질적으로 0과 같은 초기값부터 시작하여 입력 펄스의 높이의 중앙의 값 부근의 값까지 증가한다.
위상 비교 수단은 표시를 발생한 후에 발진기 수단에 의해 결정된 선정된 시간 간격에 윈도우를 생성하기 위한 수단, 윈도우 동안 다수의 후속 표시들의 발생과 동시에 분할기 수단의 위상을 확인하기 위한 수단, 확인된 위상의 평균을 형성하기 위한 수단 및 분할기 수단을 평균 위상에 종속하는 위상으로 재설정하기 위한 수단을 포함할 수 있다. 위상 비교 수단은 상태 기계와 산술 논리 연산 장치(ALU)를 포함할 수 있고, 상태 기계는 분할기 수단이 적어도 하나의 좁은 윈도우와 다수의 더 넓은 윈도우를 생성하도록 작용하고 후속 표시들이 윈도우내에 발생할 때 제1 종의 출력 신호 그리고 후속 표시들중의 하나가 윈도우 밖에 발생할 때 제2 종의 출력 신호를 제공한다. 상태 기계에서 나오는 제1 종의 출력 신호들은 분할기 수단이 확인된 위상을 표시하는 신호를 발생하도록 하고 제2 종의 출력 신호들은 윈도우를 발생하기위해 분할기와 확인된 위상의 평균을 형성하기 위한 수단을 재설정하기 위해 사용될 수 있다.
본 발명의 두 번째 특징에 따르면 2진 데이터 패킷을 위한 동등하게 이격된 유사한 입력 펄스의 클럭 런-인 시퀀스에서 나오는 국부적으로 발생된 클럭에 대한 제어 신호를 검출하고 유도하기 위한 방법이 제공되는데, 그 방법은 펄스 반복률보다 훨씬 높은 율로 펄스를 샘플링하는 단계, 샘플을 임계 전압과 비교하고 샘플이 임계값을 초과하는지 여부에 종속하는 각 샘플에 대한 단일 비트 출력을 발생하는 단계, 시퀀스에서 출력 비트를 상관하고 입력 펄스의 중간점의 발생 시간의 표시를 발생하는 단계, 발진을 주파수 분할함으로서 국부적으로 발생된 클럭 신호를 제공하는 단계, 국부적으로 발생된 클럭의 위상을 상관에 의해 발생된 표시와 비교하고, 위상 조정 신호를 발생하는 단계 및 위상 조정 신호를 사용하여 국부적으로 발생된 클럭 신호의 위상을 조정하는 단계를 포함한다.
국부적으로 발생된 클럭 신호를 위한 제어 신호를 유도하기 위해 클럭 런-인 시퀀스에 응답하는 장치의 예와 그 동작 방법이 첨부된 도면과 함께 다음에 기술된다.
[도면의 간단한 설명]
제1도는 장치의 블록도이다.
제2도는 제1도에 도시된 상관기의 회로도이다.
제3도는 최대 상관 검출기의 동작을 도시한 도면이다.
제4도는 상태 기계와 그와 관련된 소자의 도면이다.
[발명의 상세한 설명]
도면들에서 동일한 소자가 다른 도면에 나타날 때에는 동일한 참조 번호가 사용된다. 간단하게, 텔레텍스트 데이터를 찾는 거을 시작할 때를 결정하는 수단은 도시되지 않고, 상태 기계(12)의 동작은 텔레텍스트 데이터의 패킷의 클럭 런-인이 예상될 때 기계의 동작을 시작하는 신호에 의해 제어된다고 가정한다. 국부적으로 발생된 클럭 신호의 위상이 클럭 런-인 시퀀스와 동기되어 조정되어졌을 때, 위상은 잔류 데이터 패킷을 위해 유지되고 장치는 그 기간 동안 디세이블된다.
제1도를 참조하면, 복합 텔레비젼 신호들은 콘덕터(1)을 경유하고 들어오고 펄스 소거 회로(2)에 인가되고 펄스 소거 회로(2)는 또한 콘덕터(3)을 경유하여 클램프 스위치 제어 신호를 수신한다. 회로(2)에서 나오는 소거 펄스는 69.375MHz 샘플러(5)에 공급되어, 만일 입력 신호 레벨이 임계값보다 아래이면 0의 형태 그리고 만일 입력 신호가 샘플링하는 순간에 임계값 이상이면 1의 형태를 갖는 출력이 20-비트 시프트 레지스터(7)에 직렬 형태로 인가된다. 샘플러(5)의 출력은 또한 콘덕터(4)에 인가된다. 텔레텍스트 신호의 펄스 반복 주파수는 6.9375 MHz이므로 열 개의 샘플이 샘플러(5)에 의해 텔레텍스트 신호의 각 펄스로부터 취해진다. 다음의 기술에는 편의상 텔레텍스트 p. r. f 7MHz 그리고 샘플링 주파수는 70MHz로 고려된다. 시프트 레지스터(7)의 단들의 상태들은 두 개의 출력을 최대 검출 회로(9)에 공급하는 논리 구단(8)에 의해 조합된다. 제1 출력은 복합적인 비디오 입력 신호의 펄스나 펄스간의 공간이 시프트 레지스터(7)안의 가장 중앙으로 배치될 때 최대값을 갖는 콘덕터(10)상의 4-1비트 별렬 코드이다. 단일 콘덕터(11)상에 나타나는 제2 출력은 펄스나 공간이 시프트 레지스터(7)안의 중앙에 배치되지 않을 때 최대 검출 회로(9)가 콘덕터(10)상의 값에 응답하는 것을 방지하는 시프트 레지스터 단들의 조합에 응답하는 금지 신호이다.
최대 검출 회로(9)가 콘덕터(10)상의 최대값을 검출할 때, 상태 기계(12), 스트로브 펄스 계수기(14) 및 평균 위상 ALU[)arithmetic logic unit(16)]에 인가되는 스트로브 출력이 콘덕터(15)상에 발생한다. 상태 기계(12)는 디바이드-바이-10(divide-by-10 : ÷ 10) 계수기(18)에 의해 발생된 로킹 윈도우내에서 스트로브 신호를 수신 했을 때 콘덕터(13 과 17)상에 출력을 발생시킨다. 콘덕터(13 과 17)상의 "로크트 온(locked-on)" 신호는 스트로브 펄스 계수기(14)와 평균 위상 ALU(16)가 스트로브 신호에 응답하는 것을 시작하는 것을 자유롭게 한다. 디바이드-바이-10 계수기(18)은 콘덕터(19)를 경유하여 클럭(6)으로부터 70MHz 클럭 펄스를 수신하고 그들 클럭 신호에 응답하여 0 내지 9 범위를 통해 반복된 사이클의 계수를 수행한다. 그 시간에 도달한 0 내지 9 범위안의 특정한 수와 동일한 계수기(18)의 위상은 콘덕터(20)을 경유하여 주 위상 ALU(16)에 병렬로 인가된다. 로크 윈도우에 부가하여, 계수기(18)은 또한 트랙 윈도우를 발생한다. 트랙 윈도우는 로크 윈도우보다 넓다. 상태 기계(12)는 콘덕터(23)을 경유하여 계수기(18)이 로크 윈도우 혹은 트랙 윈도우를 발생한 것을 표시하고 요구한 윈도우가 개방될 때를 표시하는 신호는 계수기(18)에서 나와 콘덕터(24)를 경유하여 상태 기계(12)로 되공급된다. 계수기(18)의 위상 조정을 위해, 상태 기계(12)는 콘덕터(25)를 경유하여 계수기(18)로 신호를 공급한다. 평균 위상 ALU(16)은 계수기(18)의 위상이 ALU(16)에 의해 계산된 평균 위상과 동등할 때 콘덕터(26)을 경유하여 상태 기계(12)에 신호를 인가하고 그 신호는 계수기(18)이 콘덕터(1)을 경유하여 수신된 클럭 런-인 펄스와 동기를 일으키도록 하기 위해 사용된다. 클램핑 신호는 펄스 소거 회로(2)에서 클램프를 개방하고 폐쇄하기 위해 콘덕터(27)을 경유하여 상태 기계로부터 클램프 제어 회로(28)로 공급된다. 계수기(18)은 샘플러(5)의 출력을 수신하는 게이트(31)에 접속된 선(30)상에 7MHz 텔레텍스트 데이터 클럭을 발생한다. 선(30)상의 클럭 신호는 소거 회로(2)에서 나온 각 펄스에 대해 샘플러(5)에서 나온 열 개 비트중 가장 정확한 하나를 선택하는 위상으로 된다. 게이트(31)에서 나온 텔레텍스트 데이터는 콘덕트(32)상에 나타난다.
제1도에 도시된 장치의 동작에서, 장치의 전체적인 제어는 장치의 다른 부분에서의 특정한 상태를 나타내는 신호를 입력으로 수신하고 수행되어질 다음의 동작을 시작하기 위한 제어 신호를 발생하는 상태 기계(12)에 의해 이루어진다. 상태 기계 자체는 논리적인 요소들과 서로 연결된 래치로 이루어진 전용 하드웨어로 구성될 수 있다. 대안으로, 상태 기계는 적당하게 프로그램된 프로세서로 구성될 수 있다.
제로 비복귀 코드에서 클럭 런-인 시퀀스는 코드 10101010101010으로 이루어진 텔레텍스트 데이터 패킷의 시작을 형성하여 동일한 지속기간의 공간에 의해 분리된 8개의 펄스로 나타난다. 공간률에 대한 표시는 신호 필터링과 슬라이싱과 같은 예로 하나하나가 현저하게 다를 수 있고 사용된 상관 기술은 회로가 펄스 시퀀스의 왜곡에 민감하게 되지 않도록 한다. 초기에, 펄스 소거 회로의 클램프 스위치는 0의 미분 임계값을 갖는 비교기 회로와 접속된 비디오 입력 AC에 따라서 개방한다. 클럭 런-인 펄스가 시작되기 바로 전에, 클램프 스위치는 폐쇄되고 펄스가 수신됨에 따라 비교기의 임계 레벨은 몇 사이클에 걸쳐 점진적으로 펄스의 평균값으로 올라간다. 클램프 스위치는 임계 전압이 클럭 런-인 파형의 평균에 도달했을 때 잔류 데이터 패킷에 대한 그 레벨을 유지하기 위해 다시 개방된다.
회로(2)에서 나오는 출력 펄스는 샘플러(5)에 의해 70MHz 즉 각 펄스에 대해 10번이고 클럭 런-인 파형의 각 공간에 대해 10번 샘플된다. 샘플러(5)에서 나온 출력 신호들은 시퀀스를 시프트 레지스터(7)로 넘겨주고 논리 수단(8)은 레지스터(7)안의 1과 0들의 대칭적인 패턴들을 찾기 위해 최대 검출 회로(9)와 함께 시프트 레지스터(7)에 접속된다. 5개의 0 다음에 열 개의 1 그 다음에 5개의 0으로 이루어지는 것과 5개의 1 다음에 열 개의 0 그 다음에 5개의 1로 이루어지는 두 개 이상적인 대칭 패턴이 존재한다. 두 패턴 모두 샘플값에 의해 표시된대로 레지스터(7)의 중앙에 배치된 입력 복합 신호들의 펄스와 공간에 각각 대응하고, 이들 패턴들이 검출되거나 나타난 패턴들에 가장 근접했을 때 최대는 저 신호 값이나 잡음 펄스에 의해 영향을 받으며 최대 검출 회로(9)는 스트로브 출력을 발생한다.
스트로브 출력을 수신하면 상태 기계(12)는 디바이드-바이-10 계수기(18)로 부터 다음의 스트로브 펄스의 발생이 예상되는 시간 부근에서 로크 윈도우를 얻는다. 만일 제1 스트로브 펄스가 잡음에 의해 발생되었다면, 제2 스트로브 펄스는 그 윈도우내에 발생하지 않을 것이고 장치가 재설정되며 다른 스트로브 펄스를 기다린다. 반면에, 만일 제 1 스트로브 펄스가 클럭 런-인 시퀀스의 제1 펄스에 응답하여 발생되었다면, 입력 신호안의 펄스들 사이의 제1 공간에 응답하여 발생된 제2 스트로브 펄스는 로크 윈도우내에서 발생하고, 이것이 상태 기계(12)에 의해 검출될 때 계수하기 위한 스트로브 펄스 계수기(14)와 동작하기 위한 평균 위상 ALU를 해제하는 로크트-온 펄스가 발생된다. 계수기(14)는 그러한 스트로브 펄스에 대해 1을 계수하고 평균 위상 ALU(16)은 스트로브 신호가 콘덕터(20)을 경유하여 수신되는 시간에 계수기(10)의 위상을 그것의 누산기로 가산한다. 그 다음에 상태 기계(12)는 계수기(10)이 로크 윈도우보다 넓은 약간의 다른 트랙 윈도우를 제공하고 그 윈도우내에 해당하는 스트로브 신호들을 계수하며 계수기(18)의 위상을 그 스트로브 신호의 시간에 누산하기를 요구한다. 도시된 예에서, 상태 기계는 1개의 로크 윈도우와 3개의 트랙 윈도우를 발생하지만, 다른 수의 로크와 트랙 윈도우들이 상태 기계(12)에 의해 요구될 것이다. 4개의 스트로브 신호가 발생했을 때 계수기(14)는 이 사실을 상태 기계(12)에 표시하고 평균 위상 ALU(16)은 스트로브 신호의 발생 시간에 계수기(18)의 평균 위상을 자동적으로 계산한다. 계수기(18)의 ALU(16)에 의해 계산된 평균 위상과 동일한 위상에 도달한 다음에, 상태 기계(12)가 콘덕터(25)를 경유하여 재설정 신호를 보내도록 하는 신호가 콘덕터(26)상에 발생된다. 계수기(18)의 재설정은 선(30)상의 텔레텍스트 데이터 클럭의 위상을 상관기에서 나온 최대와 동기시킨다.
제2도는 시프트 레지스터(7)과 논리 수단(8)에 의해 형성된 상관기의 회로를 상세하게 도시한다. 콘덕터(11)상의 금지 신호의 발생시에, 시프트 레지스터(7)의 처음의 둘과 마지막 두 단들은 8-입력 AND-게이트(52)의 입력에 직접 접속되고 각각의 인버터(51)을 통하여 두 번째 8-입력 AND-게이트(53)의 입력에 접속된다. 시프트 레지스터(7)의 중앙의 4개의 단은 8-입력 AND-게이트(52)의 입력에 접속되고 각각의 인버터(50)을 통하여 8-입력 AND-게이트(52)의 입력에 접속된다. AND-게이트(52와 53)의 출력들은 OR-게이트(53)를 통하여 인버터(56)에 신호를 공급하는 콘덕터(55)에 접속되고, 그 출력은 콘덕터(11)에 인가된다. 대칭적으로 배치된 시프트 레지스터(7)의 단들의 쌍들은 6개의 배타적 NOR-게이트(58, 59, 60, 61, 62 및 63)의 입력에 접속되고, 그 출력들은 게이트 출력에 인가된 가중인자에 따르는 입력들에 대해 이진 가산기(64)에 인가된다. 가산기(64)는 4-비트 병렬 출력을 갖는다. 가산기(64)에서 나온 4 비트의 출력들은 콘덕터(55)에 접속되는 제2 입력을 갖는 각각의 AND-게이트(65, 66, 67 및 68)에 입력으로 인가된다. 게이트(65 내지 68)의 출력들은 4개의 콘덕터(10)에 인가된다.
제2도에 도시된 회로의 동작에서, 인버터(50 과 51)과 게이트(52, 53 및 54)는 시프트 레지스터의 중앙 4개의 단이 동일한 상태에 있고 레지스터의 외각 4개의 단이 다른 상태에 있는 경우에만 콘덕터(55)상에 1 신호를 발생하도록 작용한다. 명백하게, 그같은 상황은 클럭 런-인 시퀀스의 펄스나 펄스 사이의 공간이 수신되었고 레지스터(7)에 대칭적으로 저장될 때마다 이루어져야 한다. 콘덕터 (55)상의 1의 부재는 콘덕터(11) 상에 금지 신호를 발생하는데 사용된다. 금지 펄스들은 그렇지 않은 경우 클럭 런-인 펄스로서 나타날 수 있는 의사 잡음 펄스에 의한 간섭을 감소시키도록 작용한다. 가산기(64)와 함께 배타적 NOR-게이트(58, 59, 60, 61, 62 및 63)은 시프트 레지스터(7)의 부합한 상태를 갖는 단들의 대칭적으로 배치된 쌍의 가중된 합을 형성하도록 작용하고, 그 합은 펄스나 공간이 시프트 레지스터(7)의 중앙에 삽입될 때 최대값 4-비트 출력을 갖는다. 게이트(58, 59, 60, 61, 62 및 63)의 출력의 가중은 최대 합을 제공하는 단일 위치이도록 선택된다. 게이트(65, 66, 67 및 68)은 만일 콘덕터(55)상의 신호가 1이 아니면 콘덕터(55)상의 신호에 콘덕터(10)상의 값의 발생을 막는 능력을 제공한다.
제3도는 최대 검출기(9)의 동작을 상세히 도시한다. 콘덕터(10)은 4-비트스토어(80)과 4-비트 비교기(82)에 인가된다. 스토어(80)은 4개의 콘덕터(81)을 통하여 비교기(82)의 제2 입력에 접속된다. 콘덕터(11)상의 금지 펄스는 펄스를 소거하고 회로의 동작을 막기 위해 스토어(80)에 인가된다. 만일 콘덕터(10)상의 입력 값이 스토어(80)에 저장된 값보다 작거나 같다면, 비교기(82)는 콘덕터(15)상에 스트로브 신호를 발생하는 스트로브 펄스 발생기(83)에 출력을 인가한다. 스트로브 신호는 값이 증가한 후 값이 처음으로 떨어질때에만 발생된다.
제3도에 도시된 최대 검출기의 동작은 최대값이 도달되었을 때 다음에 따르는 값은 최대값과 같거나 작다는 사실을 이용한다. 스토어(80)은 콘덕터(10)상의 현재 값 바로 앞에 발생했던 마지막 값을 저장하기 위해 구성되어 비교기(82)가 스토어(80)에서 나온 초기값과 콘덕터(10)상의 나중값을 비교하고 만일 나중값이 저장된 값과 같거나 작다면 출력을 발생하는 것에 의해 최대값을 검출하는 기능을 제공한다.
제4도는 상태 기계(12)와 그것과 가장 밀접하게 관련된 소자들을 도시한 도면이다. 특히 제4도에서 평균 위상 ALU(16)은 누산기(90), 디바이드-바이-4 회로(91) 그리고 비교기(92)를 포함하는 것으로 도시된다. 제1도와 관련하여 상기한대로, ALU(16)은 콘덕터(15)상의 스트로브 신호 시간에 나타나는 계수기(18)에서 나온 위상값을 누산한다. 제4도에서, 누산은 콘덕터(20)을 경유하여 위상값을 수신하고 그들 각각을 스트로브 신호가 콘덕터(15)상에 나타날 때 누산된 총계에 더하는 누산기(90)에 의해 수행된다. 디바이트-바이-4 회로(91)은 누산기(90)으로부터 총계를 수신하고 2개의 최하위 비트를 간단하고 편리하게 제거하는 것에 의해 그것을 4로 제산한다. 제산의 몫은 콘덕터(20)상에 나타나는 계수기(18)에서 나온 위상과 비교되는 비교기(92)에 인가된다. 비교기(92)의 동작은 계수기(14)가 콘덕터(15)를 경유하는 4개의 스트로브 신호를 수신하여 누산기(90)에서의 총계가 4개의 위상값이 되는 것을 표시하는 출력을 발생할 때까지 금지된다. 계수기(18)에서 나온 위상값이 분할기(91)에 의해 발생된 몫과 같을 때 신호는 계수기(18)의 위상의 적절한 조정을 일으킬 목적으로 콘덕터(26)을 경유하여 상태 기계(12)에 인가된다. 위상 조정이 완료되었을 때, 상태 기계는 그 장치의 동작을 끝내고, 그것으로 계수기(18)의 위상과 콘덕터(30)상의 텔레텍스트 데이터의 출력을 유지한다.
상기한 대로, 분할기(91)에 의한 4로 나눔은 몫의 참 값이 비교기(92)에 인가된 값에 대하여 1/2 또는 3/4를 포함할 가능성을 고려할 수 없다. 그 값의 나머지가 없음은 계수기(18)의 위상의 보다 정확한 설정을 제공할 수 있고 나머지가 없음은 콘덕터(20)상의 현재의 위상값과 분할기(91)에서 나오는 몫이 같음을 표시하는 콘덕터(26)에 인가되는 신호의 발생에 단일 클럭 펄스 기간 지연(70MH에서)의 선택적인 도입에 의해 용이하게 달성될 수 있다. 그러한 지연은 만일 4로 나눔을 실행하기 위해 버린 2개의 비트중 큰 것이 1이면 도입된다. 지연 동작은 그값이 지연 동안 1씩 증가되기 때문에 계수기(18)에 의해 발생된 위상값에 1을 더하는 것과 같다.

Claims (17)

  1. 국부적으로 발생된 클럭 신호에 대한 제어 신호를 유도하기 위해 2진 데이터 패킷을 위한 동등하게 이격된 유사한 입력 펄스의 런- 인 시퀀스에 응답하는 장치에 있어서, 펄스 반복률보다 훨씬 높은 율로 입력 펄스를 샘플링하기 위한 수단, 샘플을 임계 전압과 비교하고 샘플이 임계값을 초과하는지 여부에 따르는 각 샘플에 대한 단일 비트 출력을 발생하기 위한 수단, 비교 수단에서 나온 시퀀스의 출력 비트를 수신하기 위해 접속되고 입력 펄스의 중간점의 발생 시간의 표시를 발생하기 위한 상관기 수단, 발진기 수단, 클럭 신호를 제공하기 위해 발진기 수단에서 나오는 발진에 응답하는 분할기 수단 및 분할기 수단에서 나오는 클럭 신호의 위상을 상관기 수단에서 나오는 표시와 비교하고 클럭 신호의 위상을 조정하기 위해 분할기 수단에 인가되는 위상 조정 신호를 발생하기 위한 위상 비교 수단을 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상관기 수단이 비교 수단에 나오고 단일 입력 펄스보다 더 긴 입력 펄스의 시간 섹션으로부터 유도된 다수의 비트를 저장하기 위한 시프트 레지스터 수단, 단일 입력 펄스호부터 유도된 비트들이 시프트 레지스터 수단의 중앙에 배치될 때 최대의 값인 신호들을 발생하기 위해 시프트 레지스터 수단의 소정단들에 접속된 논리 수단 및 논리 수단에 의해 발생된 신호가 최대값에 도달할 때 표시를 발생하는 수단을 포함하는 것을 특징으로 하는 장치.
  3. 제2항에 있어서, 논리 수단에 의해 발생된 신호들이 한 최대값에 도달할 때 표시를 발생하기 위한 수단이 차례로 각 값을 저장하기 위한 수단 및 저장된 값을 다음 후속값과 비교하여 저장된 값이 다음의 후속값을 초과하는 처음 시간의 표시를 제공하기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서, 상관기 수단은 펄스 사이의 공간의 중앙점의 발생 시간의 부가적인 표시를 발생하기 위해 시퀀스의 출력 비트에도 응답하고, 위상 비교 수단은 클럭 신호의 위상과 상관기 수단에서 나오는 부가적인 표시도 비교하는 것을 특징으로 하는 장치.
  5. 제2항 또는 제3항에 있어서, 상관기 수단은 상기 논리 수단의 동작을 차단하기 위한 금지 신호를 발생하기 위해 소정단들 이외의 시프트 레지스터 수단의 단들에 응답하는 제2 논리 수단을 포함하는 것을 특징으로 하는 장치.
  6. 제1항, 제2항 또는 제3항에 있어서, 위상 비교 수단이 상관기 수단에 의한 표시의 발생 후에 발진기 수단에 의해 결정된 선정된 시간 간격으로 윈도우를 발생하기 위한 수단, 윈도우동안 상관기 수단에 의해 발생된 다수의 후속 표시들의 발생과 동시에 분할기 수단의 위상을 확인하기 위한 수단, 분할기 수단이 확인된 위상의 평균을 형성하기 위한 수단 및 분할기 수단을 평균 위상에 따르는 위상으로 재설정하기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  7. 제6항에 있어서, 확인된 위상의 수가 2의 멱승이고 확인된 위상의 평균을 형성하기 위한 수단이 이진 코드된 형태로 확인된 위상을 누산하고 누산된 총계를 확인된 위상의 수로 나누는 것을 실행하기 위해 적절한 수의 이진 자리만큼 시프트시키기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 확인된 위상의 평균을 형성하기 위한 수단이 재설정이 따르는 평균 위상을 선택적으로 나머지를 없게 하거나 나머지를 잘라버리도록(to round up or round down) 단일 클럭 펄스 간격만큼 분할기 수단의 재설정을 지연시켜 확인된 위상의 수로 나누는 것을 실행하기 위해 시프팅 후에 나머지의 크기에 응답하는 수단을 포함하는 것을 특징으로 하는 장치.
  9. 제6항에 있어서, 위상 비교 수단은 상태 기계를 포함하고, 상태 기계는 상관기 수단에서 나온 표시를 수신하고 1개의 표시 후에 적어도 하나의 좁은 윈도우와 다수의 더 넓은 윈도우를 발생하기 위해 동작하며 후속 표시들이 윈도우내에서 발생할 때 제1종의 출력 신호들을 제공하고 후속 표시들 중의 하나가 윈도우 밖에 발생할 때 제2종의 출력 신호들을 제공하고, 상태 기계에서 나오는 제1종의 출력 신호들은 확인된 위상을 표시하는 신호를 발생하도록 분할기에 인가되고, 상태 기계에서 나오는 제2종의 출력 신호들은 윈도우를 발생하기 위한 수단과 확인된 위상의 평균을 형성하기 위한 수단을 재설정하기 위해 인가되는 것을 특징으로 하는 장치.
  10. 제7항 또는 제8항에 있어서, 위상 비교 수단은 상태 기계를 포함하고, 상태 기계는 상관기 수단에서 나온 표시를 수신하고 1개의 표시 후에 적어도 하나의 좁은 윈도우와 다수의 더 넓은 윈도우를 발생하기 위해 동작하며 후속 표시들이 윈도우 내에서 발생할 때 제1종의 출력 신호들을 제공하고 후속 표시들 중의 하나가 윈도우 밖에 발생할 때 제2종의 출력 신호들을 제공하고, 상태 기계에서 나오는 제1종의 출력 신호들은 확인된 위상을 표시하는 신호를 발생하도록 분할기에 인가되고, 상태 기계에서 나오는 제2종이 출력 신호들은 윈도우를 발생하기 위한 수단과 확인된 위상의 평균을 형성하기 위한 수단을 재설정하기 위해 인가되는 것을 특징으로 하는 장치.
  11. 제1항, 제2항, 제3항, 제7항 또는 제8항에 있어서, 비교 수단은 임계 전압이 0과 동일한 초기값부터 시작하여 입력 펄스의 높이의 중앙값 부근의 값까지 증가하는 것을 특징으로 하는 장치.
  12. 제1항, 제2항, 제3항, 제7항 또는 제8항에 있어서, 방송 복합 텔레비전 신호에 포함되는 텔레텍스트 신호의 클럭 런-인 시퀀스를 검출하고 그에 응답하는 것을 특징으로 하는 장치.
  13. 2진 데이터 패킷을 위한 동등하게 이격된 유사한 입력 펄스의 클럭 런-인 시퀀스에서 나오는 국부적으로 발생된 클럭을 위한 제어 신호를 검출하고 유도하기 위한 방법에 있어서, 펄스 반복률보다 훨씬 높은 율로 입력 펄스 샘플링하는 단계, 샘플을 임계 전압과 비교하고 샘플이 임계값을 초과하는지 여부에 따르는 각 샘플에 대한 단일 비트 출력을 발생하는 단계, 시퀀스의 출력 비트를 상관하고 입력 펄스의 중간점의 발생 시간의 표시를 발생하는 단계, 발진을 주파수 분할함으로써 국부적으로 발생된 클럭 신호를 제공하는 단계, 국부적으로 발생된 클럭의 위상을 상관에 의해 발생된 표시와 비교하고, 위상 조정 신호를 발생하는 단계 및 위상 조정 신호를 사용하여 국부적으로 발생된 클럭 신호의 위상을 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 시퀀스의 출력 비트의 상관이 입력 펄스들 사이의 공간의 중앙점의 발생 시간의 부가적인 표시를 발생하고, 위상 조정 신호의 발생이 국부적으로 발생된 클럭의 위상과 부가적인 표시와의 비교도 고려하는 것을 특징으로 하는 방법.
  15. 제13항 또는 제14항에 있어서, 국부적으로 발생된 위상과 상관에 의해 발생된 클럭 신호를 제공하는 상관에 의한 표시의 발생 후에 발진에 의해 결정된 선정된 시간 간격으로 윈도우를 발생시키고 상관에 발생된 다수의 후속 표시와 동시에 국부적으로 발생된 클럭 신호를 발생시키는데 사용되는 주파수 분할의 위상을 확인하고, 확인된 위상의 평균을 형성하고, 주파수 분할을 평균 위상에 따르는 위상으로 재설정하는 것에 의해 실행되는 것을 특징으로 하는 방법.
  16. 제13항 또는 제14항에 있어서, 임계 전압은 0과 동일한 초기값에서 시작하고 입력 펄스의 높이의 중앙값 부근의 값까지 증가하는 것을 특징으로 하는 방법.
  17. 제15항에 있어서, 임계 전압은 0과 동일한 초기값에서 시작하고 입력 펄스의 높이의 중앙값 부근의 값까지 증가하는 것을 특징으로 하는 방법.
KR1019930703747A 1991-06-05 1992-06-05 클럭 기준 펄스의 시퀀스를 검출하기 위한 방법과 장치 KR100230026B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB9112131.9 1991-06-05
GB919112131A GB9112131D0 (en) 1991-06-05 1991-06-05 Method and apparatus for detecting a sequence of input pulses
PCT/GB1992/001018 WO1992022171A1 (en) 1991-06-05 1992-06-05 Method and apparatus for detecting a sequence of clock reference pulses

Publications (1)

Publication Number Publication Date
KR100230026B1 true KR100230026B1 (ko) 1999-11-15

Family

ID=10696163

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930703747A KR100230026B1 (ko) 1991-06-05 1992-06-05 클럭 기준 펄스의 시퀀스를 검출하기 위한 방법과 장치

Country Status (7)

Country Link
EP (1) EP0587680B1 (ko)
JP (1) JP3399942B2 (ko)
KR (1) KR100230026B1 (ko)
DE (1) DE69223142T2 (ko)
FI (1) FI106349B (ko)
GB (1) GB9112131D0 (ko)
WO (1) WO1992022171A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9210414D0 (en) * 1992-05-15 1992-07-01 Texas Instruments Ltd Method and apparatus for interfacing a serial data signal
US5619275A (en) * 1992-09-01 1997-04-08 Thomson Consumer Electronics, Inc. TV line and field detection apparatus with good noise immunity
DE4343951A1 (de) * 1993-12-22 1995-06-29 Inst Rundfunktechnik Gmbh Verfahren zum Empfangen von in einem Fernsehsignal übertragenen Teletextdaten
KR0178718B1 (ko) * 1994-06-10 1999-05-01 김광호 복합영상신호에 실린 디지탈데이타를 위한 검출클럭발생장치 및 검출클럭을 이용한 데이타검출장치
DE19904956C2 (de) * 1999-02-06 2001-05-10 Univ Dresden Tech Verfahren und Vorrichtung zur optimalen Einstellung des Abtastzeitpunktes bei digitaler Zusatzdatenübertragung in analogen TV-Kanälen
JP2004088623A (ja) * 2002-08-28 2004-03-18 Renesas Technology Corp 文字放送データ抜き取り装置
JP4682257B2 (ja) 2009-03-30 2011-05-11 富士通株式会社 受信装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3025356A1 (de) * 1980-07-04 1982-01-21 Deutsche Itt Industries Gmbh, 7800 Freiburg Schaltungsanordnung zur digitalen phasendifferenz-messung, deren verwendung in einer synchronisierschaltung und entsprechende synchronisierschaltung
JPS5986385A (ja) * 1982-11-09 1984-05-18 Toshiba Corp サンプリングパルス生成回路
US4868854A (en) * 1986-11-11 1989-09-19 Matsushita Electric Industrial Co., Ltd. Establishment of bit synchronization in a data transmitting/receiving system
US4984249A (en) * 1989-05-26 1991-01-08 First Pacific Networks Method and apparatus for synchronizing digital data symbols

Also Published As

Publication number Publication date
EP0587680A1 (en) 1994-03-23
EP0587680B1 (en) 1997-11-12
FI106349B (fi) 2001-01-15
JP3399942B2 (ja) 2003-04-28
FI935448A0 (fi) 1993-12-03
WO1992022171A1 (en) 1992-12-10
GB9112131D0 (en) 1991-07-24
DE69223142T2 (de) 1998-05-14
DE69223142D1 (de) 1997-12-18
JPH06508243A (ja) 1994-09-14
FI935448A (fi) 1993-12-03

Similar Documents

Publication Publication Date Title
US5170396A (en) Data valid detector circuit for manchester encoded data
US4002845A (en) Frame synchronizer
EP0010344B1 (en) Digital signal detector
US6008746A (en) Method and apparatus for decoding noisy, intermittent data, such as manchester encoded data or the like
US4404675A (en) Frame detection and synchronization system for high speed digital transmission systems
US5157651A (en) Apparatus and method for determining line rates
KR100230026B1 (ko) 클럭 기준 펄스의 시퀀스를 검출하기 위한 방법과 장치
US4330862A (en) Signal characteristic state detector using interval-count processing method
US6675326B1 (en) Method and apparatus for detecting a data receiving error
JPH02301375A (ja) 検出器
EP0146609A1 (en) Manchester decoder
US5206888A (en) Start-stop synchronous communication speed detecting apparatus
US4771442A (en) Electrical apparatus
US4361896A (en) Binary detecting and threshold circuit
US5307165A (en) Television signal kind discriminating apparatus
US5218437A (en) Signal separator for separating teletext bit sequences from a broadcast television signal
US6133959A (en) Device and method for detecting sync signal from digital TV signal
US4811104A (en) Noise eliminating apparatus for key signal
JP3142205B2 (ja) フレーム同期装置
KR0136568B1 (ko) D2 mac신호의 프레임동기검출방법 및 장치
SU1312750A2 (ru) Устройство синхронизации с М-последовательностью
EP0249987B1 (en) Vertical driving pulse generating circuit
EP0035564B1 (en) Binary coincidence detector
EP0625837A2 (en) Automatic false synchronization correction mechanism for biphase-modulated signal reception
US6307904B1 (en) Clock recovery circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030711

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee