JP3399942B2 - 入力パルスのシーケンスを検出するための方法と装置 - Google Patents
入力パルスのシーケンスを検出するための方法と装置Info
- Publication number
- JP3399942B2 JP3399942B2 JP51078592A JP51078592A JP3399942B2 JP 3399942 B2 JP3399942 B2 JP 3399942B2 JP 51078592 A JP51078592 A JP 51078592A JP 51078592 A JP51078592 A JP 51078592A JP 3399942 B2 JP3399942 B2 JP 3399942B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- pulse
- value
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 11
- 238000005070 sampling Methods 0.000 claims description 13
- 230000010355 oscillation Effects 0.000 claims description 7
- 239000002131 composite material Substances 0.000 claims description 5
- 238000012790 confirmation Methods 0.000 claims description 4
- 238000012935 Averaging Methods 0.000 claims 4
- 230000001186 cumulative effect Effects 0.000 claims 1
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 44
- 230000004044 response Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Television Systems (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、局部発生クロック信号の制御信号を導出す
る等間隔な同類入力パルスの、クロック割込みシーケン
スを検出するための方法と装置に関する。
る等間隔な同類入力パルスの、クロック割込みシーケン
スを検出するための方法と装置に関する。
テレテキストシステムでは、テレビ受信者の画面に情
報のページとして表示されるデータは、従来のテレビ画
像のビデオ情報を搬送するためには用いられることのな
い１本または複数本の複合ビデオ信号の回旋により、デ
ィジタル形式で搬送される。このディジタルデータは２
進非ゼロ復帰方式で符合化されるが、このデータの前
に、代替ビット１と代替ビット０から成り且つ等間隔パ
ルスの連続として出現する、いわゆるクロック割込み信
号が存在する。典型的なクロック割込みシーケンスは、
そのような８個のパルスを有している。クロック割込み
シーケンスから、残りのディジタルデータのデコーディ
ングが正しく実行されるように局部発生クロックの位相
が調整される。
報のページとして表示されるデータは、従来のテレビ画
像のビデオ情報を搬送するためには用いられることのな
い１本または複数本の複合ビデオ信号の回旋により、デ
ィジタル形式で搬送される。このディジタルデータは２
進非ゼロ復帰方式で符合化されるが、このデータの前
に、代替ビット１と代替ビット０から成り且つ等間隔パ
ルスの連続として出現する、いわゆるクロック割込み信
号が存在する。典型的なクロック割込みシーケンスは、
そのような８個のパルスを有している。クロック割込み
シーケンスから、残りのディジタルデータのデコーディ
ングが正しく実行されるように局部発生クロックの位相
が調整される。
局部的に発生される発振と、到来データとを同期させ
ることが難しいのは、クロック割込みシーケンスのスプ
リアスノイズパルスによる歪と改暫があるからで、本発
明の目的は、クロック割込みシーケンスを検出し、且つ
局部的に発生される発振と到来データとを同期させるた
めの、優れた方法と装置を提供することである。
ることが難しいのは、クロック割込みシーケンスのスプ
リアスノイズパルスによる歪と改暫があるからで、本発
明の目的は、クロック割込みシーケンスを検出し、且つ
局部的に発生される発振と到来データとを同期させるた
めの、優れた方法と装置を提供することである。
本発明の一態様によれば、局部発生クロック信号の制
御信号を導出する２進データパケットの等間隔同類入力
パルスのクロック割込みシーケンスに応答する装置であ
って、 パルス繰り返し数よりもはるかに高率に入力パルスを
標本化する手段と、 標本をしきい値電圧と比較し、標本がしきい値を越え
ているか否かによって異なる各標本の単一ビット出力を
生成する手段と、 前記比較手段に接続されて順番に出力ビットを受信
し、入力パルスの中点の出現回数を指示する相関器手段
と、 発振器手段と、 クロック信号を提供する前記発振器手段からの発振に
応答する除算器手段と、 前記除算器手段からのクロック信号の位相を前記相関
器手段からの指示と比較し、且つ前記クロック信号の位
相を調整するために前記除算器手段に送られる位相調整
信号を生成するための位相比較手段と、 を具備する装置が提供される。
御信号を導出する２進データパケットの等間隔同類入力
パルスのクロック割込みシーケンスに応答する装置であ
って、 パルス繰り返し数よりもはるかに高率に入力パルスを
標本化する手段と、 標本をしきい値電圧と比較し、標本がしきい値を越え
ているか否かによって異なる各標本の単一ビット出力を
生成する手段と、 前記比較手段に接続されて順番に出力ビットを受信
し、入力パルスの中点の出現回数を指示する相関器手段
と、 発振器手段と、 クロック信号を提供する前記発振器手段からの発振に
応答する除算器手段と、 前記除算器手段からのクロック信号の位相を前記相関
器手段からの指示と比較し、且つ前記クロック信号の位
相を調整するために前記除算器手段に送られる位相調整
信号を生成するための位相比較手段と、 を具備する装置が提供される。
相関器手段には、比較手段からの複数のビットを蓄積
するシフトレジスタ手段と、前記シフトレジスタ手段の
所定の段階に接続されて、信号入力パルスから導出され
たビットが前記シフトレジスタ手段に対称に配置される
ときに値が最大となる信号を生成する論理手段と、を具
備することができる。最大の検出は、論理手段によって
導出される値が生成された時点でそれらを蓄積して、各
蓄積値を次後続値と比較することによって達せられ、次
後続値が初めて蓄積値を下回ったときに最大であると指
摘される。論理手段は、パルス間のスペースの中点の出
現回数を指示するように構成することもでき、この付加
的な指示は、クロック信号の位相を調整するために位相
比較手段によって利用される。相関器手段には、論理手
段の演算を阻止するために抑止信号を生成するための手
段を含むことができる。
するシフトレジスタ手段と、前記シフトレジスタ手段の
所定の段階に接続されて、信号入力パルスから導出され
たビットが前記シフトレジスタ手段に対称に配置される
ときに値が最大となる信号を生成する論理手段と、を具
備することができる。最大の検出は、論理手段によって
導出される値が生成された時点でそれらを蓄積して、各
蓄積値を次後続値と比較することによって達せられ、次
後続値が初めて蓄積値を下回ったときに最大であると指
摘される。論理手段は、パルス間のスペースの中点の出
現回数を指示するように構成することもでき、この付加
的な指示は、クロック信号の位相を調整するために位相
比較手段によって利用される。相関器手段には、論理手
段の演算を阻止するために抑止信号を生成するための手
段を含むことができる。
比較手段が利用するしきい値は、実質的に０に等しい
初期値から始まって、入力パルスの高さの中央の値に近
い値まで増加できる。
初期値から始まって、入力パルスの高さの中央の値に近
い値まで増加できる。
位相比較手段には、前記指示後に発振器手段によって
決定される所定時間間隔でウィンドウを生成するための
手段と、ウィンドウ時の複数の後続指示の発生と並行し
て除算器手段の位相を確認するための手段と、確認され
た位相の平均を出すための手段と、平均位相に応じた位
相に除算器手段をリセットするための手段と、を具備す
ることができる。位相比較手段には、状態機械と算術論
理装置とを具備でき、前記状態機械は、少なくとも一つ
の狭いウィンドウと、それより広い複数のウィンドウと
を生成させるために使用され、且つ、一つのウィンドウ
内で後続指示が出現したときに第一種の出力信号を、ま
た、後続指示のいずれかがウィンドウの外に落ちたとき
に第二種の出力信号を送出する。状態機械からの第一種
の出力信号によって除算器手段は確認位相を表す信号を
生成することができ、また、第二種の出力信号を用いて
除算器をリセットし、ウィンドウを生成する、および、
確認位相位の平均を出すことができる。
決定される所定時間間隔でウィンドウを生成するための
手段と、ウィンドウ時の複数の後続指示の発生と並行し
て除算器手段の位相を確認するための手段と、確認され
た位相の平均を出すための手段と、平均位相に応じた位
相に除算器手段をリセットするための手段と、を具備す
ることができる。位相比較手段には、状態機械と算術論
理装置とを具備でき、前記状態機械は、少なくとも一つ
の狭いウィンドウと、それより広い複数のウィンドウと
を生成させるために使用され、且つ、一つのウィンドウ
内で後続指示が出現したときに第一種の出力信号を、ま
た、後続指示のいずれかがウィンドウの外に落ちたとき
に第二種の出力信号を送出する。状態機械からの第一種
の出力信号によって除算器手段は確認位相を表す信号を
生成することができ、また、第二種の出力信号を用いて
除算器をリセットし、ウィンドウを生成する、および、
確認位相位の平均を出すことができる。
本発明の第二態様によれば、２進データパケットの等
間隔同類入力パルスのクロック割込みシーケンスからの
局部発生クロック信号の制御信号を検出および導出する
方法であって、 パルス繰り返し数よりもはるかに高率に入力パルスを
標本化する工程と、 標本をしきい値電圧と比較し、標本がしきい値を越え
ているか否かによって、異なる各標本の単一ビット出力
を生成する工程と、 シーケンス中の出力ビットを相互に関連付け、入力パ
ルスの中点の出現回数を指示する工程と、 発振を分割する周波数によって局部発生クロック信号
を提供する工程と、 前記局部発生クロック信号の位相を前記相関によって
生成された指示と比較し、且つ位相調整信号を送出する
工程と、 局部発生クロック信号の位相を、位相調整信号を用い
て調整する工程と、 から成る方法が提供される。
間隔同類入力パルスのクロック割込みシーケンスからの
局部発生クロック信号の制御信号を検出および導出する
方法であって、 パルス繰り返し数よりもはるかに高率に入力パルスを
標本化する工程と、 標本をしきい値電圧と比較し、標本がしきい値を越え
ているか否かによって、異なる各標本の単一ビット出力
を生成する工程と、 シーケンス中の出力ビットを相互に関連付け、入力パ
ルスの中点の出現回数を指示する工程と、 発振を分割する周波数によって局部発生クロック信号
を提供する工程と、 前記局部発生クロック信号の位相を前記相関によって
生成された指示と比較し、且つ位相調整信号を送出する
工程と、 局部発生クロック信号の位相を、位相調整信号を用い
て調整する工程と、 から成る方法が提供される。
局部発生クロック信号の制御信号を導出するクロック
割込みシーケンスに応答する装置の例、ならびに、その
操作方法を、添付図面を参照して以下に説明する。
割込みシーケンスに応答する装置の例、ならびに、その
操作方法を、添付図面を参照して以下に説明する。
図１は、装置のブロック図である。
図２は、図１に辞しされている相関器の回路図であ
る。
る。
図３は、最大相関検出器の作用を説明する図である。
図４は、状態機械とその関係部品の図である。
図中、同一構成部品が異なる図面に現れた場合、同一
参照数字を使用する。平易にするために、テレテキスト
データの探索開示時を決定するための手段は図示してい
ないが、状態機械12の動作は、テレテキストデータのパ
ケットのクロック割込みが考えられるときに開始するも
のとする。局部発生クロック信号の位相が調整されてク
ロック割込みシーケンスと同期されたときに、位相は残
りのデータパケットのために保持され、装置はそのあい
だ不能状態になる。
参照数字を使用する。平易にするために、テレテキスト
データの探索開示時を決定するための手段は図示してい
ないが、状態機械12の動作は、テレテキストデータのパ
ケットのクロック割込みが考えられるときに開始するも
のとする。局部発生クロック信号の位相が調整されてク
ロック割込みシーケンスと同期されたときに、位相は残
りのデータパケットのために保持され、装置はそのあい
だ不能状態になる。
ここで図１を参照すると、複合ビデ信号は、導線１を
介して入り、クランプスイッチ制御信号も受信するパル
スクリーンアップ回路２に導線３を介して加えられる。
回路２からのクリーンアップされたパルスは、69.375MH
zの標本化回路に送出され、この出力は、標本化の瞬間
に入力信号レベルがしきい値を下回る場合は０を、入力
信号レベルがしきい値を上回る場合は１となり、順番に
20ビットシフトレジスタ７に入る。標本化回路５の出力
も導線４に入る。テレテキスト信号のパルス繰返し周波
数は6.9375であるので、標本化回路５によってテキスト
信号の各パルスから10個の標本が抜き出される。便宜
上、以下の説明では、テレテキストのp.r.f（パルス繰
返し周波数）を7MHzとし、標本化周波数を70MHzとす
る。シフトレジスタ７の各段階の状態は、最大検出器回
路９に２個の出力を送出する論理手段によって組合わせ
られる。第一出力は、複合ビデオ信号入力信号の、パル
スまたはパルス間の間隔が、シフトレジスタ７の最中心
に配置されたときに最大値となる、導線10の４ビット配
列コードである。単一導線11に出現する第二出力は、パ
ルスまたはパルス間の間隔がシフトレジスタ７の中心に
配置されていないときに、シフトレジスタの段階の組合
せに応答して最大検出器回路９が導線10の値に応答しな
いようにする、抑止信号である。
介して入り、クランプスイッチ制御信号も受信するパル
スクリーンアップ回路２に導線３を介して加えられる。
回路２からのクリーンアップされたパルスは、69.375MH
zの標本化回路に送出され、この出力は、標本化の瞬間
に入力信号レベルがしきい値を下回る場合は０を、入力
信号レベルがしきい値を上回る場合は１となり、順番に
20ビットシフトレジスタ７に入る。標本化回路５の出力
も導線４に入る。テレテキスト信号のパルス繰返し周波
数は6.9375であるので、標本化回路５によってテキスト
信号の各パルスから10個の標本が抜き出される。便宜
上、以下の説明では、テレテキストのp.r.f（パルス繰
返し周波数）を7MHzとし、標本化周波数を70MHzとす
る。シフトレジスタ７の各段階の状態は、最大検出器回
路９に２個の出力を送出する論理手段によって組合わせ
られる。第一出力は、複合ビデオ信号入力信号の、パル
スまたはパルス間の間隔が、シフトレジスタ７の最中心
に配置されたときに最大値となる、導線10の４ビット配
列コードである。単一導線11に出現する第二出力は、パ
ルスまたはパルス間の間隔がシフトレジスタ７の中心に
配置されていないときに、シフトレジスタの段階の組合
せに応答して最大検出器回路９が導線10の値に応答しな
いようにする、抑止信号である。
最大検出器回路９は、導線10で最大値を検出すると、
導線15にストローブ出力を生成し、この出力は状態機械
12、ストローブパルス計数器14、および平均位相ALU
（算術論理装置）16に送られる。状態機械12は、1/10計
数器18によって生成されたロッキングウィンドウ内でス
トローブ信号が受信された場合に、導線13と17に出力を
生じる。導線13と17の「ロックオン」信号により、スト
ローブパルス計数器14と平均位相ALU16が解放され、ス
トローブ信号への応答が開始する。1/10計数器18は、導
線19を介してクロック６から70MHzのクロックパルスを
受信し、これらのクロックパルスに応答して、０〜９を
計数する繰返しサイクルを実施する。その時点に得られ
た０〜９の特定数に等しい計数器18の位相は、導線20を
介して、並行に、主位相ALU16に送られる。計数器18
は、ロックウィンドウだけでなく、トラックウィンドウ
も生成する。状態機械12は、計数器18がロックウィンド
ウまたはトラックウィンドウを生成するか否かを導線23
を介して指示し、要求されたウィンドウが開のときを示
す信号が、計数器18から状態機械12に導線24を介して帰
還される。計数器18の位相の調整に関して、状態機械12
は導線25を介して計数器18に信号を送出する。平均位相
ALU16は、計数器18の位相が、ALU16によって計算された
平均位相に等しいときに、信号が導線26を介して状態機
械12に入る。この信号は、計数器18と、導線１を介して
受信されたクロック割込みパルスとを同期させるために
利用される。クランプ信号は、状態機械12から導線27を
介して、パルスクリーンアップ回路２のクランプを開閉
するクランプ制御回路28に送出される。計数器19は、7M
Hzのテレテキストデータクロックを線路30に出し、線路
30は標本化回路５の出力を受信するゲート31に接続され
る。線路30のクロック信号は、クリーンアップ回路２か
らの各パルスに最も合った、標本化回路からの10個のビ
ットのうちの１個を選択する位相の信号である。ゲート
31からのテレテキストデータは、導線32に出現する。
導線15にストローブ出力を生成し、この出力は状態機械
12、ストローブパルス計数器14、および平均位相ALU
（算術論理装置）16に送られる。状態機械12は、1/10計
数器18によって生成されたロッキングウィンドウ内でス
トローブ信号が受信された場合に、導線13と17に出力を
生じる。導線13と17の「ロックオン」信号により、スト
ローブパルス計数器14と平均位相ALU16が解放され、ス
トローブ信号への応答が開始する。1/10計数器18は、導
線19を介してクロック６から70MHzのクロックパルスを
受信し、これらのクロックパルスに応答して、０〜９を
計数する繰返しサイクルを実施する。その時点に得られ
た０〜９の特定数に等しい計数器18の位相は、導線20を
介して、並行に、主位相ALU16に送られる。計数器18
は、ロックウィンドウだけでなく、トラックウィンドウ
も生成する。状態機械12は、計数器18がロックウィンド
ウまたはトラックウィンドウを生成するか否かを導線23
を介して指示し、要求されたウィンドウが開のときを示
す信号が、計数器18から状態機械12に導線24を介して帰
還される。計数器18の位相の調整に関して、状態機械12
は導線25を介して計数器18に信号を送出する。平均位相
ALU16は、計数器18の位相が、ALU16によって計算された
平均位相に等しいときに、信号が導線26を介して状態機
械12に入る。この信号は、計数器18と、導線１を介して
受信されたクロック割込みパルスとを同期させるために
利用される。クランプ信号は、状態機械12から導線27を
介して、パルスクリーンアップ回路２のクランプを開閉
するクランプ制御回路28に送出される。計数器19は、7M
Hzのテレテキストデータクロックを線路30に出し、線路
30は標本化回路５の出力を受信するゲート31に接続され
る。線路30のクロック信号は、クリーンアップ回路２か
らの各パルスに最も合った、標本化回路からの10個のビ
ットのうちの１個を選択する位相の信号である。ゲート
31からのテレテキストデータは、導線32に出現する。
図１の装置の操作で、この装置の全体制御は、装置各
部の特定状態を表す信号を入力として受信し、且つ実行
される次のオペレーションを開始する制御信号を生じる
状態機械12によってもたらされる。状態機械自体は、論
理要素と相互接続ラッチより成る専用ハードウェアから
構成できる。
部の特定状態を表す信号を入力として受信し、且つ実行
される次のオペレーションを開始する制御信号を生じる
状態機械12によってもたらされる。状態機械自体は、論
理要素と相互接続ラッチより成る専用ハードウェアから
構成できる。
あるいは、状態機械は、最適にプログラミングされた
プロセッサから構成することもできる。
プロセッサから構成することもできる。
テレテキストデータパケットの開始を形成するクロッ
ク割込みシーケンスは、同継続時間の間隔によって分離
される８個のパルスとして出現するように、非ゼロ復帰
コードのコード1010101010101010より成る。間隔比に対
するマークは、例えば信号の濾波またはスライシングの
結果、一つ一つ確実に離すことができ、相関技術を利用
することにより、回路は、このようなパルスシーケンス
の歪を感知しない。当初、パルスクリーンアップ回路の
クランプスイッチは、ゼロの差動しきい値を有する比較
器回路にビデオ入力ACが接続された状態で開である。ク
ロック割込みパルスが開始する直前、クランプスイッチ
は閉となり、パルスとして受信されるので、数サイクル
のあいだ、比較器のしきい値レベルはパルス平均値まで
漸進的に高くなる。しきい値電圧がクロック割込み波形
の平均に達すると、データパケットの残りのあいだ、そ
のレベルを維持するように、再びクランプスイッチが開
かれる。
ク割込みシーケンスは、同継続時間の間隔によって分離
される８個のパルスとして出現するように、非ゼロ復帰
コードのコード1010101010101010より成る。間隔比に対
するマークは、例えば信号の濾波またはスライシングの
結果、一つ一つ確実に離すことができ、相関技術を利用
することにより、回路は、このようなパルスシーケンス
の歪を感知しない。当初、パルスクリーンアップ回路の
クランプスイッチは、ゼロの差動しきい値を有する比較
器回路にビデオ入力ACが接続された状態で開である。ク
ロック割込みパルスが開始する直前、クランプスイッチ
は閉となり、パルスとして受信されるので、数サイクル
のあいだ、比較器のしきい値レベルはパルス平均値まで
漸進的に高くなる。しきい値電圧がクロック割込み波形
の平均に達すると、データパケットの残りのあいだ、そ
のレベルを維持するように、再びクランプスイッチが開
かれる。
回路２からの出力パルスは、標本化回路５によって70
MHz、即ちクロック割込み波形の各パルス10回と各間隔1
0回、で標本化される。標本化回路５からの出力信号
は、順番にシフトレジスタ７に渡り、このシフトレジス
タ７に接続されている論理手段８は、最大検出器回路９
と連合して、レジスタ７の、１と０の対称パターンを探
す。理想的な対称パターンは２通りであり、５個０、10
個の１、５個の０から成るものと、５個の１、10個の
０、５個の１から成るものがある。いずれのパターン
も、レジスタ７の中央に配置されていれば、標本値によ
って示される通りに、各々、入力複合信号のパルスと空
間に対応し、また、これらのパターンあるいはこれらに
最も近い出現パターンが検出されると、最大が低信号値
または雑音パルスによる影響を受けたときに最大検出器
回路９はストローブ出力を生じる。状態機械は、ストロ
ーブ出力を受信するとすぐに、1/10計数器18から、次の
ストローブパルスの予想出現時間付近のロックウィンド
ウを得る。雑音によって第一ストローブパルスが生じた
場合、そのウィンドウ内に第二ストローブパルスが生じ
ることはまずないので、装置はリセットして別のストロ
ーブパルスを待機する。一方、第一ストローブパルスが
クロック割込みシーケンスの第一パルスに応答して生成
される場合、入力信号のパルス間の最初の間隔に応答し
て生成される第二ストローブパルスが、ロックウィンド
ウ内に発生し、状態機械12によってこれが検出される
と、ロックオンパルスが生じて、ストローブパルスカウ
ンタ14が解除されて計数を実施し、平均位相ALU16が解
除されて作動する。計数器14は、当該ストローブパルス
の１を数え、平均位相ALU16は、導線20を介してストロ
ーブ信号が受信された時点で、計数器10の位相を累算器
に加える。その後、状態機械12は、ロックウィンドウよ
りも広いトラックウィンドウを更にいくつか提供するよ
うに計数器10に要求し、これらのウィンドウに落ちるス
トローブ信号を数え、これらのストローブ信号のときに
計数器18の位相を累算する。図示の例では、状態機械
は、ロックウィンドウ１個とトラックウィンドウ３個を
生成するが、それ以外の数のロックウィンドウおよびト
ラックウィンドウが状態機械12によって要求されること
もある。ストローブ信号４個が発生すると、計数器14は
この事実を状態機械12に知らせ、平均位相ALUはストロ
ーブ信号発生時の計数器18の位相の平均を自動的に計算
する。次回、ALU16によって計算された平均位相と同じ
位相に計数器18が達すると、導線26に信号が生成され、
それによって状態機械12は導線25を介してリセット信号
を送出する。計数器18のリセットにより、線路30のテレ
テキストデータクロックの位相と、相関器からの最大と
が同期される。
MHz、即ちクロック割込み波形の各パルス10回と各間隔1
0回、で標本化される。標本化回路５からの出力信号
は、順番にシフトレジスタ７に渡り、このシフトレジス
タ７に接続されている論理手段８は、最大検出器回路９
と連合して、レジスタ７の、１と０の対称パターンを探
す。理想的な対称パターンは２通りであり、５個０、10
個の１、５個の０から成るものと、５個の１、10個の
０、５個の１から成るものがある。いずれのパターン
も、レジスタ７の中央に配置されていれば、標本値によ
って示される通りに、各々、入力複合信号のパルスと空
間に対応し、また、これらのパターンあるいはこれらに
最も近い出現パターンが検出されると、最大が低信号値
または雑音パルスによる影響を受けたときに最大検出器
回路９はストローブ出力を生じる。状態機械は、ストロ
ーブ出力を受信するとすぐに、1/10計数器18から、次の
ストローブパルスの予想出現時間付近のロックウィンド
ウを得る。雑音によって第一ストローブパルスが生じた
場合、そのウィンドウ内に第二ストローブパルスが生じ
ることはまずないので、装置はリセットして別のストロ
ーブパルスを待機する。一方、第一ストローブパルスが
クロック割込みシーケンスの第一パルスに応答して生成
される場合、入力信号のパルス間の最初の間隔に応答し
て生成される第二ストローブパルスが、ロックウィンド
ウ内に発生し、状態機械12によってこれが検出される
と、ロックオンパルスが生じて、ストローブパルスカウ
ンタ14が解除されて計数を実施し、平均位相ALU16が解
除されて作動する。計数器14は、当該ストローブパルス
の１を数え、平均位相ALU16は、導線20を介してストロ
ーブ信号が受信された時点で、計数器10の位相を累算器
に加える。その後、状態機械12は、ロックウィンドウよ
りも広いトラックウィンドウを更にいくつか提供するよ
うに計数器10に要求し、これらのウィンドウに落ちるス
トローブ信号を数え、これらのストローブ信号のときに
計数器18の位相を累算する。図示の例では、状態機械
は、ロックウィンドウ１個とトラックウィンドウ３個を
生成するが、それ以外の数のロックウィンドウおよびト
ラックウィンドウが状態機械12によって要求されること
もある。ストローブ信号４個が発生すると、計数器14は
この事実を状態機械12に知らせ、平均位相ALUはストロ
ーブ信号発生時の計数器18の位相の平均を自動的に計算
する。次回、ALU16によって計算された平均位相と同じ
位相に計数器18が達すると、導線26に信号が生成され、
それによって状態機械12は導線25を介してリセット信号
を送出する。計数器18のリセットにより、線路30のテレ
テキストデータクロックの位相と、相関器からの最大と
が同期される。
図２は、シフトレジスタ７と論理手段８によって形成
される相関器の回路を詳細に示したものである。導線11
での抑止信号の生成では、シフトレジスタ７の最初の二
段階と最後の二段階は、８入力ANDゲート52の入力には
直接に、第二８入力ANDゲート53の入力には対応インバ
ータ51を介して、接続される。シフトレジスタ７の中央
の４段階は、８個の入力ANDゲート53の入力には直接、
８個の入力ANDゲート52の入力には対応インバータ50を
介して、接続される。ANDゲート52と53の出力は、イン
バータ56に信号供給する導線55にORゲート54を介して接
続され、インバータ56の出力は導線11に入る。シフトレ
ジスタ７の対称的に配置された段階対は、６個の排他的
NORゲート58、59、60、61、62、63の入力に接続され、
これらの出力は二進加算器64に入り、更にゲートの出力
に適用される重み係数に基づいて入力に入る。加算器64
からの４ビットの出力は、各々、導線55に接続された第
二入力を有するANDゲート65、66、67、68に、入力とし
て入る。ゲート65〜68の出力は、４本の導線10に入る。
される相関器の回路を詳細に示したものである。導線11
での抑止信号の生成では、シフトレジスタ７の最初の二
段階と最後の二段階は、８入力ANDゲート52の入力には
直接に、第二８入力ANDゲート53の入力には対応インバ
ータ51を介して、接続される。シフトレジスタ７の中央
の４段階は、８個の入力ANDゲート53の入力には直接、
８個の入力ANDゲート52の入力には対応インバータ50を
介して、接続される。ANDゲート52と53の出力は、イン
バータ56に信号供給する導線55にORゲート54を介して接
続され、インバータ56の出力は導線11に入る。シフトレ
ジスタ７の対称的に配置された段階対は、６個の排他的
NORゲート58、59、60、61、62、63の入力に接続され、
これらの出力は二進加算器64に入り、更にゲートの出力
に適用される重み係数に基づいて入力に入る。加算器64
からの４ビットの出力は、各々、導線55に接続された第
二入力を有するANDゲート65、66、67、68に、入力とし
て入る。ゲート65〜68の出力は、４本の導線10に入る。
図２の回路の作用では、インバータ50、51とゲート5
2、53、54は、シフトレジスタ７の中央四段階が、レジ
スタの外側四段階と同じ状態および異なる状態にある場
合に限って、導線55に一個の１の信号を生じる働きをす
る。はっきり述べると、この状況は、レジスタ７に、ク
ロック割込みシーケンスのパルスまたはパルスの間の間
隔が受信されて対称に格納されるときに、必ずん達せら
れる状況である。導線55に１が存在しないという状況
は、導線11に抑止パルスを生じるために利用される。抑
止パルスは、クロック割込みシーケンスのパルスとして
出現することのあるスプリアス雑音パルスによる干渉を
低減する働きを有する。
2、53、54は、シフトレジスタ７の中央四段階が、レジ
スタの外側四段階と同じ状態および異なる状態にある場
合に限って、導線55に一個の１の信号を生じる働きをす
る。はっきり述べると、この状況は、レジスタ７に、ク
ロック割込みシーケンスのパルスまたはパルスの間の間
隔が受信されて対称に格納されるときに、必ずん達せら
れる状況である。導線55に１が存在しないという状況
は、導線11に抑止パルスを生じるために利用される。抑
止パルスは、クロック割込みシーケンスのパルスとして
出現することのあるスプリアス雑音パルスによる干渉を
低減する働きを有する。
排他的NORゲート58〜63と加算器64により、シフトレ
ジスタ７の整合状態を備えた対称配置段階対の重み付き
合計が出されるが、前記合計は、パルスまたは間隔がシ
フトレジスタ７の中央に配置されているときに最大値４
ビット出力を有する。ゲート58〜63の出力の重み付け
は、最大合計を提供する単一位置が存在するように選択
される。ゲート65〜68は、導線55の信号が１でない場合
に導線10に値が生じるのを阻止するパワーのある信号
を、導線55に送出する。
ジスタ７の整合状態を備えた対称配置段階対の重み付き
合計が出されるが、前記合計は、パルスまたは間隔がシ
フトレジスタ７の中央に配置されているときに最大値４
ビット出力を有する。ゲート58〜63の出力の重み付け
は、最大合計を提供する単一位置が存在するように選択
される。ゲート65〜68は、導線55の信号が１でない場合
に導線10に値が生じるのを阻止するパワーのある信号
を、導線55に送出する。
図３は、最大検出器９の作用を示すものである。導線
10は、４ビット蓄積記憶装置と５ビット比較器82に入っ
ている。蓄積記憶装置80は、４本の導線81を介して比較
器82の第二入力に接続される。導線11の抑止パルスは、
蓄積記憶装置80に送られてこれをクリヤし、回路作動を
禁止する。導線10の入力値が、蓄積記憶装置80の蓄積値
以下であれば、比較器82は出力をストローブパルス発生
器83に送り、この発生器83は導線15にストローブ信号を
生じる。ストローブ信号は、値増加後の最初の値降下の
ときに生成される。
10は、４ビット蓄積記憶装置と５ビット比較器82に入っ
ている。蓄積記憶装置80は、４本の導線81を介して比較
器82の第二入力に接続される。導線11の抑止パルスは、
蓄積記憶装置80に送られてこれをクリヤし、回路作動を
禁止する。導線10の入力値が、蓄積記憶装置80の蓄積値
以下であれば、比較器82は出力をストローブパルス発生
器83に送り、この発生器83は導線15にストローブ信号を
生じる。ストローブ信号は、値増加後の最初の値降下の
ときに生成される。
図３の最大検出器の動作では、最大値に達したとき
に、次後続値は最大値以下であるという事実が利用され
る。蓄積記憶装置80は、導線10の現在値の一つ前に発生
した値を蓄積するように構成されているので、比較器82
は、蓄積記憶装置80の先の値と導線10の後の値とを比較
して、後者の値が蓄積値以下である場合に出力を生じる
ことによって最大値を検出する機能を提供する。
に、次後続値は最大値以下であるという事実が利用され
る。蓄積記憶装置80は、導線10の現在値の一つ前に発生
した値を蓄積するように構成されているので、比較器82
は、蓄積記憶装置80の先の値と導線10の後の値とを比較
して、後者の値が蓄積値以下である場合に出力を生じる
ことによって最大値を検出する機能を提供する。
図４は、状態機械12を、それに最も密接に関わる構成
要素とを示した図である。特に図４では、平均位相ALU1
6は、累算器90、1/4回路91、比較器92から成るものとし
て図示されている。図１を参照して前述された通り、AL
U16は、導線15のストローブ信号のときに存在する、計
数器18からの位相値を累算する。図４では、この累算
は、導線20を介して位相値を受信し、その各々を、導線
15にストローブ信号が出現したときに累算合計値に加え
る累算器90によって実施される。1/4回路91は、累算器9
0から合計値を受け取って、最下位の２ビットを除去す
るという単純な手段によって、合計値を４で割る。この
割算の商は、比較器92に入り、そこで導線20に出現した
計数器18からの位相と比較される。比較器92の動作は、
計数器14が導線15を介して４個のストローブ信号を受信
したことを示す出力を発生するまで、禁止されるので、
累算器90内の合計値は４個の位相値のものとなる。計数
器18からの位相値が、除算器91によって生成された商に
等しいときに、計数器18の位相を適当に調整するため
に、導線26を介して状態機械12に信号が送られる。この
位相調整が完了すると、状態機械は装置の作動を終了
し、それによって、計数器18の位相と、導線30のテレテ
キストデータクロックの出力を保留する。
要素とを示した図である。特に図４では、平均位相ALU1
6は、累算器90、1/4回路91、比較器92から成るものとし
て図示されている。図１を参照して前述された通り、AL
U16は、導線15のストローブ信号のときに存在する、計
数器18からの位相値を累算する。図４では、この累算
は、導線20を介して位相値を受信し、その各々を、導線
15にストローブ信号が出現したときに累算合計値に加え
る累算器90によって実施される。1/4回路91は、累算器9
0から合計値を受け取って、最下位の２ビットを除去す
るという単純な手段によって、合計値を４で割る。この
割算の商は、比較器92に入り、そこで導線20に出現した
計数器18からの位相と比較される。比較器92の動作は、
計数器14が導線15を介して４個のストローブ信号を受信
したことを示す出力を発生するまで、禁止されるので、
累算器90内の合計値は４個の位相値のものとなる。計数
器18からの位相値が、除算器91によって生成された商に
等しいときに、計数器18の位相を適当に調整するため
に、導線26を介して状態機械12に信号が送られる。この
位相調整が完了すると、状態機械は装置の作動を終了
し、それによって、計数器18の位相と、導線30のテレテ
キストデータクロックの出力を保留する。
前述の通り、除算器91による４で割る割算は、商の真
の値に、比較器92に送られる値の1/2または3/4が入るか
もしれないという可能性は考慮していない。この値を切
上げて丸めることによって、計数器18の位相の設定は更
に正確なものとなり、また、このような切上げは、導線
20の現在の位相値と除算器91からの商とが等しいことを
示す、導線26に入る信号の発生に、（70MHzの）１クロ
ックパルス分の期間の遅延を選択的に導入することによ
って、簡便に達せられる。かかる遅延は、４で割る割算
に影響を与えるために捨てられる２個のビットのうち、
大きい方が１である場合に導入される。遅延のあいだ、
計数器18によって生成された位相値は１だけ増加される
ので、遅延による作用は、この位相値に１を加えること
に等しい。
の値に、比較器92に送られる値の1/2または3/4が入るか
もしれないという可能性は考慮していない。この値を切
上げて丸めることによって、計数器18の位相の設定は更
に正確なものとなり、また、このような切上げは、導線
20の現在の位相値と除算器91からの商とが等しいことを
示す、導線26に入る信号の発生に、（70MHzの）１クロ
ックパルス分の期間の遅延を選択的に導入することによ
って、簡便に達せられる。かかる遅延は、４で割る割算
に影響を与えるために捨てられる２個のビットのうち、
大きい方が１である場合に導入される。遅延のあいだ、
計数器18によって生成された位相値は１だけ増加される
ので、遅延による作用は、この位相値に１を加えること
に等しい。
フロントページの続き
(56)参考文献 特開 昭57−44861（ＪＰ，Ａ)
特開 昭59−86385（ＪＰ，Ａ)
特開 昭63−276339（ＪＰ，Ａ)
特開 昭63−121339（ＪＰ，Ａ)
特開 昭63−164648（ＪＰ，Ａ)
特表 昭58−500428（ＪＰ，Ａ)
米国特許4984249（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/02
H04L 7/033
H04N 7/025
H04N 7/03
H04N 7/035
Claims (15)
- 【請求項１】局部発生クロック信号の制御信号を導出す
るために２進データパケットの等間隔同類入力パルスの
クロック割込みシーケンスに応答する装置であって、 パルス繰り返し数よりもはるかに高率に入力パルスを標
本化する手段と、 標本をしきい値電圧と比較しかつ標本がしきい値を越え
るか否かにより各標本に対して単一ビット出力を生成す
る手段と、 前記比較手段から順番に出力ビットを受信するように接
続されかつ入力パルスの中点の出現回数の指示を生成す
る相関器手段と、 発振器手段と、 クロック信号を供給するために前記発振器手段からの発
振に応答する除算器手段と、 前記除算器手段からのクロック信号の位相を前記相関器
手段からの指示と比較しかつクロック信号の位相を調整
するために前記除算器手段に供給される位相調整信号を
生成する位相比較手段と を具備することを特徴とする装置。 - 【請求項２】前記相関器手段は、 前記比較手段から複数のビットを蓄積するシフトレジス
タ手段であり、前記複数のビットが単一入力パルスより
も入力パルスの長い時間区分から導出される、該シフト
レジスタ手段と、 前記シフトレジスタ手段の所定の段に接続され、単一信
号入力パルスから導出されたビットが前記シフトレジス
タ手段の中央に配置されるときにその値が最大となる信
号を生成する論理手段と、及び 前記論理手段によって生成された前記信号が最大値に達
するときに指示を出す手段とを具備することを特徴とす
る、請求の範囲第１項に記載の装置。 - 【請求項３】前記論理手段によって生成された前記信号
が最大値に達したときに指示を出す前記手段は、各値を
順番に蓄積する手段と、蓄積された値を次後続値と比較
しかつ最初に蓄積値が次後続値を上回ったことの指示を
供給する手段とを具備することを特徴とする、請求の範
囲第２項に記載の装置。 - 【請求項４】前記相関器手段は、パルス間の間隔の中点
の出現回数の追加指示を生成するために順次出力ビット
にも応答し、かつ 前記パルス比較手段は、前記クロック信号の位相を前記
相関器手段からの追加指示と比較もすることを特徴とす
る、 請求の範囲第１項、２項または３項のいずれか一項に記
載の装置。 - 【請求項５】前記相関器手段は、前述の第一論理手段の
動作を阻止するための抑止信号を生成するためにシフト
レジスタの前記所定段以外のその他の段に応答する第二
論理手段を具備することを特徴とする請求の範囲第２
項、３項または４項のいずれか一項に記載の装置。 - 【請求項６】前記位相比較手段は、 前記相関器手段による指示の生成後に発振器手段によっ
て決定される所定時間間隔でウィンドウを生成する手段
と、 前記ウィンドウ時の相関器手段によって生成される複数
の後続指示と並行して除算器手段の位相を確認する手段
と、 除算器手段の確認された位相の平均を出す手段と、及び 平均位相に応じた位相に除算器手段をリセットする手段
と、 を具備することを特徴とする、請求の範囲第１項から５
項のいずれか一項に記載の装置。 - 【請求項７】前記確認された位相の数は、２の累乗であ
り、かつ前記確認された位相の平均を出す手段は、前記
確認された位相を２進コード形式で累算しかつ累算合計
値を前記確認された位相の数で割るために該累算合計を
適当な２進数の場所数だけ桁送りする手段を具備するこ
とを特徴とする、請求の範囲第６項に記載の装置。 - 【請求項８】前記確認位相の平均を出す手段は、累算合
計値を前記確認された位相の数で割るために桁送り後の
残りの大きさに応じて、リセットを左右する平均位相を
選択的に切上げるかまたは切下げるように単一クロック
パルスインターバルにより除算器手段のリセットを遅ら
せる手段を具備することを特徴とする、請求の範囲第７
項に記載の装置。 - 【請求項９】前記位相比較手段は、状態機械を具備し、 前記状態機械は、相関器手段から指示を受信しかつ少な
くとも一つの狭いウィンドウ及びそれより広い複数のウ
ィンドウをいずれか１個の指示の後に生成しかつウィン
ドウ内で後続指示が出現したときに第一種の出力信号を
供給しかつウィンドウの外側で後続指示の１つが出現し
たときに第二種の出力信号を供給し、 前記状態機械からの前記第一種の出力信号は、確認され
た位相を表す信号を生成させるように除算器手段に供給
され、前記状態機械からの第二種の出力信号は、ウィン
ドウを生成する手段及び確認位相の平均を出す手段をリ
セットするために供給されることを特徴とする、請求の
範囲第６項、７項、または８項のいずれか一項に記載の
装置。 - 【請求項１０】前記比較手段は、しきい値電圧が実質的
にゼロに等しい初期値から開始し、入力パルスの高さの
中央値に近い値まで増加するような比較手段であること
を特徴とする、請求の範囲第１項から９項のいずれか一
項に記載の装置。 - 【請求項１１】放送用複合テレビジョン信号と共に含ま
れるテレテキスト信号のクロック割込みシーケンスを検
出しかつこれに応答する装置であることを特徴とする、
請求の範囲第１項から10項のいずれか一項に記載の装
置。 - 【請求項１２】２進データパケットに対する等間隔同類
入力パルスのクロック割込みシーケンスから局部発生ク
ロック信号に対する制御信号を検出しかつ導出する方法
であって、 パルス繰り返し数よりもはるかに高率に入力パルスを標
本化する工程と、 標本をしきい値電圧と比較しかつ標本がしきい値を越え
るか否かにより各標本に対して単一ビット出力を生成す
る工程と、 順番に出力ビットを相関しかつ入力パルスの中点の出現
回数の指示を生成する工程と、 発振を分割する周波数によって局部発生クロック信号を
供給する工程と、 前記局部発生クロック信号の位相を前記相関によって生
成された指示と比較し、かつ位相調整信号を生成する工
程と、及び 位相調整信号を用いて局部発生クロック信号の位相を調
整する工程とから成る方法。 - 【請求項１３】順番の出力ビットの相関は、入力パルス
間の間隔の中点の出現回数の追加指示を生成し、かつ前
記相関によって生成された指示と局部発生クロックの前
記比較は、前記局所発生クロックの位相を前記パルス及
び前記間隔の両方に対する指示と比較することを具備す
ることを特徴とする請求の範囲第12項に記載の方法。 - 【請求項１４】前記局部発生クロックと、前記相関によ
って生成された指示との比較は、 局部発生クロック信号を供給する前記発振によって決定
された前記相関による指示の生成後に所定時間間隔でウ
ィンドウを生成する工程と、 前記相関によって生成された複数の後続指示と並行する
局部発生クロック信号を生成するために利用される周波
数分割の位相を確認する工程と、及び 前記確認された位相の平均を形成しかつ平均位相に依存
する位相に周波数分割をリセットする工程と を具備することを特徴とする請求の範囲第12項または13
項に記載の方法。 - 【請求項１５】前記しきい値電圧は、実質的にゼロに等
しい値から開始し、入力パルスの高さの中央値に近い値
まで増加することを特徴とする請求の範囲第12項、13
項、14項のいずれか一項に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB919112131A GB9112131D0 (en) | 1991-06-05 | 1991-06-05 | Method and apparatus for detecting a sequence of input pulses |
| GB9112131,9 | 1991-06-05 | ||
| PCT/GB1992/001018 WO1992022171A1 (en) | 1991-06-05 | 1992-06-05 | Method and apparatus for detecting a sequence of clock reference pulses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06508243A JPH06508243A (ja) | 1994-09-14 |
| JP3399942B2 true JP3399942B2 (ja) | 2003-04-28 |
Family
ID=10696163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51078592A Expired - Fee Related JP3399942B2 (ja) | 1991-06-05 | 1992-06-05 | 入力パルスのシーケンスを検出するための方法と装置 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0587680B1 (ja) |
| JP (1) | JP3399942B2 (ja) |
| KR (1) | KR100230026B1 (ja) |
| DE (1) | DE69223142T2 (ja) |
| FI (1) | FI106349B (ja) |
| GB (1) | GB9112131D0 (ja) |
| WO (1) | WO1992022171A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9210414D0 (en) * | 1992-05-15 | 1992-07-01 | Texas Instruments Ltd | Method and apparatus for interfacing a serial data signal |
| US5619275A (en) * | 1992-09-01 | 1997-04-08 | Thomson Consumer Electronics, Inc. | TV line and field detection apparatus with good noise immunity |
| DE4343951A1 (de) * | 1993-12-22 | 1995-06-29 | Inst Rundfunktechnik Gmbh | Verfahren zum Empfangen von in einem Fernsehsignal übertragenen Teletextdaten |
| KR0178718B1 (ko) * | 1994-06-10 | 1999-05-01 | 김광호 | 복합영상신호에 실린 디지탈데이타를 위한 검출클럭발생장치 및 검출클럭을 이용한 데이타검출장치 |
| DE19904956C2 (de) * | 1999-02-06 | 2001-05-10 | Univ Dresden Tech | Verfahren und Vorrichtung zur optimalen Einstellung des Abtastzeitpunktes bei digitaler Zusatzdatenübertragung in analogen TV-Kanälen |
| JP2004088623A (ja) * | 2002-08-28 | 2004-03-18 | Renesas Technology Corp | 文字放送データ抜き取り装置 |
| JP4682257B2 (ja) * | 2009-03-30 | 2011-05-11 | 富士通株式会社 | 受信装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3025356A1 (de) * | 1980-07-04 | 1982-01-21 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Schaltungsanordnung zur digitalen phasendifferenz-messung, deren verwendung in einer synchronisierschaltung und entsprechende synchronisierschaltung |
| JPS5986385A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | サンプリングパルス生成回路 |
| EP0271218B1 (en) * | 1986-11-11 | 1994-06-29 | Matsushita Electric Industrial Co., Ltd. | Establishment of bit synchronization in a data transmitting/receiving system |
| US4984249A (en) * | 1989-05-26 | 1991-01-08 | First Pacific Networks | Method and apparatus for synchronizing digital data symbols |
-
1991
- 1991-06-05 GB GB919112131A patent/GB9112131D0/en active Pending
-
1992
- 1992-06-05 EP EP92911691A patent/EP0587680B1/en not_active Expired - Lifetime
- 1992-06-05 DE DE69223142T patent/DE69223142T2/de not_active Expired - Fee Related
- 1992-06-05 WO PCT/GB1992/001018 patent/WO1992022171A1/en active IP Right Grant
- 1992-06-05 JP JP51078592A patent/JP3399942B2/ja not_active Expired - Fee Related
- 1992-06-05 KR KR1019930703747A patent/KR100230026B1/ko not_active IP Right Cessation
-
1993
- 1993-12-03 FI FI935448A patent/FI106349B/fi active
Also Published As
| Publication number | Publication date |
|---|---|
| DE69223142D1 (de) | 1997-12-18 |
| FI106349B (fi) | 2001-01-15 |
| EP0587680A1 (en) | 1994-03-23 |
| WO1992022171A1 (en) | 1992-12-10 |
| FI935448A0 (fi) | 1993-12-03 |
| GB9112131D0 (en) | 1991-07-24 |
| DE69223142T2 (de) | 1998-05-14 |
| EP0587680B1 (en) | 1997-11-12 |
| KR100230026B1 (ko) | 1999-11-15 |
| FI935448A (fi) | 1993-12-03 |
| JPH06508243A (ja) | 1994-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5093841A (en) | Clock acquisition in a spread spectrum system | |
| US5170396A (en) | Data valid detector circuit for manchester encoded data | |
| EP0010344B1 (en) | Digital signal detector | |
| JPH04264838A (ja) | リタイミング信号の選択方法、リタイミング信号の抽出方法及びリタイミング信号生成装置 | |
| JP3399942B2 (ja) | 入力パルスのシーケンスを検出するための方法と装置 | |
| US5949834A (en) | VSB symbol sync recovery system | |
| JP2597239B2 (ja) | ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 | |
| GB2140240A (en) | Generating timing pulses such as television horizontal and vertical synchronising pulses | |
| US6731711B1 (en) | Signal recovery system | |
| US4771442A (en) | Electrical apparatus | |
| KR0168676B1 (ko) | 텔리텍스트 신호 분리기 | |
| EP0561570A2 (en) | Television standard discriminating apparatus | |
| EP0756799A1 (en) | Device for deriving a clock signal from a synchronizing signal and a video recorder provided with the device | |
| WO1984002242A1 (en) | Apparatus for deriving synchronisation signals for component television video signal reception | |
| JPH1013796A (ja) | 文字多重データサンプリング回路 | |
| JP3142205B2 (ja) | フレーム同期装置 | |
| EP0688117B1 (en) | Signal detection device and clock recovery using the same | |
| EP0625837A2 (en) | Automatic false synchronization correction mechanism for biphase-modulated signal reception | |
| US20020094042A1 (en) | Methods and apparatus for feature recognition time shift correlation | |
| US6307904B1 (en) | Clock recovery circuit | |
| KR0151527B1 (ko) | 데이타 세그먼트 동기신호 발생 장치 및 방법 | |
| SU1312750A2 (ru) | Устройство синхронизации с М-последовательностью | |
| KR19990061654A (ko) | 디지털 텔레비젼 수신장치의 세그먼트 동기신호 검출장치 | |
| SU553753A1 (ru) | Устройство дл выделени д-последовательностей | |
| JP3279140B2 (ja) | 水平同期信号保護装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |