JP2005252878A - 伝送エラー検出装置および伝送制御装置 - Google Patents

Abstract

【課題】 識別情報およびデータ本体とによって構成される伝送情報のビット列にエラーが発生した場合、識別情報のビット列およびデータ本体のビット列のいずれにエラーが発生したのかを検出することができる伝送エラー検出装置を提供する。
【解決手段】 伝送情報のビット列に含まれる識別情報のビット列と所定のデータ本体のビット列に、第１および第２情報付加部１１，１２によって第１および第２のパリティビットを付加する。第１および第２エラー検出部１３，１４は、第１および第２のパリティビットに基づいて、識別情報および所定のデータ本体のビット列のエラーをそれぞれ検出する。したがって、識別情報のビット列にエラーが発生しているのか、所定のデータのビット列にエラーが発生しているのかを検出することができる。
【選択図】 図１

Description

本発明は、予め定める送信部から予め定める受信部に伝送される伝送情報のビット列のエラーを検出する伝送エラー検出装置およびこの伝送エラー検出装置を含む伝送制御装置に関する。

従来の技術の伝送エラー検出装置では、送信部から受信部に伝送される伝送情報のビット列に、この伝送情報のビット列の全てのデータから算出されるパリティビットを付加し、受信部において受信したビット列とパリティビットとに基づいて、伝送情報のビット列にエラーが発生したか否かを検出している。

このような伝送エラー検出装置における第１の従来の技術では、伝送情報を受信して一時的に格納するレジスタからの出力データを、パリティチェック回路によってチェックして、伝送情報のビット列のエラーをチェックしている（たとえば特許文献１参照）。

また前述の伝送エラー検出装置における第２の従来の技術では、送信部から受信部に伝送される各フレームの端部にパリティビットを有し、受信部においてフレームに含まれるビット列と、パリティビットとに基づいて、伝送されたフレームにエラーが発生したか否かを検出している（たとえば特許文献２参照）。

特開平１−２３６３３２号公報 特開平３−２５２７０２号公報

第１の従来の技術では、パリティビットに基づいて、レジスタの出力データのビット列にエラーがあるか否かを検出し、第２の従来の技術では、パリティビットに基づいて、フレームに含まれるビット列にエラーがあるか否かを検出するので、伝送情報に所定のデータ本体とこの所定のデータ本体の識別情報との２つの情報が含まれる場合では、伝送情報にエラーが発生した場合、所定のデータ本体のデータ列および識別情報のデータ列のうち、どちらのデータ列に誤りがあるのかを検出することができないという問題がある。

また所定のデータ本体と、この所定のデータ本体の種類を表す識別情報とによって構成される伝送情報のビット列を、送信部から受信部に伝送する場合、前記識別情報のビット列が変化してしまうと、受信部では誤った識別情報に基づいて所定のデータ本体を認識することによって、受信部において動作処理が停止してしまうなどの支障をきたすおそれがある。

本発明の目的は、識別情報およびデータ本体とによって構成される伝送情報のビット列にエラーが発生した場合、識別情報のビット列およびデータ本体のビット列のいずれにエラーが発生したのかを検出することができ、エラーの検出精度が向上された伝送エラー検出装置、およびこの伝送エラー検出装置を含む伝送制御装置を提供することである。

本発明は、所定のデータ本体とこのデータ本体の種類を表す識別情報とによって構成され、予め定める送信部から予め定める受信部に伝送される伝送情報のビット列のエラーを検出する伝送エラー検出装置であって、
前記予め定める送信部に設けられ、前記識別情報のビット列に、このビット列の属性を表す第１のエラー検出情報を付加する第１情報付加手段と、
前記予め定める送信部に設けられ、前記所定のデータ本体のビット列に、このビット列の属性を表す第２のエラー検出情報を付加する第２情報付加手段と、
前記予め定める受信部に設けられ、第１のエラー検出情報に基づいて、前記識別情報のビット列のエラーを検出する第１エラー検出手段と、
前記予め定める受信部に設けられ、第２のエラー検出情報に基づいて、前記所定のデータ本体のビット列のエラーを検出する第２エラー検出手段とを含むことを特徴とする伝送エラー検出装置である。

本発明に従えば、伝送情報のビット列に含まれる識別情報のビット列と所定のデータ本体のビット列に、各ビット列の属性を表す第１および第２のエラー検出情報がそれぞれ付加される。第１および第２エラー検出手段は、第１および第２のエラー検出情報に基づいて、識別情報および所定のデータ本体のビット列のエラーをそれぞれ検出する。したがって、識別情報のビット列にエラーが発生しているのか、所定のデータのビット列にエラーが発生しているのかを検出することができる。前記所定のデータ本体は、たとえば画像データ、制御コマンドなどを含む。

また本発明は、所定のデータ本体とこのデータ本体の種類を表す識別情報とによって構成され、予め定める送信部から予め定める受信部に伝送される伝送情報のビット列のエラーを検出する伝送エラー検出装置であって、
前記予め定める送信部に設けられ、前記識別情報のビット列に、このビット列の属性を表す第１のエラー検出情報を付加する第１情報付加手段と、
前記予め定める送信部に設けられ、第１のエラー検出情報が付加された識別情報、および所定のデータ本体のビット列に、このビット列の属性を表す第２のエラー検出情報を付加する第３情報付加手段と、
前記予め定める受信部に設けられ、第１のエラー検出情報に基づいて、前記識別情報のビット列のエラーを検出する第１エラー検出手段と、
前記予め定める受信部に設けられ、第２のエラー検出情報に基づいて、第１のエラー検出情報が付加された識別情報、および所定のデータ本体のビット列のエラーを検出する第３エラー検出手段とを含むことを特徴とする伝送エラー検出装置である。

本発明に従えば、伝送情報のビット列に含まれる識別情報のビット列と、第１のエラー検出情報が付加された識別情報および所定のデータ本体とのビット列のそれぞれに、各ビット列の属性を表す第１および第２のエラー検出情報がそれぞれ付加される。第１および第２エラー検出手段は、第１および第２のエラー検出情報に基づいて、それぞれ識別情報と、第１のエラー検出情報が付加された識別情報および所定のデータ本体とのビット列のエラーを検出する。第１エラー検出手段によって識別情報のビット列にエラーが発生しているか否かを検出することができる。また第１エラー検出手段によって、識別情報のビット列にエラーが発生していないことを検出し、第２エラー検出手段によって、第１のエラー検出情報が付加された識別情報および所定のデータ本体とのビット列にエラーが発生していることを検出した場合、所定のデータ本体にエラーが発生していることを検出することができる。したがって、識別情報のビット列にエラーが発生しているのか、所定のデータのビット列にエラーが発生しているのかを検出することができる。前記所定のデータ本体は、たとえば画像データ、制御コマンドなどを含む。

また本発明は、前記第１および第２のエラー検出情報は、パリティビットであることを特徴とする。

本発明に従えば、第１および第２のエラー検出情報はパリティビットであるので、伝送されるデータ量の増加を可及的に抑制することができる。１つの伝送情報が２つのパリティデータを有することによって、たとえば伝送情報のビット列のうち２つのビットが変化する場合であっても、識別情報のビット列の１つが変化し、かつ所定のデータ本体のビット列の１つが変化する場合であれば、伝送エラーであることを検出することができ、伝送エラーの検出の精度が向上する。

また本発明は、前記伝送エラー検出装置と、
前記伝送エラー検出装置が伝送情報のビット列のエラーを検出したときに、予め定める送信部から予め定める受信部に、前記ビット列のエラーが検出された伝送情報に対応する伝送情報を再送させる伝送制御手段とを含むことを特徴とする伝送制御装置である。

本発明に従えば、伝送エラーを検出すると、エラーが発生した伝送情報に対応する伝送情報が送信部から受信部に再送されるので、受信部では送信部が送信した伝送情報と同一の伝送情報を確実に受信することができ、信頼性の向上されたデータ伝送を実現することができる。

本発明によれば、識別情報のビット列にエラーが発生しているのか、所定のデータのビット列にエラーが発生しているのかを検出することができるので、検出結果に応じてデータを伝送させるなどの対策を図ることができる。

本発明によれば、伝送されるデータ量の増加を可及的に抑制することができるので、これによって伝送情報の伝送速度が低下することを可及的に抑制することができる。また伝送情報のビット列のうち２つのビットが変化する場合であっても、識別情報のビット列の１つが変化し、かつ所定のデータ本体のビット列の１つが変化する場合であれば、伝送エラーであることを検出することができ、伝送エラーの検出の精度が向上する。また第１および第２のエラー検出情報をパリティビットであるので、第１および第２情報付加手段および第１および第２エラー検出手段を簡単なハードウェアによって実現することができ、低コストで、かつ信頼性が向上された伝送エラー検出装置を提供することができる。

本発明によれば、伝送エラーを検出すると、エラーが発生した伝送情報に対応する伝送情報を再送するので、受信部では送信部が送信した伝送情報と同一の伝送情報を確実に受信することができる。これによって送信部からの伝送情報を確実に受信部に伝送することができ、信頼性の向上されたデータ伝送を実現することができる。また、識別情報とデータ本体とに、別々にパリティを付加する事により、より短いであろう識別情報に、より高いエラー耐性を持たせる事ができる。

図１は、本発明の実施の一形態の伝送エラー検出装置１と、この伝送エラー検出装置１が設けられる電子装置２の電気的構成を示すブロック図である。電子装置２は、伝送エラー検出装置１と、予め定める送信部３、予め定める受信部４、伝送路５および送受信制御部６を含む。予め定める送信部３は、伝送情報を出力する。予め定める送信部３によって出力された伝送情報は、伝送路５を介して予め定める受信部４に伝送される。

伝送エラー検出装置１は、予め定める送信部３から予め定める受信部４に伝送される伝送情報のビット列のエラーを検出する。以後、予め定める送信部３を単に送信部３と記載し、予め定める受信部４を単に受信部４と記載する。本実施の形態において、送信部３は、中央演算処理装置（Central Processing Unit：略称ＣＰＵ）であり、受信部４は、表示装置であって、具体的には表示装置に含まれる表示制御部である。表示制御部は、たとえば表示パネルに画像を表示させる処理を行い、たとえばマイクロコンピュータなどの処理回路によって実現される。前記表示装置は、たとえば液晶表示装置および有機ＥＬ表示装置などによって実現される。前記電子装置２は、たとえば２つの筐体が相対的に角変位可能に連結される折り畳み型の携帯電話装置である。本実施の形態では、前記２つの筐体のうち、一方の筐体に送信部２が設けられ、他方の筐体に受信部４が設けられる。

前記伝送情報は、所定のデータ本体と、このデータ本体の種類を表す識別情報とによって構成される。以後所定のデータ本体を、単にデータ本体と記載する。本実施の形態においてデータ本体は、表示データ、制御コマンド、チェックサムコードおよびチェックサムスタートコードを含む。表示データは、たとえば表示装置に表示させる画像の１画素分の画像データであって、赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の情報を含む。制御コマンドは、送信部３であるＣＰＵが受信部４である表示制御部に与える制御指令である。チェックサムコードは、送信部３が出力したデータの積算値を示す情報である。チェックサムスタートコードは、受信部４にこの受信部４が受信する積算値をクリアさせるための情報である。

送信部３は、送信情報のビット列を、伝送路５を介して受信部４に送信する。送信部３は、送信情報のビット列をパラレルで出力する。

伝送エラー検出装置１は、情報付加手段８と、エラー検出手段９とを含む。情報付加手段８は、第１情報付加部１１と、第２情報付加部１２とを含む。エラー検出手段９は、第１エラー検出部１３と、第２エラー検出部１４とを含む。第１情報付加部１１は、送信部３に設けられ、識別情報のビット列にこのビット列の属性を表す第１のエラー検出情報である第１のパリティビットを付加する。第１情報付加部１１と送信部３とは電気的に接続される。第１情報付加部１１には、送信部３からパラレルで出力される伝送情報のビット列のうち、識別情報のビット列が与えられる。本実施の形態において第１情報付加部１１は、識別情報のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が偶数個であればデータ「１」を識別情報のビット列に付加し、奇数個であればデータ「０」を識別情報のビット列に付加する。第１情報付加部１１は、伝送路５の一端部と電気的に接続され、第１のパリティビットが付加された識別情報のビット列を、伝送路５に出力する。第１のパリティビットが付加された識別情報のビット列は、パラレルで出力される。前記第１のパリティビットが付加された識別情報のビット列は、電圧信号で表され、データ「１」は、高（Ｈ）レベルの電圧によって表され、データ「０」は、低（Ｌ）レベルの電圧によって表される。前記Ｈレベルは、たとえば３ボルト（Ｖ）に選ばれ、Ｌレベルはたとえば０ボルト（Ｖ）に選ばれる。第１情報付加部１１は、所定の論理回路によって実現される。

表１は、データ本体の種類を表す識別情報と、この識別情報に付加される第１のパリティビットを表す。

表１に示すように本実施の形態では、各識別情報は２ビットで表され、下位ビットＲＳ１と、上位ビットＲＳ２とを有する。本実施の形態では、表示データの識別情報のビット列を「０１」とし、制御コマンドの識別情報のビット列を「００」とし、チェックサムコードの識別情報のビット列を「１０」とし、チェックサムスタートコードのビット列を「１１」としている。このような各識別情報に付加される第１のパリティビットＲＳ０は、表示データの識別情報では「０」であり、制御コマンドの識別情報では「１」であり、チェックサムコードの識別情報では「０」であり、チェックサムスタートコードでは「１」である。

また表１に示すように各識別情報のビット列に第１のパリティビットが付加されたビット列は、３ビットで表される。第１のパリティビットが付加された表示データの識別情報のビット列は「０１０」となり、第１のパリティビットが付加された制御コマンドの識別情報のビット列は「００１」となり、第１のパリティビットが付加されたチェックサムコードの識別情報のビット列は「１００」となり、第１のパリティビットが付加されたチェックサムスタートコードの識別情報のビット列は「１１１」となる。

第２情報付加部１２は、送信部３に設けられ、所定のデータ本体のビット列にこのビット列の属性を表す第２のエラー検出情報である第２のパリティビットを付加する。第２情報付加部１２と送信部３とは電気的に接続される。第２情報付加部１２には、送信部３からパラレルで出力される伝送情報のビット列のうち、所定のデータ本体のビット列が与えられる。本実施の形態において第２情報付加部１２は、識別情報のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が奇数個であればデータ「0」を識別情報のビット列に付加し、偶数個であれば識別情報のビット列にデータ「1」を付加する。第２情報付加部１２は、伝送路５の一端部と電気的に接続され、第２のパリティビットが付加された本体データのビット列を、伝送路５に出力する。第２のパリティビットが付加された本体データのビット列は、電圧信号によって表され、データ「１」は、高（Ｈ）レベルの電圧によって表され、データ「０」は、低（Ｌ）レベルの電圧によって表される。前記Ｈレベルは、たとえば３ボルト（Ｖ）に選ばれ、Ｌレベルはたとえば０ボルト（Ｖ）に選ばれる。

前記送信部３は、予め定めるデータのデータ本体を第２情報付加部１２に与える。送信部３は、第２情報付加部１２に与えるデータ本体のデータ量を可変とし、本実施の形態ではデータ本体のデータ量は、１６ビット、１８ビットおよび２４ビットのうちから選択的に選ばれる。送信部３は、この送信部３が出力するデータ本体のデータ量を表すデータ量情報を、第２情報付加部１２に与える。第２情報付加部１２は、前記データ量情報に基づいて、データ本体のビット列に第２のパリティビットを付加する。第２情報付加部１２は、たとえば前記データ量情報が１６ビットを表す場合には、１７ビット目に第２のパリティビットを付加し、１７ビットから成るビット列を出力する。

表２は、第１のエラー検出情報および第２のエラー検出情報が付加された伝送情報のフォーマットを示す。表２では、表示データの伝送、制御コマンドの伝送、チェックサムコードの伝送、およびチェックサムスタートコードの伝送において、それぞれデータ本体のデータ量が１６ビット（bit）、１８ビット（bit）および２４ビット（bit）の場合について示している。

表示データの伝送、制御コマンドの伝送、チェックサムコードの伝送、およびチェックサムスタートコードの伝送には、同一のフォーマットが用いられる。具体的に述べると、送信部３は、表示データのデータ量を１６ビットとして出力する場合、制御コマンドのデータ量、チェックサムコードのデータ量、およびチェックサムスタートコードのデータ量も１６ビットとなるように設定される。

表２を参照して表示データの伝送において、データ本体のデータ量が１６ビットである場合、フォーマットの第０および第１ビットＤ０，Ｄ１は、識別情報のビット列を表し、第２ビットＤ２は第１のパリティビットを表し、第３〜第１８ビットＤ３〜Ｄ１８は表示データのビット列を表す。ここでは、表示データのうち第３〜第７ビットＤ３〜Ｄ７は、青色（Ｂ）データＢ０〜Ｂ４を表し、第８〜第１３ビットＤ８〜Ｄ１３は緑色（Ｇ）データＧ０〜Ｇ５を表し、第１４〜第１８ビットＤ１４〜Ｄ１８は、赤色（Ｒ）データを表す。また第１９ビットＤ１９は、第２のパリティビット（ＰＴＹ）を表す。

また表２を参照して制御コマンドの伝送において、データ本体のデータ量が１８ビットである場合、第０および第１ビットＤ０およびＤ１は、識別情報のビット列を表し、第２ビットＤ２は第１のパリティビットを表し、第３〜第２０ビットＤ３〜Ｄ２０は、制御コマンドのビット列を表す。表中のＤＡＴＡ０〜ＤＡＴＡ１５は、データ「０」または「１」であり、制御コマンドの内容によって異なる。実際に有効な制御コマンドのデータ量が第３〜第１８ビットＤ３〜Ｄ１８の１５ビットである場合には、送信部３は、第１９および第２０ビットＤ１９，Ｄ２０に、固定のデータ「０」を挿入する。また第２１ビットＤ２１は、第２のパリティビット（ＰＴＹ）を表す。

第１エラー検出部１３は、受信部４に設けられ、識別情報のビット列に付加された第１のパリティビットに基づいて、識別情報のビット列のエラーを検出する。第１エラー検出部１３は、伝送路５の他端部に接続される。第１エラー検出部１３には、伝送路５を介して伝送される第１および第２のパリティビットが付加された伝送情報のビット列のうち、第１のパリティビットが付加された識別情報のビット列がパラレルで与えられる。

本実施の形態において第１エラー検出部１３は、第１のパリティビットが付加された識別情報のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が奇数個である場合に、識別情報のビット列にエラーがないと判断する。

また第１エラー検出部１３は、第１のパリティビットが付加された識別情報のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が偶数個である場合に、識別情報のビット列にエラーがあると判断する。

第１エラー検出部１３は、識別情報のビット列にエラーがないと判断した場合に、識別情報のビット列にエラーがないことを表す第１検出信号を出力し、識別情報のビット列にエラーがあると判断した場合に、識別情報のビット列にエラーがあることを表す第２検出信号を出力する。第１エラー検出部１３が出力する検出信号、つまり第１および第２検出信号によって、識別情報のビット列にエラーがあるのかを判断することができる。第１エラー検出部１３は、所定の論理回路によって実現される。また第１エラー検出部１３は、第１のパリティビットを除去した識別情報のビット列を受信部４に与える。前記第１検出信号および第２検出信号は、送受信制御部６に与えられる。

第２エラー検出部１４は、受信部４に設けられ、データ本体のビット列に付加された第２のパリティビットに基づいて、データ本体のビット列のエラーを検出する。第２エラー検出部１４は、伝送路５の他端部に電気的に接続される。第２エラー検出部１４には、伝送路５を介して伝送される第１および第２のパリティビットが付加された伝送情報のビット列のうち、第２のパリティビットが付加された本体データのビット列がパラレルで与えられる。

本実施の形態において第２エラー検出部１４は、第２のパリティビットが付加されたデータ本体のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が奇数個である場合に、データ本体のビット列にエラーがないと判断する。

また第２エラー検出部１４は、第２のパリティビットが付加されたデータ本体のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が偶数個である場合に、データ本体のビット列にエラーがあると判断する。

第２エラー検出部１４は、データ本体のビット列にエラーがないと判断した場合に、データ本体のビット列にエラーがないことを表す第３検出信号を出力し、データ本体のビット列にエラーがあると判断した場合に、データ本体のビット列にエラーがあることを表す第４検出信号を出力する。第２エラー検出部１４が出力する検出信号、つまり第３および第４検出信号によって、データ本体のビット列にエラーがあるのか否かを判断することができる。第２エラー検出部１４は、所定の論理回路によって実現される。第２エラー検出部１４は、データ本体のビット列を受信部４に与える。

伝送路５は、パラレルシリアル変換部２１、差動信号伝送部２２、およびシリアルパラレル変換部２３を含む。パラレルシリアル変換部２１は、第１および第２情報付加部１１，１２からパラレルで与えられる第１のパリティビットが付加された識別情報および第２のパリティビットが付加されたデータ本体のビット列を、シリアルで出力する。パラレルシリアル変換部２１は、シフトレジスタ回路によって実現される。パラレルシリアル変換部２１は、差動信号伝送部２２に電気的に接続される。パラレルシリアル変換部２１は、前述の表２に示すデータフォーマットの第０ビットＤ０から順番にビット列を出力し、差動信号伝送部２２に与える。前述した識別情報のデータ量は、データ本体のデータ量未満となるように選ばれる。このように識別情報およびデータ本体のデータ量を選ぶことによって、第１情報付加部１１によって識別情報に第１のパリティビットを付加する処理にかかる時間と、第２情報付加部１２によってデータ本体に第２のパリティビットを付加する処理にかかる時間とを異ならせることができる。第２情報付加部１２によってデータ本体に第２のパリティビットを付加する処理にかかる時間よりも、第１情報付加部１１によって識別情報に第１のパリティビットを付加する処理にかかる時間のほうが短いので、識別情報を表すビット列をデータ本体のビット列よりも先にパラレルシリアル変換部２１に入力することができる。

パラレルシリアル変換部２１が差動信号伝送部２２に与えるビット列は、電圧信号によって表され、データ「１」は、高（Ｈ）レベルの電圧によって表され、データ「０」は、低（Ｌ）レベルの電圧によって表される。前記Ｈレベルは、たとえば３ボルト（Ｖ）に選ばれ、Ｌレベルはたとえば０ボルト（Ｖ）に選ばれる。またパラレルシリアル変換部２１は、クロック信号に基づいて、前記第１のパリティビットが付加された識別情報および第２のパリティビットが付加されたデータ本体のビット列を出力し、前記クロック信号を差動信号伝送部２２に与える。

差動信号伝送部２２は、第１差動信号伝送部２２Ａおよび第２差動信号伝送部２２Ｂとを含む。第１差動信号伝送部２２Ａには、第１および第２のパリティビットが付加された伝送情報が伝送され、第２差動信号伝送部２２Ａには、クロック信号が伝送される。第１差動信号伝送部２２Ａおよび第２差動信号伝送部２２Ｂの構成は同様であり、第１差動信号伝送部２２Ａおよび第２差動信号伝送部２２Ｂを総称する場合、差動信号伝送部２２と記載する。

各差動信号伝送部２２は、差動信号出力部３１と、差動信号伝送路３２と、差動信号入力部３３とをそれぞれ含む。差動信号出力部３１は、パラレルシリアル変換部２１からシリアルで与えられる第１および第２のパリティビットが付加された識別情報のビット列を表す差動信号、およびクロック信号を表す差動信号をそれぞれ差動信号伝送路３２に出力する。

差動信号伝送路３２は、導電性を有し、たとえばプリント配線基板に形成される配線、フレキシブルプリント配線基板に形成される配線、およびケーブルの少なくともいずれか１つを含んで実現される。差動信号伝送路３２の一端部は、差動信号出力部３１に電気的に接続され、他端部は、差動信号入力部３２に電気的に接続される。

各差動信号入力部３３は、差動信号伝送部３２を介して伝送される差動信号およびクロック信号の差動信号をそれぞれ入力して、第１および第２のパリティビットが付加された識別情報のビット列を表す電圧信号、クロック信号を表す電圧信号をそれぞれ出力する。第１および第２のパリティビットが付加された識別情報のビット列のデータ「１」は、高（Ｈ）レベルの電圧によって表され、データ「０」は、低（Ｌ）レベルの電圧によって表される。前記Ｈレベルは、たとえば３ボルト（Ｖ）に選ばれ、Ｌレベルはたとえば０ボルト（Ｖ）に選ばれる。

シリアルパラレル変換部２３は、差動信号入力部３３から与えられるクロック信号に基づいて、シリアルで与えられる第１のパリティビットが付加された識別情報および第２のパリティビットが付加されたデータ本体のビット列を、パラレルのビット列に変換する。シリアルパラレル変換部２３は、前記パラレルに変換したビット列のうち、第１のパリティビットが付加された識別情報のビット列を第１エラー検出部１３に与え、第２のパリティビットが付加されたデータ本体のビット列を第２エラー検出部１４に与える。

送受信制御部６は、たとえばマイクロコンピュータなどの処理回路によって実現され、第１および第２エラー検出部１３，１４から与えられる検出信号に基づいて、送信部３および受信部４を制御する。送信制御部６は、第１および第２エラー検出部１３，１４からの検出信号に基づいて、識別情報のビット列にエラーが発生したのか、データ本体のビット列にエラーが発生したのかを把握することができる。送信制御部６は、具体的には第１エラー検出部１３が出力する第２検出信号および第２エラー検出部１４が出力する第4検出信号の少なくともいずれか一方が与えられると、送信部３にエラーが検出されたビット列に対応する伝送情報を再送させる第１制御指令を与え、また受信部４にエラーが検出されたビット列を含む伝送情報を無効にする第２制御指令を与える。送信部３は、第１制御指令が与えられると、エラーが検出されたビット列に対応する伝送情報を出力する。受信部４は、第２制御指令が与えられると、受信したエラーが検出されたビット列を含む伝送情報を無効にし、たとえば消去する。送受信制御部６と、第１および第２エラー検出部１３，１４とによって、伝送制御装置が構成される。

図２は、第１情報付加部１１において識別情報から第１のパリティビットを生成する構成を示す論理回路図である。第１情報付加部１１は、排他的ＯＲ回路１１Ａと、ＮＯＴ回路１１Ｂとを含む。排他的ＯＲ回路１１Ａの出力端子と、ＮＯＴ回路１１Ｂと入力端子とは相互に接続される。排他的ＯＲ回路１１Ａは、２個の入力端子を有する。この２個の入力端子に、識別情報を表す２ビットのうち１ビットずつを与えると、排他的ＯＲ回路１１Ａによって、識別情報の２ビットに含まれる「１」の数を数えることができ、第１のパリティビットが生成される。たとえば識別情報が「００」の２ビットで与えられると、排他的ＯＲ回路の出力は、０となり、ＮＯＴ回路の出力は、０を反転した１となり、この出力が第１のパリティビットとなる。第１付加情報部１１は、２ビットの識別情報から前記論理回路によって生成された第１のパリティビットを、この第１パリティビットを生成するために用いられた識別情報に付加する。

図３は、第２情報付加部１２においてデータ本体から第２のパリティビットを生成する構成を示す論理回路図である。第２情報付加部１２は、排他的ＯＲ回路１２Ａと、ＮＯＴ回路１２Ｂとを含む。排他的ＯＲ回路１２Ａの出力端子と、ＮＯＴ回路１２Ｂと入力端子とは相互に接続される。排他的ＯＲ回路１２Ａの２４個の入力端子を有する。この２４個の入力端子に、データ本体を表す２４ビットのうち１ビットずつを与えると、排他的ＯＲ回路１２Ａによって、データ本体の２４ビットに含まれる「１」の数を数えることができ、第２のパリティビットが生成される。なお、データ本体が１６ビットの場合には、１７ビット目から２４ビット目までを「０」とすることで、同じ回路で第２のパリティビットを生成することができる。第２付加情報部１２は、前記論理回路によって生成された第２のパリティビットをデータ本体に付加する。

図４は、第１エラー検出部１３において第１のパリティビットを含む識別情報から、識別情報のエラーを検出する構成を示す論理回路図である。第１エラー検出部１３は、排他的ＯＲ回路１３Ａと、ＮＯＴ回路１３Ｂとを含む。排他的ＯＲ回路１３Ａの出力端子と、ＮＯＴ回路１３Ｂと入力端子とは相互に接続される。排他的ＯＲ回路１３Ａは、３個の入力端子を有する。この３個の入力端子に、第１のパリティビットを含む識別情報を表す３ビットのうち１ビットずつを与えると、排他的ＯＲ回路１３Ａによって、第１のパリティビットを含む識別情報の３ビットに含まれる「１」の数を数えることができる。排他的ＯＲ回路の出力は、ＮＯＴ回路に入力され、ＮＯＴ回路の出力が「１」であればエラーがあると判断し、出力が「０」であればエラーがないと判断する。

図５は、第２エラー検出部１４において第２のパリティビットを含むデータ本体から、データ本体のエラーを検出する構成を示す論理回路図である。第２エラー検出部１４は、排他的ＯＲ回路１４Ａと、ＮＯＴ回路１４Ｂとを含む。排他的ＯＲ回路１４Ａの出力端子と、ＮＯＴ回路１４Ｂと入力端子とは相互に接続される。排他的ＯＲ回路１４Ａは、２５個の入力端子を有する。この２５個の入力端子に、第２のパリティビットを含むデータ本体を表す２５ビットのうち１ビットずつを与えると、排他的ＯＲ回路１４Ａによって、第２のパリティビットを含む識別情報の２５ビットに含まれる「１」の数を数えることができる。排他的ＯＲ回路の出力は、ＮＯＴ回路に入力され、ＮＯＴ回路の出力が「１」であればエラーがあると判断し、出力が「０」であればエラーがないと判断する。なお、データ本体が１６ビットの場合には、１８ビット目から２５ビット目までを「０」とすることで、同じ回路でエラー検出を行なうことができる。

図６は、前述した第１のエラー検出情報および第２のエラー検出情報が付加された伝送情報のフォーマットを示す図である。フォーマットは、第１〜第４領域３５〜３８を含む。第１〜第４領域３５〜３８は、この順番で配置され、第１領域３５は第２領域３６よりも先に伝送されるビットを表し、第２領域３６は第３領域３７よりも先に伝送されるビットを表し、第３領域３７は第４領域３８よりも先に伝送されるビットを表す。第１領域３５に識別情報のビット列を配置し、第２領域３６に第１のパリティビットを配置し、第３領域３７にデータ本体のビット列を配置し、第４領域３８に第２のパリティビットを配置する。

伝送エラー検出装置１は、識別情報のビット列およびデータ本体のビット列のそれぞれにパリティビットを付加するので、識別情報およびデータ本体によって構成される伝送情報のビット列にパリティビットを付加する場合と比較して、ビット列のエラーをより高精度に検出することができる。特に従来の技術では、伝送情報のビット列に複数のビットエラーがあると、エラーを検出することができないが、伝送エラー検出装置１では、識別情報とデータ本体とに１ビットずつエラーがある場合には、エラーを検出することができる。

本実施の形態においては、識別情報のビット列およびデータ本体のビット列の少なくともいずれか一方のエラーを検出すると、ビット列のエラーが検出された伝送情報に対応する伝送情報を再送させるが、たとえば表示データを伝送する場合では、識別情報のビット列にエラーがない場合には、データ本体にエラーがあったとしても、表示制御部の制御動作には支障がないので、送信部３および受信部４にそれぞれ第１および第２制御指令を与えなくてもよい。このような構成とすると伝送情報を再送する必要がないので、高速に表示データを伝送する必要がある場合に好適に用いることができる。

図７は、差動信号伝送部２２の具体的な構成を示す回路図である。前述した差動信号出力部３１は、電流源４１から予め定める一定の電流が与えられるスイッチ部４２を含んで構成される。スイッチ部４２は、第１〜第４スイッチング素子４３〜４６を含む。第１〜第４スイッチング素子４３〜４６は、たとえば半導体スイッチによって実現され、本実施の形態では電界効果型トランジスタによって実現される。本実施の形態で用いられる電界効果型トランジスタは、ゲートに予め定める電圧値以上の電圧が印加されるとソースおよびドレイン間が導通し、ゲートに予め定める電圧値未満の電圧が印加されるとソースおよびドレイン間が非導通となる。

第１および第２スイッチング素子４３，４４は直列に接続され、第３および第４スイッチング素子４５，４６は直列に接続される。具体的には、第１スイッチング素子４３のソースと、第２スイッチング素子４４のドレインとが電気的に接続され、第３スイッチング素子４５のソースと、第４スイッチング素子４６のドレインとが電気的に接続される。また第１スイッチング素子４３の第２スイッチング素子４４が接続される側とは反対側の端子は、電流源４１に接続され、第３スイッチング素子４５の第４スイッチング素子４６が接続される側とは反対側の端子は、電流源４１に接続される。具体的には、第１スイッチング素子４３のドレインと、第３スイッチング素子４５のドレインとが、電流源４１に電気的に接続される。第２スイッチング素子４４の第１スイッチング素子４５が接続される側とは反対側の端子と、第４スイッチング素子４６の第３スイッチング素子４５が接続される側とは反対側の端子は、ともにグラウンドに接続される。

差動信号伝送部３２は、一対の伝送線３６，３７を含む。一対の伝送線３６，３７のうち、一方の伝送線３６の一端部は、第３スイッチング素子４５と第４スイッチング素子４６との間、具体的には、第３スイッチング素子４５のソースと第４スイッチング素子４６のドレインとに電気的に接続される。また他方の伝送線３７の一端部は、第１スイッチング素子４３と第２スイッチング素子４４との間、具体的には第１スイッチング素子４３のソースと第２スイッチング素子４４のドレインとに電気的に接続される。第１および第４スイッチング素子４３，４６のゲートはデジタル入力端子４７に接続され、第２および第３スイッチング素子４４，４５のゲートは、インバータ４８を介してデジタル入力端子４７に接続される。

差動信号伝送部３２の一対の伝送線３６，３７の他端部には、各伝送線３６，３７を電気的に接続する抵抗器３８が設けられる。

差動信号入力部３３は、差動増幅器によって実現される。差動増幅器の正入力端子、つまり非反転入力端子５１は、一方の伝送線３６に接続され、具体的には抵抗器３８の一端部５２に電気的に接続される。また差動増幅器の負入力端子、つまり反転入力端子５３は、他方の伝送線３７に接続され、具体的には抵抗器３８の他端部５４に電気的に接続される。

デジタル入力端子４７を介して、予め定める電圧値以上の電圧によって表されるＨレベルの信号レベルを有する伝送情報が差動信号出力部３１に入力されると、第１および第４スイッチング素子４３，４６が非導通となり、第２および第３スイッチング素子４４，４５が導通する。これによって、電流源４１からの予め定める一定の電流は、第３スイッチング素子４３、一方の伝送線３６、抵抗器３８、他方の伝送線３７および第２スイッチング素子４６の順番に流れる。これによって抵抗器３８では、一端部５１から他端部５３に向かって電流が流れ、抵抗器３８の一端部５２の電位が他端部５４の電位に対して高くなる。

またデジタル入力端子４７を介して、予め定める電圧値未満の電圧を有するＬレベルの信号レベルを有する伝送情報が差動信号出力部３１に入力されると、第１および第４スイッチング素子４３，４６が導通し、第２および第３スイッチング素子４４，４５が非導通となる。これによって、電流源４１からの予め定める一定の電流は、第１スイッチング素子４３、他方の伝送線３７、抵抗器３８、一方の伝送線３６および第４スイッチング素子４６の順番に流れる。具体的には抵抗器３８では、他端部５３から一端部５２に向かって電流が流れ、抵抗器３８の一端部５２の電位が他端部５４の電位に対して低くなる。

差動信号入力部３３は、非反転入力端子５１および反転入力端子５３に与えられる電位差が、予め定める電位差以上であり、かつ非反転入力端子５１に与えられる電位が、反転入力端子５３に与えられる電位以上である場合に、第１レベル信号を出力する。本実施の形態において第１レベル信号は、Ｈレベルの信号レベルを有する。

また差動信号入力部３３は、非反転入力端子５１および反転入力端子５３に与えられる電位差が、予め定める電位差以上であり、かつ反転入力端子５３に与えられる電位が、非反転入力端子５１に与えられる電位以上である場合に、第２レベル信号を出力する。本実施の形態において第２レベル信号は、Ｌレベル信号である。

以上のように、差動信号出力部３１に与えられる伝送情報に対応して、第１〜第４スイッチング素子４３〜４６が動作することによって、差動信号入力部３３は、差動信号出力部３１に与えられるシリアル信号およびクロック信号と同様のシリアル信号およびクロック信号を出力することができる。

図８は、本発明の実施の一形態の伝送エラー検出装置１０１と、この伝送エラー検出装置１０１が設けられる電子装置１０２の電気的構成を示すブロック図である。伝送エラー検出装置１０２および電子装置１０２は、前述した実施の形態の図１に伝送エラー検出装置１０２および電子装置１０２と同様な構成を有するので、同様の部分には同様の参照符号を付してその説明を省略する場合がある。

伝送エラー検出装置１０１は、送信部３から受信部に伝送される伝送情報のビット列のエラーを検出する。伝送エラー検出装置１０１は、情報付加手段１０８と、エラー検出手段１０９とを含む。情報付加手段１０８は、第１情報付加部１１と第２情報付加部１１２とを含む。エラー検出手段１０９は、第１エラー検出部１３と第２エラー検出手段１１４とを含む。第１情報付加部１１および第２情報付加部１１２は、送信部３に設けられる。

第２情報付加部１１２は、第１の識別情報である第１のパリティビットが付加された識別情報、およびデータ本体のビット列に、このビット列の属性を表す第２のエラー検出情報である第２のパリティビットを付加する。第２情報付加部１１２と送信部３および第１情報付加部１１とは電気的に接続される。

第１情報付加部１１から出力される第１のパリティビットが付加された識別情報のビット列と、送信部３からパラレルで出力される伝送情報のうち、データ本体のビット列とは、合成部１１５によって並べられて第２情報付加部１１２に与えられる。

本実施の形態において第２情報付加部１２は、第１のパリティビットが付加された識別情報のビット列と、送信部３からパラレルで出力される伝送情報のうち、データ本体のビット列とに含まれるデータ「１」の数を計数し、このデータ「１」の個数が奇数個であればデータ「１」を、第１のパリティビットが付加された識別情報と、データ本体とのビット列に付加し、奇数個であれば識別情報のビット列にデータ「０」を付加する。第２情報付加部１１２は、伝送路５の一端部と電気的に接続され、第２のパリティビットが付加されたビット列を、伝送路５に出力する。第２情報付加部１１２は、所定の論理回路によって実現される。

送信部３は、この送信部３が出力するデータ本体のデータ量を表すデータ量情報を、第２情報付加部１１２に与える。第２情報付加部１１２は、前記データ量情報に基づいて、第１のパリティビットが付加された識別情報と、データ本体とのビット列に第２のパリティビットを付加する。

第２エラー検出部１１４は、受信部４に設けられ、第１のパリティビットが付加された識別情報、およびデータ本体のビット列に付加された第２のパリティビットに基づいて、第１のパリティビットが付加された識別情報、およびデータ本体のビット列のエラーを検出する。第２エラー検出部１１４には、伝送路５を介して伝送される第１および第２のパリティビットが付加された伝送情報のビット列がパラレルで与えられる。

本実施の形態において第２エラー検出手段１１４は、第１のパリティビットが付加された識別情報、および所定のデータ本体のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が奇数個である場合にビット列にエラーがないと判断する。

また第２エラー検出手段１１４は、第１のパリティビットが付加された識別情報、および所定のデータ本体のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が偶数個である場合にビット列にエラーがあると判断する。

第２エラー検出手段１１４は、第１のパリティビットが付加された識別情報、および所定のデータ本体のビット列にエラーがないと判断した場合に、前記ビット列にエラーがないことを表す第３検出信号を出力し、第１のパリティビットが付加された識別情報、および所定のデータ本体のビット列にエラーがあると判断した場合に、前記ビット列にエラーがあることを表す第４信号を出力する。第２エラー検出部１１４が出力する検出信号、つまり第３および第４検出信号によって、第１のパリティビットが付加された識別情報、および所定のデータ本体のビット列にエラーがあるのか否かを判断することができる。第２エラー検出部１４は、所定の論理回路によって実現される。第２エラー検出部１１４は、第１のパリティビットが付加された識別情報、および所定のデータ本体のビット列を分離部１１６に与える。

分離部１１６は、第２エラー検出部１１４から与えられる第１のパリティビットが付加された識別情報、および所定のデータ本体のビット列のうち、第１のパリティビットが付加された識別情報のビット列を第１エラー検出部１３に分けて与え、データ本体のビット列を受信部４に分けて与える。

送受信制御部６は、たとえばマイクロコンピュータなどの処理回路によって実現され、第１および第２エラー検出部１３，１１４から与えられる検出信号に基づいて、送信部３および受信部４を制御する。具体的には、第１エラー検出部１３が出力する第２検出信号および第２エラー検出手段１１４が出力する第４検出信号の少なくともいずれか一方が与えられると、送信部３にエラーが検出されたビット列に対応する伝送情報を再送させる第１制御指令を与え、また受信部４にエラーが検出されたビット列を含む伝送情報を無効にする第２制御指令を与える。送信部３は、第１制御指令が与えられると、エラーが検出されたビット列に対応する伝送情報を再送する。受信部４は、第２制御指令が与えられると、受信したエラーが検出されたビット列を含む伝送情報を無効にし、たとえば消去する。送受信制御部６と、第１および第２エラー検出部１３，１１４とによって、伝送制御装置が構成される。前述の図３および図５に示す第２情報付加部１２および第２エラー検出部１４と同様に、排他的ＯＲ回路とＮＯＴ回路とを含んで実現される。

伝送エラー検出装置１０１は、識別情報のビット列、およびパリティビットが付加された識別情報とデータ本体とを含むビット列にパリティビットを付加するので、従来の技術のように識別情報およびデータ本体によって構成される伝送情報のビット列にパリティビットを付加する構成と比較して、ビット列のエラーをより高精度に検出することができる。特に従来の技術では、伝送情報のビット列に複数のビットエラーがあると、エラーを検出することができないが、本発明では、伝送エラー検出装置１では、伝送情報のビット列に複数のエラーがある場合であっても、識別情報とデータ本体とに1ビットずつエラーがある場合には、エラーを検出することができる。

本実施の形態においては、識別情報のビット列と、第１のパリティビットが付加された識別情報、およびデータ本体のビット列との少なくともいずれか一方のエラーを検出すると、ビット列のエラーが検出された伝送情報に対応する伝送情報を再送させるが、たとえば表示データを伝送する場合では、識別情報のビット列にエラーがない場合には、第１のパリティビットが付加された識別情報、およびデータ本体のビット列にエラーがあったとしても、表示制御部の制御動作には支障がないので、送信部３および受信部４にそれぞれ第１および第２制御指令を与えなくてもよい。このような構成とすると伝送情報を再送する必要がないので、高速に表示データを伝送する必要がある場合に好適に用いることができる。

前述した各実施の形態において、各伝送エラー検出装置１，１０１は、ＣＰＵから表示制御部への伝送情報のビット列のエラーを検出しているが、これに限らず２つの装置間で伝送される伝送情報のビット列のエラーを検出することができる。たとえば前記送信部３は、たとえばＣＣＤイメージセンサおよびＣＭＯＳイメージセンサなどを含むカメラ部であってもよく、受信部４はたとえばＣＰＵであってもよい。この場合であっても、同様な効果を達成することができる。

前述した各実施の形態において、伝送エラー検出装置１，１０１は、１つの電子装置２，１０２に含まれるが、本発明の実施のさらに他の形態において、前記予め定める送信部３および予め定める受信部４は、それぞれ別々の電子装置に含まれる構成としてもよい。この場合であっても同様な効果を達成することができる。

本発明の実施の他の形態において、第１情報付加部１１は、識別情報のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が奇数個であればデータ「１」を識別情報のビット列に付加し、偶数個であればデータ「０」を識別情報のビット列に付加してもよい。また第２情報付加部１２，１１２は、識別情報のビット列に含まれるデータ「１」の数を計数し、このデータ「１」の個数が偶数個であればデータ「０」を識別情報のビット列に付加し、奇数個であれば識別情報のビット列にデータ「１」を付加する構成としてもよい。

伝送路５において伝送情報がパラレルデータからシリアルデータに変化されて伝送される場合、このシリアルデータはパラレルデータと比較して高速で伝送されるので、ビット列のエラーが発生するおそれがある。各伝送エラー検出装置１，１０１は、このようなデータ伝送において好適に用いられ、ビット列のエラーを高精度に検出することができる。

本発明の実施の一形態の伝送エラー検出装置１と、この伝送エラー検出装置１が設けられる電子装置２の電気的構成を示すブロック図である。 第１情報付加部１１において識別情報から第１のパリティビットを生成する構成を示す論理回路図である。 第２情報付加部１２においてデータ本体から第２のパリティビットを生成する構成を示す論理回路図である。 第１エラー検出部１３において第１のパリティビットを含む識別情報から、識別情報のエラーを検出する構成を示す論理回路図である。 第２エラー検出部１４において第２のパリティビットを含むデータ本体から、データ本体のエラーを検出する構成を示す論理回路図である。 第１のエラー検出情報および第２のエラー検出情報が付加された伝送情報のフォーマットを示す図である。 差動信号伝送部２２の具体的な構成を示す回路図である。 本発明の実施の一形態の伝送エラー検出装置１０１と、この伝送エラー検出装置１０１が設けられる電子装置１０２の電気的構成を示すブロック図である。

符号の説明

１，１０１ 伝送エラー検出装置
２，１０２ 電子装置
３ 送信部
４ 受信部
５ 伝送路
６ 送受信制御部
１１ 第１情報付加手段
１２，１１２ 第２情報付加手段
１３ 第１エラー検出手段
１４，１１４ 第２エラー検出手段

Claims (4)

1. 所定のデータ本体とこのデータ本体の種類を表す識別情報とによって構成され、予め定める送信部から予め定める受信部に伝送される伝送情報のビット列のエラーを検出する伝送エラー検出装置であって、
   前記予め定める送信部に設けられ、前記識別情報のビット列に、このビット列の属性を表す第１のエラー検出情報を付加する第１情報付加手段と、
   前記予め定める送信部に設けられ、前記所定のデータ本体のビット列に、このビット列の属性を表す第２のエラー検出情報を付加する第２情報付加手段と、
   前記予め定める受信部に設けられ、第１のエラー検出情報に基づいて、前記識別情報のビット列のエラーを検出する第１エラー検出手段と、
   前記予め定める受信部に設けられ、第２のエラー検出情報に基づいて、前記所定のデータ本体のビット列のエラーを検出する第２エラー検出手段とを含むことを特徴とする伝送エラー検出装置。
2. 所定のデータ本体とこのデータ本体の種類を表す識別情報とによって構成され、予め定める送信部から予め定める受信部に伝送される伝送情報のビット列のエラーを検出する伝送エラー検出装置であって、
   前記予め定める送信部に設けられ、前記識別情報のビット列に、このビット列の属性を表す第１のエラー検出情報を付加する第１情報付加手段と、
   前記予め定める送信部に設けられ、第１のエラー検出情報が付加された識別情報、および所定のデータ本体のビット列に、このビット列の属性を表す第２のエラー検出情報を付加する第３情報付加手段と、
   前記予め定める受信部に設けられ、第１のエラー検出情報に基づいて、前記識別情報のビット列のエラーを検出する第１エラー検出手段と、
   前記予め定める受信部に設けられ、第２のエラー検出情報に基づいて、第１のエラー検出情報が付加された識別情報、および所定のデータ本体のビット列のエラーを検出する第３エラー検出手段とを含むことを特徴とする伝送エラー検出装置。
3. 前記第１および第２のエラー検出情報は、パリティビットであることを特徴とする請求項１または２記載の伝送エラー検出装置。
4. 請求項１〜３のいずれか１つに記載の伝送エラー検出装置と、
   前記伝送エラー検出装置が伝送情報のビット列のエラーを検出したときに、予め定める送信部から予め定める受信部に、前記ビット列のエラーが検出された伝送情報に対応する伝送情報を再送させる伝送制御手段とを含むことを特徴とする伝送制御装置。

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