JP6093263B2 - シリアル通信装置 - Google Patents
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Description
本発明は、通信異常を判定するシリアル通信装置に関する。
一定周期でシリアル通信を行うシステムでは、通信ケーブルがはずれたり通信相手の電源が落とされたりするなどの要因で一定時間信号を受信しない場合、通信異常と判定するものがある。
このような通信異常を検知する手法として、プロセッサが信号を受信する時間の間隔を測定し、一定時間信号を受信しない場合には受信装置を初期化するという手法が考えられるが、プロセッサの処理が煩雑になってしまう。
そこで、シリアル通信線上の信号の変化をウォッチドッグタイマなどの監視手段により監視し、通信異常をプロセッサの処理によらず検知してリセット信号を生成するシリアル通信装置が知られている（特許文献１参照）。
特許文献１に記載のシリアル通信装置では、監視手段に入力される信号は、通信相手と接続されたシリアル通信線上の受信信号又はクロック信号と、ストローブ信号である。これらの信号線を分岐して監視手段への入力としているが、信号の歪みや減衰、反射などの原因となり信号品質上好ましくない。また、信号線は伝送経路上でノイズの影響を強く受けるため、監視手段が誤動作するおそれがある。また、ＨＤＬＣ（High-Level Data Link Control）手順などのクロック信号及びストローブ信号を用いないビット同期通信方式の場合には、監視手段への入力に受信信号を用いるほかない。
かかる事情に鑑みてなされた本発明の目的は、受信信号の品質を低下させず、且つ、精度の高いリセット信号を生成することが可能なシリアル通信装置を提供することにある。
上記課題を解決するため、本発明に係るシリアル通信装置は、シリアル通信線上の信号を受信してシリアル信号を出力するシリアル受信部と、前記シリアル信号をパラレル信号に変換するとともにタイミングパルス信号を生成するシリアル／パラレル変換部と、前記パラレル信号を蓄積するパラレルデータ蓄積部と、前記パラレルデータ蓄積部から前記パラレル信号を読み出すプロセッサと、前記タイミングパルス信号の変化を監視し、該タイミングパルス信号が所定の時間以上変化しない場合に、前記シリアル受信部、前記シリアル／パラレル変換部、及び前記プロセッサにリセット信号を出力するパルス監視部と、を備えることを特徴とする。
また、本発明に係るシリアル通信装置において、前記プロセッサは、前記リセット信号を割り込み要求とすることを特徴とする。
本発明によれば、シリアル通信線上の信号を直接監視するのではなく、シリアル／パラレル変換部が出力するタイミングパルスを監視するため、受信信号の品質を低下させず、且つ、精度の高いリセット信号を生成することができる。
以下、本発明によるシリアル通信装置の実施形態について、図面を参照して詳細に説明する。
図１は、本発明に係るシリアル通信装置の構成例を示すブロック図である。図１に示すように、シリアル通信装置は、シリアル受信部１と、シリアル／パラレル変換部２と、パラレルデータ蓄積部３と、プロセッサ４と、パルス監視部５とを備える。
図２は、本発明の一実施形態に係るシリアル通信装置で用いられる信号のタイミングチャートの一例を示す図である。
シリアル受信部１は、シリアル通信線上の受信信号１００の物理信号変化を論理データであるシリアル信号１１に変換し、シリアル／パラレル変換部２に出力する。なお、受信信号１００とシリアル信号１１は同一の信号であってもよい。
シリアル／パラレル変換部２は、シリアル受信部１から入力されたシリアル信号１１をｎビット（ｎ≧２）のパラレル信号２１に変換してパラレルデータ蓄積部３に出力する。図２ではｎ＝８としている。また、シリアル／パラレル変換部２は、ｎビットのパラレル信号ごとに１つのパルスを形成するタイミングパルス信号２２を生成し、パラレルデータ蓄積部３及びパルス監視部５に出力する。
パラレルデータ蓄積部３は、タイミングパルス信号２２の変化するタイミングで、パラレル信号２１を蓄積する。
プロセッサ４は、パラレルデータ蓄積部３からパラレル信号３１を読み出し、所定の処理を行う。
パルス監視部５は、タイミングパルス信号２２を監視し、タイミングパルス信号２２が変化しない時間を検出する。パルス監視部５は、タイミングパルス信号２２が所定の時間以上変化しない場合には、リセット信号５１を生成し、シリアル受信部１、シリアル／パラレル変換部２、及びプロセッサ４に出力する。シリアル受信部１、シリアル／パラレル変換部２、及びプロセッサ４は、リセット信号５１が入力されると、初期化（リセット）処理を行う。
上述したように、本発明に係るシリアル通信装置においては、パルス監視部５は、通信線上の受信信号１００を分岐した信号ではなく、シリアル／パラレル変換部２が出力するタイミングパルス信号２２を監視する。そのため、受信信号１００の分岐により受信信号の品質が低下するという問題は生じない。また、パルス監視部５は、受信信号１００のノイズの影響を直接受けず、また、仮にタイミングパルス信号２２のタイミングが多少ずれたとしてもパルス信号の検知には影響を受けない。よって、誤動作のおそれを軽減し、精度の高いリセット信号を生成することができる。さらに、本発明に係るシリアル通信装置は、簡単なディジタル回路により構成され、システムの処理負荷を低減することができる。
ここで、プロセッサ４は、リセット信号５１を自身への割り込み要求として入力してもよい。プロセッサ４は、割り込み要求により割り込み処理を起動して通信異常処理を行い、該処理の終了後に再度受信可能な状態となる。このようにすることで、通信異常の発生時にプロセッサ４の初期化プロセスを省略でき、再度受信可能な状態に早期に復帰することができる。
上述の実施形態は、代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。
本発明は、受信信号の品質を低下させることなく、且つ、精度の高いリセット信号を生成することができるため、シリアル通信の通信異常発生時に装置を初期化する任意の用途に有用である。
１ シリアル受信部
２ シリアル／パラレル変換部
３ パラレルデータ蓄積部
４ プロセッサ
５ パルス監視部
１１ シリアル信号
２１，３１ パラレル信号
２２ タイミングパルス信号
５１ リセット信号
１００ 受信信号
２ シリアル／パラレル変換部
３ パラレルデータ蓄積部
４ プロセッサ
５ パルス監視部
１１ シリアル信号
２１，３１ パラレル信号
２２ タイミングパルス信号
５１ リセット信号
１００ 受信信号
Claims (2)
- シリアル通信線上の信号を受信してシリアル信号を出力するシリアル受信部と、
前記シリアル信号をパラレル信号に変換するとともにタイミングパルス信号を生成するシリアル／パラレル変換部と、
前記パラレル信号を蓄積するパラレルデータ蓄積部と、
前記パラレルデータ蓄積部から前記パラレル信号を読み出すプロセッサと、
前記タイミングパルス信号の変化を監視し、該タイミングパルス信号が所定の時間以上変化しない場合に、前記シリアル受信部、前記シリアル／パラレル変換部、及び前記プロセッサにリセット信号を出力するパルス監視部と、
を備えることを特徴とするシリアル通信装置。 - 前記プロセッサは、前記リセット信号を割り込み要求とすることを特徴とする、請求項１に記載のシリアル通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013154930A JP6093263B2 (ja) | 2013-07-25 | 2013-07-25 | シリアル通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013154930A JP6093263B2 (ja) | 2013-07-25 | 2013-07-25 | シリアル通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015026210A JP2015026210A (ja) | 2015-02-05 |
| JP6093263B2 true JP6093263B2 (ja) | 2017-03-08 |
Family
ID=52490826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013154930A Active JP6093263B2 (ja) | 2013-07-25 | 2013-07-25 | シリアル通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6093263B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123086A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 磁気バブル記憶装置 |
| JPH1051515A (ja) * | 1996-07-31 | 1998-02-20 | Matsushita Electric Works Ltd | 通信異常検出装置 |
-
2013
- 2013-07-25 JP JP2013154930A patent/JP6093263B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015026210A (ja) | 2015-02-05 |
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