JPWO2017183117A1 - Ａ／ｄ変換器、固体撮像装置、固体撮像装置の駆動方法及び電子機器 - Google Patents

Abstract

Ａ／Ｄ変換器は、時間とともに電圧値が変化するランプ波形の参照電圧を生成する参照電圧生成回路と、前記参照電圧生成回路と同じ基準クロックに基づいてグレイコードを出力するグレイコード生成回路と、前記参照電圧と入力電圧とを比較する比較回路と、前記比較回路の出力信号に基づいて前記グレイコードのカウント値を保持するラッチ回路と、前記ラッチ回路に保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換回路と、前記コード変換回路から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理回路と、を備える。

Description

本発明は、Ａ／Ｄ変換器、固体撮像装置、固体撮像装置の駆動方法及び電子機器に関する。

カラム部にＡ／Ｄ変換（アナログ／デジタル変換）機能を内蔵した、所謂カラムＡＤＣ（Ａ／Ｄ変換）型固体撮像装置が開発及び商品化されている。前記Ａ／Ｄ変換機能を実現するＡ／Ｄ変換方式の１つとして、シングルスロープ（ＳＳ：Ｓｉｎｇｌｅ Ｓｌｏｐｅ）型Ａ／Ｄ変換方式が知られている。これは、スロープ状に変化するランプ波と呼ばれる参照電圧とＡ／Ｄ変換の対象となる信号電圧とを比較することで信号電圧に応じたタイムインターバル（時間軸の大きさ／パルス幅）を生成し、そのタイムインターバルに対応した基準クロックをカウンタなどで計数し数値化することによりＡ／Ｄ変換するものである。

シングルスロープ方式を用いたカラムＡＤＣ型固体撮像装置は、固体撮像装置の性能向上に伴う消費電力の増加が課題となっている。特にカウンタ回路は列毎に設けられており、多画素化、高フレームレート化、高ビット化等により動作回数が増加することから消費電力増加の大きな原因となる。

カウンタ回路動作の低減を実現する技術として、例えば特許文献１のような提案がなされている。以下、図１７を参照して特許文献１に記載されているイメージセンサについて説明する。図１７に示したイメージセンサは、画素部２１０２と、ＤＡＣ（デジタル／アナログ変換器）２１０８と、グレイコード→バイナリ変換器２１０９と、グレイコードカウンタ２１０３と、複数のＡ／Ｄ変換器２１０５と、グレイコード→バイナリ変換器２１１２と、出力バッファ２１１３とを備える。画素部２１０２は、行列状に並べられている複数の画素２１０１を有する。各Ａ／Ｄ変換器２１０５は、比較器２１０６とデジタルメモリ２１０７とを有し、各列の画素２１０１からのアナログ信号２１１０をデジタル信号に変換する。これらの構成のうち、複数のＡ／Ｄ変換器２１０５は、画素２１０１の各列に対応させて複数配置された回路（これを、カラム内に配置した回路又はカラム回路と呼ぶ）である。一方、グレイコードカウンタ２１０３と、グレイコード→バイナリ変換器２１０９と、ＤＡＣ２１０８と、グレイコード→バイナリ変換器２１１２とは、画素２１０１の各列に対して共通に配置された回路（これを、カラム外に配置した回路と呼ぶ）とを備えている。

カラム外に配置した回路のうち、グレイコードカウンタ２１０３は、計数したグレイコードをグレイコード→バイナリ変換器２１０９に出力すると同時にカラム回路の各デジタルメモリ２１０７に出力する。グレイコード→バイナリ変換器２１０９は、入力されたグレイコードをバイナリコードに変換してＤＡＣ２１０８に出力する。ＤＡＣ２１０８は、入力されたバイナリコードに応じて変化するランプ波をカラム回路の各比較回路１０６に出力する。グレイコード→バイナリ変換器２１１２は、カラム回路の各Ａ／Ｄ変換器２１０５から読み出されたグレイコード２１１１をバイナリコードに変換し出力する。出力バッファ２１１３は、グレイコード→バイナリ変換器２１１２から入力した信号を所定の電圧レベルに整えて出力する。

一方、カラム内に配置した回路のうち、比較回路１０６は、画素２１０１からの出力信号とＤＡＣ２１０８から入力されたランプ波を比較して一致したタイミングで反転する出力信号をデジタルメモリ２１０７に入力する。デジタルメモリ２１０７は、グレイコードの信号線数（ビット数）に対応した数のメモリが設けられており、比較回路２１０６からの信号の入力タイミングでグレイコードをラッチ（メモリ）する。

図１７に示すイメージセンサは、次のように動作する。Ａ／Ｄ変換動作の開始と同時にＤＡＣ２１０８からランプ波が比較回路２１０６に送られると共に、Ａ／Ｄ変換動作の開始タイミングからのタイムインターバルに応じたグレイコードがデジタルメモリ２１０７に送られる。ランプ波と画素信号を比較し一致したタイミングのグレイコードをデジタルメモリ２１０７で保持する。その後、複数のＡ／Ｄ変換器２１０５から読み出されたグレイコードはグレイコード→バイナリ変換器２１１２を通してバイナリコードに変換され出力される。

図１７に示すイメージセンサは、次のような効果を奏する。カラム外から基準クロックを送り、各カラムに設けたカウンタ回路で計数する方式と比較した場合、カウンタ回路と比較してデジタルメモリは回路規模が小さく駆動に伴う消費電流も小さい為、より消費電流を低減することが出来る。より具体的には、１ビット分の回路が、メモリ回路はＤラッチ回路１個で構成されるのに対し、カウンタ回路は２個で構成されるため、駆動時の消費電流が小さい。

なお、バイナリコードをグレイコードに変換してカラム回路に出力する理由は次の通りである。すなわち、バイナリコードは１ビットの遷移で複数のビットが反転する場合があるため、カラム外から複数ビットの信号を転送した場合、各ビットの反転タイミングのずれ（ジッタ成分や各ビットの信号を出力するバッファの能力差などによる）によってそのタイムインターバルに対応したコードとは異なるエラーコードが発生してしまう。エラーコードが発生した場合、それが上位の桁な程、本来のコードとのずれが大きくなってしまう。一方、グレイコードは１ビットの遷移では１つのビットしか反転しない。そのため、カラム外から複数ビットの信号を転送した場合に各ビットの反転タイミングのずれが発生したとしても、本来のコードとのずれは１ビットに収めることが出来る。

日本国特許第４４２３１１１号公報

しかしながら特許文献１が示す技術には次のような課題がある。

一般的に、画素には出力特性のばらつきがあるため、より正確な画素信号情報を得る際に、画素に光が入射していない状態（リセット状態）の信号電圧又はＡ／Ｄ変換結果（これをリセット信号という）と、所望の光が入射した状態での信号電圧又はＡ／Ｄ変換結果（これを画素信号という）とで差分をとる、いわゆるＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）動作をさせることが行われている。

また、低照度下等で同じカラーフィルターを備えた画素のＡ／Ｄ結果を加算する演算機能を持つ固体撮像装置もある。

これらに対し、特許文献１ではグレイコードでＡ／Ｄ変換結果を得た後の演算方法に関しては提示されていないため、上記のＣＤＳ動作や加算等の演算動作をさせる際に、下記のような課題が生じる。すなわち、特許文献１の構成のまま、チップ外にＡ／Ｄ変換結果を読み出してからＣＤＳ動作や加算等の演算処理をする場合、１画素につき複数回（例えばリセット信号と画素信号）のＡ／Ｄ変換結果の読出しが必要な為、データ読み出し時間が長くなり、フレームレートが低下してしまう。

また、例えば、特許文献１の構成に加え、グレイコード→バイナリ変換器２１１２の先に演算処理回路を配置してチップ内で演算処理する場合でも、カラム外に設けたグレイコード→バイナリ変換器２１１２の個数分しか同時に処理できない為、データ読み出し時間が長くなり、上記同様フレームレートが低下してしまう。

また上記いずれの方法でも、カラムには２回分のデータを保持するためのラッチ回路が必要になる為、回路規模が増大してしまうという課題がある。

また、Ａ／Ｄ変換動作を行う前に、画素から読み出したアナログ信号同士でＣＤＳ動作や加算動作を行う場合においても、カラム内に対象となる信号を保持する為の大きいサイズのサンプルキャパシタが必要になり、それによりカラム回路が大型化してしまう、また信号電圧をサンプリングする際にも信号電圧が安定するまでの読み出し時間が長くなり、結果としてフレームレートが低下してしまう。

本発明は、上記の事情に鑑みなされたものであって、Ａ／Ｄ変換の際に、簡易な構成で、２以上のアナログ信号に基づく演算処理結果をデジタル信号として出力することができるＡ／Ｄ変換器、固体撮像装置、固体撮像装置の駆動方法及び電子機器を提供することを目的とする。

本発明の第１の態様に係るＡ／Ｄ変換器は、時間とともに電圧値が変化するランプ波形の参照電圧を生成する参照電圧生成回路と、前記参照電圧生成回路と同じ基準クロックに基づいてグレイコードを出力するグレイコード生成回路と、前記参照電圧と入力電圧とを比較する比較回路と、前記比較回路の出力信号に基づいて前記グレイコードのカウント値を保持するラッチ回路と、前記ラッチ回路に保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換回路と、前記コード変換回路から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理回路と、を備える。

本発明の第２の態様によれば、上記第１の態様において、前記コード変換回路は、２つの入力端子から入力される信号の論理演算を行う論理演算回路と、前記論理演算回路の出力端子と前記論理演算回路の一方の入力端子との間に接続されたフィードバック回路と、を備え、前記論理演算回路の他方の入力端子に前記ラッチ回路が接続されている。

本発明の第３の態様によれば、上記第２の態様において、前記論理演算回路が、排他的論理和を演算する回路である。

本発明の第４の態様によれば、上記第２又は３の態様において、前記コード変換回路は、前記コード変換回路の出力として、前記論理演算回路の演算結果を出力又は前記論理演算回路の演算結果にかかわらずクロック信号を出力、のいずれかを選択する選択回路を備える。

本発明の第５の態様によれば、上記第１の態様において、前記演算処理回路は、第１の入力信号と第２の入力信号とを切り替える信号切替回路と、前記第１又は第２の入力信号に基づいてカウント動作を行う第１の動作状態と前記カウント動作を行わずに信号を保持する第２の動作状態との切り替えを行う動作切替回路と、を備える。

本発明の第６の態様によれば、上記第１の態様において、前記比較回路の出力信号に基づいてパルス信号を生成するパルス信号生成回路を備え、前記ラッチ回路は前記パルス信号に対応した期間だけ動作を行う。

本発明の第７の態様に係る固体撮像装置は、光電変換を行う複数の画素が行列状に配置された画素アレイと、前記画素の１列又は複数列毎に設けられ、前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、を備え、前記Ａ／Ｄ変換器は、列外に設けられた参照電圧生成回路から入力されるランプ波形の参照電圧と、前記画素からの画素信号に対応する入力電圧とを比較する比較回路と、前記比較回路からの出力信号に基づいて、列外に設けられたグレイコード生成回路から入力されるグレイコードのカウント値を保持するラッチ回路と、前記ラッチ回路に保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換回路と、前記コード変換回路から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理回路と、を備える。

本発明の第８の態様によれば、上記第７の態様において、前記コード変換回路は、２つの入力端子から入力される信号の論理演算を行う論理演算回路と、前記論理演算回路の出力端子と前記論理演算回路の一方の入力端子との間に接続されたフィードバック回路と、を備え、前記論理演算回路の他方の入力端子に前記ラッチ回路が接続されている。

本発明の第９の態様によれば、上記第８の態様において、前記コード変換回路は、前記コード変換回路の出力として、前記論理演算回路の演算結果を出力又は前記論理演算回路の演算結果にかかわらずクロック信号を出力、のいずれかを選択する選択回路を備える。

本発明の第１０の態様によれば、上記第７の態様において、前記演算処理回路は、第１の入力信号と第２の入力信号とを切り替える信号切替回路と、前記第１又は第２の入力信号に基づいてカウント動作を行う第１の動作状態と前記カウント動作を行わずに信号を保持する第２の動作状態との切り替えを行う動作切替回路と、を備える。

本発明の第１１の態様によれば、上記第７の態様において、前記比較回路の出力信号に基づいてパルス信号を生成するパルス信号生成回路を備え、前記ラッチ回路は前記パルス信号に対応した期間だけ動作を行う。

本発明の第１２の態様に係る固体撮像装置の駆動方法は、光電変換を行う複数の画素が行列状に配置された画素アレイと、前記画素の１列又は複数列毎に設けられ、前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、を備える固体撮像装置の駆動方法であって、前記Ａ／Ｄ変換器が、列外から入力されるランプ波形の参照電圧と、前記画素からの画素信号に対応する入力電圧とを比較する比較ステップと、前記比較結果に基づいて、列外から入力されるグレイコードのカウント値を保持する記憶保持ステップと、前記保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換ステップと、前記バイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理ステップと、を備える。

本発明の第１３の態様に係る電子機器は、光電変換を行う複数の画素が行列状に配置された画素アレイと、前記画素の１列又は複数列毎に設けられ、前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、を備え、前記Ａ／Ｄ変換器は、列外に設けられた参照電圧生成回路から入力されるランプ波形の参照電圧と、前記画素からの画素信号に対応する入力電圧とを比較する比較回路と、前記比較回路からの出力信号に基づいて、列外に設けられたグレイコード生成回路から入力されるグレイコードのカウント値を保持するラッチ回路と、前記ラッチ回路に保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換回路と、前記コード変換回路から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理回路と、を備える固体撮像装置を備える。

本発明の各態様によれば、少なくとも、Ａ／Ｄ変換の際に、簡易な構成で、２以上のアナログ信号に基づく演算処理結果をデジタル信号として出力することができる。

本発明の一実施形態に係るＡ／Ｄ変換器２０の構成例を示すブロック図である。 本発明の一実施形態に係る固体撮像装置１００の構成例を示すブロック図である。 図１に示すグレイコード生成回路３の構成例を示すブロック図である。 図１に示すラッチ回路５の構成例を示すブロック図である。 図４に示す１ビットラッチ回路５０〜５７の構成例を示す回路図である。 図１に示すコード変換回路６の構成例を示す回路図である。 図６に示すコード変換回路６の動作状態を示す図である。 図１に示す演算カウンタ回路７の構成例を示すブロック図である。 図８に示す１ビット演算カウンタ回路７０〜７７の構成例を示す回路図である。 図９に示す１ビット演算カウンタ回路７０〜７７の動作状態を示す図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 図１に示すＡ／Ｄ変換器２０の他の動作例を説明するための説明図である。 本発明の他の実施形態に係るＡ／Ｄ変換器２０ａの構成例を示すブロック図である。 図１３に示すラッチ制御回路８の構成例を示す回路図である。 図１４に示すラッチ制御回路８の動作例を説明するためのタイミング図である。 本発明の他の実施形態に係る電子機器１００７の構成例を示すブロック図である。 特許文献１に記載されているイメージセンサの構成を説明するためのブロック図である。

以下、図面を参照して本発明に係る実施形態について説明する。図１は、本発明の一実施形態に係るＡ／Ｄ変換器２０の構成例を示すブロック図である。また図２は、図１に示すＡ／Ｄ変換器２０を備える固体撮像装置１００の構成例を示すブロック図である。なお、各図において、同一又は対応する構成には同一の符号を用いて説明を適宜省略する。

図１に示すＡ／Ｄ変換器２０は、参照電圧生成回路２と、グレイコード生成回路３と、比較回路４と、ラッチ回路５と、コード変換回路６と、演算カウンタ回路７と、制御回路９０とを備える。Ａ／Ｄ変換器２０は、２以上のアナログ信号を時分割で入力信号Ｓｉｇｎａｌとして入力し、入力した２以上のアナログ信号に基づく所定の演算処理結果をデジタル信号Ｏｂとして出力する。所定の演算処理結果とは、２以上のアナログ信号のデジタル変換値を用いた任意の演算処理の結果である。所定の演算処理とは、例えば、２以上のアナログ信号のデジタル変換値を用いて減算処理、加算処理、あるいは加減算処理であったり、さらに２倍あるいは２分の１といった所定の乗除算処理を加えた演算処理であったりする。入力信号Ｓｉｇｎａｌには限定が無く、後述する画素信号に限らず、他のセンサの出力信号としたり、回路内の複数の節点の電圧信号としたりすることができる。ただし、以下では、一例として画素信号を入力する場合を例に挙げてＡ／Ｄ変換器２０とその応用例について説明する。

図２に示す固体撮像装置１００は、画素アレイ１０と、垂直走査回路２００と、水平走査回路３００と、駆動制御回路９０ａと、Ａ／Ｄ変換器２０と、Ａ／Ｄ変換器２０−２〜２０−ｎとを備える。図２に示す固体撮像装置１００において、Ａ／Ｄ変換器２０が図１に示すＡ／Ｄ変換器２０に対応する。ただし、図２に示す固体撮像装置１００では、図１に示す制御回路９０が、図２に示す駆動制御回路９０ａ内に含まれている。また、Ａ／Ｄ変換器２０−２〜２０−ｎは、図１及び図２に示すＡ／Ｄ変換器２０と同一の機能を有する構成である。ただし、Ａ／Ｄ変換器２０−２〜２０−ｎは、Ａ／Ｄ変換器２０が有する１組の参照電圧生成回路２、グレイコード生成回路３及び制御回路９０を共用する。そのため、Ａ／Ｄ変換器２０−２〜２０−ｎを示す破線のブロック内には、参照電圧生成回路２、グレイコード生成回路３及び制御回路９０が含まれていない。

図２において、画素アレイ１０は、行列状に配置された光電変換を行う複数の画素１を有する。垂直走査回路２００は、画素アレイ１０の複数の画素１を行毎に走査して各画素１に対して所定の制御信号を供給する。水平走査回路３００は、画素アレイ１０の複数の画素１を列毎に走査して各画素１に対して所定の制御信号を供給する。画素アレイ１０は、垂直走査回路２００及び水平走査回路３００から供給される所定の制御信号に基づき各画素１から画素信号を出力し、Ａ／Ｄ変換器２０又はＡ／Ｄ変換器２０−２〜２０−ｎへ入力する。駆動制御回路９０ａは、垂直走査回路２００及び水平走査回路３００を駆動制御するとともに、制御回路９０としてＡ／Ｄ変換器２０及びＡ／Ｄ変換器２０−２〜２０−ｎに対して所定の制御信号を供給する。

図２に示す例では、Ａ／Ｄ変換器２０及びＡ／Ｄ変換器２０−２〜２０−ｎが行列状に配置された複数の画素１の１列毎に設けられていて、Ａ／Ｄ変換器２０及びＡ／Ｄ変換器２０−２〜２０−ｎが、各列の各画素１から出力されるアナログ信号をデジタル信号にそれぞれ変換する。ただし、Ａ／Ｄ変換器２０及びＡ／Ｄ変換器２０−２〜２０−ｎは、画素アレイ１０における画素１の複数の列毎に設けられていて、複数の列の各画素１が出力した画素信号を入力するものであってもよい。すなわち、Ａ／Ｄ変換器２０及びＡ／Ｄ変換器２０−２〜２０−ｎは、各画素１の複数の列分の画素信号の例えば合計値や差分値を求めるようにしてもよい。

図１に戻り、Ａ／Ｄ変換器２０において、参照電圧生成回路２は、画素１から読み出した信号と比較されるランプ波を生成して出力する。すなわち、参照電圧生成回路２は、時間とともに電圧値が変化するランプ波形の参照電圧Ｒａｍｐを生成して出力する。

グレイコード生成回路３は、ランプ波の出力と同時にカウントを開始し、基準クロックのクロック数に対応したグレイコードＧｒ＿ｂｉｔを生成して出力する。例えば、グレイコード生成回路３は、参照電圧生成回路２と同じ基準クロックに基づいて８ビットのグレイコードＧｒ＿ｂｉｔを生成して、パラレルに出力する。

比較回路４は、ランプ波の参照電圧Ｒａｍｐと画素１から読み出した信号（入力信号Ｓｉｇｎａｌ）の電圧とを比較する。すなわち、比較回路４は、参照電圧生成回路２が出力した参照電圧Ｒａｍｐと入力信号Ｓｉｇｎａｌの入力電圧とを比較し、比較結果を示す信号ＬＡＴＣＨを出力する。図１に示す例では、比較回路４の非反転入力端子に参照電圧Ｒａｍｐが入力され、反転入力端子に入力信号Ｓｉｇｎａｌの電圧が印加されているが、逆であってもよい。

ラッチ回路５は、グレイコード生成回路３から出力されたグレイコードＧｒ＿ｂｉｔが入力され、比較回路４からの出力信号ＬＡＴＣＨを受けたタイミングでその時点でのグレイコードＧｒ＿ｂｉｔの信号情報を保持する。すなわち、ラッチ回路５は、比較回路４の出力信号ＬＡＴＣＨに基づいてグレイコード生成回路３によるグレイコードＧｒ＿ｂｉｔのカウント値を保持する。

コード変換回路６は、ラッチ回路５で保持したグレイコードＧｒ＿ｂｉｔの各ビットがシリアルに順次入力され、その信号情報をバイナリコードに変換する。すなわち、コード変換回路６は、ラッチ回路５に保持されたグレイコードＧｒ＿ｂｉｔのカウント値の各ビットをシリアル信号Ｏａとしてシリアルに入力し、バイナリコードに変換して、ＤＡＴＡＯＵＴ端子からシリアルに出力する。

演算カウンタ回路７は、コード変換回路６から出力されたバイナリコードを記憶すると共に、例えば２つのバイナリコードの加算または減算の演算処理を行って、演算結果を示す出力信号Ｏｂを出力する。すなわち、演算カウンタ回路７（演算処理回路）は、コード変換回路６から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行い、その演算処理の結果を出力する。

制御回路９０は、基準クロックを生成して、参照電圧生成回路２及びグレイコード生成回路３へ供給するとともに、その他の所定の制御信号を生成して図１に示す各部に対して供給する。

一方、図２に示す固体撮像装置１００においては、参照電圧生成回路２及びグレイコード生成回路３がカラム外へ配置され、比較回路４、ラッチ回路５、コード変換回路６及び演算カウンタ回路７はカラム内（各カラム）へ配置されている。Ａ／Ｄ変換回路２０及びＡ／Ｄ変換回路２０−２〜２０−ｎに対しては、参照電圧生成回路２が出力した同一の参照電圧Ｒａｍｐと、グレイコード生成回路３が出力した同一のグレイコードＧｒ＿ｂｉｔとが入力される。

図３に、図１に示すグレイコード生成回路３の構成例を示す。グレイコード生成回路３は、バイナリカウンタ回路３１と、複数のＥＸＯＲ回路（排他的論理和回路）３２〜３９とを備える。バイナリカウンタ回路３１は、基準クロックを受け、クロック数を計数しバイナリコードＢｉ＿ｂｉｔを出力する。複数のＥＸＯＲ回路３２〜３９へは、バイナリカウンタ回路３１が出力したバイナリコードＢｉ＿ｂｉｔのうち、そのビット＜０＞とビット＜１＞、ビット＜１＞とビット＜２＞というように連続した桁のビット信号が入力される。例えば、最下位のＧｒ＿ｂｉｔ＜０＞を出力するＥＸＯＲ回路３２には、最下位Ｂｉ＿ｂｉｔ＜０＞とその１つ上位のＢｉ＿ｂｉｔ＜１＞が入力される。最下位の１つ上位のＧｒ＿ｂｉｔ＜１＞を出力するＥＸＯＲ回路３３には、最下位の１つ上位のＢｉ＿ｂｉｔ＜１＞とその１つ上位のＢｉ＿ｂｉｔ＜２＞が入力される。なお、Ｂｉ＿ｂｉｔ＜０＞はバイナリコードＢｉ＿ｂｉｔの最下位ビット、Ｂｉ＿ｂｉｔ＜７＞はバイナリコードＢｉ＿ｂｉｔの最上位ビット、Ｇｒ＿ｂｉｔ＜０＞はグレイコードＧｒ＿ｂｉｔの最下位ビット、及びＧｒ＿ｂｉｔ＜７＞はグレイコードＧｒ＿ｂｉｔの最上位ビットである。また、ビット＜２＞〜ビット＜６＞は最下位の１つ上位のビット〜最上位の１つ下位のビットである。なお、バイナリコードＢｉ＿ｂｉｔの最上位ビット（ここではビット＜７＞）が入力されるＥＸＯＲ回路３９は、片側の入力がＧＮＤに接続されている。この構成によって、グレイコード生成回路３は、バイナリコードの最上位ビットＢｉ＿ｂｉｔ＜７＞をそのままグレイコードの最上位ビットＧｒ＿ｂｉｔ＜７＞とし、バイナリコードのＢｉ＿ｂｉｔ＜６＞〜＜０＞と、その１つ上位のビット＜７＞〜＜１＞との排他的論理和を、グレイコードのＧｒ＿ｂｉｔ＜６＞〜＜０＞とする。このＥＸＯＲ回路３２〜３９によって出力される信号情報はグレイコードＧｒ＿ｂｉｔ（Ｇｒ＿ｂｉｔ＜０＞〜Ｇｒ＿ｂｉｔ＜７＞）としてパラレルにラッチ回路５へ入力される。なお、バイナリカウンタ回路３１の出力端子の駆動能力によっては、ＥＸＯＲ回路３９を省略して、Ｂｉ＿ｂｉｔ＜７＞をそのままＧｒ＿ｂｉｔ＜７＞として出力してもよい。

図４に、図１に示すラッチ回路５の構成例を示す。ラッチ回路５は、ビット数分（この例では８ビット分）の同一構成の１ビットラッチ回路５０〜５７を備える。１ビットラッチ回路５０〜５７は、それぞれが、Ｄ＿ＩＮ端子に入力されたグレイコード信号Ｇｒ＿ｂｉｔ＜０＞〜＜７＞の一つを、Ｌ＿ＯＮ端子に入力される比較回路４から出力信号ＬＡＴＣＨを受けたタイミングでラッチ、保持する。また、１ビットラッチ回路５０〜５７は、それぞれの出力端子Ｏが共通の信号線（ＬＤＡＴＡＯＵＴ）に接続されており、ｓｅｌ端子に入力される各ＳＥＬ信号（ＳＥＬ＜７＞〜＜０＞）を受け、保持している信号をＬＡＴＤＡＴＡＯＵＴ端子からシリアルに信号Ｏａ＜７＞〜＜０＞として出力する。

また、１ビットラッチ回路５０〜５７は、ｒｓｔ端子に所定レベルの信号を入力することでラッチしている信号のレベルを初期化することができる。

なお、各ＳＥＬ信号（ＳＥＬ＜０＞〜＜７＞）及びｒｓｔ端子に入力される信号は、制御回路９０が所定のタイミングで生成及び出力する信号である。

図５に、図４に示す１ビットラッチ回路５０〜５７の構成例を示す。１ビットラッチ回路５０〜５７は、フィードバックループを作り信号を保持するいわゆるＤラッチ回路５００とその出力を選択的に出力できるスイッチ５０１を備えている。Ｄラッチ回路５００は、スイッチ５０２及び５０３と、インバータ回路５０４及び５０５と、ＮＯＲ回路（否定論理和回路）５０６とを備える。スイッチ５０２はＬ＿ＯＮ端子に入力される信号によってオン又はオフに制御される。スイッチ５０３は、Ｌ＿ＯＮ端子に入力端子が接続されたインバータ回路５０４の出力信号によってオン又はオフに制御される。したがってスイッチ５０２とスイッチ５０３は互いに逆のオン又はオフ状態となる。スイッチ５０２の開閉回路の一端はＤ＿ＩＮ端子に接続され、他端はスイッチ５０３の開閉回路の一端とインバータ回路５０５の入力端子とに接続されている。インバータ回路５０５の出力端子はＮＯＲ回路５０６の一方の入力端子に接続され、ＮＯＲ回路５０６の他方の入力端子はｒｓｔ端子に接続されている。ＮＯＲ回路５０６の出力端子はスイッチ５０３の開閉回路の他端とスイッチ５０１の開閉回路の一端とに接続されている。スイッチ５０１の開閉回路の他端はＯ端子に接続されている。スイッチ５０１はｓｅｌ端子に入力される信号によってオン又はオフに制御される。

以上の構成で図５に示す１ビットラッチ回路５０〜５７は、Ｌ＿ＯＮ端子に入力される信号ＬＡＴＣＨが“１”（“Ｈｉ”信号）の場合にＤ＿ＩＮ端子に入力された信号をＤラッチ回路５００に取り込み、信号ＬＡＴＣＨが“０”（“Ｌｏ”信号）の場合に取り込んだ信号をＤラッチ回路５００に保持する。このＬ＿ＯＮ端子に“１”が入力された後に“０”が入力される動作状態を、動作状態＜ｌａｔｃｈ＞と呼ぶ。また、１ビットラッチ回路５０〜５７は、ｒｓｔ端子に“１”を入力することでＤラッチ回路５００が保持する信号を“０”にリセットする。また、１ビットラッチ回路５０〜５７は、ｓｅｌ端子に“１”が入力された場合にスイッチ５０１をオンして、Ｄラッチ回路５００が保持している信号をＯ端子から出力する。このｓｅｌ端子に“１”が入力されたときの動作状態を、動作状態＜ｓｅｌ＞と呼ぶ。なお、ｓｅｌ端子に入力されるＳＥＬ信号（ＳＥＬ＜０＞〜＜７＞）は、所定の時間幅を有する信号であり、Ｏ端子から“１”を出力する場合に、“１”信号は所定の時間幅を有するパルス信号となる。

次に図６を参照して図１に示すコード変換回路６の構成例について説明する。図６に示すコード変換回路６は、ＥＸＯＲ回路６３と、フィードバックループ回路６０１と、ロジック回路６０２と、スイッチ６７及び６８とを備える。ＥＸＯＲ回路６３は、ラッチ回路５がＬＡＴＤＡＴＡＯＵＴ端子から信号Ｏａ＜７＞〜＜０＞としてシリアルに出力したグレイコードを、ＤＡＴＡＩＮ端子に接続されている一方の入力端子に順次、入力する。フィードバックループ回路６０１は、ＮＯＲ回路６１とインバータ回路６２とスイッチ６６を備え、ＥＸＯＲ回路６３の出力端子と入力端子の他方との間にスイッチ６８とスイッチ６７を介して接続されている。ロジック回路６０２は、２個のＮＡＮＤ回路６４及び６５（否定論理積回路）を備え、ＥＸＯＲ回路６３の出力端子、ＦＢＣＬＫ端子、及びＥＮＣＬＫ端子等に接続され、ＤＡＴＡＯＵＴ端子からの出力信号の出力を制御する。ＮＡＮＤ回路６４は一方の入力端子を負論理入力とする。

スイッチ６７は、ＩＮＰＵＴＣＬＫ端子に入力される信号によってオン又はオフに制御され、スイッチ６７の開閉回路の一端をＥＸＯＲ回路６３の入力端子の他方に接続し、他端をＮＯＲ回路６１の出力端子とスイッチ６６の開閉回路の一端とに接続する。スイッチ６８は、ＦＢＣＬＫ端子に入力される信号によってオン又はオフに制御され、スイッチ６８の開閉回路の一端をＥＸＯＲ回路６３の出力端子とＮＡＮＤ回路６４の一方の入力端子に接続し、他端をインバータ回路６２の入力端子とスイッチ６６の開閉回路の他端とに接続する。

ＮＯＲ回路６１は、一方の入力端子にインバータ回路６２の出力端子を接続し、他方の入力端子にＲＳＴ端子を接続する。ＮＡＮＤ回路６４の他方の負論理入力の入力端子はＦＢＣＬＫ端子に接続されている。ＮＡＮＤ回路６４の出力端子は、ＮＡＮＤ回路６５の一方の入力端子に接続されている。ＮＡＮＤ回路６５の他方の入力端子はＥＮＣＬＫ端子に接続されている。ＮＡＮＤ回路６５の出力端子はＤＡＴＡＯＵＴ端子に接続されている。

なお、ＨＯＬＤＣＬＫ端子、ＲＳＴ端子、ＩＮＰＵＴＣＬＫ端子、ＦＢＣＬＫ端子及びＥＮＣＬＫ端子に入力される各信号は、制御回路９０が所定のタイミングで生成及び出力する信号である。

コード変換回路６は次の機能を持つ。（１）ＤＡＴＡＩＮ端子に入力されたグレイコードと、フィードバックループ回路６０１から入力される信号の論理結果を出力端子ＤＡＴＡＯＵＴから出力する機能。（２）その出力結果をフィードバックループ回路６０１に保持する機能。（３）ＥＸＯＲ回路６３の出力によらずクロック信号を出力する機能。

ここで図７を参照して図６に示すコード変換回路６の動作について説明する。図７は、コード変換回路６におけるＲＳＴ端子、ＩＮＰＵＴＣＬＫ端子、ＨＯＬＤＣＬＫ端子、ＦＢＣＬＫ端子及びＥＮＣＬＫ端子に入力される信号の状態と、コード変換回路６がとる動作状態との関係を示す図である。図７において、“１”は、入力信号では“Ｈｉ”、スイッチではオン状態を示す（※１）。また、“０”は、入力信号では“Ｌｏ”、スイッチではオフ状態を示す（※２）。

状態＜ｒｅｓｅｔ＞は、フィードバックループ回路６０１が保持する値を“０”に初期化するとともに、ＤＡＴＡＯＵＴ端子から“０”を出力する動作状態である。状態＜ｒｅｓｅｔ＞では、ＲＳＴ端子が“１”、ＩＮＰＵＴＣＬＫ端子が“０”、ＨＯＬＤＣＬＫ端子が“０”、ＦＢＣＬＫ端子が“０”、ＥＮＣＬＫ端子が“１”に設定される。この場合、スイッチ６６がオフ、スイッチ６７がオフ、スイッチ６８がオフ、ＤＡＴＡＯＵＴ端子はＥＸＯＲ回路６３の出力と同じレベルを出力する。

状態＜ｌａｔｃｈ＞は、フィードバックループ回路６０１にＥＸＯＲ回路６３の出力信号を取り込む動作状態である。状態＜ｌａｔｃｈ＞では、ＲＳＴ端子が“０”、ＩＮＰＵＴＣＬＫ端子が“０”、ＨＯＬＤＣＬＫ端子が“０”、ＦＢＣＬＫ端子が“１”、ＥＮＣＬＫ端子が“１”に設定される。この場合、スイッチ６６がオフ、スイッチ６７がオフ、スイッチ６８がオン、ＤＡＴＡＯＵＴ端子が“０”を出力する。

状態＜ｈｏｌｄ＞は、状態＜ｌａｔｃｈ＞から状態＜ｉｎｐｕｔ＞へ移行する中間の動作状態、又は、状態＜ｒｅｓｅｔ＞から状態＜ｉｎｐｕｔ＞へ移行する中間の動作状態である（※３）。状態＜ｈｏｌｄ＞では、フィードバックループ回路６０１において、状態＜ｌａｔｃｈ＞で取り込んだＥＸＯＲ回路６３の出力レベル、又は、状態＜ｒｅｓｅｔ＞で初期化した“０”が保持される。状態＜ｈｏｌｄ＞では、ＲＳＴ端子が“０”、ＩＮＰＵＴＣＬＫ端子が“０”、ＨＯＬＤＣＬＫ端子が“１”、ＦＢＣＬＫ端子が“０”、ＥＮＣＬＫ端子が“１”に設定される。この場合、スイッチ６６がオン、スイッチ６７がオフ、スイッチ６８がオフ、ＤＡＴＡＯＵＴ端子はＥＸＯＲ回路６３の出力と同じレベルを出力する。

状態＜ｉｎｐｕｔ＞は、フィードバックループ回路６０１が保持している信号をＥＸＯＲ回路６３に入力する動作状態である。状態＜ｉｎｐｕｔ＞では、ＲＳＴ端子が“０”、ＩＮＰＵＴＣＬＫ端子が“１”、ＨＯＬＤＣＬＫ端子が“１”、ＦＢＣＬＫ端子が“０”、ＥＮＣＬＫ端子が“１”に設定される。この場合、スイッチ６６がオン、スイッチ６７がオン、スイッチ６８がオフ、ＤＡＴＡＯＵＴ端子はＥＸＯＲ回路６３の出力と同じレベルを出力する。

状態＜ｃｌｋｉｎ＞は、ＤＡＴＡＯＵＴ端子から所定の時間幅を有する“１”信号を出力する動作状態である。状態＜ｉｎｐｕｔ＞では、ＥＮＣＬＫ端子に入力される信号が“１”→“０”→“１”に遷移することで、ＤＡＴＡＯＵＴ端子から１パルスの“１”が出力される。状態＜ｃｌｋｉｎ＞では、ＦＢＣＬＫ端子が“１”、ＥＮＣＬＫ端子が“１”→“０”→“１”に設定される。ＲＳＴ端子、ＩＮＰＵＴＣＬＫ端子及びＨＯＬＤＣＬＫ端子の信号レベルは任意である。この場合、スイッチ６６、スイッチ６７及びスイッチ６８はオン又はオフであり、ＤＡＴＡＯＵＴ端子から所定の時間幅を有する“１”が出力される。

コード変換回路６は、図７に示した状態＜ｒｅｓｅｔ＞、状態＜ｉｎｐｕｔ＞、状態＜ｌａｔｃｈ＞及び状態＜ｈｏｌｄ＞の各動作状態を所定の順序で繰り返すことで、ラッチ回路５がラッチして出力したグレイコードＧｒ＿ｂｉｔの各ビットＧｒ＿ｂｉｔ＜７＞〜＜０＞（＝ラッチ回路５の出力信号Ｏａ＜７＞〜＜０＞）をＤＡＴＡＩＮ端子から入力して、バイナリコードに変換してＤＡＴＡＯＵＴ端子からシリアルに出力する。この場合、コード変換回路６は、グレイコードＧｒ＿ｂｉｔ＜７＞については“０”と排他的論理和をとってバイナリコードのビット＜７＞に変換し、グレイコードＧｒ＿ｂｉｔ＜６＞〜＜０＞については変換して求めた１つ上位のバイナリコードのビット＜７＞〜＜１＞と排他的論理和をとって、バイナリコードのビット＜６＞〜＜０＞に変換する。

また、コード変換回路６は、図７に示した状態＜ｃｌｋｉｎ＞では、ＥＸＯＲ回路６３の出力レベルに関わらず、１パルスの“１”信号を出力する。この信号は、演算カウンタ回路７において、カウント値に「１」を加算する処理で用いられる。詳細については後述する。

次に図８を参照して、図１に示す演算カウンタ回路７の構成例について説明する。図８に示す演算カウンタ回路７は、ビット数分（８ビット分）の１ビット演算カウンタ回路７０〜７７を備える。１ビット演算カウンタ回路７０〜７７は、同一構成である。１ビット演算カウンタ回路７０〜７７は、ｃｌｋｉｎ０端子、ｃｌｋｉｎ１端子、ｓｅｌｃｌｋ端子、ｓｔａｔｅ端子、及びｒｓｔ端子の各入力端子と、出力端子であるＯ端子を備える。

１ビット演算カウンタ回路７０のＯ端子は１ビット演算カウンタ回路７１のｃｌｋｉｎ０端子に接続されている。１ビット演算カウンタ回路７１のＯ端子は１ビット演算カウンタ回路７２のｃｌｋｉｎ０端子に接続されている。以後同様に、１ビット演算カウンタ回路７３〜７６の各Ｏ端子は１ビット演算カウンタ回路７４〜７７の各ｃｌｋｉｎ０端子にそれぞれ接続されている。１ビット演算カウンタ回路７０〜７７の各Ｏ端子から出力される各信号Ｏｂ＜０＞〜＜７＞が図１に示す演算カウンタ回路７の出力信号Ｏｂの各ビットである。１ビット演算カウンタ回路７０〜７７の各ｃｌｋｉｎ１端子はｄｃｌｋｉｎ端子に共通に接続されている。このｄｃｌｋｉｎ端子は、図６に示すコード変換回路６の出力端子であるＤＡＴＡＯＵＴ端子に接続される。１ビット演算カウンタ回路７０〜７７の各ｒｓｔ端子は演算カウンタ回路７のｒｓｔ端子に共通に接続されている。このｒｓｔ端子には図１に示す制御回路９０が生成及び出力した所定の制御信号が入力される。１ビット演算カウンタ回路７０〜７７の各ｓｅｌｃｌｋ端子には、図１に示す制御回路９０が生成及び出力した信号ｓｅｌｃｌｋ＜０＞〜＜７＞がそれぞれ入力される。１ビット演算カウンタ回路７０〜７７の各ｓｔａｔｅ端子には、図１に示す制御回路９０が生成及び出力した信号ｓｔａｔｅ＜０＞〜＜７＞がそれぞれ入力される。

図８に示す１ビット演算カウンタ回路７０〜７７は、次の機能を有する。すなわち、１ビット演算カウンタ回路７０〜７７は、（１）ｓｅｌｃｌｋ信号（信号ｓｅｌｃｌｋ＜０＞〜＜７＞）によりカウント動作を行うクロックをｃｌｋｉｎ０端子に入力された信号（第１の入力信号）とｃｌｋｉｎ１端子に入力された信号（第２の入力信号）のいずれかに切り替える機能と、（２）ｓｔａｔｅ信号（信号ｓｔａｔｅ＜０＞〜＜７＞）によって、クロックが入力された場合に、ｃｌｋｉｎ０端子に入力された信号（第１の入力信号）又はｃｌｋｉｎ１端子に入力された信号（第２の入力信号）に基づいてカウント動作を行うカウントモード＜ｃｏｕｎｔ＞と、カウント動作をせず信号を保持する行うステートモード＜ｓｔａｔｅ＞を切り替える機能をもつ。

次に、図９を参照して、図８に示す１ビット演算カウンタ回路７０〜７７の構成例について説明する。図９に示す１ビット演算カウンタ回路７０〜７７は、セレクタ７０１と、インバータ回路７０２及び７０３と、スイッチ７０４〜７０７と、インバータ回路７０８と、ＮＯＲ回路７０９と、インバータ回路７１０と、ＮＯＲ回路７１１と、セレクタ７１２とを備える。セレクタ７０１は、ｓｅｌｃｌｋ端子に“０”が入力された場合にｃｌｋｉｎ０端子に入力された信号を選択して出力し、ｓｅｌｃｌｋ端子に“１”が入力された場合にｃｌｋｉｎ１端子に入力された信号を選択して出力する。インバータ回路７０２は、セレクタ７０１の出力信号を入力し、反転してｘｃｋ信号を生成して、スイッチ７０５及びスイッチ７０６に対してオン又はオフの動作制御信号として供給する。インバータ回路７０３は、インバータ回路７０２の出力信号ｘｃｋを入力し、反転してｃｋ信号を生成して、スイッチ７０４及びスイッチ７０７に対してオン又はオフの動作制御信号として供給する。ｃｋ信号はセレクタ７０１が選択したｃｌｋｉｎ０端子又はｃｌｋｉｎ１端子に入力される信号と同じレベルの信号であり、ｘｃｋ信号はセレクタ７０１が選択したｃｌｋｉｎ０端子又はｃｌｋｉｎ１端子に入力される信号を反転したレベルの信号である。したがって、ｃｌｋｉｎ０及びｃｌｋｉｎ１に入力される信号の駆動能力によっては、インバータ回路７０３を省略して、セレクタ７０１の出力端子をそのままｃｋとしてもよい。

スイッチ７０４の開閉回路の一端はセレクタ７１２の出力端子に接続され，他端はインバータ回路７０８の入力端子とスイッチ７０５の開閉回路の一端に接続されている。スイッチ７０５の開閉回路の他端は、ＮＯＲ回路７０９の出力端子とスイッチ７０６の開閉回路の一端に接続されている。スイッチ７０６の開閉回路の他端は、インバータ回路７１０の入力端子とスイッチ７０７の開閉回路の一端に接続されている。インバータ回路７０８の出力端子はＮＯＲ回路７０９の一方の入力端子に接続されている。ＮＯＲ回路７０９の他方の入力端子は、ｒｓｔ端子とＮＯＲ回路７１１の一方の入力端子に接続されている。スイッチ７０７の開閉回路の他端は、ＮＯＲ回路７１１の出力端子とＯ端子とセレクタ７１２の一方の入力端子に接続されている。インバータ回路７１０の出力端子は、ＮＯＲ回路７１１の他方の入力端子とセレクタ７１２の他方の入力端子に接続されている。セレクタ７１２は、ｓｔａｔｅ端子に“０”が入力された場合にインバータ回路７１０の出力信号を選択して出力し、ｓｔａｔｅ端子に“１”が入力された場合にＮＯＲ回路７１１の出力信号を選択して出力する。

上記の構成において、図９に示す１ビット演算カウンタ回路７０〜７７は、ｃｋ信号が“１”の場合（ｘｃｋ信号が“０”の場合）、スイッチ７０４とスイッチ７０７をオンし、スイッチ７０５とスイッチ７０６をオフする。この場合、ＮＯＲ回路７０９は、セレクタ７１２の出力信号のレベルに出力信号のレベルを一致させる。一方、インバータ回路７１０とＮＯＲ回路７１１はｃｋ信号が“１”に変化する前の値を保持する。次に、ｃｋ信号が“１”から“０”に変化すると（ｘｃｋ信号が“０”から“１”に変化すると）、スイッチ７０４とスイッチ７０７がオフし、スイッチ７０５とスイッチ７０６がオンする。この場合、ＮＯＲ回路７０９は、ｃｋ信号が“０”に変化する前の値を保持する。一方、ＮＯＲ回路７１１は、ＮＯＲ回路７０９の出力信号のレベルに出力信号のレベルを一致させる。ここで、ＮＯＲ回路７１１の出力信号のレベルはＮＯＲ回路７０９の出力信号のレベルと同相であり、インバータ回路７１０の出力信号のレベルはＮＯＲ回路７０９の出力信号のレベルと逆相である。したがって、ｓｔａｔｅ端子が“１”でセレクタ７１２がＮＯＲ回路７１１の出力を選択した場合には、インバータ回路７０８に入力される信号のレベルは、ＮＯＲ回路７０９の信号のレベルと同一である。したがって、この場合、ｃｋ信号が“１”から“０”に変化したときに、ＮＯＲ回路７１１の出力信号のレベルは変化しない。一方、ｓｔａｔｅ端子が“０”でセレクタ７１２がインバータ回路７１０の出力を選択した場合には、インバータ回路７０８に入力される信号のレベルは、ＮＯＲ回路７０９の信号のレベルを反転したレベルである。したがって、この場合、ｃｋ信号が“１”から“０”に変化したときに、ＮＯＲ回路７１１の出力信号のレベルは反転する。

なお、ｒｓｔ端子に“１”が入力された場合、ＮＯＲ回路７０９の出力とＮＯＲ回路７１１の出力は“０”に初期化される。

次に、図１０を参照して、図９に示す１ビット演算カウンタ回路７０〜７７の動作について説明する。図１０は、ｓｅｌｃｌｋ端子、ｃｌｋｉｎ０端子、ｃｌｋｉｎ１端子、及びｓｔａｔｅ端子における信号の入力状態と、ｃｌｋｉｎ０端子又はｃｌｋｉｎ１端子からのクロック信号の入力前のＯ端子の出力状態との組み合わせ条件（入力条件とする）と、ｃｌｋｉｎ０端子又はｃｌｋｉｎ１端子からクロック信号を入力した後の動作結果として得られるＯ端子の出力状態との対応関係をまとめた図である。なお、ｃｌｋｉｎ０端子又はｃｌｋｉｎ１端子から入力するクロック信号（入力ｃｌｋ）は、“１”→“０”に変化する信号である。

図１０に示す入力条件は、入力ｃｌｋについて、入力ｃｌｋがｃｌｋｉｎ０端子から入力される場合と、入力ｃｌｋがｃｌｋｉｎ１端子から入力される場合との２通りに場合分けされている。「入力ｃｌｋ」の欄が「ｃｌｋｉｎ０」となっている場合がｃｌｋｉｎ０端子から入力ｃｌｋが入力されることを示す。入力ｃｌｋの欄が「ｃｌｋｉｎ１」となっている場合がｃｌｋｉｎ１端子から入力ｃｌｋが入力されることを示す。

また、「ｓｅｌｃｌｋ」の欄は、ｓｅｌｃｌｋ端子に入力されるｓｅｌｃｌｋ信号（信号ｓｅｌｃｌｋ＜０＞〜＜７＞）のレベルを示す。「ｓｅｌｃｌｋ」が「０」の場合はセレクタ７０１によってｃｌｉｋｉｎ０端子が選択される。また、「ｓｅｌｃｌｋ」が「１」の場合はセレクタ７０１によってｃｌｉｋｉｎ１端子が選択される。

また、「ｓｔａｔｅ」の欄は、ｓｔａｔｅ端子に入力されるｓｔａｔｅ信号（信号ｓｔａｔｅ＜０＞〜＜７＞）のレベルを示す。「ｓｔａｔｅ」が「０」の場合はセレクタ７１２がインバータ回路７１０の出力端子を選択する。このセレクタ７１２がインバータ回路７１０の出力端子を選択する場合が、上述した入力ｃｌｋ（クロック）が入力された場合にカウント動作を行うカウントモード＜ｃｏｕｎｔ＞に対応する。「ｓｅｌｃｌｋ」が「１」の場合はセレクタ７１２がＮＯＲ回路７１１の出力端子を選択する。このセレクタ７１２がＮＯＲ回路７１１の出力端子を選択する場合が、上述したカウント動作をせず信号を保持する行うステートモード＜ｓｔａｔｅ＞に対応する。

また、「Ｏ（入力前）」の欄は、クロック信号（入力ｃｌｋ）の入力前のＯ端子のレベルを示す。また、結果の「Ｏ（入力後）」の欄は、クロック信号（入力ｃｌｋ）の入力後のＯ端子のレベルを示す。

例えば、ｓｅｌｃｌｋ端子に入力されているｓｅｌｃｌｋ信号が“０”で、ｓｔａｔｅ端子に入力されているｓｔａｔｅ信号が“０”で、クロック信号（入力ｃｌｋ）が入力される前のＯ端子が“０”のとき、ｃｌｋｉｎ０端子にクロック信号（入力ｃｌｋ）が入力された場合、Ｏ端子は“１”に変化する。また、例えば、ｓｅｌｃｌｋ端子に入力されているｓｅｌｃｌｋ信号が“０”で、ｓｔａｔｅ端子に入力されているｓｔａｔｅ信号が“０”で、クロック信号（入力ｃｌｋ）が入力される前のＯ端子が“１”のとき、ｃｌｋｉｎ０端子にクロック信号（入力ｃｌｋ）が入力された場合、Ｏ端子は“０”に変化する。

一方、ｓｔａｔｅ端子に入力されているｓｔａｔｅ信号が“１”の場合又はｓｅｌｃｌｋ端子に入力されているｓｅｌｃｌｋ信号が“１”の場合には、ｃｌｋｉｎ０端子にクロック信号（入力ｃｌｋ）が入力されたときに、入力前後でＯ端子のレベルは変化しない。

また、例えば、ｓｅｌｃｌｋ端子に入力されているｓｅｌｃｌｋ信号が“１”で、ｓｔａｔｅ端子に入力されているｓｔａｔｅ信号が“０”で、クロック信号（入力ｃｌｋ）が入力される前のＯ端子が“０”のとき、ｃｌｋｉｎ１端子にクロック信号（入力ｃｌｋ）が入力された場合、Ｏ端子は“１”に変化する。また、例えば、ｓｅｌｃｌｋ端子に入力されているｓｅｌｃｌｋ信号が“１”で、ｓｔａｔｅ端子に入力されているｓｔａｔｅ信号が“０”で、クロック信号（入力ｃｌｋ）が入力される前のＯ端子が“１”のとき、ｃｌｋｉｎ１端子にクロック信号（入力ｃｌｋ）が入力された場合、Ｏ端子は“０”に変化する。

一方、ｓｔａｔｅ端子に入力されているｓｔａｔｅ信号が“１”の場合又はｓｅｌｃｌｋ端子に入力されているｓｅｌｃｌｋ信号が“０”の場合には、ｃｌｋｉｎ１端子にクロック信号（入力ｃｌｋ）が入力されたときに、入力前後でＯ端子のレベルは変化しない。

図１０では、クロック信号（入力ｃｌｋ）が入力された場合に、入力前後でＯ端子のレベルが変化するときの入力条件を、備考欄に「ｂｉｔ変化」が「有」として示している。また、クロック信号（入力ｃｌｋ）が入力された場合に、入力前後でＯ端子のレベルが変化しないときの入力条件を、備考欄に「ｂｉｔ変化」が「無」として示している。

また、備考欄に示す「桁上がり」の項目は次の動作の有無を示す。すなわち、図８に示すように接続された１ビット演算カウンタ回路７０〜７７において、連続する２つの１ビット演算カウンタ回路（例えば１ビット演算カウンタ回路７６と１ビット演算カウンタ回路７７とする）のうち、下位の１ビット演算カウンタ回路７６で発生したビット変化によって、上位の１ビット演算カウンタ回路７７でビット変化が発生する場合の設定状態を示す。図８に示すように、ｓｅｌｃｌｋ信号が“０”（＜ｃｌｋｉｎ０＞）でｓｔａｔｅ信号が“０”（＜ｃｏｕｎｔ＞）であり、ｃｌｋｉｎ０端子にクロック信号（入力ｃｌｋ）が入力されたときに、Ｏ端子が“１”（入力前）から“０”（入力後）に変化したとき桁上がりが発生する。また、ｓｅｌｃｌｋ信号が“１”（＜ｃｌｋｉｎ１＞）でｓｔａｔｅ信号が“０”（＜ｃｏｕｎｔ＞）であり、ｃｌｋｉｎ１端子にクロック信号（入力ｃｌｋ）が入力されたときに、Ｏ端子が“１”（入力前）から“０”（入力後）に変化したときにも桁上がりが発生する。例えば、１ビット演算カウンタ回路７７において、ｓｅｌｃｌｋ信号が“０”（＜ｃｌｋｉｎ０＞）で、ｓｔａｔｅ信号が“０”（＜ｃｏｕｎｔ＞）であり、１ビット演算カウンタ回路７６において、ｓｅｌｃｌｋ信号が“１”（＜ｃｌｋｉｎ１＞）で、ｓｔａｔｅ信号が“０”（＜ｃｏｕｎｔ＞）であり、ｃｌｋｉｎ１端子にクロック信号（入力ｃｌｋ）が入力されたとき、Ｏ端子が“１”（入力前）から“０”（入力後）に変化したときに桁上がりが発生する。あるいは、例えば、１ビット演算カウンタ回路７７において、ｓｅｌｃｌｋ信号が“０”（＜ｃｌｋｉｎ０＞）で、ｓｔａｔｅ信号が“０”（＜ｃｏｕｎｔ＞）であり、１ビット演算カウンタ回路７６において、ｓｅｌｃｌｋ信号が“０”（＜ｃｌｋｉｎ０＞）で、ｓｔａｔｅ信号が“０”（＜ｃｏｕｎｔ＞）であり、ｃｌｋｉｎ０端子にクロック信号（入力ｃｌｋ）が入力されたとき、Ｏ端子が“１”（入力前）から“０”（入力後）に変化したときに桁上がりが発生する。

次に、図１１Ａ〜図１１Ｗを参照して、本実施形態のＡ／Ｄ変換器２０のグレイコードからバイナリコードへの変換動作及びリセット信号と画素信号との演算動作（ＣＤＳ動作）について説明する。図１１Ａ〜図１１Ｗは、各部が入出力したり保持したりする信号の変化（“０”又は“１”で示す）と、セレクタまたはスイッチの動作の変化（回路図記号で示す）と、各回路の動作状態あるいはモードの変化（＜ ＞で囲んだ文字で示す）とを示している。なお以下の説明ではデータは４ビットとし、リセット信号としてグレイコードの“０１１０”＝“４”（１０進数）、画素信号としてグレイコードの“１０１１”＝“１３”（１０進数）がラッチされた時に差分結果として“９”（１０進数）を得る過程を説明する。また、ここでは参照電圧生成回路２の動作及び比較回路４の動作については説明を省略する。また、ラッチ回路５と演算カウンタ回路７の構成についても４ビット分の回路構成に簡略化して動作を説明する。

図１１Ａ〜図１１Ｗでは、ラッチ回路５が１ビットラッチ回路５０〜５３から構成されている。また、演算カウンタ回路７が１ビット演算カウンタ回路７０〜７３から構成されている。また、図１１Ａ〜図１１Ｗでは、１ビット演算カウンタ回路７０〜７３が有するセレクタ７０１を２つのスイッチを示す回路図記号で示している。なお、図１１Ａ〜図１１Ｗにおいて、図４〜図６及び図８〜図９に示した構成と対応する構成に同一の符号を付けている。

この動作例では、まず、Ａ／Ｄ変換器２０が、リセット信号のＡ／Ｄ変換を開始し、グレイコード生成回路３が出力するグレイコードＧｒ＿ｂｉｔが“０１１０”＝“４”（１０進数）となったタイミングで、比較回路４が出力信号を反転し、図１１Ａに示すように、ラッチ回路５の１ビットラッチ回路５０〜５３にグレイコードＧｒ＿ｂｉｔ＜０＞〜＜３＞の“０”、“１”、“１”、“０”がラッチされる。このとき、図１１Ｂに示すように、１ビットラッチ回路５０〜５３の動作状態は＜ｌａｔｃｈ＞であり、コード変換回路６の動作状態は＜ｒｅｓｅｔ＞である。また、１ビット演算カウンタ回路７０〜７３の入力ｃｌｋは＜ｃｌｋｉｎ０＞であり、動作モードは＜ｓｔａｔｅ＞である。なお、以下では、このような動作モードについて、１ビット演算カウンタ回路７０〜７３の入力ｃｌｋの選択状態と動作モードとを組み合わせて、＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードと記す。このときコード変換回路６のフィードバックループ回路６０１にはリセットした信号“０”が保持されている。

次に、コード変換動作を開始すると、図１１Ｃに示すように、まず１ビットラッチ回路５３の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５３が保持している“０”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“０”が入力された結果、コード変換回路６から“０”が出力される。このとき１ビット演算カウンタ回路７３が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７３に“０”が保持される。

次に、図１１Ｄに示すように、１ビットラッチ回路５３の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７３が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“０”が入力されて保持される。

次に、２回目のコード変換動作を開始すると、図１１Ｅに示すように、まず１ビットラッチ回路５２の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５２が保持している“１”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“０”が入力された結果、コード変換回路６から“１”が出力される。このとき１ビット演算カウンタ回路７２が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７２に“１”が保持される。

次に、図１１Ｆに示すように、１ビットラッチ回路５２の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７２が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“１”が入力されて保持される。

次に、３回目のコード変換動作を開始すると、図１１Ｇに示すように、まず１ビットラッチ回路５１の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５１が保持している“１”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“１”が入力された結果、コード変換回路６から“０”が出力される。このとき１ビット演算カウンタ回路７１が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７１に“０”が保持される。

次に、図１１Ｈに示すように、１ビットラッチ回路５１の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７１が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“０”が入力されて保持される。

次に、４回目のコード変換動作を開始すると、図１１Ｉに示すように、まず１ビットラッチ回路５０の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５０が保持している“０”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“０”が入力された結果、コード変換回路６から“０”が出力される。このとき１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７０に“０”が保持される。

次に、図１１Ｊに示すように、１ビットラッチ回路５０の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。また、コード変換回路６の動作状態が＜ｒｅｓｅｔ＞に設定され、フィードバックループ回路６０１に“０”が保持される。

以上の４回のコード変換動作によって、順次、１ビット演算カウンタ回路７３、７２、７１及び７０に“０”、“１”、“０”及び“０”が保持される。この結果、演算カウンタ回路７にバイナリコードの“４”（１０進数）に相当する“０１００”が保持される。

次に、図１１Ｋに示すように、１ビット演算カウンタ回路７０〜７３がすべて＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードに設定される。また、コード変換回路６の動作状態が＜ｃｌｋｉｎ＞に設定され、コード変換回路６が“１”を出力する。このとき、演算カウンタ回路７の全ビットが“０１００”から“１０１１”に反転される。すなわち、１ビット演算カウンタ回路７３が“１”を保持し、１ビット演算カウンタ回路７２が“０”を保持し、１ビット演算カウンタ回路７１が“１”を保持し、１ビット演算カウンタ回路７０が“１”を保持する。この処理は、演算カウンタ回路７が保持するバイナリコードＯｂ＜３＞〜＜０＞の２の補数を求める処理である。２の補数は、各ビットを反転して“１”を加えることで求めることができるが、ここでの各ビットの反転処理に加えて行う“１”を加える処理（図１１Ｖ）は後で実行される。

次に、Ａ／Ｄ変換器２０は、画素信号のＡ／Ｄ変換を開始し、グレイコード生成回路３が出力するグレイコードＧｒ＿ｂｉｔが“１０１１”＝“１３”（１０進数）となったタイミングで、比較回路４が出力信号を反転し、図１１Ｌに示すように、ラッチ回路５の１ビットラッチ回路５０〜５３にグレイコードＧｒ＿ｂｉｔ＜０＞〜＜３＞の“１”、“１”、“０”、“１”がラッチされる。このとき、図１１Ｍに示すように、１ビットラッチ回路５０〜５３の動作状態は＜ｌａｔｃｈ＞であり、コード変換回路６の動作状態は＜ｒｅｓｅｔ＞である。また、１ビット演算カウンタ回路７０〜７３は、＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードである。このときコード変換回路６のフィードバックループ回路６０１にはリセットした信号“０”が保持されている。

次に、画素信号のコード変換動作を開始すると、図１１Ｎに示すように、まず１ビットラッチ回路５３の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５３が保持している“１”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“０”が入力された結果、コード変換回路６から“１”が出力される。このとき１ビット演算カウンタ回路７３が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされる。１ビット演算カウンタ回路７３は、ｃｌｋｉｎ１端子から“１”が入力されると、入力前のＯ端子のレベルが“１”なので、入力後のＯ端子のレベルを“０”に反転させて保持する。

次に、図１１Ｏに示すように、１ビットラッチ回路５３の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７３が＜ｃｌｋｉｎ０＞＜ｃｏｕｎｔ＞モードに設定される。ここで、１ビット演算カウンタ回路７３は、１ビット演算カウンタ回路７２からの桁上がりを入力可能な状態（すなわち１ビット演算カウンタ回路７２の出力信号Ｏｂ＜２＞が“１”から“０”に変化した場合に１ビット演算カウンタ回路７３が保持する信号のレベルを反転させる状態）に設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“１”が入力されて保持される。

次に、２回目のコード変換動作を開始すると、図１１Ｐに示すように、まず１ビットラッチ回路５２の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５２が保持している“０”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“１”が入力された結果、コード変換回路６から“１”が出力される。このとき１ビット演算カウンタ回路７２が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７２は、入力前のＯ端子のレベルが“０”なので、入力後のＯ端子のレベルを“１”に反転させて保持する。この場合、１ビット演算カウンタ回路７２の出力信号Ｏｂ＜２＞の変化は“０”から“１”なので、桁上がりは発生しない。

次に、図１１Ｑに示すように、１ビットラッチ回路５２の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７２が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。ここで、１ビット演算カウンタ回路７２は、１ビット演算カウンタ回路７１からの桁上がりを入力可能な状態（すなわち１ビット演算カウンタ回路７１の出力信号Ｏｂ＜１＞が“１”から“０”に変化した場合に１ビット演算カウンタ回路７２が保持する信号のレベルを反転させる状態）に設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“１”が入力されて保持される。

次に、３回目のコード変換動作を開始すると、図１１Ｒに示すように、まず１ビットラッチ回路５１の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５１が保持している“１”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“１”が入力された結果、コード変換回路６から“０”が出力される。このとき１ビット演算カウンタ回路７１が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７１は、ｃｌｋｉｎ１端子の信号が“０”のまま変化しないので、保持している信号“１”をそのまま保持する。この場合、１ビット演算カウンタ回路７１の出力信号Ｏｂ＜１＞は“１”のまま変化しないので桁上がりは発生しない。

次に、図１１Ｓに示すように、１ビットラッチ回路５１の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７１が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。ここで、１ビット演算カウンタ回路７１は、１ビット演算カウンタ回路７０からの桁上がりを入力可能な状態（すなわち１ビット演算カウンタ回路７０の出力信号Ｏｂ＜０＞が“１”から“０”に変化した場合に１ビット演算カウンタ回路７１が保持する信号のレベルを反転させる状態）に設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“０”が入力されて保持される。

次に、４回目のコード変換動作を開始すると、図１１Ｔに示すように、まず１ビットラッチ回路５０の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５０が保持している“１”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“０”が入力された結果、コード変換回路６から“１”が出力される。このとき１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７０は、入力前のＯ端子のレベルが“１”なので、入力後のＯ端子のレベルを“０”に反転させて保持する。この場合、１ビット演算カウンタ回路７０の出力信号Ｏｂ＜０＞の変化は“１”から“０”なので、桁上がりが発生する。すなわち、信号Ｏｂ＜０＞の“１”から“０”への変化を受けて、１ビット演算カウンタ回路７１は、入力前のＯ端子のレベルが“１”なので、入力後のＯ端子のレベルを“０”に反転させて保持する。すなわち、１ビット演算カウンタ回路７１の出力信号Ｏｂ＜１＞が“１”から“０”へ変化する。ここで、１ビット演算カウンタ回路７１の出力信号Ｏｂ＜１＞の“１”から“０”への変化を受けて、１ビット演算カウンタ回路７２は、入力前のＯ端子のレベルが“１”なので、入力後のＯ端子のレベルを“０”に反転させて保持する。すなわち、１ビット演算カウンタ回路７２の出力信号Ｏｂ＜２＞が“１”から“０”へ変化する。ここで、１ビット演算カウンタ回路７２の出力信号Ｏｂ＜２＞の“１”から“０”への変化を受けて、１ビット演算カウンタ回路７３は、入力前のＯ端子のレベルが“０”なので、入力後のＯ端子のレベルを“１”に反転させて保持する。

次に、図１１Ｕに示すように、１ビットラッチ回路５０の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。また、コード変換回路６の動作状態が＜ｒｅｓｅｔ＞に設定され、フィードバックループ回路６０１に“０”が保持される。

次に、図１１Ｖに示すように、コード変換回路６の動作状態が＜ｃｌｋｉｎ＞に設定され、コード変換回路６が“１”を出力する。また、１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードに設定される。この場合、１ビット演算カウンタ回路７０は、入力前のＯ端子のレベルが“０”なので、入力後のＯ端子のレベルを“１”に反転させて保持する。この結果、バイナリコードＯｂ＜３＞〜＜０＞は“１００１”＝“９”（１０進数）となる。また、図１１Ｗに示すように、１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。

以上のように、図１１Ａ〜図１１Ｗを参照して説明した動作によって、Ａ／Ｄ変換回路２０は、グレイコードの“０１１０”＝“４”（１０進数）レベルのアナログのリセット信号と、グレイコードの“１０１１”＝“１３”（１０進数）レベルのアナログの画素信号を入力し、差分結果として“１００１”＝“９”（１０進数）のデジタル信号を得ることができる。

なお、図１１Ｖに示した過程は、ただ単に演算後にオフセットの“１”を足しているだけなので必ずしも必要ではない。

次に、図１２Ａ〜図１２Ｊを参照して、本実施形態のＡ／Ｄ変換器２０のグレイコードからバイナリコードへの変換動作及び画素信号と画素信号との演算動作（加算動作）について、図１１Ａ等に示す４ビット分の構成を用いて説明する。すなわち以下の説明ではデータは４ビットとする。また、第一の画素信号としてグレイコードの“０１１０”＝“４”（１０進数）、第二の画素信号としてグレイコードの“０１０１”＝“６”（１０進数）がラッチされた時に加算結果として“１０”（１０進数）を得る過程を説明する。また、ここでは参照電圧生成回路２の動作及び比較回路４の動作については説明を省略する。図１２Ａ〜図１２Ｊは、図１１Ａ〜図１１Ｗと同様、各部が入出力したり保持したりする信号の変化（“０”又は“１”で示す）と、セレクタまたはスイッチの動作の変化（回路図記号で示す）と、各回路の動作状態あるいはモードの変化（＜ ＞で囲んだ文字で示す）とを示している。

この動作例において、グレイコードの“０１１０”＝“４”（１０進数）のレベルのアナログの第一の画素信号をＡ／Ｄ変換して得たグレイコードを、バイナリコードに変換して、１ビット演算カウンタ回路７０〜７３に保持するまでの過程は、図１１Ａ〜図１１Ｊに示すＣＤＳ動作の場合と同一である。ただし、この動作例では、リセット信号ではなく、第一の画素信号を変換処理対象とする。この動作例においても、図１１Ａ〜図１１Ｊを参照した説明した各過程と同様にして、１ビット演算カウンタ回路７３、７２、７１及び７０に“０”、“１”、“０”及び“０”が保持される。すなわち、演算カウンタ回路７にバイナリコードの“４”（１０進数）に相当する“０１００”が保持される。

次に、Ａ／Ｄ変換器２０は、第二の画素信号のＡ／Ｄ変換を開始し、グレイコード生成回路３が出力するグレイコードＧｒ＿ｂｉｔが“０１０１”＝“６”（（１０進数）となったタイミングで、比較回路４が出力信号を反転し、図１２Ａに示すように、ラッチ回路５の１ビットラッチ回路５０〜５３にグレイコードＧｒ＿ｂｉｔ＜０＞〜＜３＞の“１”、“０”、“１”、“０”がラッチされる。このとき、図１２Ｂに示すように、１ビットラッチ回路５０〜５３の動作状態は＜ｌａｔｃｈ＞であり、コード変換回路６の動作状態は＜ｒｅｓｅｔ＞である。また、１ビット演算カウンタ回路７０〜７３は、＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードである。このときコード変換回路６のフィードバックループ回路６０１にはリセットした信号“０”が保持されている。

次に、第二の画素信号のコード変換動作を開始すると、図１２Ｃに示すように、まず１ビットラッチ回路５３の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５３が保持している“０”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“０”が入力された結果、コード変換回路６から“０”が出力される。このとき１ビット演算カウンタ回路７３が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされる。１ビット演算カウンタ回路７３は、ｃｌｋｉｎ１端子の信号が“０”のまま変化しないので、保持している信号“０”をそのまま保持する。

次に、図１２Ｄに示すように、１ビットラッチ回路５３の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７３が＜ｃｌｋｉｎ０＞＜ｃｏｕｎｔ＞モードに設定される。ここで、１ビット演算カウンタ回路７３は、１ビット演算カウンタ回路７２からの桁上がりを入力可能な状態（すなわち１ビット演算カウンタ回路７２の出力信号Ｏｂ＜２＞が“１”から“０”に変化した場合に１ビット演算カウンタ回路７３が保持する信号のレベルを反転させる状態）に設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“０”が入力されて保持される。

次に、２回目のコード変換動作を開始すると、図１２Ｅに示すように、まず１ビットラッチ回路５２の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５２が保持している“１”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“０”が入力された結果、コード変換回路６から“１”が出力される。このとき１ビット演算カウンタ回路７２が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７２は、入力前のＯ端子のレベルが“１”なので、入力後のＯ端子のレベルを“０”に反転させて保持する。この場合、１ビット演算カウンタ回路７２の出力信号Ｏｂ＜２＞の変化は“１”から“０”なので、桁上がりが発生する。したがって、１ビット演算カウンタ回路７３は、入力前のＯ端子のレベルが“０”なので、入力後のＯ端子のレベルを“１”に反転させて保持する。

次に、図１２Ｆに示すように、１ビットラッチ回路５２の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７２が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。ここで、１ビット演算カウンタ回路７２は、１ビット演算カウンタ回路７１からの桁上がりを入力可能な状態（すなわち１ビット演算カウンタ回路７１の出力信号Ｏｂ＜１＞が“１”から“０”に変化した場合に１ビット演算カウンタ回路７２が保持する信号のレベルを反転させる状態）に設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“１”が入力されて保持される。

次に、３回目のコード変換動作を開始すると、図１２Ｇに示すように、まず１ビットラッチ回路５１の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５１が保持している“０”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“１”が入力された結果、コード変換回路６から“１”が出力される。このとき１ビット演算カウンタ回路７１が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７１は、入力前のＯ端子のレベルが“０”なので、入力後のＯ端子のレベルを“１”に反転させて保持する。この場合、１ビット演算カウンタ回路７１の出力信号Ｏｂ＜１＞の変化は“０”から“１”なので、桁上がりは発生しない。

次に、図１２Ｈに示すように、１ビットラッチ回路５１の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７１が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。ここで、１ビット演算カウンタ回路７１は、１ビット演算カウンタ回路７０からの桁上がりを入力可能な状態（すなわち１ビット演算カウンタ回路７０の出力信号Ｏｂ＜０＞が“１”から“０”に変化した場合に１ビット演算カウンタ回路７１が保持する信号のレベルを反転させる状態）に設定される。また、コード変換回路６の動作状態が＜ｌａｔｃｈ＞に設定され、フィードバックループ回路６０１に“１”が入力されて保持される。

次に、４回目のコード変換動作を開始すると、図１２Ｉに示すように、まず１ビットラッチ回路５０の動作状態が＜ｓｅｌ＞に設定される。また、コード変換回路６の動作状態が＜ｉｎｐｕｔ＞に設定される。この結果、１ビットラッチ回路５０が保持している“１”がコード変換回路６のＥＸＯＲ回路６３に入力される。また、ＥＸＯＲ回路６３にフィードバックループ回路６０１の“１”が入力された結果、コード変換回路６から“０”が出力される。このとき１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ１＞＜ｃｏｕｎｔ＞モードとされ、１ビット演算カウンタ回路７０は、ｃｌｋｉｎ１端子の信号が“０”のまま変化しないので、保持している信号“０”をそのまま保持する。

次に、図１２Ｊに示すように、１ビットラッチ回路５０の動作状態が＜ｌａｔｃｈ＞に設定される。また、１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。また、コード変換回路６の動作状態が＜ｒｅｓｅｔ＞に設定され、フィードバックループ回路６０１に“０”が保持される。この結果、バイナリコードＯｂ＜３＞〜＜０＞は“１０１０”＝“１０”（１０進数）となる。また、図１１Ｗに示すように、１ビット演算カウンタ回路７０が＜ｃｌｋｉｎ０＞＜ｓｔａｔｅ＞モードに設定される。

以上のように、図１１Ａ〜図１１Ｊ及び図１２Ａ〜図１２Ｊを参照して説明した動作によって、Ａ／Ｄ変換回路２０は、グレイコードの“０１１０”＝“４”（１０進数）レベルのアナログの第一の画素信号と、グレイコードの“０１０１”＝“６”（１０進数）レベルのアナログの第二の画素信号を入力し、加算結果として“１０１０”＝“１０”（１０進数）のデジタル信号を得ることができる。

なお、この動作例においては、上述したＣＤＳ動作と、グレイコードからバイナリコードへの変換動作については全く同じである。加算動作させる際にはＣＤＳ（減算）動作をさせる際に図１１Ｋで強制的にクロックを入れて全ビットを反転させる動作を行わないだけである。

以上のように、本実施形態では、Ａ／Ｄ変換器２０が、ラッチ回路５に保持されたグレイコードのカウント値をシリアルにバイナリコードに変換するコード変換回路６と、コード変換回路６から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算カウンタ回路７（演算処理回路）とを備える。したがって、本実施形態によれば、Ａ／Ｄ変換の際に、簡易な構成で、２以上のアナログ信号に基づく演算処理結果をデジタル信号として出力することができる。

また、本実施形態によれば、グレイコードを用いたＡ／Ｄ変換器２０において、カラム内でＡ／Ｄ変換結果同士のＣＤＳ動作や加算などの演算動作が可能になる。そのため、必要な演算結果のみを読み出せばよいので、カラム列１列当りでの読み出し動作にかかる時間を削減することが出来、特許文献１を参照して示した課題であるフレームレートの低下の課題を解決することが可能となる。

また、本実施形態によれば、先述した課題の解決だけでなく、以下に示す機能を実現できる。

（１）加算及び減算機能の実現：上記説明した通り一回のＡ／Ｄ変換毎に加算動作及び減算動作を選択し何回でも行うことが出来る。例えば二つの画素のＣＤＳ結果を加算することも可能である。またコード変換回路６の先から他の列の演算カウンタに接続するようにすれば他の列の画素との演算結果を得ることも容易に出来る。

（２）デジタルゲイン機能：上記説明ではラッチ回路５から演算カウンタ回路７へは、ビット＜０＞同士等、同一のビットを対応させて変換したコードを送ったが、例えばラッチ回路５のビット＜０＞の変換コードを演算カウンタ回路７のビット＜１＞にシフトして送れば２倍のゲインをかけたのと同等になる。同様に１／４、１２Ｂ、４、…のゲインをかけることが容易にできる。

次に、図１３〜図１５を参照して、本発明に係る他の実施形態について説明する。図１３は、本発明の他の実施形態に係るＡ／Ｄ変換器２０ａの構成例を示すブロック図である。図１３に示すＡ／Ｄ変換器２０ａは、図１に示すＡ／Ｄ変換器２０と比較して、図１に示す比較回路４とラッチ回路５に対応する比較回路４ａとラッチ回路５ａの内部構成が一部異なる点と、比較回路４ａとラッチ回路５ａとの間にラッチ制御回路８を新たに設けた点が異なる。ラッチ制御回路８は、比較回路４ａが出力する信号ＬＡＴＣＨを入力し、信号ＬＡＴＣＨのレベルが変化した場合に所定の期間だけ所定のレベルとなる信号Ｈｏｌｄ＿Ｌを生成して出力する。比較回路４ａは、比較回路４と入力端子の符号が異なる。また、ラッチ回路５ａは、信号Ｈｏｌｄ＿Ｌのレベルが変化したときにグレイコードＧｒ＿ｂｉｔをラッチし、所定の制御信号に基づいてシリアルに出力する点はラッチ回路５と同一である。ただし、ラッチ回路５ａは、信号Ｈｏｌｄ＿Ｌのレベルが変化した後、そのレベルが継続している期間にのみ通常の動作が可能となり、そのレベルがさらに変化した場合に消費電力を低減する動作状態となるよう各部の動作を停止するための回路を備えている点が異なる。各部の動作を停止するための回路は、例えば、各回路に供給される電源を遮断する回路である。

図１４は、図１３に示すラッチ制御回路８の構成例を示す。図１４に示すラッチ制御回路８は、７個のバッファ回路８１〜８７と、一方の入力が負論理入力であるＡＮＤ回路８８（論理積回路）とを備える。バッファ回路８１は、入力端子を比較回路４ａの出力端子に接続し、出力端子をバッファ回路８２の入力端子とバッファ回路８３の入力端子に接続する。バッファ回路８２は、出力端子をＡＮＤ回路８８の一方の入力端子に接続する。バッファ回路８３は、出力端子をバッファ回路８４の入力端子に接続する。バッファ回路８４からバッファ回路８７は直列接続され、バッファ回路８７の出力端子がＡＮＤ回路８８の負論理入力端子に接続されている。

図１５は、図１４に示す比較回路４ａの入力電圧Ｖｉｎ１及びＶｉｎ２と、ラッチ制御回路８内のバッファ回路８１の出力ＣＯ＿０、バッファ回路８７の出力ＣＯ＿１、バッファ回路８２の出力ＣＯ＿２及び出力信号Ｈｏｌｄ＿Ｌのレベルの変化を示すタイミングチャートである。時刻ｔ０で電圧Ｖｉｎ２が変化を開始し、時刻ｔ１で電圧Ｖｉｎ１が電圧Ｖｉｎ２を超えて比較回路４ａの出力信号が反転した場合、一定時間後の時刻ｔ２で出力ＣＯ＿０が反転する。さらに、一定時間後の時刻ｔ３で出力ＣＯ＿２が反転し、出力信号Ｈｏｌｄ＿Ｌが反転する。さらに、一定時間後の時刻ｔ４で出力ＣＯ＿１が反転し、出力信号Ｈｏｌｄ＿Ｌが再度、反転する。時刻ｔ０から時刻ｔ４までの期間Ｔ１を第１のインターバルとし、時刻ｔ０から時刻ｔ３までの期間Ｔ２を第２のインターバルとすると、第１のインターバル期間Ｔ１と第２のインターバル期間Ｔ２の差分の期間Ｔ４が、ラッチ回路５ａの動作期間となる。また、時刻ｔ０から時刻ｔ３までの期間Ｔ３は、ラッチ回路５ａの停止期間となる。

本実施形態では、ラッチ制御回路８が、比較回路４ａの出力信号ＬＡＴＣＨを受けて一定期間Ｔ４の幅を持つパルス信号Ｈｏｌｄ＿Ｌを生成する。ラッチ回路５ａは、そのパルス信号Ｈｏｌｄ＿Ｌが入力されている期間のみラッチ回路５ａ内の各部を動作させる。このような動作をさせることにより、ラッチ回路５ａがグレイコードをラッチする動作をごく短時間に制御することが出来、ラッチ動作に伴う消費電流を大幅に低減することが可能となる。例えば本来のＡ／Ｄ変換期間が１００μｓである場合、パルス幅を１μｓに設定すればラッチ動作にかかる消費電流を１／１００程度にすることが出来る。

次に、図１６を参照して本発明に係る他の実施形態について説明する。図１６は、本発明の他の実施形態に係る撮像装置１００７の構成を示している。撮像装置１００７は、撮像機能を有する電子機器であればよい。例えば、撮像装置１００７は、デジタルカメラと、デジタルビデオカメラと、監視カメラと、内視鏡と、顕微鏡とのいずれか１つである。図１６に示すように、撮像装置１００７は、固体撮像装置１００１と、レンズユニット部１００２と、画像信号処理装置１００３と、記録装置１００４と、カメラ制御装置１００５と、表示装置１００６とを有する。

固体撮像装置１００１は、図２に示す実施形態の固体撮像装置１００である。レンズユニット部１００２は、ズームレンズとフォーカスレンズとを有する。レンズユニット部１００２は、被写体からの光に基づく被写体像を固体撮像装置１００１の受光面に形成する。レンズユニット部１００２を介して取り込まれた光は固体撮像装置１００１の受光面に結像される。固体撮像装置１００１は、受光面に結像された被写体像を撮像信号に変換し、その撮像信号を出力する。

画像信号処理装置１００３は、固体撮像装置１００１から出力された撮像信号に対して、予め定められた処理を行う。画像信号処理装置１００３によって行われる処理は、画像データへの変換、画像データの各種の補正、及び画像データの圧縮などである。

記録装置１００４は、画像データの記録または読み出しを行うための半導体メモリなどを有する。記録装置１００４は、撮像装置１００７に対して着脱可能である。表示装置１００６は、画像信号処理装置１００３によって処理された画像データ、または記録装置１００４から読み出された画像データに基づく画像を表示する。

カメラ制御装置１００５は、撮像装置１００７全体の制御を行う。カメラ制御装置１００５の動作は、撮像装置１００７に内蔵されたＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納されているプログラムに規定されている。カメラ制御装置１００５は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。

以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態及びその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、及びその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

上記各態様のＡ／Ｄ変換器、固体撮像装置、固体撮像装置の駆動方法及び電子機器によれば、少なくとも、Ａ／Ｄ変換の際に、簡易な構成で、２以上のアナログ信号に基づく演算処理結果をデジタル信号として出力することができる。

１ 画素
２ 参照電圧生成回路
３ グレイコード生成回路
４ 比較回路
５ ラッチ回路
６ コード変換回路
７ 演算カウンタ回路（演算処理回路）
８ ラッチ制御回路（パルス信号生成回路）
１０ 画素アレイ
２０、２０ａ、２０−２〜２０−ｎ Ａ／Ｄ変換器
６３ ＥＸＯＲ回路（論理演算回路）
９０ 制御回路
９０ａ 駆動制御回路
１００、１００１ 固体撮像装置
２００ 垂直走査回路
３００ 水平走査回路
６０１ フィードバックループ回路（フィードバック回路）
６０２ ロジック回路（選択回路）
７０１ セレクタ（信号切替回路）
７０２ セレクタ（動作切替回路）
１００７ 撮像装置（電子機器）

Claims (13)

1. 時間とともに電圧値が変化するランプ波形の参照電圧を生成する参照電圧生成回路と、
   前記参照電圧生成回路と同じ基準クロックに基づいてグレイコードを出力するグレイコード生成回路と、
   前記参照電圧と入力電圧とを比較する比較回路と、
   前記比較回路の出力信号に基づいて前記グレイコードのカウント値を保持するラッチ回路と、
   前記ラッチ回路に保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換回路と、
   前記コード変換回路から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理回路と、
   を備える
   Ａ／Ｄ変換器。
2. 前記コード変換回路は、２つの入力端子から入力される信号の論理演算を行う論理演算回路と、
   前記論理演算回路の出力端子と前記論理演算回路の一方の入力端子との間に接続されたフィードバック回路と、を備え、
   前記論理演算回路の他方の入力端子に前記ラッチ回路が接続されている
   請求項１に記載のＡ／Ｄ変換器。
3. 前記論理演算回路が、排他的論理和を演算する回路である
   請求項２に記載のＡ／Ｄ変換器。
4. 前記コード変換回路は、前記コード変換回路の出力として、前記論理演算回路の演算結果を出力又は前記論理演算回路の演算結果にかかわらずクロック信号を出力、のいずれかを選択する選択回路を備える
   請求項２又は３に記載のＡ／Ｄ変換器。
5. 前記演算処理回路は、
   第１の入力信号と第２の入力信号とを切り替える信号切替回路と、
   前記第１の入力信号又は第２の入力信号に基づいてカウント動作を行う第１の動作状態と前記カウント動作を行わずに信号を保持する第２の動作状態との切り替えを行う動作切替回路と、
   を備える請求項１に記載のＡ／Ｄ変換器。
6. 前記比較回路の出力信号に基づいてパルス信号を生成するパルス信号生成回路を備え、
   前記ラッチ回路は前記パルス信号に対応した期間だけ動作を行う
   請求項１に記載のＡ／Ｄ変換器。
7. 光電変換を行う複数の画素が行列状に配置された画素アレイと、
   前記画素の１列又は複数列毎に設けられ、前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、を備え、
   前記Ａ／Ｄ変換器は、
   列外に設けられた参照電圧生成回路から入力されるランプ波形の参照電圧と、前記画素からの画素信号に対応する入力電圧とを比較する比較回路と、
   前記比較回路からの出力信号に基づいて、列外に設けられたグレイコード生成回路から入力されるグレイコードのカウント値を保持するラッチ回路と、
   前記ラッチ回路に保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換回路と、
   前記コード変換回路から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理回路と、
   を備える
   固体撮像装置。
8. 前記コード変換回路は、２つの入力端子から入力される信号の論理演算を行う論理演算回路と、
   前記論理演算回路の出力端子と前記論理演算回路の一方の入力端子との間に接続されたフィードバック回路と、を備え、
   前記論理演算回路の他方の入力端子に前記ラッチ回路が接続されている
   請求項７に記載の固体撮像装置。
9. 前記コード変換回路は、前記コード変換回路の出力として、前記論理演算回路の演算結果を出力又は前記論理演算回路の演算結果にかかわらずクロック信号を出力、のいずれかを選択する選択回路を備える
   請求項８に記載の固体撮像装置。
10. 前記演算処理回路は、
    第１の入力信号と第２の入力信号とを切り替える信号切替回路と、
    前記第１の入力信号又は第２の入力信号に基づいてカウント動作を行う第１の動作状態と前記カウント動作を行わずに信号を保持する第２の動作状態との切り替えを行う動作切替回路と、
    を備える請求項７に記載の固体撮像装置。
11. 前記比較回路の出力信号に基づいてパルス信号を生成するパルス信号生成回路を備え、
    前記ラッチ回路は前記パルス信号に対応した期間だけ動作を行う
    請求項７に記載の固体撮像装置。
12. 光電変換を行う複数の画素が行列状に配置された画素アレイと、
    前記画素の１列又は複数列毎に設けられ、前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、を備える固体撮像装置の駆動方法であって、
    前記Ａ／Ｄ変換器が、
    列外から入力されるランプ波形の参照電圧と、前記画素からの画素信号に対応する入力電圧とを比較する比較ステップと、
    前記比較結果に基づいて、列外から入力されるグレイコードのカウント値を保持する記憶保持ステップと、
    前記保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換ステップと、
    前記バイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理ステップと、
    を備える
    固体撮像装置の駆動方法。
13. 光電変換を行う複数の画素が行列状に配置された画素アレイと、
    前記画素の１列又は複数列毎に設けられ、前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、を備え、
    前記Ａ／Ｄ変換器は、
    列外に設けられた参照電圧生成回路から入力されるランプ波形の参照電圧と、前記画素からの画素信号に対応する入力電圧とを比較する比較回路と、
    前記比較回路からの出力信号に基づいて、列外に設けられたグレイコード生成回路から入力されるグレイコードのカウント値を保持するラッチ回路と、
    前記ラッチ回路に保持された前記グレイコードのカウント値をシリアルにバイナリコードに変換するコード変換回路と、
    前記コード変換回路から出力されたバイナリコードのカウント値を記憶すると共に、その記憶されたバイナリコードのカウント値と、次に入力されるバイナリコードのカウント値とに基づいて演算処理を行う演算処理回路と、を備える固体撮像装置
    を備える電子機器。

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