WO2020121516A1

WO2020121516A1 - Ａｄ変換装置、撮像装置、内視鏡システム、およびａｄ変換方法

Info

Publication number: WO2020121516A1
Application number: PCT/JP2018/046092
Authority: WO
Inventors: 義雄萩原
Original assignee: オリンパス株式会社
Priority date: 2018-12-14
Filing date: 2018-12-14
Publication date: 2020-06-18
Also published as: US11843891B2; JP7198835B2; JPWO2020121516A1; US20210211600A1

Abstract

ＡＤ変換装置は、比較回路、上位ＤＡ変換回路、レベルシフト回路、下位ＤＡ変換回路、および補正装置を有する。前記比較回路は、第１の端子および第２の端子を有する。前記比較回路は、前記第１の端子に入力された信号の第１の電圧レベルと前記第２の端子に入力された信号の第２の電圧レベルとを比較する。前記上位ＤＡ変換回路は、前記第２の端子に電気的に接続された複数の容量素子を有する。前記複数の容量素子の容量値は２進数で重み付けされている。前記レベルシフト回路は、前記第２の端子に電気的に接続された１つ以上の容量素子を有する。前記下位ＤＡ変換回路は、前記第２の端子に電気的に接続された複数の容量素子を有する。

Description

ＡＤ変換装置、撮像装置、内視鏡システム、およびＡＤ変換方法

　本発明は、ＡＤ変換装置、撮像装置、内視鏡システム、およびＡＤ変換方法に関する。

　外部から入力される電磁波（光および放射線など）に対して感応性を有するセンサーが配置された物理量検知半導体装置が様々な分野で使われている。物理量はセンサーによって電気信号に変換される。例えば、撮像装置におけるセンサーは画素である。一般的に、基準レベルおよび信号レベルの各電気信号がセンサーから読み出される。例えば、撮像装置における基準レベルはリセットレベルである。特に、映像機器の分野において、物理量として、光を検知するＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型あるいはＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｃｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置が使われている。光は、電磁波の一例である。ＭＯＳ型の撮像装置として、ＡＰＳ（Ａｃｔｉｖｅ　Ｐｉｘｅｌ　Ｓｅｎｓｏｒ）構成を持つ画素を備えた（Ｃ）ＭＯＳ型撮像装置がある。ＡＰＳ構成を持つ画素は、光電変換部で生成された信号電荷に基づく画素信号を増幅し、かつ増幅された画素信号を出力する。

　撮像装置を使用する内視鏡システムにおいて、スコープの小型化のためには撮像装置の小型化が重要である。このため、一般的にＣＣＤ型撮像装置が使用されていた。しかし、ＣＣＤ型撮像装置の出力はアナログであるため、スコープが長くなり、かつノイズの重畳による画質の劣化が問題であった。近年、これを解決するために、ＡＤ変換回路を内蔵したデジタル出力のＣＭＯＳ型撮像装置が使用されるようになった。

　例えば、非特許文献１には、２種類のＡＤ変換方法を使用してＡＤ変換を実行するＡＤ変換回路が開示されている。上位のデジタルデータは、逐次比較型ＡＤ変換によって生成される。下位のデジタルデータは、デジタルランプ信号を使用するＡＤ変換によって生成される。

Ｃｈｕｎ－Ｃｈｅｎｇ　Ｌｉｕ，Ｍｕ－Ｃｈｅｎ　Ｈｕａｎｇ，Ｙｕ－Ｈｓｕａｎ　Ｔｕ，"Ａ　１２　ｂｉｔ　１００ＭＳ／ｓ　ＳＡＲ－Ａｓｓｉｓｔｅｄ　Ｄｉｇｉｔａｌ－Ｓｌｏｐｅ　ＡＤＣ，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，ｐｐ．２９４１－２９５０，Ｖｏｌ．５１，Ｎｏ．１２，Ｄｅｃ．　２０１６．

　デジタルランプ信号の電圧レベルは、時間の経過に応じて増加または減少する。デジタルランプ信号を使用するＡＤ変換では、デジタルランプ信号の電圧レベルが所定の条件を満たしたタイミングで、デジタル信号が保持される。そのデジタル信号は、そのタイミングに関連付けられた値を有する。実際には、回路遅延等に基づくレイテンシーが発生するため、デジタルランプ信号の電圧レベルが所定の条件を満たしたタイミングと、デジタルランプ信号が保持されるタイミングとは異なる。従来技術のＡＤ変換回路において、レイテンシーに基づくデジタルデータの誤差を低減するための方法は提供されていない。

　本発明は、デジタルデータの精度を向上させることができるＡＤ変換装置、撮像装置、内視鏡システム、およびＡＤ変換方法を提供することを目的とする。

　本発明の第１の態様によれば、ＡＤ変換装置は、第１の信号の電圧レベルと第２の信号の電圧レベルとの差分に基づいてデジタルデータを生成する。前記ＡＤ変換装置は、比較回路、上位ＤＡ変換回路、レベルシフト回路、下位ＤＡ変換回路、および補正装置を有する。前記比較回路は、第１の端子および第２の端子を有する。前記比較回路は、前記第１の端子に入力された信号の第１の電圧レベルと前記第２の端子に入力された信号の第２の電圧レベルとを比較する。前記上位ＤＡ変換回路は、前記第２の端子に電気的に接続された複数の容量素子を有する。前記複数の容量素子の容量値は２進数で重み付けされている。前記レベルシフト回路は、前記第２の端子に電気的に接続された１つ以上の容量素子を有する。前記下位ＤＡ変換回路は、前記第２の端子に電気的に接続された複数の容量素子を有する。前記第１の信号が前記第１の端子に入力され、かつ前記第２の信号が前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記比較回路は、逐次比較動作を実行する。前記逐次比較動作が実行された後、前記レベルシフト回路は、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを第１のレベルにシフトさせることにより第１のレベルシフトを実行する。前記第１のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持される。前記比較回路は、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第１の比較動作を実行する。第３の信号が前記第１の端子に入力され、かつ前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記レベルシフト回路は、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを第２のレベルにシフトさせることにより第２のレベルシフトを実行する。前記第２のレベルシフトが実行された後、前記デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持される。前記比較回路は、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第２の比較動作を実行する。前記第２の比較動作が実行された後、前記レベルシフト回路は、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを、前記第２のレベルと異なる第３のレベルにシフトさせることにより第３のレベルシフトを実行する。前記第３のレベルシフトが実行された後、前記デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持される。前記比較回路は、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第３の比較動作を実行する。前記補正装置は、第２のデジタルデータおよび第３のデジタルデータに基づいて、第１のデジタルデータを補正する。前記第１のデジタルデータは前記第１の比較動作により生成される。前記第２のデジタルデータは前記第２の比較動作により生成される。前記第３のデジタルデータは前記第３の比較動作により生成される。

　本発明の第２の態様によれば、第１の態様において、前記レベルシフト回路の前記１つ以上の容量素子は、第１の容量素子および第２の容量素子を含んでもよい。前記レベルシフト回路は、前記第１の容量素子の電圧レベルを変化させることにより前記第２のレベルシフトを実行してもよい。前記レベルシフト回路は、前記第２の容量素子の電圧レベルを変化させることにより前記第３のレベルシフトを実行してもよい。

　本発明の第３の態様によれば、第２の態様において、前記逐次比較動作が実行されたとき、前記デジタルデータに含まれる上位データが生成されてもよい。前記上位データは、複数ビットのデータを含んでもよい。前記第１の比較動作が実行されたとき、前記デジタルデータに含まれる下位データが生成されてもよい。前記下位データは、複数ビットのデータを含んでもよい。前記第２の容量素子の容量値は、前記上位ＤＡ変換回路の前記複数の容量素子に含まれる第３の容量素子の容量値と略同じであってもよい。前記第３の容量素子は、前記上位データの最下位ビットのデータを生成するために使用されてもよい。

　本発明の第４の態様によれば、第２の態様において、前記逐次比較動作が実行されたとき、前記デジタルデータに含まれる上位データが生成されてもよい。前記上位データは、複数ビットのデータを含んでもよい。前記第１の比較動作が実行されたとき、前記デジタルデータに含まれる下位データが生成されてもよい。前記下位データは、複数ビットのデータを含んでもよい。前記第２の容量素子は、前記上位ＤＡ変換回路の前記複数の容量素子に含まれる第３の容量素子であってもよい。前記第３の容量素子は、前記上位データの最下位ビットのデータを生成するために使用されてもよい。

　本発明の第５の態様によれば、第２の態様において、前記逐次比較動作が実行されたとき、前記デジタルデータに含まれる上位データが生成されてもよい。前記上位データは、複数ビットのデータを含んでもよい。前記第１の比較動作が実行されたとき、前記デジタルデータに含まれる下位データが生成されてもよい。前記下位データは、複数ビットのデータを含んでもよい。前記第１の容量素子の容量値は、前記上位ＤＡ変換回路の前記複数の容量素子に含まれる第４の容量素子の容量値と略同じであってもよい。

　本発明の第６の態様によれば、第２の態様において、前記逐次比較動作が実行されたとき、前記デジタルデータに含まれる上位データが生成されてもよい。前記上位データは、複数ビットのデータを含んでもよい。前記第１の比較動作が実行されたとき、前記デジタルデータに含まれる下位データが生成されてもよい。前記下位データは、複数ビットのデータを含んでもよい。前記第１の容量素子は、前記上位ＤＡ変換回路の前記複数の容量素子に含まれる第４の容量素子であってもよい。

　本発明の第７の態様によれば、第１から第６の態様のいずれか１つにおいて、前記第２のレベルは、前記第１のレベルがとりうる範囲の最小値であってもよい。前記第３のレベルは、前記範囲の最大値であってもよい。

　本発明の第８の態様によれば、第１から第６の態様のいずれか１つにおいて、前記第２のレベルは、前記第１のレベルがとりうる範囲の最大値であってもよい。前記第３のレベルは、前記範囲の最小値であってもよい。

　本発明の第９の態様によれば、第１から第８の態様のいずれか１つにおいて、第３の信号が前記第１の端子に入力され、かつ前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記逐次比較動作が実行されることなく、前記レベルシフト回路は、前記第２のレベルシフトおよび前記第３のレベルシフトを実行してもよい。

　本発明の第１０の態様によれば、第１から第９の態様のいずれか１つにおいて、前記補正装置は、前記第２のデジタルデータおよび前記第３のデジタルデータで規定される範囲における前記第１のデジタルデータの位置に基づいて前記第１のデジタルデータを補正してもよい。

　本発明の第１１の態様によれば、撮像装置は、前記ＡＤ変換装置、撮像部、および列回路を有する。前記撮像部は、行列状に配置された複数の画素を有する。前記複数の画素に含まれる各画素は、リセットレベルを持つ第１の画素信号と、信号レベルを持つ第２の画素信号とを出力する。前記列回路は、前記複数の画素の配列における１つ以上の列に対応するように配置され、かつ前記撮像部に電気的に接続されている。前記列回路は、前記第１の画素信号に基づく前記第１の信号と、前記第２の画素信号に基づく前記第２の信号とを生成する。

　本発明の第１２の態様によれば、撮像装置は、前記ＡＤ変換装置、撮像部、列回路、および信号生成回路を有する。前記撮像部は、行列状に配置された複数の画素を有する。前記複数の画素に含まれる各画素は、リセットレベルを持つ第１の画素信号と、信号レベルを持つ第２の画素信号とを出力する。前記列回路は、前記複数の画素の配列における１つ以上の列に対応するように配置され、かつ前記撮像部に電気的に接続されている。前記列回路は、前記リセットレベルおよび前記信号レベルの差分に基づいて前記第２の信号を生成する。前記信号生成回路は、所定レベルを持つ前記第１の信号を生成する。

　本発明の第１３の態様によれば、第１１または第１２の態様において、前記レベルシフト回路は、前記第２のレベルシフトをブランキング期間に実行してもよい。前記ブランキング期間は、前記第１の画素信号が前記撮像部から出力される期間と異なり、かつ前記第２の画素信号が前記撮像部から出力される期間と異なってもよい。前記比較回路は、前記第２の比較動作を前記ブランキング期間に実行してもよい。前記レベルシフト回路は、前記第３のレベルシフトを前記ブランキング期間に実行してもよい。前記比較回路は、前記第３の比較動作を前記ブランキング期間に実行してもよい。

　本発明の第１４の態様によれば、第１１から第１３の態様のいずれか１つにおいて、内視鏡システムは、前記撮像装置を有する。

　本発明の第１５の態様によれば、ＡＤ変換方法は、ＡＤ変換装置において実行される第１のステップ、第２のステップ、第３のステップ、第４のステップ、第５のステップ、第６のステップ、第７のステップ、および第８のステップを有する。前記ＡＤ変換装置は、第１の信号の電圧レベルと第２の信号の電圧レベルとの差分に基づいてデジタルデータを生成する。前記ＡＤ変換装置は、比較回路、上位ＤＡ変換回路、レベルシフト回路、下位ＤＡ変換回路、および補正装置を有する。前記比較回路は、第１の端子および第２の端子を有する。前記比較回路は、前記第１の端子に入力された信号の第１の電圧レベルと前記第２の端子に入力された信号の第２の電圧レベルとを比較する。前記上位ＤＡ変換回路は、前記第２の端子に電気的に接続された複数の容量素子を有する。前記複数の容量素子の容量値は２進数で重み付けされている。前記レベルシフト回路は、前記第２の端子に電気的に接続された１つ以上の容量素子を有する。前記下位ＤＡ変換回路は、前記第２の端子に電気的に接続された複数の容量素子を有する。前記第１の信号が前記第１の端子に入力され、かつ前記第２の信号が前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記比較回路は、前記第１のステップにおいて、逐次比較動作を実行する。前記逐次比較動作が実行された後、前記レベルシフト回路は、前記第２のステップにおいて、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを第１のレベルにシフトさせることにより第１のレベルシフトを実行する。前記第１のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持される。前記比較回路は、前記第３のステップにおいて、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第１の比較動作を実行する。第３の信号が前記第１の端子に入力され、かつ前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記レベルシフト回路は、前記第４のステップにおいて、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを第２のレベルにシフトさせることにより第２のレベルシフトを実行する。前記第２のレベルシフトが実行された後、前記デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持される。前記比較回路は、前記第５のステップにおいて、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第２の比較動作を実行する。前記第２の比較動作が実行された後、前記レベルシフト回路は、前記第６のステップにおいて、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを、前記第２のレベルと異なる第３のレベルにシフトさせることにより第３のレベルシフトを実行する。前記第３のレベルシフトが実行された後、前記デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持される。前記比較回路は、前記第７のステップにおいて、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第３の比較動作を実行する。前記補正装置は、前記第８のステップにおいて、第２のデジタルデータおよび第３のデジタルデータに基づいて、第１のデジタルデータを補正する。前記第２のデジタルデータは前記第２の比較動作により生成される。前記第３のデジタルデータは前記第３の比較動作により生成される。前記第１のデジタルデータは前記第１の比較動作により生成される。

　上記の各態様によれば、ＡＤ変換装置、撮像装置、内視鏡システム、およびＡＤ変換方法は、デジタルデータの精度を向上させることができる。

本発明の第１の実施形態のＡＤ変換装置の構成を示す回路図である。本発明の第１の実施形態のＡＤ変換装置の動作の手順を示すフローチャートである。本発明の第１の実施形態のＡＤ変換装置の動作を示すタイミングチャートである。本発明の第１の実施形態のＡＤ変換装置の動作を示すタイミングチャートである。本発明の第１の実施形態のＡＤ変換装置の動作を示すタイミングチャートである。本発明の第１の実施形態のＡＤ変換装置の動作を示すタイミングチャートである。本発明の第２の実施形態のＡＤ変換装置の構成を示す回路図である。本発明の第３の実施形態のＡＤ変換装置の構成を示す回路図である。本発明の第３の実施形態のＡＤ変換装置の動作を示すタイミングチャートである。本発明の第４の実施形態の撮像装置の構成を示すブロック図である。本発明の第４の実施形態の撮像装置における画素の構成を示す回路図である。本発明の第４の実施形態の撮像装置における列回路の構成を示す回路図である。本発明の第４の実施形態の撮像装置の動作を示すタイミングチャートである。本発明の第５の実施形態の撮像装置の構成を示すブロック図である。本発明の第５の実施形態の撮像装置における列回路の構成を示す回路図である。本発明の第５の実施形態の撮像装置における基準信号生成部の構成を示す回路図である。本発明の第５の実施形態の撮像装置の動作を示すタイミングチャートである。本発明の第６の実施形態の内視鏡システムの構成を示すブロック図である。

　図面を参照し、本発明の実施形態を説明する。

　（第１の実施形態）
　図１は、本発明の第１の実施形態のＡＤ変換回路１０（ＡＤ変換装置）の構成を示す。図１に示すＡＤ変換回路１０は、比較部２０、ＤＡ変換部３０、および制御回路４０を有する。比較部２０は、比較回路２１を有する。ＤＡ変換部３０は、上位ＤＡ変換回路３１、レベルシフト回路３２、および下位ＤＡ変換回路３３を有する。制御回路４０は、後述する第１のデジタルデータの補正を行う補正装置として補正回路４１を有する。

　ＡＤ変換回路１０の概略構成について説明する。ＡＤ変換回路１０は、第１の信号ＩＮＰの電圧レベルと第２の信号ＩＮＮの電圧レベルとの差分に基づいてデジタルデータを生成する。比較回路２１は、第１の端子Ｔ２１および第２の端子Ｔ２２を有する。比較回路２１は、第１の端子Ｔ２１に入力された信号の第１の電圧レベルと第２の端子Ｔ２２に入力された信号の第２の電圧レベルとを比較する。上位ＤＡ変換回路３１は、第２の端子Ｔ２２に電気的に接続された複数の容量素子Ｃ３１を有する。複数の容量素子Ｃ３１の容量値は２進数で重み付けされている。レベルシフト回路３２は、第２の端子Ｔ２２に電気的に接続された１つ以上の容量素子Ｃ３２を有する。下位ＤＡ変換回路３３は、第２の端子Ｔ２２に電気的に接続された複数の容量素子Ｃ３３を有する。

　第１の信号ＩＮＰが第１の端子Ｔ２１に入力され、かつ第２の信号ＩＮＮが上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された後、比較回路２１は、逐次比較動作を実行する。逐次比較動作が実行された後、レベルシフト回路３２は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第１のレベルにシフトさせることにより第１のレベルシフトを実行する。第１のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。第１のレベルシフトが実行された後、比較回路２１は、第１の電圧レベルと第２の電圧レベルとを比較することにより第１の比較動作を実行する。

　第３の信号（第１の信号ＩＮＰ）が第１の端子Ｔ２１に入力され、かつ上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された後、レベルシフト回路３２は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第２のレベルにシフトさせることにより第２のレベルシフトを実行する。第２のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。第２のレベルシフトが実行された後、比較回路２１は、第１の電圧レベルと第２の電圧レベルとを比較することにより第２の比較動作を実行する。第２の比較動作が実行された後、レベルシフト回路３２は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを、第２のレベルと異なる第３のレベルにシフトさせることにより第３のレベルシフトを実行する。第３のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。第３のレベルシフトが実行された後、比較回路２１は、第１の電圧レベルと第２の電圧レベルとを比較することにより第３の比較動作を実行する。補正回路４１は、第２のデジタルデータおよび第３のデジタルデータに基づいて、第１のデジタルデータを補正する。第１のデジタルデータは第１の比較動作により生成される。第２のデジタルデータは第２の比較動作により生成される。第３のデジタルデータは第３の比較動作により生成される。

　ＡＤ変換は、第１のＡＤ変換および第２のＡＤ変換を含む。ＡＤ変換回路１０は、デジタルデータに含まれる上位データを生成するために第１のＡＤ変換を実行する。第１のＡＤ変換は、逐次比較動作を含む。ＡＤ変換回路１０は、デジタルデータに含まれる下位データを生成するために第２のＡＤ変換を実行する。下位データは、第１のデジタルデータ、第２のデジタルデータ、および第３のデジタルデータのいずれか１つである。第２のＡＤ変換は、第１の比較動作、第２の比較動作、および第３の比較動作のいずれか１つを含む。

　ＡＤ変換回路１０の詳細な構成について説明する。図１に示す比較部２０は、比較回路２１、容量素子Ｃ１、スイッチＳＷＰ、スイッチＳＷＮ、およびスイッチＳＷＭを有する。

　スイッチＳＷＰは、第１の端子Ｔｓｗｐ１および第２の端子Ｔｓｗｐ２を有する。第１の信号ＩＮＰが第１の端子Ｔｓｗｐ１に入力される。第２の端子Ｔｓｗｐ２は、比較回路２１および容量素子Ｃ１に接続されている。スイッチＳＷＰの状態は、オン状態およびオフ状態のいずれか１つになる。スイッチＳＷＰの状態がオン状態であるとき、第１の端子Ｔｓｗｐ１と第２の端子Ｔｓｗｐ２とが電気的に接続される。このとき、第１の信号ＩＮＰが容量素子Ｃ１に入力される。スイッチＳＷＰの状態がオフ状態であるとき、第１の端子Ｔｓｗｐ１と第２の端子Ｔｓｗｐ２とが電気的に絶縁される。スイッチＳＷＰの状態がオン状態であるとき、スイッチＳＷＰは、第１の信号ＩＮＰの電圧をサンプルする。スイッチＳＷＰの状態がオン状態からオフ状態に変化したとき、スイッチＳＷＰによってサンプルされた電圧が容量素子Ｃ１に保持される。

　スイッチＳＷＮは、第１の端子Ｔｓｗｎ１および第２の端子Ｔｓｗｎ２を有する。第２の信号ＩＮＮまたは第１の信号ＩＮＰが第１の端子Ｔｓｗｎ１に入力される。第２の端子Ｔｓｗｎ２は、比較回路２１およびＤＡ変換部３０に接続されている。スイッチＳＷＮの状態は、オン状態およびオフ状態のいずれか１つになる。スイッチＳＷＮの状態がオン状態であるとき、第１の端子Ｔｓｗｎ１と第２の端子Ｔｓｗｎ２とが電気的に接続される。このとき、第２の信号ＩＮＮまたは第１の信号ＩＮＰが比較回路２１およびＤＡ変換部３０に入力される。スイッチＳＷＮの状態がオフ状態であるとき、第１の端子Ｔｓｗｎ１と第２の端子Ｔｓｗｎ２とが電気的に絶縁される。スイッチＳＷＮの状態がオン状態であるとき、スイッチＳＷＮは、第２の信号ＩＮＮの電圧または第１の信号ＩＮＰの電圧をサンプルする。スイッチＳＷＮの状態がオン状態からオフ状態に変化したとき、スイッチＳＷＮによってサンプルされた電圧がＤＡ変換部３０の容量素子に保持される。

　スイッチＳＷＭは、第１の端子Ｔｓｗｍ１および第２の端子Ｔｓｗｍ２を有する。第１の端子Ｔｓｗｍ１は、スイッチＳＷＰの第１の端子Ｔｓｗｐ１に接続されている。第２の端子Ｔｓｗｍ２は、スイッチＳＷＮの第１の端子Ｔｓｗｎ１に接続されている。スイッチＳＷＭの状態は、オン状態およびオフ状態のいずれか１つになる。スイッチＳＷＭの状態がオン状態であるとき、第１の端子Ｔｓｗｍ１と第２の端子Ｔｓｗｍ２とが電気的に接続される。スイッチＳＷＭの状態がオフ状態であるとき、第１の端子Ｔｓｗｍ１と第２の端子Ｔｓｗｍ２とが電気的に絶縁される。スイッチＳＷＰ、スイッチＳＷＮ、およびスイッチＳＷＭの各々の状態がオン状態であるとき、比較回路２１の第１の端子Ｔ２１に入力される信号の電圧レベルと、比較回路２１の第２の端子Ｔ２２に入力される信号の電圧レベルとは、同じである。例えば、第１の信号ＩＮＰが比較回路２１の第１の端子Ｔ２１および比較回路２１の第２の端子Ｔ２２に入力される。スイッチＳＷＭの状態は、信号ＩＮＭに基づいて制御される。

　容量素子Ｃ１は、第１の端子Ｔｃ１１および第２の端子Ｔｃ１２を有する。第１の端子Ｔｃ１１は、スイッチＳＷＰの第２の端子Ｔｓｗｐ２および比較回路２１に接続されている。第２の端子Ｔｃ１２は、グランドに接続されている。スイッチＳＷＰによってサンプルされた電圧が第１の端子Ｔｃ１１に入力される。容量素子Ｃ１は、スイッチＳＷＰによってサンプルされた電圧を保持する。

　比較回路２１は、差動アンプとして構成されている。比較回路２１は、トランジスタＮ１、トランジスタＮ２、トランジスタＮ３、トランジスタＰ１、およびトランジスタＰ２を有する。トランジスタＮ１、トランジスタＮ２、およびトランジスタＮ３は、ＮＭＯＳトランジスタである。トランジスタＰ１およびトランジスタＰ２は、ＰＭＯＳトランジスタである。図１に示す各トランジスタは、ゲート端子、ソース端子、およびドレイン端子を有する。比較回路２１は、第１の端子Ｔ２１、第２の端子Ｔ２２、および第３の端子Ｔ２３を有する。

　電源電圧がトランジスタＰ１およびトランジスタＰ２の各々のソース端子に入力される。トランジスタＰ１のゲート端子とトランジスタＰ２のゲート端子とは、互いに接続されている。

　トランジスタＮ１のドレイン端子は、トランジスタＰ１のドレイン端子およびトランジスタＰ１のゲート端子に接続されている。トランジスタＮ１のゲート端子は、比較回路２１の第１の端子Ｔ２１である。トランジスタＮ１のゲート端子は、スイッチＳＷＰの第２の端子Ｔｓｗｐ２および容量素子Ｃ１の第１の端子Ｔｃ１１に接続されている。

　トランジスタＮ２のドレイン端子は、トランジスタＰ２のドレイン端子および比較回路２１の第３の端子Ｔ２３に接続されている。トランジスタＮ２のゲート端子は、比較回路２１の第２の端子Ｔ２２である。トランジスタＮ２のゲート端子は、スイッチＳＷＮの第２の端子Ｔｓｗｎ２およびＤＡ変換部３０に接続されている。

　トランジスタＮ３のドレイン端子は、トランジスタＮ１のソース端子およびトランジスタＮ２のソース端子に接続されている。トランジスタＮ３のソース端子は、グランドに接続されている。電流値を制御するためのバイアス電圧ＢＩＡＳがトランジスタＮ３のゲート端子に入力される。比較回路２１は、時間連続型のコンパレータである。

　比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較する。比較回路２１は、比較結果に基づく信号を第３の端子Ｔ２３から出力する。第１の端子Ｔ２１の電圧レベルが第２の端子Ｔ２２の電圧レベルよりも大きい場合、比較回路２１は、ハイレベル（Ｈレベル）およびローレベル（Ｌレベル）の一方を持つ信号を出力する。例えば、比較回路２１は、ハイレベルを持つ信号を出力する。第１の端子Ｔ２１の電圧レベルが第２の端子Ｔ２２の電圧レベルよりも小さい場合、比較回路２１は、ハイレベルおよびローレベルの他方を持つ信号を第３の端子Ｔ２３から出力する。例えば、比較回路２１は、ローレベルを持つ信号を出力する。

　比較回路２１の構成は、図１に示す構成に限らない。説明を容易にするために、図１に示す比較回路２１はシングルエンド型のコンパレータである。比較回路２１は全差動型のコンパレータであってもよい。

　上位ＤＡ変換回路３１は、複数の容量素子Ｃ３１および複数のスイッチＳＷ１を有する。図１において、代表として１つの容量素子Ｃ３１の参照符号および１つのスイッチＳＷ１の参照符号が示されている。

　容量素子Ｃ３１は、第１の端子Ｔｃ３１１および第２の端子Ｔｃ３１２を有する。第１の端子Ｔｃ３１１はトッププレートであり、かつ第２の端子Ｔｃ３１２はボトムプレートである。第１の端子Ｔｃ３１１は、ＤＡ変換部３０の出力端子Ｔ３０に接続されている。第２の端子Ｔｃ３１２は、スイッチＳＷ１に接続されている。スイッチＳＷＮによってサンプルされた電圧が第１の端子Ｔｃ３１１に入力される。容量素子Ｃ３１は、スイッチＳＷＮによってサンプルされた電圧を保持する。比較回路２１が第１のＡＤ変換のための逐次比較動作を実行した後、容量素子Ｃ３１は、残差信号の電圧を保持する。

　図１に示す例では、上位ＤＡ変換回路３１は５個の容量素子Ｃ３１を有する。各容量素子Ｃ３１は、２進数で重み付けされた容量値を持つ。例えば、５個の容量素子Ｃ３１の容量値はそれぞれ、１２８Ｃｕ、６４Ｃｕ、３２Ｃｕ、１６Ｃｕ、および８Ｃｕである。容量値Ｃｕは、単位容量値を示す。

　図１に示す例では、上位ＤＡ変換回路３１は５個のスイッチＳＷ１を有する。スイッチＳＷ１は、入力端子ＩＮ、入力端子Ｈ、入力端子Ｌ、および出力端子ＯＵＴを有する。信号Ｄ７からＤ３のいずれか１つが、スイッチＳＷ１の入力端子ＩＮに入力される。信号Ｄ７からＤ３は、ＡＤ変換結果であるデジタルデータの上位データに対応する。信号Ｄ７からＤ３の電圧レベルは、ハイレベルおよびローレベルのいずれか１つになる。参照電圧ＶＲＥＦＨがスイッチＳＷ１の入力端子Ｈに入力される。参照電圧ＶＲＥＦＬがスイッチＳＷ１の入力端子Ｌに入力される。参照電圧ＶＲＥＦＨは、参照電圧ＶＲＥＦＬよりも高い。スイッチＳＷ１の出力端子ＯＵＴは、容量素子Ｃ３１の第２の端子Ｔｃ３１２に接続されている。

　スイッチＳＷ１の状態は、第１の状態および第２の状態のいずれか１つになる。スイッチＳＷ１の状態は、入力端子ＩＮに入力された信号に基づいて制御される。入力端子ＩＮに入力された信号の電圧レベルがハイレベルであるとき、スイッチＳＷ１の状態は第１の状態である。入力端子ＩＮに入力された信号の電圧レベルがローレベルであるとき、スイッチＳＷ１の状態は第２の状態である。スイッチＳＷ１の状態が第１の状態であるとき、スイッチＳＷ１は、入力端子Ｈに入力された参照電圧ＶＲＥＦＨを出力端子ＯＵＴから出力する。スイッチＳＷ１の状態が第２の状態であるとき、スイッチＳＷ１は、入力端子Ｌに入力された参照電圧ＶＲＥＦＬを出力端子ＯＵＴから出力する。

　スイッチＳＷ１から出力された参照電圧ＶＲＥＦＨまたは参照電圧ＶＲＥＦＬが容量素子Ｃ３１の第２の端子Ｔｃ３１２に入力される。比較回路２１が第１のＡＤ変換のための逐次比較動作を開始する前、容量素子Ｃ３１の第２の端子Ｔｃ３１２の電圧レベルは参照電圧ＶＲＥＦＬである。容量素子Ｃ３１の第２の端子Ｔｃ３１２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが増加する。

　容量値１２８Ｃｕを持つ容量素子Ｃ３１の第２の端子Ｔｃ３１２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルは、ＶＲＥＦＨ×（１２８Ｃｕ／トータルの容量値）だけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、１２８Ｖｃｕだけ増加する。電圧レベルＶｃｕは、単位電圧レベルである。電圧レベルＶｃｕは、ＶＲＥＦＨ×（Ｃｕ／トータルの容量値）である。トータルの容量値は、ＤＡ変換部３０が有する複数の容量素子の容量値の合計である。容量値６４Ｃｕを持つ容量素子Ｃ３１の第２の端子Ｔｃ３１２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルは、ＶＲＥＦＨ×（６４Ｃｕ／トータルの容量値）だけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、６４Ｖｃｕだけ増加する。容量値３２Ｃｕを持つ容量素子Ｃ３１の第２の端子Ｔｃ３１２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルは、ＶＲＥＦＨ×（３２Ｃｕ／トータルの容量値）だけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、３２Ｖｃｕだけ増加する。

　容量値１６Ｃｕを持つ容量素子Ｃ３１の第２の端子Ｔｃ３１２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルは、ＶＲＥＦＨ×（１６Ｃｕ／トータルの容量値）だけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、１６Ｖｃｕだけ増加する。容量値８Ｃｕを持つ容量素子Ｃ３１の第２の端子Ｔｃ３１２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルは、ＶＲＥＦＨ×（８Ｃｕ／トータルの容量値）だけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、８Ｖｃｕだけ増加する。

　レベルシフト回路３２は、１つ以上の容量素子Ｃ３２および１つ以上のスイッチＳＷ２を有する。図１において、代表として１つの容量素子Ｃ３２の参照符号および１つのスイッチＳＷ２の参照符号が示されている。

　容量素子Ｃ３２は、第１の端子Ｔｃ３２１および第２の端子Ｔｃ３２２を有する。第１の端子Ｔｃ３２１はトッププレートであり、かつ第２の端子Ｔｃ３２２はボトムプレートである。第１の端子Ｔｃ３２１は、ＤＡ変換部３０の出力端子Ｔ３０に接続されている。第２の端子Ｔｃ３２２は、スイッチＳＷ２に接続されている。比較回路２１が第１のＡＤ変換のための逐次比較動作を実行した後、容量素子Ｃ３２は、残差信号の電圧を保持する。第１の信号ＩＮＰが比較回路２１の第１の端子Ｔ２１および比較回路２１の第２の端子Ｔ２２に入力されたとき、第１の信号ＩＮＰが第１の端子Ｔｃ３２１に入力され、かつ容量素子Ｃ３２は第１の信号ＩＮＰの電圧を保持する。

　図１に示す例では、レベルシフト回路３２は２つの容量素子Ｃ３２を有する。例えば、容量素子Ｃ３２の容量値は８Ｃｕである。

　図１に示す例では、レベルシフト回路３２は２つのスイッチＳＷ２を有する。スイッチＳＷ２の構成は、スイッチＳＷ１の構成と同様である。信号Ｄ_ＬＳ１および信号Ｄ_ＬＳ２のいずれか１つが、スイッチＳＷ２の入力端子ＩＮに入力される。信号Ｄ_ＬＳ１および信号Ｄ_ＬＳ２の各々の電圧レベルは、ハイレベルおよびローレベルのいずれか１つになる。参照電圧ＶＲＥＦＨがスイッチＳＷ２の入力端子Ｈに入力される。参照電圧ＶＲＥＦＬがスイッチＳＷ２の入力端子Ｌに入力される。スイッチＳＷ２の出力端子ＯＵＴは、容量素子Ｃ３２の第２の端子Ｔｃ３２２に接続されている。

　スイッチＳＷ２の状態は、第１の状態および第２の状態のいずれか１つになる。スイッチＳＷ２の状態は、入力端子ＩＮに入力された信号に基づいて制御される。入力端子ＩＮに入力された信号の電圧レベルがハイレベルであるとき、スイッチＳＷ２の状態は第１の状態である。入力端子ＩＮに入力された信号の電圧レベルがローレベルであるとき、スイッチＳＷ２の状態は第２の状態である。スイッチＳＷ２の状態が第１の状態であるとき、スイッチＳＷ２は、入力端子Ｈに入力された参照電圧ＶＲＥＦＨを出力端子ＯＵＴから出力する。スイッチＳＷ２が第２の状態であるとき、スイッチＳＷ２は、入力端子Ｌに入力された参照電圧ＶＲＥＦＬを出力端子ＯＵＴから出力する。

　スイッチＳＷ２から出力された参照電圧ＶＲＥＦＨまたは参照電圧ＶＲＥＦＬが容量素子Ｃ３２の第２の端子Ｔｃ３２２に入力される。レベルシフト回路３２がレベルシフトを開始する前、容量素子Ｃ３２の第２の端子Ｔｃ３２２の電圧レベルは参照電圧ＶＲＥＦＬである。容量素子Ｃ３２の第２の端子Ｔｃ３２２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、容量素子Ｃ３２の第１の端子Ｔｃ３２１の電圧レベルが増加する。

　比較回路２１が第１のＡＤ変換のための逐次比較動作を実行した後、レベルシフト回路３２は第１のレベルシフトを実行する。第１のレベルシフトにおいて２つの容量素子Ｃ３２の第２の端子Ｔｃ３２２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、２つの容量素子Ｃ３２の第１の端子Ｔｃ３２１の電圧レベルは、ＶＲＥＦＨ×（１６Ｃｕ／トータルの容量値）だけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、１６Ｖｃｕだけ増加する。電圧レベルＶｃｕは、単位電圧レベルである。電圧レベルＶｃｕは、ＶＲＥＦＨ×（Ｃｕ／トータルの容量値）である。トータルの容量値は、ＤＡ変換部３０が有する複数の容量素子の容量値の合計である。

　第１のレベルシフトが実行された後、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、第１の信号ＩＮＰの電圧レベルよりも大きくなる。つまり、比較回路２１の第２の端子Ｔ２２の電圧レベルは、比較回路２１の第１の端子Ｔ２１の電圧レベルよりも大きくなる。容量素子Ｃ１に保持された第１の信号ＩＮＰと、ＤＡ変換部３０の複数の容量素子に保持された信号との各々にノイズが重畳する可能性がある。ノイズレベルを小さくすることで、第１のレベルシフトが実行された後、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、第１の信号ＩＮＰの電圧レベルよりも大きくなる。

　第１のレベルシフトが実行された後、下位ＤＡ変換回路３３はデジタルランプ信号を生成する。デジタルランプ信号が生成されている間、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは徐々に減少する。このとき、比較回路２１は第１の比較動作を実行する。比較回路２１の第１の端子Ｔ２１の電圧レベルと比較回路２１の第２の端子Ｔ２２の電圧レベルとが略同じになったとき、比較回路２１の第３の端子Ｔ２３から出力された信号の電圧レベルがローレベルからハイレベルに変化する。第１のレベルシフトを実行することにより、比較回路２１が第１の比較動作を確実に実行することが保証される。

　第１の信号ＩＮＰが比較回路２１の第１の端子Ｔ２１および比較回路２１の第２の端子Ｔ２２に入力された後、レベルシフト回路３２は第２のレベルシフトを実行する。第２のレベルシフトにおいて２つの容量素子Ｃ３２の一方の第２の端子Ｔｃ３２２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、８Ｖｃｕだけ増加する。第２のレベルシフトが実行された後、下位ＤＡ変換回路３３はデジタルランプ信号を生成する。比較回路２１は、第２の比較動作を実行する。

　比較回路２１が第２の比較動作を実行した後、レベルシフト回路３２は第３のレベルシフトを実行する。第３のレベルシフトにおいて２つの容量素子Ｃ３２の他方の第２の端子Ｔｃ３２２の電圧レベルが参照電圧ＶＲＥＦＬから参照電圧ＶＲＥＦＨに変化したとき、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、８Ｖｃｕだけ増加する。第３のレベルシフトが実行された後、下位ＤＡ変換回路３３はデジタルランプ信号を生成する。比較回路２１は、第３の比較動作を実行する。

　下位ＤＡ変換回路３３は、複数の容量素子Ｃ３３と、複数の遅延素子ＩＮＶ１と、複数の遅延素子ＩＮＶ２と、複数のラッチ回路Ｌ１とを有する。図１において、代表として１つの容量素子Ｃ３１の参照符号、１つの遅延素子ＩＮＶ１の参照符号、１つの遅延素子ＩＮＶ２の参照符号、および１つのラッチ回路Ｌ１の参照符号が示されている。

　容量素子Ｃ３３は、第１の端子Ｔｃ３３１および第２の端子Ｔｃ３３２を有する。第１の端子Ｔｃ３３１はトッププレートであり、かつ第２の端子Ｔｃ３３２はボトムプレートである。第１の端子Ｔｃ３３１は、ＤＡ変換部３０の出力端子Ｔ３０に接続されている。第２の端子Ｔｃ３３２は、遅延素子ＩＮＶ１、遅延素子ＩＮＶ２、およびラッチ回路Ｌ１に接続されている。スイッチＳＷＮによってサンプルされた電圧が第１の端子Ｔｃ３３１に入力される。レベルシフト回路３２がレベルシフトを実行した後、容量素子Ｃ３３は、シフトされた電圧を保持する。

　例えば、下位ＤＡ変換回路３３は、１６個よりも多い容量素子Ｃ３３を有する。図１に示す例では、下位ＤＡ変換回路３３は２４個の容量素子Ｃ３３を有する。例えば、容量素子Ｃ３３の容量値は１Ｃｕである。複数の容量素子Ｃ３３の容量値は、同じである。複数の容量素子Ｃ３３の容量値が互いに異なってもよい。２つの容量素子Ｃ３３の容量値の差は非常に小さくてもよい。例えば、その差の絶対値は、２つの容量素子のいずれか１つの容量値の５％以下であってもよい。あるいは、その差の絶対値は、２つの容量素子のいずれか１つの容量値の１０％以下であってもよい。

　遅延素子ＩＮＶ１および遅延素子ＩＮＶ２はインバータである。遅延素子ＩＮＶ１および遅延素子ＩＮＶ２の各々は、入力端子、出力端子、および２つの電圧入力端子を有する。参照電圧ＶＲＥＦＨが２つの電圧入力端子の一方に入力され、かつ参照電圧ＶＲＥＦＬが２つの電圧入力端子の他方に入力される。入力端子に入力された信号の電圧レベルがハイレベルまたは参照電圧ＶＲＥＦＨであるとき、遅延素子ＩＮＶ１および遅延素子ＩＮＶ２は参照電圧ＶＲＥＦＬを出力端子から出力する。入力端子に入力された信号の電圧レベルがローレベルまたは参照電圧ＶＲＥＦＬであるとき、遅延素子ＩＮＶ１および遅延素子ＩＮＶ２は参照電圧ＶＲＥＦＨを出力端子から出力する。

　下位ＤＡ変換回路３３は複数のグループを含む。各グループは、１つの遅延素子ＩＮＶ１および１つの遅延素子ＩＮＶ２を含む。信号ＳＴが、第１のグループに含まれる遅延素子ＩＮＶ１の入力端子に入力される。信号ＳＴの電圧レベルは、ハイレベルおよびローレベルのいずれか１つになる。

　第ｍのグループに含まれる遅延素子ＩＮＶ２の入力端子は、第ｍのグループに含まれる遅延素子ＩＮＶ１の出力端子に接続されている。数字ｍは１から２５のいずれか１つである。第ｎのグループに含まれる遅延素子ＩＮＶ１の入力端子は、第（ｎ－１）のグループに含まれる遅延素子ＩＮＶ２の出力端子に接続されている。数字ｎは２から２５のいずれか１つである。遅延素子ＩＮＶ１および遅延素子ＩＮＶ２は交互に接続されている。容量素子Ｃ３３の第２の端子Ｔｃ３３２は、第ｎのグループに含まれる遅延素子ＩＮＶ１の入力端子と、第（ｎ－１）のグループに含まれる遅延素子ＩＮＶ２の出力端子とに接続されている。

　複数の遅延素子ＩＮＶ１および複数の遅延素子ＩＮＶ２は、ランプ信号生成回路を形成する。信号ＳＴの電圧レベルがハイレベルであるとき、各グループに含まれる遅延素子ＩＮＶ２は、参照電圧ＶＲＥＦＨを持つ信号を出力する。信号ＳＴの電圧レベルがハイレベルからローレベルに変化した後、第１のグループに含まれる遅延素子ＩＮＶ２は、参照電圧ＶＲＥＦＬを持つ信号を出力する。参照電圧ＶＲＥＦＬを持つ信号が、第２のグループに含まれる遅延素子ＩＮＶ１に入力された後、第２のグループに含まれる遅延素子ＩＮＶ２は、参照電圧ＶＲＥＦＬを持つ信号を出力する。第３から第２５のグループに含まれる遅延素子ＩＮＶ２は、参照電圧ＶＲＥＦＬを持つ信号を順次出力する。

　遅延素子ＩＮＶ２から出力された参照電圧ＶＲＥＦＨまたは参照電圧ＶＲＥＦＬが容量素子Ｃ３３の第２の端子Ｔｃ３３２に入力される。レベルシフト回路３２がレベルシフトを完了する前、容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルは参照電圧ＶＲＥＦＨである。

　レベルシフト回路３２がレベルシフトを実行した後、下位ＤＡ変換回路３３はデジタルランプ信号の生成を開始する。信号ＳＴの電圧レベルがハイレベルからローレベルに変化した後、複数の遅延素子ＩＮＶ２は、参照電圧ＶＲＥＦＬを持つ信号を順次出力する。複数の容量素子Ｃ３３の各々の第２の端子Ｔｃ３３２の電圧レベルは、参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに順次変化する。容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに変化したとき、容量素子Ｃ３３の第１の端子Ｔｃ３３１の電圧レベルは、ＶＲＥＦＨ×（１Ｃｕ／トータルの容量値）だけ減少する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、１Ｖｃｕだけ減少する。電圧レベルＶｃｕは、単位電圧レベルである。電圧レベルＶｃｕは、ＶＲＥＦＨ×（Ｃｕ／トータルの容量値）である。トータルの容量値は、ＤＡ変換部３０が有する複数の容量素子の容量値の合計である。

　各容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに変化するごとに、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは１Ｖｃｕだけ減少する。ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、時間の経過と共にステップ状に減少する。これにより、電圧レベルがステップ状に減少するデジタルランプ信号が生成される。

　ラッチ回路Ｌ１は、第１の入力端子および第２の入力端子を有する。ラッチ回路Ｌ１の第１の入力端子は、容量素子Ｃ３３の第２の端子Ｔｃ３３２に接続されている。ラッチ回路Ｌ１の第２の入力端子は、比較回路２１の第３の端子Ｔ２３に接続されている。比較回路２１の第３の端子Ｔ２３から出力された信号が各ラッチ回路Ｌ１に入力される。比較回路２１からラッチ回路Ｌ１に入力された信号の電圧レベルがローレベルからハイレベルに変化したとき、各ラッチ回路Ｌ１は、各容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルに対応するデジタル値を保持する。ラッチ回路Ｌ１に保持されたデジタル値は、ＡＤ変換結果であるデジタルデータの下位データに対応する。

　ＤＡ変換部３０は、出力端子Ｔ３０を有する。出力端子Ｔ３０は、比較回路２１の第２の端子Ｔ２２に電気的に接続されている。上位ＤＡ変換回路３１、レベルシフト回路３２、および下位ＤＡ変換回路３３の各々に含まれる容量素子の第１の端子は互いに電気的に接続され、かつ出力端子Ｔ３０に電気的に接続されている。ＤＡ変換部３０は、上位ＤＡ変換回路３１、レベルシフト回路３２、および下位ＤＡ変換回路３３の各々に含まれる容量素子の電圧を出力端子Ｔ３０から比較回路２１の第２の端子Ｔ２２に出力する。ＤＡ変換部３０は、信号Ｄ７からＤ３、信号Ｄ_ＬＳ１、および信号Ｄ_ＬＳ２をアナログ電圧に変換し、かつそのアナログ電圧を出力端子Ｔ３０から出力する。信号Ｄ７からＤ３、信号Ｄ_ＬＳ１、および信号Ｄ_ＬＳ２はデジタル信号である。ＤＡ変換部３０は、下位ＤＡ変換回路３３によって生成されたデジタルランプ信号を出力端子Ｔ３０から出力する。

　ＤＡ変換部３０の構成は、図１に示す構成に限らない。

　制御回路４０は、比較回路２１の第３の端子Ｔ２３に接続されている。制御回路４０は、比較結果を示す信号に基づいて信号Ｄ７からＤ３を制御することにより、上位ＤＡ変換回路３１を制御する。制御回路４０は、信号Ｄ_ＬＳ１および信号Ｄ_ＬＳ２を制御することにより、レベルシフト回路３２を制御する。レベルシフト回路３２がレベルシフトを完了した後、制御回路４０は、信号ＳＴを制御することにより、下位ＤＡ変換回路３３を制御する。

　下位ＤＡ変換回路３３の複数のラッチ回路Ｌ１の各々に保持されたデジタル値は、制御回路４０に出力される。補正回路４１は、複数のラッチ回路Ｌ１の各々に保持されたデジタル値を含む下位データを補正する。図１に示す例では、制御回路４０は補正回路４１を含む。補正回路４１は、制御回路４０から独立した回路であってもよい。補正回路４１は、ＡＤ変換回路１０の外部に配置されてもよい。

　また、補正装置は、制御回路４０内に回路で構成された補正回路４１に代えて、プロセッサおよび論理回路の少なくとも１つで構成されてもよい。例えば、プロセッサは、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、およびＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の少なくとも１つである。例えば、論理回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）およびＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）の少なくとも１つである。補正装置は、１つまたは複数のプロセッサを含むことができる。補正装置は、１つまたは複数の論理回路を含むことができる。

　補正装置が、プログラムを読み込み、かつ読み込まれたプログラムを実行してもよい。プログラムは、補正装置の動作を規定する命令を含む。つまり、補正装置の機能はソフトウェアにより実現されてもよい。そのプログラムは、例えばフラッシュメモリのような「コンピュータ読み取り可能な記録媒体」により提供されてもよい。そのプログラムは、そのプログラムを保持するコンピュータから、伝送媒体を経由して、あるいは伝送媒体中の伝送波によりＡＤ変換回路１０に伝送されてもよい。プログラムを伝送する「伝送媒体」は、情報を伝送する機能を有する媒体である。情報を伝送する機能を有する媒体は、インターネット等のネットワーク（通信網）および電話回線等の通信回線（通信線）を含む。上述したプログラムは、前述した機能の一部を実現してもよい。さらに、上述したプログラムは、差分ファイル（差分プログラム）であってもよい。コンピュータに既に記録されているプログラムと差分プログラムとの組合せが、前述した機能を実現してもよい。

　ＡＤ変換回路１０の動作を説明する。図２はＡＤ変換回路１０の動作の手順を示す。図２の説明において、図３から図５を適宜参照する。

　説明を容易にするために、第１の信号ＩＮＰの電圧レベルが第２の信号ＩＮＮの電圧レベル以上である場合について説明する。ＡＤ変換回路１０がＡＤ変換を開始する前、ＡＤ変換回路１０の状態は、以下で説明する状態である。信号Ｄ７からＤ３、信号Ｄ_ＬＳ１、および信号Ｄ_ＬＳ２の各々の電圧レベルはローレベルである。信号ＳＴの電圧レベルはハイレベルである。上位ＤＡ変換回路３１において、５個の容量素子Ｃ３１の各々の第２の端子Ｔｃ３１２の電圧レベルは参照電圧ＶＲＥＦＬである。レベルシフト回路３２において、２つの容量素子Ｃ３２の各々の第２の端子Ｔｃ３２２の電圧レベルは参照電圧ＶＲＥＦＬである。下位ＤＡ変換回路３３において、２４個の容量素子Ｃ３３の各々の第２の端子Ｔｃ３３２の電圧レベルは参照電圧ＶＲＥＦＨである。スイッチＳＷＰ、スイッチＳＷＮ、およびスイッチＳＷＭの各々の状態はオフ状態である。

　スイッチＳＷＰの状態がオン状態になり、かつ第１の信号ＩＮＰが容量素子Ｃ１に保持された後、スイッチＳＷＰの状態がオフ状態になる。スイッチＳＷＮの状態がオン状態になり、かつ第２の信号ＩＮＮがＤＡ変換部３０の複数の容量素子に保持された後、スイッチＳＷＮの状態がオフ状態になる。

　このとき、第１の信号ＩＮＰが比較回路２１の第１の端子Ｔ２１に入力され、かつ第２の信号ＩＮＮが比較回路２１の第２の端子Ｔ２２に入力される。比較回路２１は、第１のＡＤ変換のための逐次比較動作を実行する（ステップＳ１）。

　第１のＡＤ変換において、第１の信号ＩＮＰと第２の信号ＩＮＮとの差分を示すデジタルデータに含まれる上位データが生成される。逐次比較動作において、上位ＤＡ変換回路３１に含まれる複数の容量素子Ｃ３１の電圧レベルが変化し、かつ二分探索に基づいて上位データのデジタル値が１ビットずつ決定される。

　図３を参照し、逐次比較動作を説明する。図３は、比較回路２１の第１の端子Ｔ２１の電圧レベルと比較回路２１の第２の端子Ｔ２２の電圧レベルとの差分の変化を示す。説明を容易にするために、上位ＤＡ変換回路３１の５個の容量素子Ｃ３１のうち下位側の３個が使用され、かつ上位データは３ビットのデジタル値を含む。３個の容量素子Ｃ３１の容量値はそれぞれ、３２Ｃｕ、１６Ｃｕ、および８Ｃｕである。

　図３において垂直方向は、第１の端子Ｔ２１の電圧レベル（Ｖｔ１）と第２の端子Ｔ２２の電圧レベル（Ｖｔ２）との差分（Ｖｔ２－Ｖｔ１）を示す。第１の信号ＩＮＰの電圧レベルがＶｐであり、かつ第２の信号ＩＮＮの電圧レベルがＶｎであるとき、Ｖｐ≧Ｖｎで示される関係がある。

　例えば、第１の信号ＩＮＰが第１の端子Ｔ２１に入力され、かつ第２の信号ＩＮＮが第２の端子Ｔ２２に入力されたとき、差分の電圧レベルがとりうる範囲の最大値は０Ｖｃｕであり、かつ差分の電圧レベルがとりうる範囲の最小値は－６４Ｖｃｕである。第１の端子Ｔ２１の電圧レベルが第２の端子Ｔ２２の電圧レベルよりも大きいとき、差分の電圧レベルは負の値を持つ。第１の端子Ｔ２１の電圧レベルが第２の端子Ｔ２２の電圧レベルよりも小さいとき、差分の電圧レベルは正の値を持つ。

　第２の信号ＩＮＮが上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持されたとき、第２の信号ＩＮＮの電圧レベルがＤＡ変換部３０の出力端子Ｔ３０から出力される。第１の端子Ｔ２１の電圧レベル（Ｖｐ）と第２の端子Ｔ２２の電圧レベル（Ｖｎ）との差分はＶ１１である。例えば、レベルＶ１１は、－２７Ｖｃｕである。

　制御回路４０は、信号Ｄ５の電圧レベルをローレベルからハイレベルに変化させる。このとき、上位ＤＡ変換回路３１において、容量値３２Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが３２Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが３２Ｖｃｕだけ増加する。差分の電圧レベルはＶ１２になる。レベルＶ１２は、５Ｖｃｕである。

　比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較する。第１の端子Ｔ２１の電圧レベルは、第２の端子Ｔ２２の電圧レベルよりも小さい。比較回路２１は、比較結果を示す信号を出力する。制御回路４０は、その信号に基づいて、上位データの最上位ビット（Ｂ_Ｓ２）の値を０に決定する。制御回路４０は、信号Ｄ５の電圧レベルをローレベルに戻す。このとき、上位ＤＡ変換回路３１において、容量値３２Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが３２Ｖｃｕだけ減少する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが３２Ｖｃｕだけ減少する。差分の電圧レベルはＶ１１になる。

　制御回路４０は、信号Ｄ４の電圧レベルをローレベルからハイレベルに変化させる。このとき、上位ＤＡ変換回路３１において、容量値１６Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが１６Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１６Ｖｃｕだけ増加する。差分の電圧レベルはＶ１３になる。レベルＶ１３は、－１１Ｖｃｕである。

　比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較する。第１の端子Ｔ２１の電圧レベルは、第２の端子Ｔ２２の電圧レベルよりも大きい。比較回路２１は、比較結果を示す信号を出力する。制御回路４０は、その信号に基づいて、上位データの２番目のビット（Ｂ_Ｓ１）の値を１に決定する。

　制御回路４０は、信号Ｄ３の電圧レベルをローレベルからハイレベルに変化させる。このとき、上位ＤＡ変換回路３１において、容量値８Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが８Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが８Ｖｃｕだけ増加する。差分の電圧レベルはＶ１４になる。レベルＶ１４は、－３Ｖｃｕである。

　比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較する。第１の端子Ｔ２１の電圧レベルは、第２の端子Ｔ２２の電圧レベルよりも大きい。比較回路２１は、比較結果を示す信号を出力する。制御回路４０は、その信号に基づいて、上位データの３番目のビット（Ｂ_Ｓ０）の値を１に決定する。上位データの３番目のビットは、上位データの最下位ビットである。制御回路４０は、生成された上位データを保持する。

　ステップＳ１の後、レベルシフト回路３２は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第１のレベルにシフトさせることにより第１のレベルシフトを実行する（ステップＳ２）。

　具体的には、制御回路４０は、信号Ｄ_ＬＳ１および信号Ｄ_ＬＳ２の各々の電圧レベルをローレベルからハイレベルに変化させる。このとき、レベルシフト回路３２において、容量値８Ｃｕを持つ２つの容量素子Ｃ３２の各々の第１の端子Ｔｃ３２１の電圧レベルが１６Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１６Ｖｃｕだけ増加する。差分の電圧レベルは、図３に示すＶ１５になる。レベルＶ１５は、１３Ｖｃｕである。

　ステップＳ２の後、第２のＡＤ変換のためのデジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較することにより第１の比較動作を実行する（ステップＳ３）。

　第２のＡＤ変換において、第１の信号ＩＮＰと第２の信号ＩＮＮとの差分を示すデジタルデータに含まれる下位データが生成される。第１のＡＤ変換が終了したとき、残差信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持されている。第２のＡＤ変換において、第１の信号ＩＮＰと残差信号との差分に基づいて下位データが生成される。

　具体的には、制御回路４０は、信号ＳＴの電圧レベルをハイレベルからローレベルに変化させる。下位ＤＡ変換回路３３の複数の遅延素子ＩＮＶ２は、参照電圧ＶＲＥＦＬを持つ信号を順次出力する。複数の容量素子Ｃ３３の各々の第１の端子Ｔｃ３３１の電圧レベルは、ＶＲＥＦＨ×（１Ｃｕ／トータルの容量値）ずつ減少する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルは、１Ｖｃｕずつステップ状に減少する。電圧レベルＶｃｕは、単位電圧レベルである。電圧レベルＶｃｕは、ＶＲＥＦＨ×（Ｃｕ／トータルの容量値）である。トータルの容量値は、ＤＡ変換部３０が有する複数の容量素子の容量値の合計である。第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとの差分は、図３に示すＶ１５から１Ｖｃｕずつステップ状に減少する。この動作は、図３に示すタイミングｔ１１から開始される。

　比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較し、かつ比較結果を示す信号を出力する。第１の比較動作が開始されたとき、第１の端子Ｔ２１の電圧レベルは第２の端子Ｔ２２の電圧レベルよりも小さい。このとき、比較回路２１は、ローレベルを持つ信号を出力する。タイミングｔ１２において、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとが略同じになる。このとき、比較回路２１は、ハイレベルを持つ信号を出力する。

　比較結果を示す信号は、下位ＤＡ変換回路３３の複数のラッチ回路Ｌ１に入力される。比較結果を示す信号の電圧レベルが変化したとき、各ラッチ回路Ｌ１は、各容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルに対応するデジタル値を保持する。回路遅延等に基づくレイテンシーが発生するため、各ラッチ回路Ｌ１は、タイミングｔ１２よりも後のタイミングｔ１３においてデジタル値を保持する。各ラッチ回路Ｌ１に保持されたデジタル値は、下位データに対応する。下位データは、タイミングｔ１２からタイミングｔ１３までの遅延ＤＬ１に基づく誤差を含む。各ラッチ回路Ｌ１は、デジタル値を制御回路４０に出力する。制御回路４０は、各ラッチ回路Ｌ１のデジタル値を含む第１の下位データ（第１のデジタルデータ）を保持する。

　ステップＳ３の後、ステップＳ４からＳ８において、第１の下位データを補正するためのデジタル値が生成される。ステップＳ４からＳ８の各々の詳細を説明する。

　ステップＳ３の後、制御回路４０は、信号Ｄ７からＤ３、信号Ｄ_ＬＳ１、および信号Ｄ_ＬＳ２の各々の電圧レベルをローレベルにし、かつ信号ＳＴの電圧レベルをハイレベルにする。スイッチＳＷＭの状態がオン状態になり、かつ第１の信号ＩＮＰがＤＡ変換部３０の複数の容量素子に保持された後、スイッチＳＷＭの状態がオフ状態になる。このとき、比較回路２１の第１の端子Ｔ２１および比較回路２１の第２の端子Ｔ２２の各々に第１の信号ＩＮＰが入力される。そのため、第１の端子Ｔ２１の電圧レベルおよび第２の端子Ｔ２２の電圧レベルは同じになる（ステップＳ４）。

　上記の例では、第１の信号ＩＮＰが第３の信号として第１の端子Ｔ２１および第２の端子Ｔ２２の各々に入力される。第３の信号は、第１の信号ＩＮＰに限らない。同じ電圧レベルを持つ２つの信号がステップＳ４において第１の端子Ｔ２１および第２の端子Ｔ２２に入力される必要がある。

　ステップＳ４の後、レベルシフト回路３２は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第２のレベルにシフトさせることにより第２のレベルシフトを実行する（ステップＳ５）。例えば、第２のレベルは第１のレベルと異なる。第２のレベルは第１のレベルと同じであってもよい。

　具体的には、制御回路４０は、信号Ｄ_ＬＳ１の電圧レベルをローレベルからハイレベルに変化させる。このとき、レベルシフト回路３２において、容量値８Ｃｕを持つ容量素子Ｃ３２の第１の端子Ｔｃ３２１の電圧レベルが８Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが８Ｖｃｕだけ増加する。

　ステップＳ４とステップＳ５との間に、逐次比較動作を含む第１のＡＤ変換を実行する必要はない。図４を参照し、その理由を説明する。図４は、比較回路２１の第１の端子Ｔ２１の電圧レベルと比較回路２１の第２の端子Ｔ２２の電圧レベルとの差分の変化を示す。図４において垂直方向は、図３と同様に、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとの差分を示す。

　第１の端子Ｔ２１および第２の端子Ｔ２２の各々に第１の信号ＩＮＰが入力されたとき、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとの差分はＶ２１である。レベルＶ２１は、０Ｖｃｕである。

　図４において、逐次比較動作を含む第１のＡＤ変換が実行されると仮定した場合の差分の電圧レベルの変化が示されている。第１のＡＤ変換が仮想的に実行される場合の差分の変化を説明する。

　制御回路４０が信号Ｄ５の電圧レベルをローレベルからハイレベルに変化させる。このとき、上位ＤＡ変換回路３１において、容量値３２Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが３２Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが３２Ｖｃｕだけ増加する。差分の電圧レベルはＶ２２になる。レベルＶ２２は、３２Ｖｃｕである。

　比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較する。第１の端子Ｔ２１の電圧レベルは、第２の端子Ｔ２２の電圧レベルよりも小さい。比較回路２１は、比較結果を示す信号を出力する。制御回路４０は、その信号に基づいて、上位データの最上位ビット（Ｂ_Ｓ２）の値を０に決定する。制御回路４０は、信号Ｄ５の電圧レベルをローレベルに戻す。このとき、上位ＤＡ変換回路３１において、容量値３２Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが３２Ｖｃｕだけ減少する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが３２Ｖｃｕだけ減少する。差分の電圧レベルはＶ２１になる。

　制御回路４０は、信号Ｄ４の電圧レベルをローレベルからハイレベルに変化させる。このとき、上位ＤＡ変換回路３１において、容量値１６Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが１６Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１６Ｖｃｕだけ増加する。差分の電圧レベルはＶ２３になる。レベルＶ２３は、１６Ｖｃｕである。

　比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較する。第１の端子Ｔ２１の電圧レベルは、第２の端子Ｔ２２の電圧レベルよりも小さい。比較回路２１は、比較結果を示す信号を出力する。制御回路４０は、その信号に基づいて、上位データの２番目のビット（Ｂ_Ｓ１）の値を０に決定する。制御回路４０は、信号Ｄ３の電圧レベルをローレベルに戻す。このとき、上位ＤＡ変換回路３１において、容量値１６Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが１６Ｖｃｕだけ減少する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１６Ｖｃｕだけ減少する。差分の電圧レベルはＶ２１になる。

　制御回路４０は、信号Ｄ３の電圧レベルをローレベルからハイレベルに変化させる。このとき、上位ＤＡ変換回路３１において、容量値８Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが８Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが８Ｖｃｕだけ増加する。差分の電圧レベルはＶ２４になる。レベルＶ２４は、８Ｖｃｕである。

　比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較する。第１の端子Ｔ２１の電圧レベルは、第２の端子Ｔ２２の電圧レベルよりも小さい。比較回路２１は、比較結果を示す信号を出力する。制御回路４０は、その信号に基づいて、上位データの３番目のビット（Ｂ_Ｓ０）の値を０に決定する。上位データの３番目のビットは、上位データの最下位ビットである。制御回路４０は、信号Ｄ３の電圧レベルをローレベルに戻す。このとき、上位ＤＡ変換回路３１において、容量値８Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが８Ｖｃｕだけ減少する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが８Ｖｃｕだけ減少する。差分の電圧レベルはＶ２１になる。この電圧レベルは、第１のＡＤ変換が実行される前の差分の電圧レベルと同じである。

　容量素子Ｃ１に保持された第１の信号ＩＮＰと、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された第１の信号ＩＮＰとの各々にノイズが重畳する可能性がある。差分の電圧レベルが、そのノイズに基づいて、Ｖ２１から変化する可能性がある。ノイズレベルを小さくすることで、差分の電圧レベルが変化した場合であっても、その変化の大きさは小さい。そのため、差分の電圧レベルは、第１のＡＤ変換の実行によらず変化しない。差分の電圧レベルが変化しないため、第１のＡＤ変換を実行する必要はない。

　ステップＳ５における第２のレベルシフトが実行されたとき、差分の電圧レベルは、図４に示すＶ２５になる。レベルＶ２５は、８Ｖｃｕである。

　ステップＳ５の後、第２のＡＤ変換のためのデジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較することにより第２の比較動作を実行する（ステップＳ６）。

　第２の比較動作は、ステップＳ３における第１の比較動作と同様である。そのため、第２の比較動作の詳細な説明を省略する。差分の電圧レベルは、図４に示すタイミングｔ２１からステップ状に減少し始める。

　第２の比較動作が開始されたとき、第１の端子Ｔ２１の電圧レベルは第２の端子Ｔ２２の電圧レベルよりも小さい。このとき、比較回路２１は、ローレベルを持つ信号を出力する。タイミングｔ２２において、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとが略同じになる。このとき、比較回路２１は、ハイレベルを持つ信号を出力する。

　比較結果を示す信号は、下位ＤＡ変換回路３３の複数のラッチ回路Ｌ１に入力される。比較結果を示す信号の電圧レベルが変化したとき、各ラッチ回路Ｌ１は、各容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルに対応するデジタル値を保持する。回路遅延等に基づくレイテンシーが発生するため、各ラッチ回路Ｌ１は、タイミングｔ２２よりも後のタイミングｔ２３においてデジタル値を保持する。各ラッチ回路Ｌ１に保持されたデジタル値は、下位データに対応する。下位データは、タイミングｔ２２からタイミングｔ２３までの遅延ＤＬ２に基づく誤差を含む。各ラッチ回路Ｌ１は、デジタル値を制御回路４０に出力する。制御回路４０は、各ラッチ回路Ｌ１のデジタル値を含む第２の下位データ（第２のデジタルデータ）を保持する。

　ステップＳ６の後、制御回路４０は、信号ＳＴの電圧レベルをローレベルにする。ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルは、第２の比較動作が実行される前の電圧レベルになる。差分の電圧レベルはＶ２５になる。その後、レベルシフト回路３２は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを、第２のレベルと異なる第３のレベルにシフトさせることにより第３のレベルシフトを実行する（ステップＳ７）。

　具体的には、制御回路４０は、信号Ｄ_ＬＳ２の電圧レベルをローレベルからハイレベルに変化させる。このとき、レベルシフト回路３２において、容量値８Ｃｕを持つ容量素子Ｃ３２の第１の端子Ｔｃ３２１の電圧レベルが８Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが８Ｖｃｕだけ増加する。

　ステップＳ６とステップＳ７との間に、逐次比較動作を含む第１のＡＤ変換を実行する必要はない。

　図５は、比較回路２１の第１の端子Ｔ２１の電圧レベルと比較回路２１の第２の端子Ｔ２２の電圧レベルとの差分の変化を示す。図５において垂直方向は、図３と同様に、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとの差分を示す。

　第１の端子Ｔ２１および第２の端子Ｔ２２の各々に第１の信号ＩＮＰが入力されたとき、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとの差分はＶ２１である。レベルＶ２１は、０Ｖｃｕである。第１のＡＤ変換は必要ないため、図５において第１のＡＤ変換に関するレベルの変化は省略されている。ステップＳ５における第２のレベルシフトとステップＳ７における第３のレベルシフトとが実行されたとき、差分の電圧レベルはＶ２６になる。レベルＶ２６は、１６Ｖｃｕである。

　ステップＳ７の後、第２のＡＤ変換のためのデジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。比較回路２１は、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとを比較することにより第３の比較動作を実行する（ステップＳ８）。

　第３の比較動作は、ステップＳ３における第１の比較動作と同様である。そのため、第３の比較動作の詳細な説明を省略する。差分の電圧レベルは、図５に示すタイミングｔ３１からステップ状に減少し始める。

　第３の比較動作が開始されたとき、第１の端子Ｔ２１の電圧レベルは第２の端子Ｔ２２の電圧レベルよりも小さい。このとき、比較回路２１は、ローレベルを持つ信号を出力する。タイミングｔ３２において、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとが略同じになる。このとき、比較回路２１は、ハイレベルを持つ信号を出力する。

　比較結果を示す信号は、下位ＤＡ変換回路３３の複数のラッチ回路Ｌ１に入力される。比較結果を示す信号の電圧レベルが変化したとき、各ラッチ回路Ｌ１は、各容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルに対応するデジタル値を保持する。回路遅延等に基づくレイテンシーが発生するため、各ラッチ回路Ｌ１は、タイミングｔ３２よりも後のタイミングｔ３３においてデジタル値を保持する。各ラッチ回路Ｌ１に保持されたデジタル値は、下位データに対応する。下位データは、タイミングｔ３２からタイミングｔ３３までの遅延ＤＬ３に基づく誤差を含む。各ラッチ回路Ｌ１は、デジタル値を制御回路４０に出力する。制御回路４０は、各ラッチ回路Ｌ１のデジタル値を含む第３の下位データ（第３のデジタルデータ）を保持する。

　上記の例では、第３の信号（第１の信号ＩＮＰ）が比較回路２１の第１の端子Ｔ２１に入力され、かつ上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持される。その後、逐次比較動作が実行されることなく、レベルシフト回路３２は、第２のレベルシフトおよび第３のレベルシフトを実行する。

　レベルシフト回路３２の複数の容量素子Ｃ３２は、第１の容量素子および第２の容量素子を含む。上記の例では、第１の容量素子および第２の容量素子の各々の容量値は８Ｃｕである。レベルシフト回路３２は、ステップＳ２において、第１の容量素子の電圧レベルおよび第２の容量素子の電圧レベルを変化させることにより第１のレベルシフトを実行する。レベルシフト回路３２は、ステップＳ５において、第１の容量素子の電圧レベルを変化させることにより第２のレベルシフトを実行する。レベルシフト回路３２は、ステップＳ７において、第２の容量素子の電圧レベルを変化させることにより第３のレベルシフトを実行する。

　ステップＳ１において逐次比較動作が実行されたとき、デジタルデータに含まれる上位データが生成される。上位データは、複数ビットのデータを含む。ステップＳ３において第１の比較動作が実行されたとき、デジタルデータに含まれる下位データが生成される。下位データは、複数ビットのデータを含む。上記の例では、第２の容量素子の容量値は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に含まれる第３の容量素子の容量値と略同じである。第３の容量素子は、上位データの最下位ビットのデータを生成するために使用される。上記の例では、第３の容量素子は、容量値８Ｃｕを持つ容量素子Ｃ３１である。

　第２の容量素子の容量値と第３の容量素子の容量値とが異なってもよい。第２の容量素子の容量値と第３の容量素子の容量値との差は非常に小さくてもよい。例えば、その差の絶対値は、第２の容量素子の容量値または第３の容量素子の容量値の５％以下であってもよい。あるいは、その差の絶対値は、第２の容量素子の容量値または第３の容量素子の容量値の１０％以下であってもよい。

　上記の例では、第１の容量素子の容量値は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に含まれる第４の容量素子の容量値と略同じである。第４の容量素子は、上位データの最下位ビットのデータを生成するために使用される。上記の例では、第４の容量素子は、容量値８Ｃｕを持つ容量素子Ｃ３１である。

　第１の容量素子の容量値と第４の容量素子の容量値とが異なってもよい。第１の容量素子の容量値と第４の容量素子の容量値との差は非常に小さくてもよい。例えば、その差の絶対値は、第１の容量素子の容量値または第４の容量素子の容量値の５％以下であってもよい。あるいは、その差の絶対値は、第１の容量素子の容量値または第４の容量素子の容量値の１０％以下であってもよい。

　ステップＳ８の後、補正回路４１は、第２の下位データおよび第３の下位データに基づいて、第１の下位データを補正する（ステップＳ９）。

　ＡＤ変換回路１０の動作の手順は、図２に示す例に限らない。例えば、ステップＳ１からＳ３における処理が実行される前に、ステップＳ４からＳ８における処理が実行されてもよい。ＡＤ変換回路１０が起動した直後に、ステップＳ４からＳ８における処理が実行されてもよい。ステップＳ４からＳ８における処理は、環境の変化に応じて定期的に実行されてもよい。例えば、環境の変化は、時間の変化または温度の変化である。ステップＳ４からＳ８における処理は、ステップＳ１からＳ３における処理が実行されるタイミングと近いタイミングで実行される。

　ＡＤ変換回路１０が撮像装置に含まれる場合、ステップＳ４からＳ８における処理は、ブランキング期間（垂直ブランキング期間）に実行されてもよい。例えば、レベルシフト回路３２は、第２のレベルシフトをブランキング期間に実行する。ブランキング期間は、第１の画素信号が撮像部から出力される期間と異なり、かつ第２の画素信号が撮像部から出力される期間と異なる。第１の画素信号は、リセットレベルを持つ。第２の画素信号は、信号レベルを持つ。比較回路２１は、第２の比較動作をブランキング期間に実行する。レベルシフト回路３２は、第３のレベルシフトをブランキング期間に実行する。比較回路２１は、第３の比較動作をブランキング期間に実行する。

　レイテンシーの影響を説明する。第１の比較動作が開始された後、差分の電圧レベルは、図３に示すタイミングｔ１１からステップ状に減少し始める。タイミングｔ１２において、比較回路２１はハイレベルの信号を出力する。レイテンシーが存在しないと仮定した場合、各ラッチ回路Ｌ１は、タイミングｔ１２においてデジタル値を保持する。タイミングｔ１１からタイミングｔ１２まで、１３個の遅延素子ＩＮＶ２において、出力信号の電圧レベルが参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに変化する。つまり、下位ＤＡ変換回路３３に含まれる１３個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化する。その変化に基づいて、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１３Ｖｃｕだけ減少する。

　高速に動作する回路においてもレイテンシーが存在する。そのため、各ラッチ回路Ｌ１は、実際にはタイミングｔ１３においてデジタル値を保持する。タイミングｔ１１からタイミングｔ１３まで、１７個の遅延素子ＩＮＶ２において、出力信号の電圧レベルが参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに変化する。つまり、下位ＤＡ変換回路３３に含まれる１７個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化する。その変化に基づいて、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１７Ｖｃｕだけ減少する。

　レイテンシーの影響により、各ラッチ回路Ｌ１は、タイミングｔ１２ではなくタイミングｔ１３においてデジタル値を保持する。したがって、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延ＤＬ１に対応するレイテンシーが存在する。

　第２の比較動作が開始された後、差分の電圧レベルは、図４に示すタイミングｔ２１からステップ状に減少し始める。タイミングｔ２２において、比較回路２１はハイレベルの信号を出力する。レイテンシーが存在しないと仮定した場合、各ラッチ回路Ｌ１は、タイミングｔ２２においてデジタル値を保持する。タイミングｔ２１からタイミングｔ２２まで、８個の遅延素子ＩＮＶ２において、出力信号の電圧レベルが参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに変化する。つまり、下位ＤＡ変換回路３３に含まれる８個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化する。その変化に基づいて、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが８Ｖｃｕだけ減少する。

　各ラッチ回路Ｌ１は、実際にはタイミングｔ２３においてデジタル値を保持する。タイミングｔ２１からタイミングｔ２３まで、１２個の遅延素子ＩＮＶ２において、出力信号の電圧レベルが参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに変化する。つまり、下位ＤＡ変換回路３３に含まれる１２個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化する。その変化に基づいて、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１２Ｖｃｕだけ減少する。

　レイテンシーの影響により、各ラッチ回路Ｌ１は、タイミングｔ２２ではなくタイミングｔ２３においてデジタル値を保持する。したがって、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延ＤＬ２に対応するレイテンシーが存在する。第１の比較動作が実行されるタイミングと、第２の比較動作が実行されるタイミングとが互いに近い場合、遅延ＤＬ１および遅延ＤＬ２は略同じである。

　第３の比較動作が開始された後、差分の電圧レベルは、図５に示すタイミングｔ３１からステップ状に減少し始める。タイミングｔ３２において、比較回路２１はハイレベルの信号を出力する。レイテンシーが存在しないと仮定した場合、各ラッチ回路Ｌ１は、タイミングｔ３２においてデジタル値を保持する。タイミングｔ３１からタイミングｔ３２まで、１６個の遅延素子ＩＮＶ２において、出力信号の電圧レベルが参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに変化する。つまり、下位ＤＡ変換回路３３に含まれる１６個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化する。その変化に基づいて、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１６Ｖｃｕだけ減少する。

　各ラッチ回路Ｌ１は、実際にはタイミングｔ３３においてデジタル値を保持する。タイミングｔ３１からタイミングｔ３３まで、２０個の遅延素子ＩＮＶ２において、出力信号の電圧レベルが参照電圧ＶＲＥＦＨから参照電圧ＶＲＥＦＬに変化する。つまり、下位ＤＡ変換回路３３に含まれる２０個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化する。その変化に基づいて、ＤＡ変換部３０の出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが２０Ｖｃｕだけ減少する。

　レイテンシーの影響により、各ラッチ回路Ｌ１は、タイミングｔ３２ではなくタイミングｔ３３においてデジタル値を保持する。したがって、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延ＤＬ３に対応するレイテンシーが存在する。第１の比較動作が実行されるタイミングと、第３の比較動作が実行されるタイミングとが互いに近い場合、遅延ＤＬ１および遅延ＤＬ３は略同じである。

　上記の例では、第２の比較動作を含む第２のＡＤ変換によって、デジタル値１２が得られる。上記の例では、第３の比較動作を含む第２のＡＤ変換によって、デジタル値２０が得られる。

　ステップＳ９における処理の詳細を説明する。図６は、図３から図５に示すレベルの変化を１つに統合した状態を示す。第２の信号ＩＮＮが上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持されたとき、比較回路２１の第１の端子Ｔ２１の電圧レベルと比較回路２１の第２の端子Ｔ２２の電圧レベルとの差分はＶ１１である。例えば、差分の電圧レベルがとりうる範囲の最大値はＶｘ１であり、かつ差分の電圧レベルがとりうる範囲の最小値はＶｎ１である。レベルＶｘ１は０Ｖｃｕであり、かつレベルＶｎ１は－６４Ｖｃｕである。

　レベルＶ１１に基づく第１のＡＤ変換が終了したとき、差分の電圧レベルはＶ１４である。レベルＶｘ１に基づく第１のＡＤ変換が終了したと仮定した場合、差分の電圧レベルはＶｘ２である。レベルＶｘ２は０Ｖｃｕである。レベルＶｎ１に基づく第１のＡＤ変換が終了したと仮定した場合、差分の電圧レベルはＶｎ２である。レベルＶｎ２は－８Ｖｃｕである。第１のＡＤ変換が終了したとき、差分の電圧レベルはＶｎ２以上かつＶｘ２以下である。

　レベルＶ１４に基づく第１のレベルシフトが実行されたとき、差分の電圧レベルはＶ１５になる。レベルＶｘ２に基づく第１のレベルシフトが実行されたと仮定した場合、差分の電圧レベルはＶｘ３になる。レベルＶｘ３は１６Ｖｃｕである。レベルＶｎ２に基づく第１のレベルシフトが実行されたと仮定した場合、差分の電圧レベルはＶｎ３になる。レベルＶｎ３は８Ｖｃｕである。第１のレベルシフトが実行されたとき、差分の電圧レベルはＶｎ３以上かつＶｘ３以下である。

　レベルＶｎ３は、レベルＶｎ１に基づく第１のＡＤ変換と、レベルＶｎ２に基づく第１のレベルシフトとが実行されたときに得られる。レベルＶｎ３は、第２のレベルシフトが実行されたときに得られるレベルＶ２５と同じである。実際には、レベルＶｎ１に基づく第１のＡＤ変換と、レベルＶｎ２に基づく第１のレベルシフトとは実行されない。第１の端子Ｔ２１および第２の端子Ｔ２２の各々に第１の信号ＩＮＰが入力されたとき、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとの差分はＶ２１である。レベルＶ２１は、０Ｖｃｕである。ＡＤ変換回路１０は、レベルＶ２１に基づく第２のレベルシフトを実行することにより、レベルＶｎ３に対応するレベルＶ２５を得ることができる。

　レベルＶｘ３は、レベルＶｘ１に基づく第１のＡＤ変換と、レベルＶｘ２に基づく第１のレベルシフトとが実行されたときに得られる。レベルＶｘ３は、第２のレベルシフトおよび第３のレベルシフトが実行されたときに得られるレベルＶ２６と同じである。実際には、レベルＶｘ１に基づく第１のＡＤ変換と、レベルＶｘ２に基づく第１のレベルシフトとは実行されない。ＡＤ変換回路１０は、レベルＶ２１に基づく第２のレベルシフトおよび第３のレベルシフトを実行することにより、レベルＶｘ３に対応するレベルＶ２６を得ることができる。

　レベルシフト回路３２は、ステップＳ２において、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第１のレベルにシフトさせる。上記の例では、第１のレベルシフトが実行されたとき、差分の電圧レベルはレベルＶ１４からレベルＶ１５にシフトする。レベルシフト回路３２は、ステップＳ５において、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第２のレベルにシフトさせる。第２のレベルは、第１のレベルがとりうる範囲の最小値である。上記の例では、第２のレベルシフトが実行されたとき、差分の電圧レベルはレベルＶ２１からレベルＶｎ３にシフトする。差分の電圧レベルがとりうる範囲は、レベルＶｎ３からレベルＶｘ３である。レベルＶｎ３がその範囲の最小値であり、かつレベルＶｘ３がその範囲の最大値である。レベルシフト回路３２は、ステップＳ７において、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第３のレベルにシフトさせる。第３のレベルは、第１のレベルがとりうる範囲の最大値である。上記の例では、第２のレベルシフトおよび第３のレベルシフトが実行されたとき、差分の電圧レベルはレベルＶ２１からレベルＶｘ３にシフトする。

　差分の電圧レベルがＶ１５であるとき、第１の比較動作が開始される。差分の電圧レベルは、タイミングｔ１１からステップ状に減少し始める。各ラッチ回路Ｌ１は、タイミングｔ１３においてデジタル値を保持する。差分の電圧レベルがＶ２５（Ｖｎ３）であるとき、第２の比較動作が開始される。差分の電圧レベルは、タイミングｔ１１からステップ状に減少し始める。タイミングｔ１１は、図４に示すタイミングｔ２１と同じである。各ラッチ回路Ｌ１は、タイミングｔ２３においてデジタル値を保持する。差分の電圧レベルがＶ２６（Ｖｘ３）であるとき、第３の比較動作が開始される。差分の電圧レベルは、タイミングｔ１１からステップ状に減少し始める。タイミングｔ１１は、図５に示すタイミングｔ３１と同じである。各ラッチ回路Ｌ１は、タイミングｔ３３においてデジタル値を保持する。

　図４および図６に示す例では、第２の比較動作を含む第２のＡＤ変換によって、デジタル値１２が得られる。このデジタル値は、レベルＶｎ１に対応するデジタルデータの下位データと同じである。図５および図６に示す例では、第３の比較動作を含む第２のＡＤ変換によって、デジタル値２０が得られる。このデジタル値は、レベルＶｘ１に対応するデジタルデータの下位データと同じである。

　レベルＶ１１がレベルＶｎ１以上かつレベルＶｘ１以下の任意のレベルである場合、第１の比較動作を含む第２のＡＤ変換によって得られたデジタル値は、１２から２０のいずれか１つである。つまり、そのデジタル値は、９個の値のいずれか１つである。補正回路４１は、そのデジタル値を０から８のいずれか１つに変換することにより、そのデジタル値を４ビットの値に補正する。

　下位ＤＡ変換回路３３に含まれる複数の容量素子Ｃ３３の各々の容量値が０．８Ｃｕであると仮定した場合、第２のＡＤ変換によって以下のようなデジタル値が得られる。

　容量素子Ｃ３３の容量値が１Ｃｕである場合、デジタルランプ信号の電圧レベルは、１ステップ毎に１Ｖｃｕだけ変化する。容量素子Ｃ３３の容量値が０．８Ｃｕである場合、デジタルランプ信号の電圧レベルは、１ステップ毎に０．８Ｖｃｕだけ変化する。つまり、１ステップ毎の変化量は（４／５）倍である。第２のＡＤ変換によって得られたデジタル値は、（５／４）倍になる。レイテンシーは、（５／４）倍になる。

　容量素子Ｃ３３の容量値が１Ｃｕである場合、上記の例では、第２の比較動作を含む第２のＡＤ変換によって、デジタル値１２が得られる。容量素子Ｃ３３の容量値が０．８Ｃｕである場合、第２の比較動作を含む第２のＡＤ変換によって、デジタル値１５が得られる。容量素子Ｃ３３の容量値が１Ｃｕである場合、上記の例では、レイテンシーは、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延に対応する。容量素子Ｃ３３の容量値が０．８Ｃｕである場合、レイテンシーは、５個の遅延素子ＩＮＶ１および５個の遅延素子ＩＮＶ２における遅延に対応する。

　容量素子Ｃ３３の容量値が１Ｃｕである場合、上記の例では、第３の比較動作を含む第２のＡＤ変換によって、デジタル値２０が得られる。容量素子Ｃ３３の容量値が０．８Ｃｕである場合、第３の比較動作を含む第２のＡＤ変換によって、デジタル値２５が得られる。容量素子Ｃ３３の容量値が１Ｃｕである場合、上記の例では、レイテンシーは、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延に対応する。容量素子Ｃ３３の容量値が０．８Ｃｕである場合、レイテンシーは、５個の遅延素子ＩＮＶ１および５個の遅延素子ＩＮＶ２における遅延に対応する。

　レベルＶ１１がレベルＶｎ１以上かつレベルＶｘ１以下の任意のレベルである場合、第１の比較動作を含む第２のＡＤ変換によって得られたデジタル値は、１５から２５のいずれか１つである。つまり、そのデジタル値は、１１個の値のいずれか１つである。補正回路４１は、そのデジタル値を０から８のいずれか１つに変換することにより、そのデジタル値を４ビットの値に補正する。

　具体的な補正の例を説明する。説明を容易にするために、第１のＡＤ変換が終了したときの差分の電圧レベルＶ１４が－４Ｖｃｕであると仮定する。このレベルＶ１４は、第１のＡＤ変換において上位データの最下位ビットを決定するときに想定される差分の電圧レベルの範囲の中間レベルである。その範囲は、－８Ｖｃｕから０Ｖｃｕである。

　容量素子Ｃ３３の容量値が１Ｃｕである場合について説明する。第１のレベルシフトによって、差分の電圧レベルは１６Ｖｃｕだけ増加する。第１のレベルシフトによって、差分の電圧レベルは１２Ｖｃｕになる。第１の比較動作が開始された後、差分の電圧レベルはステップ状に減少する。

　レイテンシーが存在しないと仮定した場合、下位ＤＡ変換回路３３に含まれる１２個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したタイミングにおいて、各ラッチ回路Ｌ１はデジタル値を保持する。レイテンシーが、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延に対応すると仮定した場合、下位ＤＡ変換回路３３に含まれる１６個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したタイミングにおいて、各ラッチ回路Ｌ１はデジタル値を保持する。この場合、第１の比較動作を含む第２のＡＤ変換によって、デジタル値１６が得られる。

　補正回路４１は、ステップＳ９において、第２のデジタルデータおよび第３のデジタルデータで規定される範囲における第１のデジタルデータの位置に基づいて第１のデジタルデータを補正する。第１のデジタルデータは第１の比較動作により生成される。第２のデジタルデータは第２の比較動作により生成される。第３のデジタルデータは第３の比較動作により生成される。上記の例では、第１のデジタルデータは、第２のデジタルデータと同じであるか、または第２のデジタルデータよりも大きい。第１のデジタルデータは、第３のデジタルデータと同じであるか、または第３のデジタルデータよりも小さい。

　補正回路４１は、第１の範囲と第２の範囲との関係に基づいて第１のデジタルデータを補正する。第１の範囲は、第２のデジタルデータおよび第３のデジタルデータで規定される。第２のデジタルデータおよび第３のデジタルデータの一方が第１の範囲の最小値であり、かつ第２のデジタルデータおよび第３のデジタルデータの他方が第１の範囲の最大値である。補正回路４１は、第１のデジタルデータが第２の範囲に収まるように第１のデジタルデータを補正する。第２の範囲における補正された第１のデジタルデータの相対位置は、第１の範囲における第１のデジタルデータの相対位置と略同じである。

　例えば、補正回路４１は、補正のためのテーブルを保持する。補正回路４１は、そのテーブルに基づいて、デジタル値を補正デジタル値に変換することにより、デジタル値を補正する。補正回路４１は、複数のテーブルを保持する。容量素子Ｃ３３の容量値が１Ｃｕである場合、前述したように、第１の比較動作を含む第２のＡＤ変換によって得られたデジタル値は、１２から２０のいずれか１つである。デジタル値１６に対応する補正デジタル値を得る場合について説明する。

　第１のテーブルにおいて、デジタル値１２は、補正デジタル値０に対応する。第１のテーブルにおいて、デジタル値１３は、補正デジタル値１に対応する。第１のテーブルにおいて、デジタル値１４は、補正デジタル値２に対応する。第１のテーブルにおいて、デジタル値１５は、補正デジタル値３に対応する。第１のテーブルにおいて、デジタル値１６は、補正デジタル値４に対応する。第１のテーブルにおいて、デジタル値１７は、補正デジタル値５に対応する。第１のテーブルにおいて、デジタル値１８は、補正デジタル値６に対応する。第１のテーブルにおいて、デジタル値１９は、補正デジタル値７に対応する。第１のテーブルにおいて、デジタル値２０は、補正デジタル値８に対応する。補正回路４１は、第２のＡＤ変換によって得られたデジタル値１６を補正デジタル値４に変換する。

　補正回路４１は、デジタル値を補正することにより、デジタル値を所定の範囲内の値に変換する。上記の例では、所定の範囲は補正デジタル値０および補正デジタル値８で規定される。補正デジタル値０は所定の範囲の最小値であり、かつ補正デジタル値８は所定の範囲の最大値である。所定の範囲の最小値は、第２の比較動作によって生成された第２の下位データ（第２のデジタルデータ）に対応する。所定の範囲の最大値は、第３の比較動作によって生成された第３の下位データ（第３のデジタルデータ）に対応する。補正されたデジタル値は、レイテンシーによらず、常に所定の範囲内のいずれか１つの値に変換される。そのため、ＡＤ変換回路１０は、下位データの精度を向上させることができる。

　ＡＤ変換回路１０は、生成されたデジタルデータを出力する。デジタルデータは、上位データおよび下位データを含む。上位データは、逐次比較動作によって生成されたデジタル値を含む。下位データは、補正回路４１によって補正されたデジタル値を含む。

　容量素子Ｃ３３の容量値が０．８Ｃｕである場合について説明する。第１のＡＤ変換が終了したときの差分の電圧レベルＶ１４は－４Ｖｃｕである。第１のレベルシフトによって、差分の電圧レベルは１６Ｖｃｕだけ増加する。第１のレベルシフトによって、差分の電圧レベルは１２Ｖｃｕになる。第１の比較動作が開始された後、差分の電圧レベルはステップ状に減少する。

　前述したように、容量素子Ｃ３３の容量値が０．８Ｃｕである場合、デジタルランプ信号の電圧レベルは、１ステップ毎に０．８Ｖｃｕだけ変化する。第２のＡＤ変換によって得られたデジタル値は、容量素子Ｃ３３の容量値が１Ｃｕである場合のデジタル値の（５／４）倍になる。レイテンシーは、容量素子Ｃ３３の容量値が１Ｃｕである場合のレイテンシーの（５／４）倍になる。

　レイテンシーが存在しないと仮定した場合、下位ＤＡ変換回路３３に含まれる１５個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したタイミングにおいて、各ラッチ回路Ｌ１はデジタル値を保持する。レイテンシーは、５個の遅延素子ＩＮＶ１および５個の遅延素子ＩＮＶ２における遅延に対応する。レイテンシーが存在するため、下位ＤＡ変換回路３３に含まれる２０個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したタイミングにおいて、各ラッチ回路Ｌ１はデジタル値を保持する。この場合、第１の比較動作を含む第２のＡＤ変換によって、デジタル値２０が得られる。

　容量素子Ｃ３３の容量値が０．８Ｃｕである場合、前述したように、第１の比較動作を含む第２のＡＤ変換によって得られたデジタル値は、１５から２５のいずれか１つである。デジタル値２０に対応する補正デジタル値を得る場合について説明する。

　第２のテーブルにおいて、デジタル値１５は、補正デジタル値０に対応する。第２のテーブルにおいて、デジタル値１６およびデジタル値１７は、補正デジタル値１に対応する。第２のテーブルにおいて、デジタル値１８は、補正デジタル値２に対応する。第２のテーブルにおいて、デジタル値１９は、補正デジタル値３に対応する。第２のテーブルにおいて、デジタル値２０は、補正デジタル値４に対応する。第２のテーブルにおいて、デジタル値２１は、補正デジタル値５に対応する。第２のテーブルにおいて、デジタル値２２は、補正デジタル値６に対応する。第２のテーブルにおいて、デジタル値２３およびデジタル値２４は、補正デジタル値７に対応する。第２のテーブルにおいて、デジタル値２５は、補正デジタル値８に対応する。補正回路４１は、第２のＡＤ変換によって得られたデジタル値２０を補正デジタル値４に変換する。

　容量素子Ｃ３３の容量値が１Ｃｕである場合と、容量素子Ｃ３３の容量値が０．８Ｃｕである場合とのいずれにおいても、補正デジタル値は４である。補正回路４１は、下位ＤＡ変換回路３３に含まれる複数の容量素子Ｃ３３の容量値の違いによらず、略同じ補正デジタル値を得る。上位ＤＡ変換回路３１に含まれる複数の容量素子Ｃ３１間で容量値の精度が確保されてさえいれば、下位ＤＡ変換回路３３に含まれる複数の容量素子Ｃ３３の容量値に絶対的な精度はあまり必要ではない。つまり、下位ＤＡ変換回路３３に含まれる複数の容量素子Ｃ３３の各々の容量値が小さい場合であっても、ＡＤ変換回路１０は、ＡＤ変換を高精度に実行することができる。

　したがって、下位ＤＡ変換回路３３に含まれる複数の容量素子Ｃ３３の容量値は、１Ｃｕに限らない。容量値は１Ｃｕよりも小さい値であってもよい。例えば、容量値は０．８Ｃｕであってもよい。容量値は１Ｃｕよりも大きい値であってもよい。例えば、容量値は１．２Ｃｕであってもよい。

　補正回路４１は、複数の範囲の各々に対応するテーブルを使用することにより、第１のデジタルデータを補正する。複数の範囲の各々は、第２のデジタルデータおよび第３のデジタルデータで規定される。上記の例では、補正回路４１は、第１のテーブルおよび第２のテーブルを含む複数のテーブルを保持する。補正回路４１は、第２のデジタルデータおよび第３のデジタルデータで規定される範囲に対応する１つのテーブルを選択する。

　例えば、第２のデジタルデータとしてデジタル値１２が得られ、かつ第３のデジタルデータとしてデジタル値２０が得られる。この場合、補正回路４１は、上記の第１のテーブルを選択する。あるいは、第２のデジタルデータとしてデジタル値１５が得られ、かつ第３のデジタルデータとしてデジタル値２５が得られる。この場合、補正回路４１は、上記の第２のテーブルを選択する。

　レベルシフト回路３２に含まれる複数の容量素子Ｃ３２の少なくとも１つが上位ＤＡ変換回路３１に含まれてもよい。つまり、上位ＤＡ変換回路３１およびレベルシフト回路３２が少なくとも１つの容量素子を共有してもよい。例えば、第３のレベルシフトに使用される第２の容量素子は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に含まれる第３の容量素子であってもよい。つまり、第３の容量素子が第３のレベルシフトに使用されてもよい。第３の容量素子は、上位データの最下位ビットのデータを生成するために使用される。上記の例では、第３の容量素子は、容量値８Ｃｕを持つ容量素子Ｃ３１である。第３のレベルシフトを実行する前に第１のＡＤ変換を実行する必要はない。そのため、第１のＡＤ変換に使用される第３の容量素子を第３のレベルシフトに使用することができる。

　第２のレベルシフトに使用される第１の容量素子は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に含まれる第４の容量素子であってもよい。つまり、第４の容量素子が第２のレベルシフトに使用されてもよい。第４の容量素子は、上位データの最下位ビットのデータを生成するために使用される。上記の例では、第４の容量素子は、容量値８Ｃｕを持つ容量素子Ｃ３１である。第２のレベルシフトを実行する前に第１のＡＤ変換を実行する必要はない。そのため、第１のＡＤ変換に使用される第４の容量素子を第２のレベルシフトに使用することができる。

　上記の例では、レベルシフト回路３２に含まれる２つの容量素子Ｃ３２の容量値は同じである。レベルシフト回路３２に含まれる２つの容量素子Ｃ３２の容量値が異なってもよい。例えば、第２のレベルシフトに使用される第１の容量素子の容量値は、４Ｃｕであってもよい。

　容量値４Ｃｕを持つ容量素子Ｃ３２と容量値８Ｃｕを持つ容量素子Ｃ３２とが第１のレベルシフトに使用されるため、図６に示すレベルＶｎ２およびレベルＶｘ２は、第１のレベルシフトによって１２Ｖｃｕだけ増加する。その場合、レベルＶｎ３は４Ｖｃｕになり、かつレベルＶｘ３は１２Ｖｃｕになる。容量値４Ｃｕを持つ容量素子Ｃ３２が第２のレベルシフトに使用されるため、図６に示すレベルＶ２１は、第２のレベルシフトによって４Ｖｃｕだけ増加する。その場合、レベルＶ２５は４Ｖｃｕになり、かつレベルＶｎ３と同じである。容量値８Ｃｕを持つ容量素子Ｃ３２が第３のレベルシフトに使用されるため、図６に示すレベルＶ２１は、第２のレベルシフトおよび第３のレベルシフトによって１２Ｖｃｕだけ増加する。その場合、レベルＶ２６は１２Ｖｃｕになり、かつレベルＶｘ３と同じである。第１の容量素子の容量値は、１２Ｃｕ等であってもよい。

　本発明の各態様のＡＤ変換方法は、ＡＤ変換回路１０において実行される第１から第８のステップを有する。第１の信号ＩＮＰが比較回路２１の第１の端子Ｔ２１に入力され、かつ第２の信号ＩＮＮが上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持される。その後、比較回路２１は、第１のステップ（ステップＳ１）において、逐次比較動作を実行する。逐次比較動作が実行された後、レベルシフト回路３２は、第２のステップ（ステップＳ２）において、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第１のレベルにシフトさせることにより第１のレベルシフトを実行する。第１のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。第１のレベルシフトが実行された後、比較回路２１は、第３のステップ（ステップＳ３）において、第１の端子Ｔ２１に入力された信号の第１の電圧レベルと、第２の端子Ｔ２２に入力された信号の第２の電圧レベルとを比較することにより第１の比較動作を実行する。

　第３の信号（第１の信号ＩＮＰ）が第１の端子Ｔ２１に入力され、かつ上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持される。その後、レベルシフト回路３２は、第４のステップ（ステップＳ５）において、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを第２のレベルにシフトさせることにより第２のレベルシフトを実行する。第２のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。第２のレベルシフトが実行された後、比較回路２１は、第５のステップ（ステップＳ６）において、第１の電圧レベルと第２の電圧レベルとを比較することにより第２の比較動作を実行する。

　第２の比較動作が実行された後、レベルシフト回路３２は、第６のステップ（ステップＳ７）において、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルを、第２のレベルと異なる第３のレベルにシフトさせることにより第３のレベルシフトを実行する。第３のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が上位ＤＡ変換回路３１の複数の容量素子Ｃ３１および下位ＤＡ変換回路３３の複数の容量素子Ｃ３３に保持される。第３のレベルシフトが実行された後、比較回路２１は、第７のステップ（ステップＳ８）において、第１の電圧レベルと第２の電圧レベルとを比較することにより第３の比較動作を実行する。補正回路４１は、第８のステップ（ステップＳ９）において、第２のデジタルデータおよび第３のデジタルデータに基づいて、第１のデジタルデータを補正する。

　上記の例では、第１の信号ＩＮＰの電圧レベルが第２の信号ＩＮＮの電圧レベル以上であるが、第１の信号ＩＮＰの電圧レベルが第２の信号ＩＮＮの電圧レベル以下であってもよい。この場合、参照電圧ＶＲＥＦＬがスイッチＳＷ１の入力端子Ｈに入力され、かつ参照電圧ＶＲＥＦＨがスイッチＳＷ１の入力端子Ｌに入力される。参照電圧ＶＲＥＦＬがスイッチＳＷ２の入力端子Ｈに入力され、かつ参照電圧ＶＲＥＦＨがスイッチＳＷ２の入力端子Ｌに入力される。信号ＳＴの電圧レベルはローレベルからハイレベルに変化する。デジタルランプ信号の電圧レベルは、ステップ状に増加する。

　第１の実施形態において、補正回路４１は、第２のデジタルデータおよび第３のデジタルデータに基づいて、第１のデジタルデータを補正する。そのため、ＡＤ変換回路１０は、デジタルデータの精度を向上させることができる。

　例えば、容量素子Ｃ３３の容量値が１Ｃｕである場合と、容量素子Ｃ３３の容量値が０．８Ｃｕである場合とでは、デジタルランプ信号が減少する速さが異なる。デジタルランプ信号の変化の速さ（傾き）の違いは、ＡＤ変換回路１０の性能の個体差となる。補正回路４１が第１のデジタルデータを補正するため、デジタルランプ信号の傾きのばらつきの影響を低減することができる。

　温度が変化すると、遅延素子ＩＮＶ１における遅延時間および遅延素子ＩＮＶ２における遅延時間が変化する。遅延時間が変化した場合、デジタルランプ信号の傾きが変化する。しかしながら、上記と同様に、デジタルランプ信号の傾きのばらつきの影響を低減することができる。

　レベルシフト回路３２の複数の容量素子Ｃ３２は、第１の容量素子および第２の容量素子を含む。第３のレベルシフトに使用される第２の容量素子の容量値は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に含まれる第３の容量素子の容量値と略同じである。第３の容量素子は、上位データの最下位ビットのデータを生成するために使用される。レベルシフト回路３２は、第２の容量素子を使用することにより、第３のレベルシフトを容易に実行することができる。

　第２のレベルシフトに使用される第１の容量素子の容量値は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に含まれる第４の容量素子の容量値と略同じである。第４の容量素子は、上位データの最下位ビットのデータを生成するために使用される。レベルシフト回路３２は、第１の容量素子を使用することにより、第２のレベルシフトを容易に実行することができる。

　レベルシフト回路３２が第１のレベルシフトを実行したとき、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルは第１のレベルにシフトする。レベルシフト回路３２が第２のレベルシフトを実行したとき、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルは第２のレベルにシフトする。第２のレベルは、第１のレベルがとりうる範囲の最小値である。レベルシフト回路３２が第３のレベルシフトを実行したとき、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に保持された信号の電圧レベルは第３のレベルにシフトする。第３のレベルは、第１のレベルがとりうる範囲の最大値である。補正回路４１は、第１のレベルがとりうる範囲のデジタルデータと第１のデジタルデータとの関係に基づいて第１のデジタルデータを補正することができる。そのため、ＡＤ変換回路１０は、デジタルデータの精度を向上させることができる。

　第１のＡＤ変換が実行されることなく、レベルシフト回路３２は、第２のレベルシフトおよび第３のレベルシフトを実行する。そのため、補正のための第２のデジタルデータおよび補正のための第３のデジタルデータを得るのに要する時間を短縮することができる。

　（第２の実施形態）
　図７は、本発明の第２の実施形態のＡＤ変換回路１１の構成を示す。図１に示す構成と異なる構成の説明を省略する。

　図１に示すＤＡ変換部３０はＤＡ変換部３０ａに変更される。図７に示すＤＡ変換部３０ａにおいて、図１に示す下位ＤＡ変換回路３３は下位ＤＡ変換回路３３ａに変更される。図７に示す下位ＤＡ変換回路３３ａに含まれるラッチ回路Ｌ１の数は、図１に示す下位ＤＡ変換回路３３に含まれるラッチ回路Ｌ１の数と異なる。図１に示す下位ＤＡ変換回路３３は、２４個のラッチ回路Ｌ１を有する。図７に示す下位ＤＡ変換回路３３ａは、４８個のラッチ回路Ｌ１を有する。

　下位ＤＡ変換回路３３ａにおいて、２４個のラッチ回路Ｌ１の第１の入力端子は、容量素子Ｃ３３の第２の端子Ｔｃ３３２に接続されている。下位ＤＡ変換回路３３ａにおいて、他の２４個のラッチ回路Ｌ１の第１の入力端子は、遅延素子ＩＮＶ１の出力端子および遅延素子ＩＮＶ２の入力端子に接続されている。

　第２の実施形態において、ラッチ回路Ｌ１の数が２倍になるため、下位データのビット数が１ビット増加する。そのため、回路規模を大幅に変更することなくＡＤ変換の分解能を１ビット増加させることができる。

　（第３の実施形態）
　図８は、本発明の第３の実施形態のＡＤ変換回路１２の構成を示す。図１に示す構成と異なる構成の説明を省略する。

　図１に示すＤＡ変換部３０はＤＡ変換部３０ｂに変更される。図８に示すＤＡ変換部３０ｂにおいて、図１に示す上位ＤＡ変換回路３１は上位ＤＡ変換回路３１ｂに変更される。図８に示すＤＡ変換部３０ｂにおいて、図１に示すレベルシフト回路３２はレベルシフト回路３２ｂに変更される。

　上位ＤＡ変換回路３１ｂにおいて、信号Ｄ３および信号Ｄ_ＬＳ２が、１つのスイッチＳＷ１の入力端子ＩＮに入力される。そのスイッチＳＷ１の出力端子ＯＵＴは、容量値８Ｃｕを持つ容量素子Ｃ３１の第２の端子ＴＣ３１２に接続されている。

　レベルシフト回路３２ｂは、１つの容量素子Ｃ３２、１つの容量素子Ｃ３１、１つのスイッチＳＷ２、および１つのスイッチＳＷ１を有する。容量素子Ｃ３２の容量値は１２Ｃｕである。信号Ｄ_ＬＳ１がスイッチＳＷ２の入力端子ＩＮに入力される。上位ＤＡ変換回路３１ｂおよびレベルシフト回路３２ｂは、容量値８Ｃｕを持つ容量素子Ｃ３１と、その容量素子Ｃ３１に接続されたスイッチＳＷ１とを共有する。容量素子Ｃ３２は、第１のレベルシフトおよび第２のレベルシフトに使用される。容量値８Ｃｕを持つ容量素子Ｃ３１は、第３のレベルシフトに使用される。

　第１のレベルシフトが実行される前、信号Ｄ_ＬＳ１および信号Ｄ_ＬＳ２の各々の電圧レベルはローレベルである。制御回路４０は、第１のレベルシフトにおいて、信号Ｄ_ＬＳ１の電圧レベルをローレベルからハイレベルに変化させる。このとき、レベルシフト回路３２ｂにおいて、容量値１２Ｃｕを持つ容量素子Ｃ３２の第１の端子Ｔｃ３２１の電圧レベルが１２Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０ｂの出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１２Ｖｃｕだけ増加する。

　第２のレベルシフトが実行される前、制御回路４０は、信号Ｄ７からＤ３および信号Ｄ_ＬＳ１の各々の電圧レベルをローレベルにする。また、制御回路４０は、信号Ｄ_ＬＳ２および信号ＳＴの各々の電圧レベルをハイレベルにする。スイッチＳＷＭの状態がオン状態になり、かつ第１の信号ＩＮＰがＤＡ変換部３０ｂの複数の容量素子に保持された後、スイッチＳＷＭの状態がオフ状態になる。このとき、比較回路２１の第１の端子Ｔ２１および比較回路２１の第２の端子Ｔ２２の各々に第１の信号ＩＮＰが入力される。

　制御回路４０は、第２のレベルシフトにおいて、信号Ｄ_ＬＳ１の電圧レベルをローレベルからハイレベルに変化させる。このとき、レベルシフト回路３２ｂにおいて、容量値１２Ｃｕを持つ容量素子Ｃ３２の第１の端子Ｔｃ３２１の電圧レベルが１２Ｖｃｕだけ増加する。つまり、ＤＡ変換部３０ｂの出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが１２Ｖｃｕだけ増加する。

　制御回路４０は、第３のレベルシフトにおいて、信号Ｄ_ＬＳ２の電圧レベルをハイレベルからローレベルに変化させる。このとき、レベルシフト回路３２ｂにおいて、容量値８Ｃｕを持つ容量素子Ｃ３１の第１の端子Ｔｃ３１１の電圧レベルが８Ｖｃｕだけ減少する。つまり、ＤＡ変換部３０ｂの出力端子Ｔ３０の電圧レベルおよび差分の電圧レベルが８Ｖｃｕだけ減少する。

　図９は、比較回路２１の第１の端子Ｔ２１の電圧レベルと比較回路２１の第２の端子Ｔ２２の電圧レベルとの差分の変化を示す。図９において垂直方向は、図３と同様に、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとの差分を示す。第２の信号ＩＮＮが上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に保持されたとき、差分の電圧レベルはＶ１１である。差分の電圧レベルがとりうる範囲の最大値はＶｘ１であり、かつ差分の電圧レベルがとりうる範囲の最小値はＶｎ１である。例えば、レベルＶｘ１は０Ｖｃｕであり、かつレベルＶｎ１は－６４Ｖｃｕである。

　レベルＶ１１に基づく第１のＡＤ変換が終了したとき、差分の電圧レベルはＶ１４である。レベルＶ１４は、－３Ｖｃｕである。レベルＶｘ１に基づく第１のＡＤ変換が終了したと仮定した場合、差分の電圧レベルはＶｘ２である。レベルＶｘ２は０Ｖｃｕである。レベルＶｎ１に基づく第１のＡＤ変換が終了したと仮定した場合、差分の電圧レベルはＶｎ２である。レベルＶｎ２は－８Ｖｃｕである。第１のＡＤ変換が終了したとき、差分の電圧レベルはＶｎ２以上かつＶｘ２以下である。

　レベルＶ１４に基づく第１のレベルシフトが実行されたとき、差分の電圧レベルはＶ１５になる。容量値１２Ｃｕを持つ容量素子Ｃ３２が第１のレベルシフトに使用されるため、差分の電圧レベルは第１のレベルシフトによって１２Ｖｃｕだけ増加する。レベルＶ１５は、９Ｖｃｕである。レベルＶｘ２に基づく第１のレベルシフトが実行されたと仮定した場合、差分の電圧レベルはＶｘ３になる。レベルＶｘ３は１２Ｖｃｕである。レベルＶｎ２に基づく第１のレベルシフトが実行されたと仮定した場合、差分の電圧レベルはＶｎ３になる。レベルＶｎ３は４Ｖｃｕである。第１のレベルシフトが実行されたとき、差分の電圧レベルはＶｎ３以上かつＶｘ３以下である。

　第１の端子Ｔ２１および第２の端子Ｔ２２の各々に第１の信号ＩＮＰが入力されたとき、第１の端子Ｔ２１の電圧レベルと第２の端子Ｔ２２の電圧レベルとの差分はＶ２１である。レベルＶ２１は、０Ｖｃｕである。レベルＶ２１に基づく第２のレベルシフトが実行されたとき、差分の電圧レベルはＶ２５になる。容量値１２Ｃｕを持つ容量素子Ｃ３２が第２のレベルシフトに使用されるため、差分の電圧レベルは第２のレベルシフトによって１２Ｖｃｕだけ増加する。レベルＶ２５は、１２Ｖｃｕである。レベルＶ２１に基づく第２のレベルシフトおよび第３のレベルシフトが実行されたとき、差分の電圧レベルはＶ２６になる。容量値１２Ｃｕを持つ容量素子Ｃ３２が第２のレベルシフトに使用されるため、差分の電圧レベルは第２のレベルシフトによって１２Ｖｃｕだけ増加する。容量値８Ｃｕを持つ容量素子Ｃ３１が第３のレベルシフトに使用されるため、差分の電圧レベルは第３のレベルシフトによって８Ｖｃｕだけ減少する。レベルＶ２６は、４Ｖｃｕである。

　レベルＶｎ３は、レベルＶｎ１に基づく第１のＡＤ変換と、レベルＶｎ２に基づく第１のレベルシフトとが実行されたときに得られる。レベルＶｎ３は、第２のレベルシフトおよび第３のレベルシフトが実行されたときに得られるレベルＶ２６と同じである。実際には、レベルＶｎ１に基づく第１のＡＤ変換と、レベルＶｎ２に基づく第１のレベルシフトとは実行されない。ＡＤ変換回路１２は、レベルＶ２１に基づく第２のレベルシフトおよび第３のレベルシフトを実行することにより、レベルＶｎ３に対応するレベルＶ２６を得ることができる。

　レベルＶｘ３は、レベルＶｘ１に基づく第１のＡＤ変換と、レベルＶｘ２に基づく第１のレベルシフトとが実行されたときに得られる。レベルＶｘ３は、第２のレベルシフトが実行されたときに得られるレベルＶ２５と同じである。実際には、レベルＶｘ１に基づく第１のＡＤ変換と、レベルＶｘ２に基づく第１のレベルシフトとは実行されない。ＡＤ変換回路１２は、レベルＶ２１に基づく第２のレベルシフトを実行することにより、レベルＶｘ３に対応するレベルＶ２５を得ることができる。

　レベルシフト回路３２ｂは、ステップＳ２において、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に保持された信号の電圧レベルを第１のレベルにシフトさせる。上記の例では、第１のレベルシフトが実行されたとき、差分の電圧レベルはレベルＶ１４からレベルＶ１５にシフトする。レベルシフト回路３２ｂは、ステップＳ５において、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に保持された信号の電圧レベルを第２のレベルにシフトさせる。第２のレベルは、第１のレベルがとりうる範囲の最大値である。上記の例では、第２のレベルシフトが実行されたとき、差分の電圧レベルはレベルＶ２１からレベルＶｘ３にシフトする。差分の電圧レベルがとりうる範囲は、レベルＶｎ３からレベルＶｘ３である。レベルＶｎ３がその範囲の最小値であり、かつレベルＶｘ３がその範囲の最大値である。レベルシフト回路３２ｂは、ステップＳ７において、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に保持された信号の電圧レベルを第３のレベルにシフトさせる。第３のレベルは、第１のレベルがとりうる範囲の最小値である。上記の例では、第２のレベルシフトおよび第３のレベルシフトが実行されたとき、差分の電圧レベルはレベルＶ２１からレベルＶｎ３にシフトする。

　差分の電圧レベルがＶ１５であるとき、第１の比較動作が開始される。差分の電圧レベルは、タイミングｔ１１からステップ状に減少し始める。各ラッチ回路Ｌ１は、タイミングｔ１３においてデジタル値を保持する。差分の電圧レベルがＶ２５（Ｖｘ３）であるとき、第２の比較動作が開始される。差分の電圧レベルは、タイミングｔ１１からステップ状に減少し始める。各ラッチ回路Ｌ１は、タイミングｔ２３においてデジタル値を保持する。差分の電圧レベルがＶ２６（Ｖｎ３）であるとき、第３の比較動作が開始される。差分の電圧レベルは、タイミングｔ１１からステップ状に減少し始める。各ラッチ回路Ｌ１は、タイミングｔ３３においてデジタル値を保持する。

　レイテンシーが存在しないと仮定した場合、第１の比較動作において、下位ＤＡ変換回路３３に含まれる９個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したとき、各ラッチ回路Ｌ１はデジタル値を保持する。高速に動作する回路においてもレイテンシーが存在する。そのため、実際には、下位ＤＡ変換回路３３に含まれる１３個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したとき、各ラッチ回路Ｌ１はデジタル値を保持する。したがって、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延に対応するレイテンシーが存在する。

　レイテンシーが存在しないと仮定した場合、第２の比較動作において、下位ＤＡ変換回路３３に含まれる１２個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したとき、各ラッチ回路Ｌ１はデジタル値を保持する。実際には、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延に対応するレイテンシーが存在する。そのため、下位ＤＡ変換回路３３に含まれる１６個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したとき、各ラッチ回路Ｌ１はデジタル値を保持する。

　レイテンシーが存在しないと仮定した場合、第３の比較動作において、下位ＤＡ変換回路３３に含まれる４個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したとき、各ラッチ回路Ｌ１はデジタル値を保持する。実際には、４個の遅延素子ＩＮＶ１および４個の遅延素子ＩＮＶ２における遅延に対応するレイテンシーが存在する。そのため、下位ＤＡ変換回路３３に含まれる８個の容量素子Ｃ３３の第２の端子Ｔｃ３３２の電圧レベルが変化したとき、各ラッチ回路Ｌ１はデジタル値を保持する。

　上記の例では、第２の比較動作を含む第２のＡＤ変換によって、デジタル値１６が得られる。上記の例では、第３の比較動作を含む第２のＡＤ変換によって、デジタル値８が得られる。

　レベルＶ１１がレベルＶｎ１以上かつレベルＶｘ１以下の任意のレベルである場合、第１の比較動作を含む第２のＡＤ変換によって得られたデジタル値は、８から１６のいずれか１つである。つまり、そのデジタル値は、９個の値のいずれか１つである。補正回路４１は、そのデジタル値を０から８のいずれか１つに変換することにより、そのデジタル値を４ビットの値に補正する。第３の実施形態における補正方法は、第１の実施形態における補正方法と同様である。

　補正回路４１は、デジタル値を補正することにより、デジタル値を所定の範囲内の値に変換する。上記の例では、所定の範囲は補正デジタル値０および補正デジタル値８で規定される。補正デジタル値０は所定の範囲の最小値であり、かつ補正デジタル値８は所定の範囲の最大値である。所定の範囲の最小値は、第３の比較動作によって生成された第３の下位データ（第３のデジタルデータ）に対応する。所定の範囲の最大値は、第２の比較動作によって生成された第２の下位データ（第２のデジタルデータ）に対応する。補正されたデジタル値は、レイテンシーによらず、常に所定の範囲内のいずれか１つの値に変換される。そのため、ＡＤ変換回路１０は、下位データの精度を向上させることができる。

　レベルシフト回路３２ｂの複数の容量素子は、第１の容量素子および第２の容量素子を含む。上記の例では、第１の容量素子は、容量素子Ｃ３２である。第２の容量素子は、容量値８Ｃｕを持つ容量素子Ｃ３１である。レベルシフト回路３２は、ステップＳ２において、第１の容量素子の電圧レベルを変化させることにより第１のレベルシフトを実行する。レベルシフト回路３２は、ステップＳ５において、第１の容量素子の電圧レベルを変化させることにより第２のレベルシフトを実行する。レベルシフト回路３２は、ステップＳ７において、第２の容量素子の電圧レベルを変化させることにより第３のレベルシフトを実行する。

　ステップＳ１において逐次比較動作が実行されたとき、デジタルデータに含まれる上位データが生成される。上位データは、複数ビットのデータを含む。ステップＳ３において第１の比較動作が実行されたとき、デジタルデータに含まれる下位データが生成される。下位データは、複数ビットのデータを含む。上記の例では、第２の容量素子は、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に含まれる第３の容量素子である。第３の容量素子は、上位データの最下位ビットのデータを生成するために使用される。上記の例では、第３の容量素子は、容量値８Ｃｕを持つ容量素子Ｃ３１である。第３のレベルシフトを実行する前に第１のＡＤ変換を実行する必要はない。そのため、第１のＡＤ変換に使用される第３の容量素子を第３のレベルシフトに使用することができる。

　第２のレベルシフトに使用される第１の容量素子の容量値は、１６Ｃｕであってもよい。容量値１６Ｃｕを持つ容量素子Ｃ３２が第１のレベルシフトに使用されるため、図９に示すレベルＶｎ２およびレベルＶｘ２は、第１のレベルシフトによって１６Ｖｃｕだけ増加する。その場合、レベルＶｎ３は８Ｖｃｕになり、かつレベルＶｘ３は１６Ｖｃｕになる。容量値１６Ｃｕを持つ容量素子Ｃ３２が第２のレベルシフトに使用されるため、図９に示すレベルＶ２１は、第２のレベルシフトによって１６Ｖｃｕだけ増加する。その場合、レベルＶ２５は１６Ｖｃｕになり、かつレベルＶｘ３と同じである。容量値８Ｃｕを持つ容量素子Ｃ３１が第３のレベルシフトに使用されるため、図９に示すレベルＶ２１は、第２のレベルシフトによって１６Ｖｃｕだけ増加し、かつ第３のレベルシフトによって８Ｖｃｕだけ減少する。その場合、レベルＶ２６は８Ｖｃｕになり、かつレベルＶｎ３と同じである。第１の容量素子の容量値は、２０Ｃｕ等であってもよい。

　第２のレベルシフトに使用される第１の容量素子の容量値が１６Ｃｕである場合、第１の容量素子の容量値は、上位ＤＡ変換回路３１の複数の容量素子Ｃ３１に含まれる第４の容量素子の容量値と略同じである。第４の容量素子は、上位データの２番目に小さいビットのデータを生成するために使用される。上記の例では、第４の容量素子は、容量値１６Ｃｕを持つ容量素子Ｃ３１である。

　第１の容量素子の容量値が１６Ｃｕである場合、第１の容量素子の容量値と第４の容量素子の容量値とが異なってもよい。第１の容量素子の容量値と第４の容量素子の容量値との差は非常に小さくてもよい。例えば、その差の絶対値は、第１の容量素子の容量値または第４の容量素子の容量値の５％以下であってもよい。あるいは、その差の絶対値は、第１の容量素子の容量値または第４の容量素子の容量値の１０％以下であってもよい。

　第１の容量素子の容量値が１６Ｃｕである場合、第１の容量素子は第４の容量素子であってもよい。つまり、第４の容量素子が第２のレベルシフトに使用されてもよい。第２のレベルシフトを実行する前に第１のＡＤ変換を実行する必要はない。そのため、第１のＡＤ変換に使用される第４の容量素子を第２のレベルシフトに使用することができる。

　第３の実施形態において、補正回路４１は、第１の実施形態と同様に、第１のデジタルデータを補正する。そのため、ＡＤ変換回路１２は、デジタルデータの精度を向上させることができ、かつデジタルランプ信号の傾きのばらつきの影響を低減することができる。

　第３のレベルシフトに使用される第２の容量素子は、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に含まれる第３の容量素子である。レベルシフト回路３２ｂは、第３の容量素子を第２の容量素子として使用することにより、第３のレベルシフトを容易に実行することができる。上位ＤＡ変換回路３１ｂおよびレベルシフト回路３２ｂが容量素子を共有するため、回路規模が低減される。

　第２のレベルシフトに使用される第１の容量素子は、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に含まれる第４の容量素子であってもよい。レベルシフト回路３２ｂは、第４の容量素子を第１の容量素子として使用することにより、第２のレベルシフトを容易に実行することができる。上位ＤＡ変換回路３１ｂおよびレベルシフト回路３２ｂが容量素子を共有するため、回路規模が低減される。

　レベルシフト回路３２が第１のレベルシフトを実行したとき、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に保持された信号の電圧レベルは第１のレベルにシフトする。レベルシフト回路３２ｂが第２のレベルシフトを実行したとき、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に保持された信号の電圧レベルは第２のレベルにシフトする。第２のレベルは、第１のレベルがとりうる範囲の最大値である。レベルシフト回路３２ｂが第３のレベルシフトを実行したとき、上位ＤＡ変換回路３１ｂの複数の容量素子Ｃ３１に保持された信号の電圧レベルは第３のレベルにシフトする。第３のレベルは、第１のレベルがとりうる範囲の最小値である。補正回路４１は、第１のレベルがとりうる範囲のデジタルデータと第１のデジタルデータとの関係に基づいて第１のデジタルデータを補正することができる。そのため、ＡＤ変換回路１２は、デジタルデータの精度を向上させることができる。

　（第４の実施形態）
　図１０は、本発明の第４の実施形態の撮像装置１の構成を示す。図１０に示す撮像装置１は、撮像部２、垂直選択部４、列回路部５、水平選択部６、および出力部７を有する。例えば、撮像部２、垂直選択部４、列回路部５、水平選択部６、および出力部７は、同一の基板に配置されている。撮像装置１が配置されたチップが複数の基板を有する場合、撮像部２、垂直選択部４、列回路部５、水平選択部６、および出力部７は、複数の基板に分散してもよい。

　撮像部２は、行列状に配置された複数の画素３を有する。複数の画素３は、ｍ行かつｎ列の配列を形成する。数字ｍおよび数字ｎは、２以上の整数である。行数および列数が同一でなくてもよい。図１０において、行数が２であり、かつ列数が３である例が示されている。これは一例であって、これに限らない。画素３は、リセットレベルを持つ第１の画素信号と信号レベルを持つ第２の画素信号とを出力する。

　垂直選択部４は、複数の画素３の配列における行方向に配置された画素３を選択する。垂直選択部４は、選択された画素３の動作を制御する。垂直選択部４は、複数の画素３を制御するための制御信号を複数の画素３の配列における行毎に出力する。垂直選択部４から出力される制御信号は、転送パルスφＴｘ＿ｉ、リセットパルスφＲｓｔ＿ｉ、および選択パルスφＳｅｌ＿ｉを含む。数字ｉは、１または２である。図１０において、転送パルスφＴｘ＿１、リセットパルスφＲｓｔ＿１、および選択パルスφＳｅｌ＿１は、１行目の画素３に出力される。図１０において、転送パルスφＴｘ＿２、リセットパルスφＲｓｔ＿２、および選択パルスφＳｅｌ＿２は、２行目の画素３に出力される。

　列回路部５は、複数の列回路８を有する。列回路８は、複数の画素３の配列における列毎に配置されている。列回路８は、垂直方向すなわち列方向に伸びる垂直信号線７０に接続されている。垂直信号線７０は、複数の画素３の配列における列毎に配置されている。垂直信号線７０は、各列の画素３に接続されている。列回路８は、垂直信号線７０を経由して画素３と電気的に接続されている。列回路８は、画素３から出力されたリセットレベルの第１の画素信号に基づく第１の信号を生成し、かつ画素３から出力された信号レベルの第２の画素信号に基づく第２の信号を生成する。

　列回路８は、水平方向すなわち行方向に伸びる第１の水平信号線７１および第２の水平信号線７２に接続されている。選択パルスＨＳＲ［ｋ］が水平選択部６から列ｋに対応する列回路８に出力される。数字ｋは１、２、および３のいずれか１つである。選択パルスＨＳＲ［ｋ］によって選択された列回路８は、第１の信号を第１の水平信号線７１に出力し、かつ第２の信号を第２の水平信号線７２に出力する。

　複数の画素３の配列における複数の列毎に１つの列回路８が配置され、かつ１つの列回路８が複数の列において時分割で使用されてもよい。したがって、列回路８は、複数の画素３の配列における１つ以上の列に対応するように配置されてさえいればよい。

　第１の水平信号線７１および第２の水平信号線７２は、出力部７に接続されている。第１の電流源Ｉ１が第１の水平信号線７１に接続され、かつ第２の電流源Ｉ２が第２の水平信号線７２に接続されている。水平選択部６は、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［３］により列回路８を順次選択する。水平選択部６によって選択された列回路８から出力された第１の信号および第２の信号は出力部７に転送される。

　出力部７は、図１に示すＡＤ変換回路１０を有する。ＡＤ変換回路１０において、スイッチＳＷＰの第１の端子Ｔｓｗｐ１は第１の水平信号線７１に接続され、かつスイッチＳＷＮの第１の端子Ｔｓｗｎ１は第２の水平信号線７２に接続されている。ＡＤ変換回路１０は、第１の信号および第２の信号に基づいてデジタルデータＤＯＵＴを生成する。出力部７は、デジタルデータＤＯＵＴを後段の回路に出力する。

　図１１は、画素３の構成を示す。図１１に示す画素３は、光電変換部ＰＤ、転送トランジスタＴｘ、電荷蓄積部ＦＤ、リセットトランジスタＲｓｔ、増幅トランジスタＤｒｖ、および選択トランジスタＳｅｌを有する。図１１に示す各トランジスタは、ＮＭＯＳトランジスタである。図１１に示す各トランジスタは、ゲート端子、ソース端子、およびドレイン端子を有する。

　例えば、光電変換部ＰＤは、フォトダイオードである。光電変換部ＰＤは、第１の端子および第２の端子を有する。光電変換部ＰＤの第１の端子はグランドに接続されている。光電変換部ＰＤの第２の端子は転送トランジスタＴｘに接続されている。

　転送トランジスタＴｘのソース端子は、光電変換部ＰＤの第２の端子に接続されている。転送トランジスタＴｘのドレイン端子は、電荷蓄積部ＦＤに接続されている。転送トランジスタＴｘのゲート端子は、制御信号線８２に接続されている。制御信号線８２は、複数の画素３の配列における行方向に伸び、かつ垂直選択部４に接続されている。制御信号線８２は、転送パルスφＴｘ＿ｉを転送する。

　リセットトランジスタＲｓｔのドレイン端子は、電源線８０に接続されている。電源線８０は、電源電圧ＶＤＤを出力する電源に接続されている。リセットトランジスタＲｓｔのソース端子は、電荷蓄積部ＦＤに接続されている。リセットトランジスタＲｓｔのゲート端子は、制御信号線８１に接続されている。制御信号線８１は、複数の画素３の配列における行方向に伸び、かつ垂直選択部４に接続されている。制御信号線８１は、リセットパルスφＲｓｔ＿ｉを転送する。

　増幅トランジスタＤｒｖのドレイン端子は、電源線８０に接続されている。増幅トランジスタＤｒｖのソース端子は、選択トランジスタＳｅｌに接続されている。増幅トランジスタＤｒｖのゲート端子は、電荷蓄積部ＦＤに接続されている。

　選択トランジスタＳｅｌのドレイン端子は、増幅トランジスタＤｒｖのソース端子に接続されている。選択トランジスタＳｅｌのソース端子は、垂直信号線７０に接続されている。選択トランジスタＳｅｌのゲート端子は、制御信号線８３に接続されている。制御信号線８３は、複数の画素３の配列における行方向に伸び、かつ垂直選択部４に接続されている。制御信号線８３は、選択パルスφＳｅｌ＿ｉを転送する。

　転送トランジスタＴｘは、垂直選択部４から出力される転送パルスφＴｘ＿ｉに基づいて制御される。１行目の画素３の転送トランジスタＴｘは、転送パルスφＴｘ＿１に基づいて制御され、かつ２行目の画素３の転送トランジスタＴｘは、転送パルスφＴｘ＿２に基づいて制御される。リセットトランジスタＲｓｔは、垂直選択部４から出力されるリセットパルスφＲｓｔ＿ｉに基づいて制御される。１行目の画素３のリセットトランジスタＲｓｔは、リセットパルスφＲｓｔ＿１に基づいて制御され、かつ２行目の画素３のリセットトランジスタＲｓｔは、リセットパルスφＲｓｔ＿２に基づいて制御される。選択トランジスタＳｅｌは、垂直選択部４から出力される選択パルスφＳｅｌ＿ｉに基づいて制御される。１行目の画素３の選択トランジスタＳｅｌは、選択パルスφＳｅｌ＿１に基づいて制御され、かつ２行目の画素３の選択トランジスタＳｅｌは、選択パルスφＳｅｌ＿２に基づいて制御される。

　光電変換部ＰＤは、入射光の大きさに基づく信号電荷を生成する。転送トランジスタＴｘは、光電変換部ＰＤで生成された信号電荷を電荷蓄積部ＦＤに転送する。例えば、電荷蓄積部ＦＤは、フローティングディフュージョンである。電荷蓄積部ＦＤは、転送トランジスタＴｘによって転送された信号電荷を蓄積する。リセットトランジスタＲｓｔは、電荷蓄積部ＦＤを所定の電圧にリセットする。増幅トランジスタＤｒｖは、電荷蓄積部ＦＤの電圧に基づく信号を増幅することにより、画素信号を生成する。選択トランジスタＳｅｌは、垂直信号線７０に画素信号を出力する。垂直信号線７０は、複数の画素３の配列における列毎に配置されている。リセットレベルを持つ第１の画素信号および信号レベルを持つ第２の画素信号が画素３から出力される。

　図１２は、列回路８の構成を示す。図１２に示す列回路８は、トランジスタＭ１、サンプルトランジスタＭ２、サンプルトランジスタＭ３、増幅トランジスタＭ４、増幅トランジスタＭ５、列選択トランジスタＭ６、列選択トランジスタＭ７、容量素子Ｃｒ、および容量素子Ｃｓを有する。図１２に示す各トランジスタは、ＮＭＯＳトランジスタである。図１２に示す各トランジスタは、ゲート端子、ソース端子、およびドレイン端子を有する。

　トランジスタＭ１のドレイン端子は、垂直信号線７０に接続されている。トランジスタＭ１のソース端子は、グランドに接続されている。トランジスタＭ１のゲート端子は、電源線８４に接続されている。電源線８４は、所定の電圧ＬＭＢを出力する電源に接続されている。

　サンプルトランジスタＭ２のドレイン端子は、垂直信号線７０に接続されている。サンプルトランジスタＭ２のソース端子は、容量素子Ｃｒに接続されている。サンプルトランジスタＭ２のゲート端子は、制御信号線８５に接続されている。制御信号線８５は、複数の画素３の配列における行方向に伸びる。制御信号線８５は、サンプルホールドパルスφＳＨＲを転送する。

　サンプルトランジスタＭ３のドレイン端子は、垂直信号線７０に接続されている。サンプルトランジスタＭ３のソース端子は、容量素子Ｃｓに接続されている。サンプルトランジスタＭ３のゲート端子は、制御信号線８６に接続されている。制御信号線８６は、複数の画素３の配列における行方向に伸びる。制御信号線８６は、サンプルホールドパルスφＳＨＳを転送する。

　容量素子Ｃｒおよび容量素子Ｃｓの各々は、第１の端子および第２の端子を有する。容量素子Ｃｒの第１の端子は、サンプルトランジスタＭ２のソース端子に接続されている。容量素子Ｃｒの第２の端子は、グランドに接続されている。容量素子Ｃｓの第１の端子は、サンプルトランジスタＭ３のソース端子に接続されている。容量素子Ｃｓの第２の端子は、グランドに接続されている。

　電源電圧ＶＤＤが増幅トランジスタＭ４のドレイン端子に入力される。増幅トランジスタＭ４のソース端子は、列選択トランジスタＭ６に接続されている。増幅トランジスタＭ４のゲート端子は、容量素子Ｃｒの第１の端子に接続されている。

　電源電圧ＶＤＤが増幅トランジスタＭ５のドレイン端子に入力される。増幅トランジスタＭ５のソース端子は、列選択トランジスタＭ７に接続されている。増幅トランジスタＭ５のゲート端子は、容量素子Ｃｓの第１の端子に接続されている。

　列選択トランジスタＭ６のドレイン端子は、増幅トランジスタＭ４のソース端子に接続されている。列選択トランジスタＭ６のソース端子は、第１の水平信号線７１に接続されている。列選択トランジスタＭ６のゲート端子は、水平選択部６に接続されている。

　列選択トランジスタＭ７のドレイン端子は、増幅トランジスタＭ５のソース端子に接続されている。列選択トランジスタＭ７のソース端子は、第２の水平信号線７２に接続されている。列選択トランジスタＭ７のゲート端子は、水平選択部６に接続されている。

　サンプルトランジスタＭ２の動作は、サンプルホールドパルスφＳＨＲに基づいて制御される。サンプルトランジスタＭ３の動作は、サンプルホールドパルスφＳＨＳに基づいて制御される。列選択トランジスタＭ６および列選択トランジスタＭ７の各々の動作は、水平選択部６から出力される選択パルスＨＳＲ［ｋ］に基づいて制御される。数字ｋは、１、２、および３のいずれか１つである。

　トランジスタＭ１は、電流源として機能する。サンプルトランジスタＭ２は、画素３から垂直信号線７０に出力されたリセットレベルの第１の画素信号をサンプルする。サンプルトランジスタＭ３は、画素３から垂直信号線７０に出力された信号レベルの第２の画素信号をサンプルする。容量素子Ｃｒは、サンプルトランジスタＭ２によってサンプルされたリセットレベルの第１の画素信号を保持する。容量素子Ｃｓは、サンプルトランジスタＭ３によってサンプルされた信号レベルの第２の画素信号を保持する。容量素子Ｃｒおよび容量素子Ｃｓは、サンプル容量である。

　増幅トランジスタＭ４は、容量素子Ｃｒに保持されたリセットレベルの第１の画素信号を増幅することにより、第２の信号を生成する。つまり、増幅トランジスタＭ４は、リセットレベルの第１の画素信号に基づく第１の信号を生成する。増幅トランジスタＭ５は、容量素子Ｃｓに保持された信号レベルの第２の画素信号を増幅することにより、第２の信号を生成する。つまり、増幅トランジスタＭ５は、信号レベルの第２の画素信号に基づく第２の信号を生成する。列選択トランジスタＭ６は、増幅トランジスタＭ４によって生成された第１の信号を第１の水平信号線７１に出力する。列選択トランジスタＭ７は、増幅トランジスタＭ５によって生成された第２の信号を第２の水平信号線７２に出力する。１列目の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［１］に基づいて制御される。２列目の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［２］に基づいて制御される。３列目の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［３］に基づいて制御される。

　撮像装置１の動作について説明する。図１３は、撮像装置１の動作を示す。以下では、撮像装置１による画素信号の読み出し動作を説明する。代表として、撮像装置１が複数の画素３の配列における１行目の画素３から画素信号を読み出す動作を説明する。

　図１３において、選択パルスφＳｅｌ＿１、リセットパルスφＲｓｔ＿１、サンプルホールドパルスφＳＨＲ、転送パルスφＴｘ＿１、サンプルホールドパルスφＳＨＳ、選択パルスＨＳＲ［１］、および選択パルスＨＳＲ［２］の波形が示されている。図１３において、スイッチＳＷＰおよびスイッチＳＷＮの各々の制御信号の波形が示されている。図１３における横方向は時間を示し、かつ図１３における縦方向は電圧を示す。

　１行の画素信号が読み出される１Ｈ期間は、Ｈブランク期間およびＨ有効期間を含む。Ｈブランク期間は、リセットレベルの第１の画素信号が読み出される第１の読み出し期間ＴＲと、信号レベルの第２の画素信号が読み出される第２の読み出し期間ＴＳとを含む。１Ｈ期間が開始される前、選択パルスφＳｅｌ＿１、リセットパルスφＲｓｔ＿１、サンプルホールドパルスφＳＨＲ、転送パルスφＴｘ＿１、サンプルホールドパルスφＳＨＳ、選択パルスＨＳＲ［１］、および選択パルスＨＳＲ［２］の各々の電圧レベルは、ローレベルである。

　Ｈ有効期間は、ＡＤ変換回路１０が複数回のＡＤ変換を順次実行する複数の期間を含む。各々のＡＤ変換が実行される期間は、サンプルホールド期間およびＡＤ変換期間を含む。１番目のＡＤ変換が実行される前、スイッチＳＷＰおよびスイッチＳＷＮの各々の制御信号の電圧レベルはローレベルである。

　Ｈブランク期間が開始されたとき、垂直選択部４から１行目の画素３に出力される選択パルスφＳｅｌ＿１の電圧レベルがローレベルからハイレベルに変化する。そのため、選択トランジスタＳｅｌの状態がオン状態になる。これにより、第１の読み出し期間ＴＲにおいて１行目の画素３が選択される。

　（リセットレベルの読み出し）
　垂直選択部４から１行目の画素３に出力されるリセットパルスφＲｓｔ＿１の電圧レベルがローレベルからハイレベルに変化する。そのため、リセットトランジスタＲｓｔの状態がオン状態になる。これにより、電荷蓄積部ＦＤがリセットされ、かつリセットレベルの第２の画素信号が垂直信号線７０に出力される。その後、リセットパルスφＲｓｔ＿１の電圧レベルがハイレベルからローレベルに変化する。そのため、リセットトランジスタＲｓｔの状態がオフ状態になる。

　その後、サンプルホールドパルスφＳＨＲの電圧レベルがローレベルからハイレベルに変化する。これにより、サンプルトランジスタＭ２の状態がオン状態になる。その後、サンプルホールドパルスφＳＨＲの電圧レベルがハイレベルからローレベルに変化する。これにより、サンプルトランジスタＭ２の状態がオフ状態になる。そのため、リセットレベルの第１の画素信号が容量素子Ｃｒに保持される。

　（信号レベルの読み出し）
　第２の読み出し期間ＴＳにおいて垂直選択部４から１行目の画素３に出力される転送パルスφＴｘ＿１の電圧レベルがローレベルからハイレベルに変化する。そのため、転送トランジスタＴｘの状態がオン状態になる。これにより、光電変換部ＰＤの信号電荷が電荷蓄積部ＦＤに転送され、かつ信号レベルの第２の画素信号が垂直信号線７０に出力される。その後、転送パルスφＴｘ＿１の電圧レベルがハイレベルからローレベルに変化する。そのため、転送トランジスタＴｘの状態がオフ状態になる。

　その後、サンプルホールドパルスφＳＨＳの電圧レベルがローレベルからハイレベルに変化する。そのため、サンプルトランジスタＭ３の状態がオン状態になる。その後、サンプルホールドパルスφＳＨＳの電圧レベルがハイレベルからローレベルに変化する。そのため、サンプルトランジスタＭ３の状態がオフ状態になる。これにより、信号レベルの第２の画素信号が容量素子Ｃｓに保持される。

　第２の読み出し期間ＴＳが終了したとき、Ｈ有効期間が開始され、かつ１番目のＡＤ変換が開始される。このとき、水平選択部６から１列目の列回路８に出力される選択パルスＨＳＲ［１］の電圧レベルがローレベルからハイレベルに変化する。そのため、列選択トランジスタＭ６および列選択トランジスタＭ７の各々の状態がオン状態になる。これにより、１行目かつ１列目の画素３のリセットレベルの第１の画素信号に基づく第１の信号が第１の水平信号線７１に出力される。同時に、１行目かつ１列目の画素３の信号レベルの第２の画素信号に基づく第２の信号が第２の水平信号線７２に出力される。その後、選択パルスＨＳＲ［１］の電圧レベルがハイレベルからローレベルに変化する。そのため、列選択トランジスタＭ６および列選択トランジスタＭ７の各々の状態がオフ状態になる。上記の動作により、１行目かつ１列目の画素３の第１の画素信号に基づく第１の信号が読み出され、１行目かつ１列目の画素３の第２の画素信号に基づく第２の信号が読み出される。

　１番目のＡＤ変換が実行される期間は、サンプルホールド期間ＳＨ１およびＡＤ変換期間ＡＤ１を含む。サンプルホールド期間ＳＨ１が開始されたとき、スイッチＳＷＰおよびスイッチＳＷＮの各々の制御信号の電圧レベルはハイレベルになる。これにより、スイッチＳＷＰおよびスイッチＳＷＮの各々の状態はオン状態になる。スイッチＳＷＰおよびスイッチＳＷＮの各々の状態がオン状態であるため、第１の信号ＩＮＰがスイッチＳＷＰによってサンプルされ、かつ第２の信号ＩＮＮがスイッチＳＷＮによってサンプルされる。

　サンプルホールド期間ＳＨ１が終了するとき、スイッチＳＷＰおよびスイッチＳＷＮの各々の制御信号の電圧レベルはローレベルになる。これにより、スイッチＳＷＰおよびスイッチＳＷＮの各々の状態はオフ状態になる。スイッチＳＷＰおよびスイッチＳＷＮの各々の状態がオフ状態になるため、第１の信号ＩＮＰが容量素子Ｃ１に保持され、かつ第２の信号ＩＮＮがＤＡ変換部３０の複数の容量素子に保持される。

　サンプルホールド期間ＳＨ１が終了した後、ＡＤ変換期間ＡＤ１が開始される。ＡＤ変換期間ＡＤ１におけるＡＤ変換回路１０の動作は、図２に示す動作と同様である。図２に示すステップＳ４からＳ８における処理は、Ｈブランク期間（およびＶブランク期間）に実行されてもよい。

　図２に示す動作が終了したとき、ＡＤ変換期間ＡＤ１は終了する。ＡＤ変換期間ＡＤ１が終了した後、２番目のＡＤ変換が実行される。２番目のＡＤ変換が行われる期間は、サンプルホールド期間ＳＨ２およびＡＤ変換期間ＡＤ２を含む。サンプルホールド期間ＳＨ２における動作は、サンプルホールド期間ＳＨ１における動作と同様である。ＡＤ変換期間ＡＤ２における動作は、ＡＤ変換期間ＡＤ１における動作と同様である。ＡＤ変換期間ＡＤ２が終了した後の動作の説明は省略する。

　選択パルスＨＳＲ［１］の電圧レベルがハイレベルからローレベルに変化したとき、１番目のＡＤ変換が終了し、かつ２番目のＡＤ変換が開始される。このとき、選択パルスＨＳＲ［２］の電圧レベルがローレベルからハイレベルに変化する。これにより、上記の動作と同様に、１行目かつ２列目の画素３の第１の画素信号に基づく第１の信号が読み出され、１行目かつ２列目の画素３の第２の画素信号に基づく第２の信号が読み出される。

　２番目のＡＤ変換が実行される期間は、サンプルホールド期間ＳＨ２およびＡＤ変換期間ＡＤ２を含む。サンプルホールド期間ＳＨ２およびＡＤ変換期間ＡＤ２におけるＡＤ変換回路１０の動作は、サンプルホールド期間ＳＨ１およびＡＤ変換期間ＡＤ１におけるＡＤ変換回路１０の動作と同様である。

　選択パルスＨＳＲ［２］の電圧レベルがハイレベルからローレベルに変化したとき、２番目のＡＤ変換が終了し、かつ３番目のＡＤ変換が開始される。図１３において、３番目のＡＤ変換は省略されている。

　３番目のＡＤ変換が終了した後、選択パルスφＳｅｌ＿１の電圧レベルがハイレベルからローレベルに変化する。そのため、選択トランジスタＳｅｌの状態がオフ状態になる。これにより、１行目の画素３の選択が解除され、かつ１行目の画素３からの画素信号の読み出し動作が終了する。図１３に示す動作に続いて、撮像装置１は２行目の画素３から画素信号を読み出す。この動作は、図１３に示す動作と同様である。

　第４の実施形態の撮像装置１は、ＡＤ変換回路１０、撮像部２、および列回路８を有する。撮像部２は、行列状に配置された複数の画素３を有する。複数の画素３に含まれる各画素３は、リセットレベルを持つ第１の画素信号と信号レベルを持つ第２の画素信号とを出力する。列回路８は、複数の画素３の配列における１つ以上の列に対応するように配置され、かつ撮像部２に電気的に接続されている。列回路８は、第１の画素信号に基づく第１の信号と、第２の画素信号に基づく第２の信号とを生成する。

　撮像装置１は、ＡＤ変換回路１０に代えて、図７に示すＡＤ変換回路１１および図８に示すＡＤ変換回路１２のいずれか１つを有してもよい。

　本発明の各態様の撮像装置は、ＡＤ変換回路１０、撮像部２、および列回路８の各々に対応する構成以外の構成を有していなくてもよい。

　第４の実施形態の撮像装置１は、デジタルデータの精度を向上させることができるＡＤ変換回路１０を有する。そのため、撮像装置１は、デジタルデータの精度を向上させることができる。

　（第５の実施形態）
　図１４は、本発明の第５の実施形態の撮像装置１ａの構成を示す。図１０に示す構成と同じ構成の説明を省略する。

　撮像装置１ａは、図１０に示す構成に加えて、基準信号生成部９（信号生成回路）を有する。撮像装置１ａにおいて、図１０に示す列回路部５は列回路部５ａに変更される。列回路部５ａにおいて、図１０に示す列回路８は列回路８ａに変更される。列回路部５ａは、複数の列回路８ａを有する。列回路８ａは、複数の画素３の配列における列毎に配置されている。列回路８ａは、垂直信号線７０に接続されている。列回路８ａは、垂直信号線７０を経由して画素３と電気的に接続されている。列回路８ａは、画素３から出力されたリセットレベルおよび信号レベルの差分に基づく差分信号（第２の信号）を生成する。列回路８ａは、第２の水平信号線７２に接続されている。選択パルスＨＳＲ［ｋ］が水平選択部６から列ｋに対応する列回路８ａに出力される。数字ｋは１、２、および３のいずれか１つである。選択パルスＨＳＲ［ｋ］によって選択された列回路８ａは、第２の信号を第２の水平信号線７２に出力する。

　図１５は、列回路８ａの構成を示す。図１５に示す列回路８ａは、トランジスタＭ８、容量素子Ｃｃｌｐ１、クランプスイッチＳＷｃｌｐ１、増幅トランジスタＭ９、および列選択トランジスタＭ１０を有する。図１５に示す各トランジスタは、ＮＭＯＳトランジスタである。図１５に示す各トランジスタは、ゲート端子、ソース端子、およびドレイン端子を有する。

　トランジスタＭ８のドレイン端子は、垂直信号線７０に接続されている。トランジスタＭ８のソース端子は、グランドに接続されている。トランジスタＭ８のゲート端子は、電源線８４に接続されている。電源線８４は、所定の電圧ＬＭＢを出力する電源に接続されている。

　容量素子Ｃｃｌｐ１は、第１の端子および第２の端子を有する。容量素子Ｃｃｌｐ１の第１の端子は、垂直信号線７０に接続されている。容量素子Ｃｃｌｐ１の第２の端子は、クランプスイッチＳＷｃｌｐ１および増幅トランジスタＭ９に接続されている。

　クランプスイッチＳＷｃｌｐ１は、第１の端子および第２の端子を有する。クランプスイッチＳＷｃｌｐ１の第１の端子は、容量素子Ｃｃｌｐ１の第２の端子に接続されている。クランプ電圧ＶｃｌｐがクランプスイッチＳＷｃｌｐ１の第２の端子に入力される。

　電源電圧ＶＤＤが増幅トランジスタＭ９のドレイン端子に入力される。増幅トランジスタＭ９のソース端子は、列選択トランジスタＭ１０に接続されている。増幅トランジスタＭ９のゲート端子は、容量素子Ｃｃｌｐ１の第２の端子に接続されている。

　列選択トランジスタＭ１０のドレイン端子は、増幅トランジスタＭ９のソース端子に接続されている。列選択トランジスタＭ１０のソース端子は、第２の水平信号線７２に接続されている。列選択トランジスタＭ１０のゲート端子は、水平選択部６に接続されている。

　クランプスイッチＳＷｃｌｐ１の動作は、クランプパルスφＣＬＰに基づいて制御される。列選択トランジスタＭ１０の動作は、水平選択部６から出力される選択パルスＨＳＲ［ｋ］に基づいて制御される。数字ｋは、１、２、および３のいずれか１つである。

　トランジスタＭ８は、電流源として機能する。クランプスイッチＳＷｃｌｐ１の状態は、オン状態およびオフ状態のいずれか１つになる。クランプスイッチＳＷｃｌｐ１の状態がオン状態であるとき、容量素子Ｃｃｌｐ１は、クランプ電圧Ｖｃｌｐにクランプされる。容量素子Ｃｃｌｐ１がクランプされた後、容量素子Ｃｃｌｐ１は、画素３から垂直信号線７０に出力されたリセットレベルおよび信号レベルの差分に基づく画素信号を保持する。容量素子Ｃｃｌｐ１は、クランプ容量である。増幅トランジスタＭ９は、容量素子Ｃｃｌｐ１に保持された画素信号を増幅することにより、リセットレベルおよび信号レベルの差分に基づく差分信号（第２の信号）を生成する。列選択トランジスタＭ１０は、増幅トランジスタＭ９によって生成された第２の信号を第２の水平信号線７２に出力する。１列目の列選択トランジスタＭ１０は、選択パルスＨＳＲ［１］に基づいて制御される。２列目の列選択トランジスタＭ１０は、選択パルスＨＳＲ［２］に基づいて制御される。３列目の列選択トランジスタＭ１０は、選択パルスＨＳＲ［３］に基づいて制御される。

　図１６は、基準信号生成部９の構成を示す。図１６に示す基準信号生成部９は、サンプルスイッチＳＷｓｈ、容量素子Ｃｓｈ、バッファＢｆ１、容量素子Ｃｃｌｐ２、クランプスイッチＳＷｃｌｐ２、増幅トランジスタＭ９ａ、および選択トランジスタＭ１０ａを有する。

　サンプルスイッチＳＷｓｈは、第１の端子および第２の端子を有する。基準電圧ＶｒｅｆがサンプルスイッチＳＷｓｈの第１の端子に入力される。基準電圧Ｖｒｅｆは、電源電圧ＶＤＤに基づいて生成される。サンプルスイッチＳＷｓｈの第２の端子は、容量素子Ｃｓｈに接続されている。

　容量素子Ｃｓｈは、第１の端子および第２の端子を有する。容量素子Ｃｓｈの第１の端子は、サンプルスイッチＳＷｓｈの第２の端子に接続されている。容量素子Ｃｓｈの第２の端子は、グランドに接続されている。

　バッファＢｆ１は、第１の端子および第２の端子を有する。バッファＢｆ１の第１の端子は、サンプルスイッチＳＷｓｈの第２の端子および容量素子Ｃｓｈの第１の端子に接続されている。バッファＢｆ１の第２の端子は、容量素子Ｃｃｌｐ２に接続されている。

　容量素子Ｃｃｌｐ２は、第１の端子および第２の端子を有する。容量素子Ｃｃｌｐ２の第１の端子は、バッファＢｆ１の第２の端子に接続されている。容量素子Ｃｃｌｐ２の第２の端子は、クランプスイッチＳＷｃｌｐ２および増幅トランジスタＭ９ａに接続されている。

　クランプスイッチＳＷｃｌｐ２は、第１の端子および第２の端子を有する。クランプスイッチＳＷｃｌｐ２の第１の端子は、容量素子Ｃｃｌｐ２の第２の端子に接続されている。クランプ電圧ＶｃｌｐがクランプスイッチＳＷｃｌｐ２の第２の端子に入力される。

　増幅トランジスタＭ９ａおよび選択トランジスタＭ１０ａは、ＮＭＯＳトランジスタである。増幅トランジスタＭ９ａおよび選択トランジスタＭ１０ａの各々は、ゲート端子、ソース端子、およびドレイン端子を有する。電源電圧ＶＤＤが増幅トランジスタＭ９ａのドレイン端子に入力される。増幅トランジスタＭ９ａのソース端子は、選択トランジスタＭ１０ａに接続されている。増幅トランジスタＭ９ａのゲート端子は、容量素子Ｃｃｌｐ２の第２の端子に接続されている。

　選択トランジスタＭ１０ａのドレイン端子は、増幅トランジスタＭ９ａのソース端子に接続されている。選択トランジスタＭ１０ａのソース端子は、第１の水平信号線７１に接続されている。電源電圧ＶＤＤが選択トランジスタＭ１０ａのゲート端子に入力される。

　サンプルスイッチＳＷｓｈの状態は、オン状態およびオフ状態のいずれか１つになる。サンプルスイッチＳＷｓｈの状態がオン状態であるとき、サンプルスイッチＳＷｓｈは基準電圧Ｖｒｅｆをサンプルする。サンプルスイッチＳＷｓｈの状態がオン状態からオフ状態に変化したとき、サンプルスイッチＳＷｓｈによってサンプルされた基準電圧ＶｒｅｆがバッファＢｆ１を経由して容量素子Ｃｃｌｐ２に保持される。

　クランプスイッチＳＷｃｌｐ２の状態は、オン状態およびオフ状態のいずれか１つになる。クランプスイッチＳＷｃｌｐ２の状態がオン状態であるとき、容量素子Ｃｃｌｐ２は、クランプ電圧Ｖｃｌｐにクランプされる。クランプスイッチＳＷｃｌｐ２の動作は、クランプパルスφＣＬＰに基づいて制御される。

　容量素子Ｃｃｌｐ２は、クランプスイッチＳＷｃｌｐ２によってクランプされた電圧（Ｖｃｌｐ）を保持する。容量素子Ｃｃｌｐ２は、クランプ容量である。増幅トランジスタＭ９ａは、容量素子Ｃｃｌｐ２の第２の端子の電圧を増幅することにより、基準信号を生成する。つまり、増幅トランジスタＭ９ａは、容量素子Ｃｃｌｐ２の第２の端子の電圧に基づく基準信号を生成する。選択トランジスタＭ１０ａは、増幅トランジスタＭ９ａによって生成された基準信号を第１の水平信号線７１に出力する。この基準信号は、第１の信号である。

　基準信号生成部９における容量素子Ｃｃｌｐ２、クランプスイッチＳＷｃｌｐ２、増幅トランジスタＭ９ａ、および選択トランジスタＭ１０ａはそれぞれ、列回路８ａにおける容量素子Ｃｃｌｐ１、クランプスイッチＳＷｃｌｐ１、増幅トランジスタＭ９、および列選択トランジスタＭ１０と同様の構成を有する。

　撮像装置１ａの動作について説明する。図１７は、撮像装置１ａの動作を示す。以下では、撮像装置１ａによる画素信号の読み出し動作を説明する。代表として、撮像装置１ａが複数の画素３の配列における１行目の画素３から画素信号を読み出す動作を説明する。

　図１７において、選択パルスφＳｅｌ＿１、リセットパルスφＲｓｔ＿１、クランプパルスφＣＬＰ、転送パルスφＴｘ＿１、選択パルスＨＳＲ［１］、および選択パルスＨＳＲ［２］の波形が示されている。図１７において、スイッチＳＷＰおよびスイッチＳＷＮの各々の制御信号の波形が示されている。図１７における横方向は時間を示し、かつ図１７における縦方向は電圧を示す。

　１行の画素信号が読み出される１Ｈ期間は、Ｈブランク期間およびＨ有効期間を含む。Ｈブランク期間は、リセットレベルの第１の画素信号が読み出される第１の読み出し期間ＴＲと、信号レベルの第２の画素信号が読み出される第２の読み出し期間ＴＳとを含む。１Ｈ期間が開始される前、選択パルスφＳｅｌ＿１、リセットパルスφＲｓｔ＿１、クランプパルスφＣＬＰ、転送パルスφＴｘ＿１、選択パルスＨＳＲ［１］、および選択パルスＨＳＲ［２］の各々の電圧レベルは、ローレベルである。

　Ｈブランク期間が開始されたとき、垂直選択部４から１行目の画素３に出力される選択パルスφＳｅｌ＿１の電圧レベルがローレベルからハイレベルに変化する。そのため、選択トランジスタＳｅｌの状態がオン状態になる。これにより、第１の読み出し期間ＴＲにおいて１行目の画素３が選択される。同時に、サンプルホールドパルスφＳＷｓｈの電圧レベルがローレベルからハイレベルに変化する。そのため、サンプルスイッチＳＷｓｈの状態がオン状態になる。その後、サンプルホールドパルスφＳＷｓｈの電圧レベルがハイレベルからローレベルに変化する。そのため、サンプルスイッチＳＷｓｈの状態がオフ状態になる。これにより、サンプルスイッチＳＷｓｈによってサンプルされた基準電圧ＶｒｅｆがバッファＢｆ１を経由して容量素子Ｃｃｌｐ２に保持される。

　（リセットレベルの読み出し）
　垂直選択部４から１行目の画素３に出力されるリセットパルスφＲｓｔ＿１の電圧レベルがローレベルからハイレベルに変化する。そのため、リセットトランジスタＲｓｔの状態がオン状態になる。これにより、電荷蓄積部ＦＤがリセットされ、かつリセットレベルの第２の画素信号が垂直信号線７０に出力される。さらに、クランプパルスφＣＬＰの電圧レベルがローレベルからハイレベルに変化する。そのため、クランプスイッチＳＷｃｌｐ１およびクランプスイッチＳＷｃｌｐ２の各々の状態がオン状態になる。これにより、容量素子Ｃｃｌｐ１および容量素子Ｃｃｌｐ２がクランプ電圧Ｖｃｌｐにクランプされる。

　その後、リセットパルスφＲｓｔ＿１の電圧レベルがハイレベルからローレベルに変化する。そのため、リセットトランジスタＲｓｔの状態がオフ状態になる。その後、クランプパルスφＣＬＰの電圧レベルがハイレベルからローレベルに変化する。そのため、クランプスイッチＳＷｃｌｐ１およびクランプスイッチＳＷｃｌｐ２の各々の状態がオフ状態になる。これにより、クランプ電圧Ｖｃｌｐが容量素子Ｃｃｌｐ１および容量素子Ｃｃｌｐ２に保持される。

　（信号レベルの読み出し）
　第２の読み出し期間ＴＳにおいて垂直選択部４から１行目の画素３に出力される転送パルスφＴｘ＿１の電圧レベルがローレベルからハイレベルに変化する。そのため、転送トランジスタＴｘの状態がオン状態になる。これにより、光電変換部ＰＤの信号電荷が電荷蓄積部ＦＤに転送され、かつ信号レベルの第１の画素信号が垂直信号線７０に出力される。その後、転送パルスφＴｘ＿１の電圧レベルがハイレベルからローレベルに変化する。そのため、転送トランジスタＴｘの状態がオフ状態になる。これにより、リセットレベルおよび信号レベルの差分に基づく差分信号が容量素子Ｃｃｌｐ１に保持される。

　第２の読み出し期間ＴＳが終了したとき、Ｈ有効期間が開始され、かつ１番目のＡＤ変換が開始される。このとき、水平選択部６から１列目の列回路８ａに出力される選択パルスＨＳＲ［１］の電圧レベルがローレベルからハイレベルに変化する。そのため、列選択トランジスタＭ１０の状態がオン状態になる。これにより、１行目かつ１列目の画素３のリセットレベルおよび信号レベルの差分に基づく差分信号（第２の信号）が第２の水平信号線７２に出力される。その後、選択パルスＨＳＲ［１］の電圧レベルがハイレベルからローレベルに変化する。そのため、列選択トランジスタＭ１０の状態がオフ状態になる。上記の動作により、１行目かつ１列目の画素３のリセットレベルおよび信号レベルの差分に基づく第２の信号が読み出される。

　１番目のＡＤ変換が実行される期間は、サンプルホールド期間ＳＨ１およびＡＤ変換期間ＡＤ１を含む。サンプルホールド期間ＳＨ１およびＡＤ変換期間ＡＤ１におけるＡＤ変換回路１０の動作は、図１３に示す動作と同様である。

　選択パルスＨＳＲ［１］の電圧レベルがハイレベルからローレベルに変化したとき、１番目のＡＤ変換が終了し、かつ２番目のＡＤ変換が開始される。このとき、選択パルスＨＳＲ［２］の電圧レベルがローレベルからハイレベルに変化する。これにより、上記の動作と同様に、１行目かつ２列目の画素３のリセットレベルおよび信号レベルの差分に基づく第２の信号が読み出される。

　選択パルスＨＳＲ［２］の電圧レベルがハイレベルからローレベルに変化したとき、２番目のＡＤ変換が終了し、かつ３番目のＡＤ変換が開始される。図１７において、３番目のＡＤ変換は省略されている。

　３番目のＡＤ変換が終了した後、選択パルスφＳｅｌ＿１の電圧レベルがハイレベルからローレベルに変化する。そのため、選択トランジスタＳｅｌの状態がオフ状態になる。これにより、１行目の画素３の選択が解除され、かつ１行目の画素３からの画素信号の読み出し動作が終了する。図１７に示す動作に続いて、撮像装置１ａは２行目の画素３から画素信号を読み出す。この動作は、図１７に示す動作と同様である。

　第５の実施形態の撮像装置１ａは、ＡＤ変換回路１０、撮像部２、列回路８ａ、および基準信号生成部９を有する。撮像部２は、行列状に配置された複数の画素３を有する。複数の画素３に含まれる各画素３は、リセットレベルを持つ第１の画素信号と信号レベルを持つ第２の画素信号とを出力する。列回路８ａは、複数の画素３の配列における１つ以上の列に対応するように配置され、かつ撮像部２に電気的に接続されている。列回路８ａは、リセットレベルおよび信号レベルの差分に基づいて第２の信号を生成する。基準信号生成部９は、所定レベルを持つ基準信号（第１の信号）を生成する。

　撮像装置１ａは、ＡＤ変換回路１０に代えて、図７に示すＡＤ変換回路１１および図８に示すＡＤ変換回路１２のいずれか１つを有してもよい。

　本発明の各態様の撮像装置は、ＡＤ変換回路１０、撮像部２、列回路８ａ、および基準信号生成部９の各々に対応する構成以外の構成を有していなくてもよい。

　第５の実施形態の撮像装置１ａは、デジタルデータの精度を向上させることができるＡＤ変換回路１０を有する。そのため、撮像装置１ａは、デジタルデータの精度を向上させることができる。

　（第６の実施形態）
　図１８は、本発明の第６の実施形態の内視鏡システム１００の構成を示す。内視鏡システム１００は、第４の実施形態の撮像装置１を有する。図１８に示す内視鏡システム１００は、スコープ１０２および筐体１０７を有する。スコープ１０２は、撮像装置１、レンズ１０３、レンズ１０４、およびファイバー１０６を有する。撮像装置１、レンズ１０３、およびレンズ１０４は、スコープ１０２の先端部に配置されている。筐体１０７は、画像処理部１０８、光源装置１０９、および設定部１１０を有する。画像処理部１０８は、プロセッサおよび論理回路の少なくとも１つで構成することができる。例えば、プロセッサは、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、およびＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の少なくとも１つである。例えば、論理回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）およびＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）の少なくとも１つである。

　レンズ１０３は、被写体１２０からの反射光を撮像装置１に結像する。ファイバー１０６は、被写体１２０に照射される照明光を転送する。レンズ１０４は、ファイバー１０６によって転送された照明光を被写体１２０に照射する。光源装置１０９は、被写体１２０に照射される照明光を生成する光源を有する。画像処理部１０８は、撮像装置１から出力される信号に所定の処理を行うことにより撮影画像を生成する。ここで、画像処理部１０８は、補正装置の機能を有してもよい。この場合、撮像装置１内のＡＤ変換回路１０は、上述した第１のデジタルデータ、第２のデジタルデータ、および第３のデジタルデータをスコープ１０２内の信号伝送路を経由して画像処理部１０８に送信する。画像処理部１０８は、第１のデジタルデータ、第２のデジタルデータ、および第３のデジタルデータを受信し、上述した第１のデジタルデータの補正を行うことができる。設定部１１０は、内視鏡システム１００の撮影モードを制御する。

　内視鏡システム１００の構成は、上記の構成に限らない。本発明の各態様の内視鏡システムは、レンズ１０３、レンズ１０４、ファイバー１０６、画像処理部１０８、光源装置１０９、および設定部１１０の少なくとも１つに対応する構成を有していなくてもよい。

　撮像装置１の代わりに、図１４に示す撮像装置１ａが使用されてもよい。

　第６の実施形態の内視鏡システム１００は、デジタルデータの精度を向上させることができる撮像装置１を有する。このため、内視鏡システム１００は、デジタルデータの精度を向上させることができる。

　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

　本発明の各実施形態によれば、ＡＤ変換装置、撮像装置、内視鏡システム、およびＡＤ変換方法は、デジタルデータの精度を向上させることができる。

　１，１ａ　撮像装置
　２　撮像部
　３　画素
　４　垂直選択部
　５，５ａ　列回路部
　６　水平選択部
　７　出力部
　８，８ａ　列回路
　９　基準信号生成部
　１０，１１，１２　ＡＤ変換回路
　２０　比較部
　２１　比較回路
　３０，３０ａ，３０ｂ　ＤＡ変換部
　３１，３１ｂ　上位ＤＡ変換回路
　３２，３２ｂ　レベルシフト回路
　３３，３３ａ　下位ＤＡ変換回路
　４０　制御回路
　４１　補正回路
　１００　内視鏡システム
　１０２　スコープ
　１０３，１０４　レンズ
　１０６　ファイバー
　１０７　筐体
　１０８　画像処理部
　１０９　光源装置
　１１０　設定部

Claims

　第１の信号の電圧レベルと第２の信号の電圧レベルとの差分に基づいてデジタルデータを生成するＡＤ変換装置であって、
　第１の端子および第２の端子を有し、前記第１の端子に入力された信号の第１の電圧レベルと前記第２の端子に入力された信号の第２の電圧レベルとを比較する比較回路と、
　前記第２の端子に電気的に接続された複数の容量素子を有し、前記複数の容量素子の容量値は２進数で重み付けされた上位ＤＡ変換回路と、
　前記第２の端子に電気的に接続された１つ以上の容量素子を有するレベルシフト回路と、
　前記第２の端子に電気的に接続された複数の容量素子を有する下位ＤＡ変換回路と、
　補正装置と、
　を有し、
　前記第１の信号が前記第１の端子に入力され、かつ前記第２の信号が前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記比較回路は、逐次比較動作を実行し、
　前記逐次比較動作が実行された後、前記レベルシフト回路は、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを第１のレベルにシフトさせることにより第１のレベルシフトを実行し、
　前記第１のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持され、かつ前記比較回路は、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第１の比較動作を実行し、
　第３の信号が前記第１の端子に入力され、かつ前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記レベルシフト回路は、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを第２のレベルにシフトさせることにより第２のレベルシフトを実行し、
　前記第２のレベルシフトが実行された後、前記デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持され、かつ前記比較回路は、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第２の比較動作を実行し、
　前記第２の比較動作が実行された後、前記レベルシフト回路は、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを、前記第２のレベルと異なる第３のレベルにシフトさせることにより第３のレベルシフトを実行し、
　前記第３のレベルシフトが実行された後、前記デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持され、かつ前記比較回路は、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第３の比較動作を実行し、
　前記補正装置は、第２のデジタルデータおよび第３のデジタルデータに基づいて、第１のデジタルデータを補正し、前記第１のデジタルデータは前記第１の比較動作により生成され、前記第２のデジタルデータは前記第２の比較動作により生成され、前記第３のデジタルデータは前記第３の比較動作により生成される
　ＡＤ変換装置。
　前記レベルシフト回路の前記１つ以上の容量素子は、第１の容量素子および第２の容量素子を含み、
　前記レベルシフト回路は、前記第１の容量素子の電圧レベルを変化させることにより前記第２のレベルシフトを実行し、
　前記レベルシフト回路は、前記第２の容量素子の電圧レベルを変化させることにより前記第３のレベルシフトを実行する
　請求項１に記載のＡＤ変換装置。
　前記逐次比較動作が実行されたとき、前記デジタルデータに含まれる上位データが生成され、前記上位データは、複数ビットのデータを含み、
　前記第１の比較動作が実行されたとき、前記デジタルデータに含まれる下位データが生成され、前記下位データは、複数ビットのデータを含み、
　前記第２の容量素子の容量値は、前記上位ＤＡ変換回路の前記複数の容量素子に含まれる第３の容量素子の容量値と略同じであり、前記第３の容量素子は、前記上位データの最下位ビットのデータを生成するために使用される
　請求項２に記載のＡＤ変換装置。
　前記逐次比較動作が実行されたとき、前記デジタルデータに含まれる上位データが生成され、前記上位データは、複数ビットのデータを含み、
　前記第１の比較動作が実行されたとき、前記デジタルデータに含まれる下位データが生成され、前記下位データは、複数ビットのデータを含み、
　前記第２の容量素子は、前記上位ＤＡ変換回路の前記複数の容量素子に含まれる第３の容量素子であり、前記第３の容量素子は、前記上位データの最下位ビットのデータを生成するために使用される
　請求項２に記載のＡＤ変換装置。
　前記逐次比較動作が実行されたとき、前記デジタルデータに含まれる上位データが生成され、前記上位データは、複数ビットのデータを含み、
　前記第１の比較動作が実行されたとき、前記デジタルデータに含まれる下位データが生成され、前記下位データは、複数ビットのデータを含み、
　前記第１の容量素子の容量値は、前記上位ＤＡ変換回路の前記複数の容量素子に含まれる第４の容量素子の容量値と略同じである
　請求項２に記載のＡＤ変換装置。
　前記逐次比較動作が実行されたとき、前記デジタルデータに含まれる上位データが生成され、前記上位データは、複数ビットのデータを含み、
　前記第１の比較動作が実行されたとき、前記デジタルデータに含まれる下位データが生成され、前記下位データは、複数ビットのデータを含み、
　前記第１の容量素子は、前記上位ＤＡ変換回路の前記複数の容量素子に含まれる第４の容量素子である
　請求項２に記載のＡＤ変換装置。
　前記第２のレベルは、前記第１のレベルがとりうる範囲の最小値であり、
　前記第３のレベルは、前記範囲の最大値である
　請求項１から請求項６のいずれか一項に記載のＡＤ変換装置。
　前記第２のレベルは、前記第１のレベルがとりうる範囲の最大値であり、
　前記第３のレベルは、前記範囲の最小値である
　請求項１から請求項６のいずれか一項に記載のＡＤ変換装置。
　第３の信号が前記第１の端子に入力され、かつ前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記逐次比較動作が実行されることなく、前記レベルシフト回路は、前記第２のレベルシフトおよび前記第３のレベルシフトを実行する
　請求項１から請求項８のいずれか一項に記載のＡＤ変換装置。
　前記補正装置は、前記第２のデジタルデータおよび前記第３のデジタルデータで規定される範囲における前記第１のデジタルデータの位置に基づいて前記第１のデジタルデータを補正する
　請求項１から請求項９のいずれか一項に記載のＡＤ変換装置。
　請求項１から請求項１０のいずれか一項に記載のＡＤ変換装置と、
　行列状に配置された複数の画素を有し、前記複数の画素に含まれる各画素は、リセットレベルを持つ第１の画素信号と、信号レベルを持つ第２の画素信号とを出力する撮像部と、
　前記複数の画素の配列における１つ以上の列に対応するように配置され、前記撮像部に電気的に接続され、前記第１の画素信号に基づく前記第１の信号と、前記第２の画素信号に基づく前記第２の信号とを生成する列回路と、
　を有する撮像装置。
　請求項１から請求項１０のいずれか一項に記載のＡＤ変換装置と、
　行列状に配置された複数の画素を有し、前記複数の画素に含まれる各画素は、リセットレベルを持つ第１の画素信号と、信号レベルを持つ第２の画素信号とを出力する撮像部と、
　前記複数の画素の配列における１つ以上の列に対応するように配置され、前記撮像部に電気的に接続され、前記リセットレベルおよび前記信号レベルの差分に基づいて前記第２の信号を生成する列回路と、
　所定レベルを持つ前記第１の信号を生成する信号生成回路と、
　を有する撮像装置。
　前記レベルシフト回路は、前記第２のレベルシフトをブランキング期間に実行し、前記ブランキング期間は、前記第１の画素信号が前記撮像部から出力される期間と異なり、かつ前記第２の画素信号が前記撮像部から出力される期間と異なり、
　前記比較回路は、前記第２の比較動作を前記ブランキング期間に実行し、
　前記レベルシフト回路は、前記第３のレベルシフトを前記ブランキング期間に実行し、
　前記比較回路は、前記第３の比較動作を前記ブランキング期間に実行する
　請求項１１または請求項１２に記載の撮像装置。
　請求項１１から請求項１３のいずれか一項に記載の撮像装置を有する内視鏡システム。
　第１の信号の電圧レベルと第２の信号の電圧レベルとの差分に基づいてデジタルデータを生成するＡＤ変換装置において実行される第１のステップ、第２のステップ、第３のステップ、第４のステップ、第５のステップ、第６のステップ、第７のステップ、および第８のステップを有するＡＤ変換方法であって、
　前記ＡＤ変換装置は、
　第１の端子および第２の端子を有し、前記第１の端子に入力された信号の第１の電圧レベルと前記第２の端子に入力された信号の第２の電圧レベルとを比較する比較回路と、
　前記第２の端子に電気的に接続された複数の容量素子を有し、前記複数の容量素子の容量値は２進数で重み付けされた上位ＤＡ変換回路と、
　前記第２の端子に電気的に接続された１つ以上の容量素子を有するレベルシフト回路と、
　前記第２の端子に電気的に接続された複数の容量素子を有する下位ＤＡ変換回路と、
　補正装置と、
　を有し、
　前記第１の信号が前記第１の端子に入力され、かつ前記第２の信号が前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記比較回路は、前記第１のステップにおいて、逐次比較動作を実行し、
　前記逐次比較動作が実行された後、前記レベルシフト回路は、前記第２のステップにおいて、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを第１のレベルにシフトさせることにより第１のレベルシフトを実行し、
　前記第１のレベルシフトが実行された後、デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持され、かつ前記比較回路は、前記第３のステップにおいて、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第１の比較動作を実行し、
　第３の信号が前記第１の端子に入力され、かつ前記上位ＤＡ変換回路の前記複数の容量素子に保持された後、前記レベルシフト回路は、前記第４のステップにおいて、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを第２のレベルにシフトさせることにより第２のレベルシフトを実行し、
　前記第２のレベルシフトが実行された後、前記デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持され、かつ前記比較回路は、前記第５のステップにおいて、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第２の比較動作を実行し、
　前記第２の比較動作が実行された後、前記レベルシフト回路は、前記第６のステップにおいて、前記上位ＤＡ変換回路の前記複数の容量素子に保持された信号の電圧レベルを、前記第２のレベルと異なる第３のレベルにシフトさせることにより第３のレベルシフトを実行し、
　前記第３のレベルシフトが実行された後、前記デジタルランプ信号に基づく電圧レベルを持つ信号が前記上位ＤＡ変換回路の前記複数の容量素子および前記下位ＤＡ変換回路の前記複数の容量素子に保持され、かつ前記比較回路は、前記第７のステップにおいて、前記第１の電圧レベルと前記第２の電圧レベルとを比較することにより第３の比較動作を実行し、
　前記補正装置は、前記第８のステップにおいて、第２のデジタルデータおよび第３のデジタルデータに基づいて、第１のデジタルデータを補正し、前記第２のデジタルデータは前記第２の比較動作により生成され、前記第３のデジタルデータは前記第３の比較動作により生成され、前記第１のデジタルデータは前記第１の比較動作により生成される
　ＡＤ変換方法。