CN111711451A - 一种可编程阵列式流水线级模数转换电路 - Google Patents

一种可编程阵列式流水线级模数转换电路 Download PDF

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付晓君
曾涛
侯江
廖望
陈雪
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刘凡
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Abstract

本发明提出一种可编程阵列式流水线级模数转换电路，包括：基于输入信号，通过所述数字可编程单元对采样保持单元、基准管理单元、时钟管理单元以及流水线级模数转换单元进行选择配置；所述输入信号经过所述采样保持单元进行采样及保持后输入所述流水线级模数转换单元转换为数字信号；所述数字信号经过数字校正单元进行移位和累加操作后得到输出信号；其中，所述基准管理单元用于为所述采样保持单元和所述流水线级模数转换单元提供基准信号；所述时钟管理单元为所述采样保持单元、流水线级模数转换单元和数字校正单元提供时钟信号；本发明具有可编程、可复用、可多功能配置的特点，可实现多通道不同精度的输出。

Description

一种可编程阵列式流水线级模数转换电路
技术领域
本发明涉及电路设计领域，尤其涉及一种可编程阵列式流水线级模数转换电路。
背景技术
流水线模数转换器具有将高速模拟信号转换为数字信号的功能，在雷达和电子对抗等通信领域得到大量的应用，随着整机用户产品升级和换代，需要投入大量的人力、物力和时间开展系统升级工作，元器件单位同样需要进行对模数转换器性能和功能进行提升，由于传统的流水线模数转换器往往在精度上是固定的，集成度较低，通道数较少，所以一旦涉及性能的提升往往必须重新设计，更换不同型号的模数转换器，功能上相对单一，为了实现在不更换系统的情况下，通过对系统和模数转换器重新配置，最大可能的降低升级换代所带来的成本问题，同时满足性能和功能提升的要求，所以提出了一种基于积木原理构建现场可编程阵列式流水线模数转换器，有效的解决了系统对精度、集成度和多通道等关键指标的设计要求。
发明内容
鉴于以上现有技术存在的问题，本发明提出一种可编程阵列式流水线级模数转换电路，主要解决系统重新配置时，升级换代成本高的问题。
为了实现上述目的及其他目的，本发明采用的技术方案如下。
一种可编程阵列式流水线级模数转换电路，包括：数字可编程单元、采样保持单元、基准管理单元、时钟管理单元、数字校正单元和流水线级模数转换单元；
基于输入信号，通过所述数字可编程单元对所述采样保持单元、基准管理单元、时钟管理单元以及流水线级模数转换单元进行选择配置；所述输入信号经过所述采样保持单元进行采样及保持后输入所述流水线级模数转换单元转换为数字信号；所述数字信号经过所述数字校正单元进行移位和累加操作后得到输出信号；其中，所述基准管理单元用于为所述采样保持单元和所述流水线级模数转换单元提供基准信号；所述时钟管理单元为所述采样保持单元、流水线级模数转换单元和数字校正单元提供时钟信号。
可选地，所述流水线级模数转换单元包括多个通道流水线模数转换电路，其中每个通道流水线模数转换电路包括多级流水线级模数转换器和全并行式模数转换器，所述全并行式模数转换器作为对应通道流水线级模数转换电路的最后一级向所述数字校正单元输出所述数字信号。
可选地，每一级所述流水线级模数转换器包括以下至少之一：1.5位流水线级模数转换器、2.5位流水线级模数转换器、3.5位流水线级模数转换器。
可选地，任意相邻两级所述流水线级模数转换器的输出通过所述数字校正单元将前一级的最后一位与后一级的第一位进行累加，获取对应数字信号。
可选地，通过所述数字可编程单元对每个通道的各级流水线级模数转换器进行配置。
可选地，所述全并行式模数转换电路至少包括2位全并行时模数转换器、3位全并行式模数转换器、4位全并行式模数转换器。
可选地，所述采样保持单元采用电容翻转式采样保持电路或电荷重分布式采样保持电路。
可选地，所述流水线级模数转换器采用阵列结构，所述阵列结构包括子模数转换器、子数模转换器、编码电路、残差放大电路，用于将模拟信号转换为数字信号。
可选地，所述数字校正单元采用ASIC数字校正单元或FPGA数字校正单元。
可选地，所述数字可编程单元至少包括现场可编程逻辑门阵列。
如上所述，本发明一种可编程阵列式流水线级模数转换电路，具有以下有益效果。
流水线级模数转换器具有现场可编程、可复用、可多功能配置等特点；采样保持单元在数字可编程单元的控制下，可以结合系统对功耗和性能要求进行配置；数字校正单元通过移位和累加最终实现不同精度的数字信号输出。
附图说明
图1为本发明一实施例中可编程阵列式流水线级模数转换电路的结构示意图。
图2为本发明一实施例中数字校正单元的运算示意图。
图3为本发明一实施例中单通道流水线级模数转换器实现示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，本发明提供一种可编程阵列式流水线级模数转换电路，从电路的整体架构101中可以看出，电路包括数字可编程单元201、采样保持单元、基准管理单元206、时钟管理单元207、数字校准单元205和流水线级模数转换单元204。
在一实施例中，数字可编程单元201由数字电路构成，可采用如可编程逻辑门阵列等。通过数字可编程单元201对采样保持单元、流水线级模数转换单元204、数字校正单元205、基准管理单元206、时钟管理单元207进行选择配置。具体的可结合系统的功耗、工作电压电流等指标进行选择配置。输入信号在数字可编程单元201的作用下输入采样保持单元。
在一实施例中，采样保护单元可由电容翻转式采样保持电路或电荷重分布式采样保持电路构成。采样保持电路能够跟踪或者保持输入模拟信号的电平值，当处于采样状态时，采样保持电路的输出信号随输入信号变化而变化；当处于保持状态时，采样保持电路的输出信号保持在接到保持命令的瞬间输入信号的电平值。以便于在模数转换的转换时间内模拟信号值保持不变，提高模数转换精度。在经过采样和保持后，将模拟信号输入流水线级模数转换单元204进行模数转换。
在一实施例中，流水线级模数转换单元204包括多个通道的流水线级模数转换电路，每个通道的流水线模数转换电路可包括多级流水线级模数转换器和全并行式模数转换器。每一级流水线级模数转换器可包括1.5位流水线级模数转换器或2.5位流水线级模数转换器或3.5位流水线级模数转换器中的一种。流水线级模数转换器可采用阵列结构，该阵列结构可由子模数转换器、子数模转换器。编码电路、残差放大电路构成，实现模拟信号到数字信号的转换。具体地，可采用积木原理构建多个阵列单元，每个阵列单元可作为1.5位流水线级模数转换器、或2.5位流水线级模数转换器或3.5位流水线级模数转换器，阵列单元可以为多个的组合。具体地，可通过数字可编程单元201对阵列单元进行选择配置，得到不同的层级结构，以便用于获取不同位数的数字信号。
在一实施例中全并行式模数转换器作为对应通道流水线级模数转换电路的最后一级向所述数字校正单元205输出数字信号。全并行时模数转换器也可采用阵列结构，该阵列结构对应2位全并行时模数转换器或3位全并行式模数转换器或4位全并行式模数转换器。
在一实施例中，数字校正单元205可采用ASIC数字校正方案或FPGA数字校正方案。数字校正单元205对流水线级模数转换单元204的输出信号进行移位和累加操作，输出不同位数的数字信号。
在一实施例中，基准管理单元206为采样保持单元和流水线级模数转换单元204提供基准信号；时钟管理单元207为采样保持单元、流水线级模数转换单元204和数字校正单元205提供时钟信号。
具体地，输入信号在数字可编程单元201的作用下输入电容翻转式采样保持电路301～30a或电荷重分布式采样保持电路401～40a(其中a为整数)，经过采样和保持后进入流水线级模数转换单元204，并由全并行式模数转换器5o1～5ob/6o1～6ob/7o1～7ob实现最后一级转换，通过ASIC数字校正单元或FPGA数字校正单元205实现数字校正功能并输出最终的数字信号，其中基准管理单元206为流水线级204提供基准信号，时钟管理单元207为数字可编程单元201、流水线级204和数字校正单元205提供时钟信号。
请参阅图2，对于某个通道流水线级模数转换电路，由q级流水线级模数转换器构成，其中每一级均可进行2位至4位的配置，每相邻的两级中，其中前级的最后一位和后级的第一位实现累加功能，输出8位/10位/12位/14位/16位的数据输出，从而得到不同精度。
请参阅图3，在数字可编程单元的控制下，采用10级流水线及模数转换器结构，第1级配置为3.5位流水线级模数转换器，第2～9级均配置为1.5位流水线级模数转换器，第10级为最后1级，配置为3位全并行式模数转换器，其工作过程如下，
步骤1：在输入信号进行采样保持后，经过第1级流水线级模数转换器，其编码输出4位，分别为DO13～DO10。
步骤2：信号经过第2级流水线级模数转换器，其编码输出2位，分别为DO21和DO20。
步骤3：信号经过第3级流水线级模数转换器，其编码输出2位，分别为DO31和DO30。
步骤4：信号经过第4级流水线级模数转换器，其编码输出2位，分别为DO41和DO40。
步骤5：信号经过第5级流水线级模数转换器，其编码输出2位，分别为DO51和DO50。
步骤6：信号经过第6级流水线级模数转换器，其编码输出2位，分别为DO61和DO60。
步骤7：信号经过第7级流水线级模数转换器，其编码输出2位，分别为DO71和DO70。
步骤8：信号经过第8级流水线级模数转换器，其编码输出2位，分别为DO81和DO80。
步骤9：信号经过第9级流水线级模数转换器，其编码输出2位，分别为DO91和DO90。
步骤10：信号经过第10级流水线级模数转换器，其编码输出3位，分别为DO102～DO100。
步骤11：每一级输出的信号在数字校正单元205作用下实现移位和累加功能，每相邻的两级中，其中前级的最后一位和后级的第一位实现累加功能，最终输出14位信号D13～D0。
综上所述，本发明一种可编程阵列式流水线级模数转换电路，流水线级模数转换器具有现场可编程、可复用、可多功能配置等特点；采样保持单元在数字可编程单元的控制下，可以结合系统对功耗和性能要求进行配置；流水线级模数转换器和全并行模数转换器具有位数可编程特点，采用积木原理构建阵列结构，结合系统精度要求，可进行8位到16位的配置，同时实现多通道输出；数字校正单元通过移位和累加最终实现不同精度的数字信号输出。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种可编程阵列式流水线级模数转换电路，其特征在于，包括：数字可编程单元、采样保持单元、基准管理单元、时钟管理单元、数字校正单元和流水线级模数转换单元；
基于输入信号，通过所述数字可编程单元对所述采样保持单元、基准管理单元、时钟管理单元以及流水线级模数转换单元进行选择配置；所述输入信号经过所述采样保持单元进行采样及保持后输入所述流水线级模数转换单元转换为数字信号；所述数字信号经过所述数字校正单元进行移位和累加操作后得到输出信号；其中，所述基准管理单元用于为所述采样保持单元和所述流水线级模数转换单元提供基准信号；所述时钟管理单元为所述采样保持单元、流水线级模数转换单元和数字校正单元提供时钟信号。
2.根据权利要求1所述的可编程阵列式流水线级模数转换电路，其特征在于，所述流水线级模数转换单元包括多个通道流水线模数转换电路，其中每个通道流水线模数转换电路包括多级流水线级模数转换器和全并行式模数转换器，所述全并行式模数转换器作为对应通道流水线级模数转换电路的最后一级向所述数字校正单元输出所述数字信号。
3.根据权利要求2所述的可编程阵列式流水线级模数转换电路，其特征在于，每一级所述流水线级模数转换器包括以下至少之一：1.5位流水线级模数转换器、2.5位流水线级模数转换器、3.5位流水线级模数转换器。
4.根据权利要求2所述的可编程阵列式流水线级模数转换电路，其特征在于，任意相邻两级所述流水线级模数转换器的输出通过所述数字校正单元将前一级的最后一位与后一级的第一位进行累加，获取对应数字信号。
5.根据权利要求3所述的可编程阵列式流水线级模数转换电路，其特征在于，通过所述数字可编程单元对每个通道的各级流水线级模数转换器进行配置。
6.根据权利要求2所述的可编程阵列式流水线级模数转换电路，其特征在于，所述全并行式模数转换电路至少包括2位全并行时模数转换器、3位全并行式模数转换器、4位全并行式模数转换器。
7.根据权利要求1所述的可编程阵列式流水线级模数转换电路，其特征在于，所述采样保持单元采用电容翻转式采样保持电路或电荷重分布式采样保持电路。
8.根据权利要求3所述的可编程阵列式流水线级模数转换电路，其特征在于，所述流水线级模数转换器采用阵列结构，所述阵列结构包括子模数转换器、子数模转换器、编码电路、残差放大电路，用于将模拟信号转换为数字信号。
9.根据权利要求1所述的可编程阵列式流水线级模数转换电路，其特征在于，所述数字校正单元采用ASIC数字校正单元或FPGA数字校正单元。
10.根据权利要求1所述的可编程阵列式流水线级模数转换电路，其特征在于，所述数字可编程单元至少包括现场可编程逻辑门阵列。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635937A (en) * 1993-12-31 1997-06-03 Korea Academy Of Industrial Technology Pipelined multi-stage analog-to-digital converter
US20040125008A1 (en) * 2002-12-27 2004-07-01 Kabushiki Kaisha Toshiba Variable resolution A/D converter
CN101777916A (zh) * 2009-12-23 2010-07-14 中国电子科技集团公司第五十八研究所 一种电荷耦合流水线模数转换器
US20100225509A1 (en) * 2009-02-10 2010-09-09 Stmicroelectronics (Grenoble 2) Sas Analog-digital converter with pipeline architecture associated with a programmable gain amplifier
US20130106628A1 (en) * 2011-10-26 2013-05-02 Texas Instruments Incorporated Digital Error Correction in an Analog-to-Digital Converter
CN104168021A (zh) * 2013-05-17 2014-11-26 上海华虹宏力半导体制造有限公司 流水线模数转换器
CN104300983A (zh) * 2013-07-17 2015-01-21 上海华虹宏力半导体制造有限公司 用于流水线型模数转换器的动态比较器
US20150061906A1 (en) * 2013-08-27 2015-03-05 Raytheon Company Efficient high speed adc interface design
US9553602B1 (en) * 2016-03-21 2017-01-24 Integrated Device Technology, Inc. Methods and systems for analog-to-digital conversion (ADC) using an ultra small capacitor array with full range and sub-range modes
CN109617552A (zh) * 2019-01-04 2019-04-12 南京华讯方舟通信设备有限公司 多通道模数转换系统及其转换方法
CN110336561A (zh) * 2019-07-05 2019-10-15 中国电子科技集团公司第二十四研究所 一种流水线型模数转换器及其输出校正方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635937A (en) * 1993-12-31 1997-06-03 Korea Academy Of Industrial Technology Pipelined multi-stage analog-to-digital converter
US20040125008A1 (en) * 2002-12-27 2004-07-01 Kabushiki Kaisha Toshiba Variable resolution A/D converter
US20100225509A1 (en) * 2009-02-10 2010-09-09 Stmicroelectronics (Grenoble 2) Sas Analog-digital converter with pipeline architecture associated with a programmable gain amplifier
CN101777916A (zh) * 2009-12-23 2010-07-14 中国电子科技集团公司第五十八研究所 一种电荷耦合流水线模数转换器
US20130106628A1 (en) * 2011-10-26 2013-05-02 Texas Instruments Incorporated Digital Error Correction in an Analog-to-Digital Converter
CN104168021A (zh) * 2013-05-17 2014-11-26 上海华虹宏力半导体制造有限公司 流水线模数转换器
CN104300983A (zh) * 2013-07-17 2015-01-21 上海华虹宏力半导体制造有限公司 用于流水线型模数转换器的动态比较器
US20150061906A1 (en) * 2013-08-27 2015-03-05 Raytheon Company Efficient high speed adc interface design
US9553602B1 (en) * 2016-03-21 2017-01-24 Integrated Device Technology, Inc. Methods and systems for analog-to-digital conversion (ADC) using an ultra small capacitor array with full range and sub-range modes
CN109617552A (zh) * 2019-01-04 2019-04-12 南京华讯方舟通信设备有限公司 多通道模数转换系统及其转换方法
CN110336561A (zh) * 2019-07-05 2019-10-15 中国电子科技集团公司第二十四研究所 一种流水线型模数转换器及其输出校正方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
J. LEE: "A 2.5mW 80dB DR 36dB SNDR 22MS/s Logarithmic Pipeline ADC", 《2007 IEEE SYMPOSIUM ON VLSI CIRCUITS》 *
古安强: "适用于多标准无线终端的可重构流水线ADC研究", 《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》 *

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